JP2000504495A - チップモジュール中の配線能力を改善するための方法及び装置 - Google Patents

チップモジュール中の配線能力を改善するための方法及び装置

Info

Publication number
JP2000504495A
JP2000504495A JP10521600A JP52160098A JP2000504495A JP 2000504495 A JP2000504495 A JP 2000504495A JP 10521600 A JP10521600 A JP 10521600A JP 52160098 A JP52160098 A JP 52160098A JP 2000504495 A JP2000504495 A JP 2000504495A
Authority
JP
Japan
Prior art keywords
forming
conductor layer
blind via
layers
dielectric
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP10521600A
Other languages
English (en)
Inventor
ジョージ ペテフィッシュ,ウイリアム
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
WL Gore and Associates Inc
Original Assignee
WL Gore and Associates Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by WL Gore and Associates Inc filed Critical WL Gore and Associates Inc
Publication of JP2000504495A publication Critical patent/JP2000504495A/ja
Pending legal-status Critical Current

Links

Classifications

    • HELECTRICITY
    • H05ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05KPRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K1/00Printed circuits
    • H05K1/02Details
    • H05K1/11Printed elements for providing electric connections to or between printed circuits
    • H05K1/111Pads for surface mounting, e.g. lay-out
    • H05K1/112Pads for surface mounting, e.g. lay-out directly combined with via connections
    • H05K1/113Via provided in pad; Pad over filled via
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/48Manufacture or treatment of parts, e.g. containers, prior to assembly of the devices, using processes not provided for in a single one of the subgroups H01L21/06 - H01L21/326
    • H01L21/4814Conductive parts
    • H01L21/4846Leads on or in insulating or insulated substrates, e.g. metallisation
    • H01L21/486Via connections through the substrate with or without pins
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/48Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49827Via connections through the substrates, e.g. pins going through the substrate, coaxial cables
    • HELECTRICITY
    • H05ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05KPRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00Apparatus or processes for manufacturing printed circuits
    • H05K3/40Forming printed elements for providing electric connections to or between printed circuits
    • H05K3/42Plated through-holes or plated via connections
    • H05K3/421Blind plated via connections
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001Technical content checked by a classifier
    • H01L2924/0002Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00
    • HELECTRICITY
    • H05ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05KPRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K1/00Printed circuits
    • H05K1/02Details
    • H05K1/03Use of materials for the substrate
    • H05K1/0393Flexible materials
    • HELECTRICITY
    • H05ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05KPRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K1/00Printed circuits
    • H05K1/02Details
    • H05K1/03Use of materials for the substrate
    • H05K1/05Insulated conductive substrates, e.g. insulated metal substrate
    • H05K1/056Insulated conductive substrates, e.g. insulated metal substrate the metal substrate being covered by an organic insulating layer
    • HELECTRICITY
    • H05ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05KPRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2201/00Indexing scheme relating to printed circuits covered by H05K1/00
    • H05K2201/01Dielectrics
    • H05K2201/0104Properties and characteristics in general
    • H05K2201/0116Porous, e.g. foam
    • HELECTRICITY
    • H05ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05KPRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2201/00Indexing scheme relating to printed circuits covered by H05K1/00
    • H05K2201/01Dielectrics
    • H05K2201/0137Materials
    • H05K2201/015Fluoropolymer, e.g. polytetrafluoroethylene [PTFE]
    • HELECTRICITY
    • H05ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05KPRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2201/00Indexing scheme relating to printed circuits covered by H05K1/00
    • H05K2201/03Conductive materials
    • H05K2201/0332Structure of the conductor
    • H05K2201/0388Other aspects of conductors
    • H05K2201/0394Conductor crossing over a hole in the substrate or a gap between two separate substrate parts
    • HELECTRICITY
    • H05ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05KPRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2201/00Indexing scheme relating to printed circuits covered by H05K1/00
    • H05K2201/09Shape and layout
    • H05K2201/09209Shape and layout details of conductors
    • H05K2201/095Conductive through-holes or vias
    • H05K2201/09509Blind vias, i.e. vias having one side closed
    • HELECTRICITY
    • H05ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05KPRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2201/00Indexing scheme relating to printed circuits covered by H05K1/00
    • H05K2201/09Shape and layout
    • H05K2201/09209Shape and layout details of conductors
    • H05K2201/095Conductive through-holes or vias
    • H05K2201/09509Blind vias, i.e. vias having one side closed
    • H05K2201/09527Inverse blind vias, i.e. bottoms outwards in multilayer PCB; Blind vias in centre of PCB having opposed bottoms
    • HELECTRICITY
    • H05ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05KPRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2201/00Indexing scheme relating to printed circuits covered by H05K1/00
    • H05K2201/09Shape and layout
    • H05K2201/09818Shape or layout details not covered by a single group of H05K2201/09009 - H05K2201/09809
    • H05K2201/09827Tapered, e.g. tapered hole, via or groove
    • HELECTRICITY
    • H05ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05KPRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2203/00Indexing scheme relating to apparatus or processes for manufacturing printed circuits covered by H05K3/00
    • H05K2203/11Treatments characterised by their effect, e.g. heating, cooling, roughening
    • H05K2203/1147Sealing or impregnating, e.g. of pores
    • HELECTRICITY
    • H05ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05KPRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00Apparatus or processes for manufacturing printed circuits
    • H05K3/0011Working of insulating substrates or insulating layers
    • H05K3/0017Etching of the substrate by chemical or physical means
    • H05K3/0026Etching of the substrate by chemical or physical means by laser ablation
    • H05K3/0032Etching of the substrate by chemical or physical means by laser ablation of organic insulating material
    • H05K3/0035Etching of the substrate by chemical or physical means by laser ablation of organic insulating material of blind holes, i.e. having a metal layer at the bottom
    • HELECTRICITY
    • H05ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05KPRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00Apparatus or processes for manufacturing printed circuits
    • H05K3/40Forming printed elements for providing electric connections to or between printed circuits
    • H05K3/42Plated through-holes or plated via connections
    • H05K3/425Plated through-holes or plated via connections characterised by the sequence of steps for plating the through-holes or via connections in relation to the conductive pattern
    • H05K3/427Plated through-holes or plated via connections characterised by the sequence of steps for plating the through-holes or via connections in relation to the conductive pattern initial plating of through-holes in metal-clad substrates
    • HELECTRICITY
    • H05ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05KPRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00Apparatus or processes for manufacturing printed circuits
    • H05K3/44Manufacturing insulated metal core circuits or other insulated electrically conductive core circuits
    • H05K3/445Manufacturing insulated metal core circuits or other insulated electrically conductive core circuits having insulated holes or insulated via connections through the metal core
    • YGENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10STECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10S428/00Stock material or miscellaneous articles
    • Y10S428/901Printed circuit
    • YGENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10TTECHNICAL SUBJECTS COVERED BY FORMER US CLASSIFICATION
    • Y10T428/00Stock material or miscellaneous articles
    • Y10T428/24Structurally defined web or sheet [e.g., overall dimension, etc.]
    • Y10T428/24802Discontinuous or differential coating, impregnation or bond [e.g., artwork, printing, retouched photograph, etc.]
    • Y10T428/24917Discontinuous or differential coating, impregnation or bond [e.g., artwork, printing, retouched photograph, etc.] including metal layer

Abstract

(57)【要約】 内表面及び外表面を有し、誘電体層で隔てられた第1及び第2の伝導体層を有する第1の積層体を形成し、上記第1の伝導体層及び誘電体層を孔あけして、上記第2の層の内表面と共存する底を有するブラインドビアを形成し、このブラインドビアを伝導性材料でメッキし、そして上記第2の層をパターン形成して上記ブラインドビアを覆う少なくとも1つの接点パッドを形成することを包含する積層構造体の製造方法。

Description

【発明の詳細な説明】 チップモジュール中の配線能力を改善するための方法及び装置 発明の分野 本発明は、一般に、マイクロエレクトロニクスの二次加工の分野に関し、より 詳しくは集積回路パッケージにおける配線密度を改善する方法に関する。 発明の背景 多層のモジュール又はパッケージは、集積回路チップを機械的に支持し、電気 的に接続するために半導体工業において広く使用されている。モジュールは、単 一のチップ又は多数のチップを実装するために、これにコンフィギュレーション を行う(configure)ことができ、かくして単一のチップモジュールに 対して“SCM”の、及び多チップモジュールに対して“MCM”の名称を生じ させる。 典型的なモジュールは、SCMであれMCMであれ、交互に配置された誘電体 層及び伝導体層の多層から作られる。これら伝導体層は、典型的にはホトリソグ ラフィ法を用いてパターン形成され、隣接する伝導体層は、これら誘電体層を通 過するビアを形成することにより電気的に接続することができる。これらの接続 は、チップをそのパッケージに、そしてこのパッケージを対応する印刷された配 線盤(PWB)に相互接続することを可能にする。従って、適正なビアの形成は 、パッケージを作るのに使用される多段の製作の重要な側面である。 多くのチップパーケージ法において、チップ/パッケージ/PW B接続を容易にするために、パッケージの外表面の上にビアに被さるようにボン ディングパッドが形成される。パッケージのボンディングパッドは、適性な電気 的・機械的接続を確保するために正確に形成し、正確に配置しなければならない 。更に、フリップチップパッケージにおけるように、はんだボールがボンディン グパッド上に形成される場合には、適切に形成されたボンディングパッドは、は んだボールを良好に形成するための必要条件である。 ボンディングパッド/はんだボール接続を形成するための既知の方法を図1に 示す。基板の外表面側から積層基板10に孔あけすることによりブラインドビア が形成される。この孔あけ工程は最上部の誘電体層12から材料を除き、すこし テーパーのかかった窪みを形成する。次に、マイクロエレクトロニクスの二次加 工の分野では周知のいずれかの被着方法を用いて、この窪みを伝導性物質でメッ キする。次いで、このメッキされた窪み伝導性充填材料14で充填する。 この充填材料を、外側伝導体層16の外側表面と同一平面になるように、平ら にしなければならない。次いで、この伝導性層16上に形成されたはんだボール 18を用いて基板10を集積回路チップ20に接続する。このはんだボール16 の下の領域はパターン化されてボンディングパッドを形成している。 上記方法は適当な接続を形成するが、ブラインドビア中の充填材を平らにして 前記伝導性層16と同一平面にするのは比較的困難でありコスト高である。また 、メッキ工程がこのパッドのZ軸寸法を増すと仮定すると、生じるボンディング パッドは最適なサイズ及び形状に達しない。ボンディングパッド形成から生じる スペースの不適切な浪費は、接続に役立つスペースを減らすことによって、配線 置換可能性に悪影響を与える。 図2に示した回路の相互接続を形成するための他の方法は、積層基板24中に 貫通ビア22を形成し、このビアをメッキし、次いでビア獲得パッド(va c apture pads)26をこれらビア22の頂部に形成することを包含す る。別個のチップ取り付け捕獲パッド28がビア捕獲パッド26のそれぞれの1 つに接続されている。このチップ取り付け捕獲パッド28は、チップはんだボー ル(図示していない)に取り付けるための領域を提供する。この配列において、 前記ビア捕獲パッドは、はんだマスク(図示していない)で被覆され、はんだが ビア22を通って流下するのを防止する。 別個の捕獲パッド26が一般に使用されるが、それらは大きなスペースを取り 、従って、図2の破線の方向矢印“A”及び“B”で示すように、パッドの間の 信号配線を通す能力を制限する。これらの矢印は制限された配線通路を示し、従 ってこのパッケージの配線密度の限界を示す。 発明の要約 本発明の1つの目的は、チップモジュールにおける配線設置可能性を改善する 方法であって、加工工程を減らし、従って製造コストを下げる方法を提供するこ とである。 本発明の他の目的は、チップ取り付け捕獲パッドとは別にビア捕獲パッドを形 成する必要性を排除することによってチップモジュールにおける配線設置可能性 を改善する方法を提供することである。 本発明の更に他の目的は、より薄いパッケージング、より高い集積及び配線層 のより高い経路形成能を生じるマイクロエレクトロニクスの二次加工に使用する 積層された構造体を形成する方法を提供することである。 これらの及び他の目的は、内外表面を有し、誘電体層で隔てられた第1及び第 2の伝導性層を有する第1の積層体を形成し、この第1の伝導性層及び誘電体層 を通して孔をあけて前記第2の伝導性層の内表面と共存する底部を有するブライ ンドビアを形成し、このブラインドビアをメッキし、そしてこの第2の伝導体層 をパターン形成して前記ブラインドビアを覆って少なくとも1つの接点パッドを 形成する工程を包含する、積層構造体を作る方法を提供することにより、達成さ れる。 これらは、以下に明らかになるであろう目的及び利点と共に、以下に、より充 分に記載され特許請求される構造及び操作の詳細中に存在する。その際、その一 部を構成する添付の図面を参照のこと。ここに、一貫して同様な数字は同様な要 素を指す。 図面の簡単な説明 図1は公知の接点パッド及びはんだボールの形状の断面図である。 図2は、別個に形成されたビア捕獲パッド及びチップ取り付け捕獲パッドに固 有の制限された配線通路を示す基板の平面図である。 図3は、本発明の積層構造を形成するのに使用される金属コアの鉛直断面図で ある。 図4は、パターン形成して開口部を形成した後の図3の金属コアの鉛直断面図 である。 図5は、誘電体層及び金属層で積層した後の図4のパターン化されたコアの鉛 直断面図である。 図6は、ブラインドビアの形成の後の図5の積層構造体の鉛直断面図である。 図7は、前記ブラインドビアをメッキした後の図6の積層構造体 の鉛直断面図である。 図8は、外側金属層上に金属パターンを形成した後の積層構造体の鉛直断面図 である。 図9は、本発明の一連の工程に従って形成された積層構造体の接点パッド領域 の平面図である。 図10は、本発明に従って作られた他の積層体の鉛直断面図である。 図11は、本発明に従う積層された構造体中にビアを形成するために使用され たレーザーシステムの概略図である。 図12は、エポキシで含浸された延伸膨張されたポリテトラフルオロエチレン (ePTFE)からなる好ましい誘電体の走査型電子顕微鏡(SEM)画像であ る。 図13は、前記ePTFE材料のマトリックスが更にセラミック粉末で含浸さ れた他の誘電体のSEM画像である。 好ましい具体例の詳細な説明 本発明の方法論は、積層された構造体を形成する一連の加工工程を伴う。この 積層された構造体は、この構造の外表面の接点パッドが形成する方法の故に、改 善された配線設置可能性を達成する。 図3及び4を参照して、金属コア30は相対する平坦面32及び34を有する 。この金属コアはいずれかの適当な伝導性材料、例えば銅で作ることができる。 このコアはパターン化されて複数の開口部を形成し、その開口部36を図4に示 す。公知のパターン化法、例えば写真平版に基づくもののいずれも使用すること ができる。 図5に見られるように、コア30は2つの誘電体層38及び2つの伝導体層4 0及び42の間に置かれている。種々の層が合体力のかかる圧縮機中に置かれる とき、積層体44が形成される。この誘 電体層は圧縮されると、B−ステージになり、これは、積層プロセスが、一体の 、金属コア及び複数の外側の金属層を有する多層構造体を生じるのを促進する。 積層の間、2つの層からの誘電性材料は開口部36に流入し、これを満たす。 前記誘電体層は、好ましくは、シアネートエステル及びエポキシで含浸された ポリテトラフルオロエチレン(PTFE)、より詳しくは、延伸膨張されたPT FE又は“ePTFE”のような有機材料でできている。この誘電性材料のより 詳細な説明を以下に説明する。 図6に見られるように、構造体44の伝導体層42側からの孔あけにより、積 層構造体44中にブラインドビア46が形成される。このブラインドビア46は 、伝導体層42から開けられ、誘電体層38を通って伸び、伝導体層40の内部 表面と一致する深さに達する。 好ましくは、前記ブラインドビア46はレーザー孔あけ法を用いて孔あけをす る。特に、前記誘電体層38が有機PTFEベースの材料でできているとき、N d:YAGパルスのレーザーが、266nm又は355nmでの紫外ビームを作りだ すために第3調波(third harmonic)又は第4調波で使用される。軽いテーパー は、レーザー孔あけ法の特徴であり、テーパーの方向は、これら図面の方向が与 えられたならば、下側からビームが来たことを示す。 Nd:YAGレーザーがビアを孔あけするのに特に適しているが、他のレーザ ーも用い得、これにはエキシマレーザー及びCO2レーザーが含まれる。本発明 を実施するのに使用できるレーザー孔あけ装置のより詳細な説明を次に述べる。 ブラインドビアの形成に続いて、図7に見られるように、ブラインドビア46 は伝導性材料48でメッキされ、これは2つの伝導性 層40及び42を相互接続する。公知のメッキ法のいずれもメッキを形成するの に使用でき、これには無電解メッキが含まれ、この場合、銅フィルムがビアの壁 に形成される。 メッキの後、外側の伝導体層は、標準的な写真平版法を用いてパターン化され 、図9に見られるような接点パッドを形成する。この接点パッドはどんな数の接 続を作るのにも使用できる。例えば、図9に見られるように、複数の接点パッド 40aが、積層構造体50にチップを接続するためのパターンをなすように示さ れている。この接点パッドはチップ取り付けパッドとして機能し、破線の方向矢 印“C”及び“D”に沿って積層構造体50の外側に、制限されない配線通路を 提供する。図2と較べると、図9で達し得る配線通路は図2から得られるものよ りも制限が少ない。配線設置能力におけるこの改善は、複数の内部層を排除し、 これは今度は、全ての配線がこのチップモジュールの上部層及び下部層上に存在 するから、コストの節約を増す。内部配線層は排除できるので、比較的薄いパッ ケージが生じるか、又はモジュールの比較的高い集積を得ることができる。 図10は、本発明の3層の具体例の鉛直断面図であり、この場合基板52は2 つの伝導体層の間に積層された誘電体層54を含む。前述の方法論に従って、ブ ラインドビア56が、下部伝導体層及び誘電体層54を通って形成され、上部伝 導体層の内表面で終わっている。ビアをメッキした後、前記2つの伝導性層はパ ターン化されて、複数のチップ取り付けパッド58を形成し、これは図9におけ るように、X−Yグリッドに配列することができる。 図10の具体例はコア伝導性層を有しないので、前記誘電体層はレーザーで除 去してビアを形成するか、又は標準の写真平版法を用いて写真画定することがで きる。 ビアを形成するためのレーザーシステム 上述のブラインドビアは、図11に示すレーザーシステム62を用いて形成さ れる。このレーザーシステム62はレーザー源64を含み、これはパルス化され たレーザービーム64aを出力し、これはレーザー光学システムを通って方向づ けされる。この光学システムは鏡66及び68、並びに焦点レンズ70を有し、 このレンズはX−Y位置決めテーブル74上に配置された多層基板72上に焦点 の合わせられたビームを方向づける。 この焦点を合わせられたビームは、図5〜8の多層積層体44に対応する基板 72上に焦点を形成する。レーザー除去の用意ができると、この積層体44は諸 図面に方向の与えられたものを裏返して、伝導体層40がX−Yテーブル74上 に乗り、伝導体層42がレーザーを向くようにする。この基板72は図5〜8に 示したものと正確に対応する必要はなく、複数の追加の交互に配置された誘電体 層及び伝導体層を持つことができる。 このレーザーシステム62は、基板72に関してレーザービームの焦点の位置 を制御するための手段を有する。この制御手段は、レンズ70をX方向に動かす アクチュエータ78に制御信号S1を発することによって焦点の位置決めを制御 するコンピューター76であり得る。このコンピューターは更に、X−Y位置決 めテーブルをY方向に動かすアクチュエータ80に制御信号S2を発する。この 組み合わされたX及びYの運動はシステム62がコンピューターによってプログ ラムされた方法でレーザービームを動かし、望みのタイプのビアを形成する。 他のX−Y位置決めも用いることができ、これには鏡66及び68の位置を制 御するガルバノメーターを含む。これらは商業的に入手可能であり、商業的に入 手可能なレーザー装置に取り付けること ができる。いずれにせよ、コンピューター76は予めプログラムして、ビーム点 の動きのパターンを確立して望みのビアを形成することができる。更に、レーザ ー光線発射パラメーター、例えばビーム通過速度(1秒あたりのミリメーター) 、パルス繰り返し速度、パルス長さ、及び電力を確立するために、コンピュータ ー76がレーザー源64に運転可能に取り付けられる。 レーザーエネルギー密度における殆ど瞬時の現場での変化をさせるめに、コン ピューター76は幾つかの制御パラメーターのいずれか1つ、例えばパルス長さ を変化させることができる。パルス長さは幾つかの方法で変化でき、これらの方 法にはキャビティダンピング、モード同期及びQスイッチングがある。Qスイッ チングは、使用されるレーザーのタイプに依存し、幾つかの基本的なタイプがあ る。これらのタイプには、回転鏡、音響光学装置を用いるアクチブモジュレータ (active modulator)、及びパッシブサチュラブルダイセル( passive saturable dye cell)がある。 レーザー焦点の動きの好ましいパターンは、レーザー焦点の運動の好ましいパ ターンは「管状くり抜き」であり、この場合前記ビーム焦点は望みのビアの中心 に始まり、徐々にらせん状に外側に動いてこのビアの外径に達する。その点でビ ームは特定のビアに必要であると決定されただけの数の回転をビア中心の周りに 旋回する。これが終了すると、この焦点は中心にらせんを描いて戻り、その後次 の命令を待つ。管状くり抜き速度の例は、1秒あたり3ミリメートルである。 本発明にとってレーザーの選択は重要である。好ましいレーザーは、パルス固 体レーザー、例えば波長355nmで射出する周波数三重化(frequency −tripled)Nd:YAG(ネオ ジム イットリウム アルミニウム ガーネット)レーザー、又は波長266nm で射出する周波数四重化Nd:YAGレーザーである。基本レーザーは、米国オ レゴン州ポートランドのElectro Scientific Indust riesによって製造されているModel 5000 Laser Proc essing Systemとして入手可能である。しかしながら、先に述べた ように、他のレーザー、例えばエキシマレーザー及びCO2レーザーを用いるこ ともできる。 現場でレーザーエネルギー密度を変化させるにあたって、コンピューターはQ スイッチを制御してパルス繰り返し速度を変化することができる。以下の表は3 55nmNd:YAGレーザーについて繰り返し速度と共にどの様にレーザーエネ ルギー及び電力が変化するかを明らかにする。 同様に、以下の表は、266nmNd:YAGレーザーについて繰り返し速度と 共にどの様にレーザーエネルギー及び電力が変化する かを明らかにする。 レーザー焦点形状が上記のものに加えられれば、エネルギー密度が計算できる 。このエネルギー密度は、基板のレーザー除去を設定してここに記載した有機基 板中のビアを形成するための複数の主たるパラメーターの内の1つである。 誘電材料 本発明において、全ての適当な誘電材料が使用でき、例えば、ポリイミド及び ポリイミド積層体、エポキシ樹脂、他の樹脂材料と組み合わせたエポキシ樹脂、 有機材料を、単独で又はこれらを充填材と組み合わせて使用できるが、これらに 限られない。好ましい誘電材料はフルオロポリマーマトリックスを包含し、ここ にフルオロポリマーはPTFE、ePTFE又はコポリマー又は混合物であり得 る。適当なフルオロポリマーとしては、ポリテトラフルオロエチレン又は延伸膨 張されたポリテトラフルオロエチレンで、接着性充填材混合物を有し又は有しな いものを含む。 好ましい材料としては、W.L.Gore & Associates, I nc.から入手可能なSpeedboad(商標)ボンドプライズ(bond plies)、例えばSpeedboad(商標)C(これはポリテトラフルオ ロエチレンマトリックス中にシアネートエステル樹脂を含有する不織材料の含浸 体である)がある。Speedboad(商標)Cは誘電率Dkが1MHz〜1 0GHzで2.6〜2.7であり、誘電正接が1MHz〜10GHzで0.00 4であり、絶縁耐力V/ミルが1000より大であり、ガラス転移点Tgが22 0℃であり、樹脂含量が66〜68wt%であり、種々の厚さのものが入手可能 である。また、延伸膨張されたPTFEマトリックス中の多エポキシ接着剤であ るSpeedboad(商標)Nプリプレグも使用できる。Speedboad (商標)Nは誘電率Dkが1MHzで3.0であり、誘電正接が1MHzで0. 02であり、絶縁耐力V/ミルが900より大であり、ガラス転移点Tgが14 0℃であり、樹脂含量が66〜68wt%であり、種々の厚さのものが入手可能 である。 他の誘電体は、少なくとも2つのシアネートエステル化合物、エポキシ化合物 、ビストリアジン化合物及びポリ(ビス−マレイミド)樹脂の混合物を含み、図 12に示された延伸膨張されたPTFEマトリックスである。例えば、5.95 ポンドのM−30(チバガイギー)、4.07ポンドのRSL 1462(Sh ell Resins,Inc.)、4.57ポンドのBC−58(Great Lakes Inc.)、136gのビスフェノールA(Aldrich C ompany)、23.4gのイルガノックス(商標)1010、ミネラルスピ リット中のMn HEX−CEMの10%溶液18.1g、及び8.40kgのM EKを混合することにより作られる。このワニス溶液を更に希釈して2つの別々 の浴−20% (w/w)及び53.8%(w/w)とした。このワニス溶液を別々の含浸浴中 に注入し、e−PTFEウェブを各含浸浴に一方から直ちに他方へ連続的に通過 させた。このワニスを連続的に攪拌して均一性を保った。次いでこの含浸したウ ェブを直ちに加熱された炉に通して全ての又は殆ど全ての溶媒を除き、接着剤を 硬化させ、ロールに巻き取った。このePTFEウェブはどんな望みの厚さでも よく、例えば25μm、40μm又はそれ以上であり得る。厚さ25μmの材料 は質量が約0.9gであり、面積あたりの重量が約11.2〜13.8g/m2で ある。 他の種類の誘電材料は、多孔質マトリックス系が吸収された又は含浸された接 着剤−充填材混合物を含有するものを包含する。この多孔質マトリックスは、基 板の初期気孔率の結果として、多量の充填材及び熱可塑性もしくは熱硬化性接着 剤を吸収し、加熱されて前記接着剤が部分的に硬化されてB−ステージの複合体 を形成した不織基板である。基板は、米国特許N0.3953566及び4482 516の多孔質で延伸膨張されたポリテトラフルオロエチレン材料のようなフル オロポリマーを包含する。望ましくは、平均流通孔径(mean flow p ore size)は、最大の粒子のそれの約2〜5倍の又はそれ以上であるべ きであり、この充填材のそれの約2.4倍より大きいMFPSが特に好ましい。 しかしながら、平均粒度に対する平均流通孔径の比が1.4より大きくなるよう に選ぶことによって、適当な複合物が調製できるということも本発明の範囲内で ある。平均粒度に対する最小孔径の比が少なくとも0.8より大、又は最大孔径 に対する最小孔径の比が少なくとも0.4より大であるときも、許容できる複合 物が調製できる。粒度に対するMFPSの比は、Microtrak(商標)モ デルFRA Particle Analyzer装置を用いて測定できる。 これに代えて、相対的孔及び粒度を測定するための他のメカニズムは、最小孔 径が最大粒度の約1.4倍以上であるので、計算できる。 延伸膨張されたフルオロポリマー基板に加えて、多孔質で延伸膨張されたポリ オレフィン、例えば超高分子量(UHMW)ポリエチレン、延伸膨張されたポリ プロピレン、ペースト押し出し(paste extrusion)及び犠牲充 填材(sacrificial fillers)、多孔質の無機もしくは有機 の発泡体、又は微多孔質酢酸セルロースを添加することにより調製されるポリテ トラフルオロエチレンも使用できる。 この多孔質基体は、初期気孔率が少なくとも30%、好ましくは少なくとも5 0%、最も好ましくは少なくとも70%であり、気孔中に熱硬化性及び熱可塑性 接着性樹脂及び粒状充填材ペーストの収容を促進し、柔軟な強化を提供して全体 の複合物の脆さ及び粒子の局在を防ぐ。 この充填材はCoulter(商標)Porometer II装置で分析す ると、種々の粒子の集合体であり、最大粒度、最小粒度及び平均粒度を包含する ヒストグラムを表示する。 前記接着剤に添加するのに適した充填材としては、BaTiO2,SiO2,A l23,ZnO,ZrO2,TiO2,沈降シリカ,ゾル−ゲルシリカ、非伝導性 カーボン(カーボンブラック)及びこれらの混合物がある。特に好ましい充填材 は、SiO2,ZrO2,TiO2の単独又はこれらと非伝導性カーボンとの組み 合わせである。最も好ましい充填材は、米国特許N0.4705762に教示され た蒸気金属燃焼法によって作られた充填材を包含し、例えばケイ素、チタン及び アルミニウムを燃焼して均一な表面曲率及び高度の球状性を有し、全く中実であ る、即ち中空球でない人工のシ リカ、チタニア、及びアルミナの粒子を包含するがこれらに限られない。 これら充填材は、カップリング剤を用いて充填材を疎水性にする周知の方法で 処理してもよい。適当なカップリング剤としては、シラン類、シラノール、チタ ネート類、ジルコネート類、及びアルミネート類がある。適当なシリル化剤とし ては、官能性シリル化剤、シラザン類、ジシラザン類、シロキサン類があるがこ れらに限られず、ヘキサメチルジシラザン(Huls H730)及びヘキサメ チルシクロトリシラザンのようなシラザン類、ビス(トリメチルシリル)アセト アミド(Huls B2500)のようなシリルアミド類、トリメチルシリル尿 素のようなシリル尿素、及びトリメチルシリルイミダゾールのようなシリルイミ ダゾールがある。 チタネートカップリング剤の例としては、テトラアルキルタイプ、モノアルキ ルタイプ、配位タイプ、キレートタイプ、第4級塩タイプ、ネオアルコキシタイ プ、シクロヘテロ原子タイプがある。好ましいチタネートの例としては、テトラ アルキルチタネート、Tyzor(商標)TOT〔テトラキス(2−エチル−ヘ キシル)チタネート〕、Tyzor(商標)TPT(テトライソプロピルチタネ ート)、キレート化チタネート、Tyzor(商標)CLA(デュポン社の商標 )、モノアルコキシチタネート(Ken−React(商標)KR TTS)、 Ken−React(商標)、KR−55 テトラ(2,2−ジアリルオキシメ チル)ブチルチタネート、LICA(商標)38 ネオペンチル(ジアリル)オ キシチタネート、トリ(ジオクチル)ピロ−ホスファトチタネートがある。 適当なジルコネートの例としては、Kenrichのカタログの第22頁に記 述された全てのもの、特にKZ55−テトラ(2,2−ジアリルオキシメチル) ブチルジルコネート、ジ(ジトリデシル )ホスファイトジルコネート、NZ−01−ネオペンチル(ジアリル)オキシジ ルコネート、トリネオデカノイルジルコネート、NZ−09−ネオペンチル(ジ アリル)オキシジルコネート、トリ(ドデシル)ベンゼン−スルホニルジルコネ ートがある。本発明に使用できるアルミネートの例としては、Kenrich( 商標)、KA322及びKA489があるが、これらに限られない。 上記のものに加えて、ある種のポリマー、例えば架橋されたビニルポリマー、 例えばジビニルベンゼン、ジビニルピリジン、又は最初は非常に希釈されて(M EK中の0.1〜1.0%の溶液)適用される開示された熱硬化性マトリックス 接着剤のいずれかのサイズ剤がある。また、ジクミルパーオキサイドと充填材の 反応により調製されるカップリング剤も使用できる。 接着剤それ自体は、熱硬化性又は熱可塑性であり得、ポリグリシジルエーテル 、ポリシアヌレート、ポリイソシアネート、ビス−トリアジン樹脂、ポリ(ビス −マレイミド)、ノルボルネン−末端ポリイミド、ポリジボラン、アセチレン− 末端ポリイミド、ポリブタジエン、環状オレフィン性ポリシクロブタジエン及び その官能化されたコポリマー、ポリシロキサン、ポリシスクアロキサン(pol y sisqualoxane)、官能化されたポリフェニレンエーテル、ポリ アクリレート、ノボラックポリマー及びコポリマー、フルオロポリマー及びコポ リマー、メラミンポリマー及びコポリマー、ポリ(ビスフェニルシクロブタン) 及びこれらの混合物を包含することができる。難燃性又は靭性の向上に影響を与 えるために、上述の接着剤はそれら自体相互に混合されてもよく、又は他のポリ マー又は添加剤と混合されてもよい。 ここに言う平均流通孔径及び最小孔径は、Coulter(商標)Promo ter II(Coulter Electronic s Ltd.,Luton UK)を用いて測定したもので、この装置は値を直 接示す。平均粒度及び最大粒度は、Microtrak(商標)光散乱粒度分析 器モデルN0.FRA(Microtrak Division of Leed s & Northup,North Wales,PA,USA)を用いて測 定した。平均粒度(APS)は、粒子の50%がそれよりも大きい値として定義 される。最大粒度(LPS)は、Microtrak(商標)ヒストグラム上で 検出可能な最大のものと定義される。 一般に、接着剤−充填材誘電体は次の工程を包含する:(a)潤滑押し出しし たプリフォームを延伸してポリテトラフルオロエチレンシートを延伸膨張させ、 空隙又は細孔容積中に小粒子及び接着剤が自由に流入するに充分な微細構造を形 成する工程;(b)ポリマー材料、例えば熱硬化性又は熱可塑性材料と充填材と からペーストを形成する工程;並びに(c)浸漬、被覆、又は押し込み供給、に より接着剤−充填材ペーストを、高度に多孔質の足場、例えば延伸膨張されたポ リテトラフルオロエチレン中に吸収させる工程。 本発明の充填された接着性材料、例えば層、フィルム等を調製するために、粒 状充填材を溶剤溶液、水溶液、又は溶融した接着剤に混合して、微細に分散され た混合物を得る。小さな粒子形態の充填材は、通常、サイズが40μm未満であ り、好ましくは平均粒度が1〜10μmである。前記ポリテトラフルオロエチレ ンの節−及び−フィブリル構造の平均孔径は、粒子の適切な浸透をさせるに充分 大きかるべきである。 表1は、基板の平均流通孔径(MFPS)及び粒度の関係の効果を示す。最大 粒子に対する平均流通孔径(MFPS)の比が1.4又はそれ未満であるときは 、不良の結果が観察される。この場合、均一な結果が観察されず、粒状充填材の 殆どは微多孔質基板に均一 に浸透しない。最大粒子に対するMFPSの比が約2.0より大きいと、均一な 複合体が得られる。最大粒子に対するMFPSの比が大きいほど、均一な分散体 が微多孔質基板中に吸収される割合が多くなることも観察される。セラミック接着剤−充填材誘電性複合体 (例1) MEK中の難燃化されたジシアナミド/2−メチルイミダゾールで触媒された ビスフェノルールAベースのポリグリシジルエーテル(Nelco N−400 2−5,Nelc Corp.)の20%(w/w)溶液中に、281.6gの TiO2(TI Pure R−900,デュポン社)を混合することによって 微細な分散液を調製した。この分散液を連続的に撹拌して均一性を確保した。次 いで、延伸膨張されたPTFEの見本を樹脂混合物中に浸漬した。このウェブを 張力をかけて165℃で1分乾燥し可撓性の部分的に硬化した複合材を得た。こ うして得られた部分的に硬化した接着性複合材は、57wt%のTiO2、13 wt%のPTFE及び30wt%のエポキシ接着剤からなっていた。数層の接着 性シートを銅フォイルの間に広げ、225℃の温度にて真空で補助した油圧プレ ス中600psiで90分圧縮し、次いで圧縮下に冷却した。これは誘電率19 .0の銅積層体を生じ、これは平均層厚さ100μm(0.0039”(3.9 ミル))の誘電積層体厚さで、280℃にて30秒のソルダーショック(sol der shock)に耐えた。 (例2) フェニルトリメトキシシラン(04330,Huls/Petrarch)で 予備処理した386gのSiO2(HW−11−89,Harbison Wa lker Corp.)を、200gのビスマレイミドトリアジン樹脂(BT2 060BJ,三菱ガス化学)及び388gのMEKのマンガンで触媒された溶液 中に混合することにより、微細な分散液を調製した。この分散液を連続的に攪拌 して均一性を確保した。次いで、厚さ0.0002”の延伸膨張されたPTFE の見本を前記樹脂混合物中に浸漬し、取り出し、次いで張力をかけて165℃で 1分乾燥し可撓性の部分的に硬化した複合材を得た。このプリプレグの数層を銅 フォイルの間に広げ、225℃の温度にて真空で補助した油圧プレス中250p siで90分圧縮し、次いで圧縮下に冷却した。こうして得られた誘電体は、5 3wt%のSiO2、5wt%のPTFE及び42wt%の接着剤からなり、銅 に対する良好な接着性、誘電率(10GHzにて)3.3及び誘電正接(10G Hzにて)0.005を示した。 (例3) 483gのSiO2(HW−11−89,Harbison Walker Corp.)を、274.7gのビスマレイミドトリアジン樹脂(BT2060 BJ,三菱ガス化学)及び485gのMEKのマンガンで触媒された溶液中に混 合することにより、微細な分散液を調製した。この分散液を連続的に攪拌して均 一性を確保した。次いで、厚さ0.0002”の延伸膨張されたPTFEの見本 を前記樹脂混合物中に浸漬し、取り出し、次いで張力をかけて165℃で1分乾 燥し可撓性の部分的に硬化した複合材を得た。このプリプレグの数層を銅フォイ ルの間に広げ、225℃の温度にて真空で補助した油圧プレス中250psiで 90分圧縮し、次いで圧縮下に冷却した。こうして得られた誘電体は、57wt %のSiO2、4wt%のPTFE及び39wt%の接着剤からなり、銅に対す る良好な接着性、誘電率(10GHzにて)3.2及び誘電正接(10GHzに て)0.005を示した。 (例4) 15.44kgのTiO2(TI Pure R−900,デュポン社)を、3 .30kgのビスマレイミドトリアジン樹脂(BT2060BJ,三菱ガス化学) 及び15.38kgのMEKのマンガンで触媒された溶液中に混合することにより 、微細な分散液を調製した。この分散液を連続的に攪拌して均一性を確保した。 次いで、厚さ0.0004”のTiO2で充填され延伸膨張されたPTFE(T iO2を40%配合し、膜を最後に圧縮しなかった他は、Mortimerの米 国特許N0.4985296の教えに従って充填した)の見本を前記樹脂混合物中 に浸漬し、取り出し、次いで張力をかけて165℃で1分乾燥し可撓性の部分的 に硬化した複合材を得た。こうして得られた部分的に硬化した接着剤複合材は、 70wt%の TiO2、9wt%のPTFE及び21wt%の接着剤からなっていた。このプ リプレグの数層を銅フォイルの間に広げ、220℃の温度にて真空で補助した油 圧プレス中500psiで90分圧縮し、次いで圧縮下に冷却した。こうして得 られた誘電体は、銅に対する良好な接着性、誘電率10.0及び誘電正接0.0 08を示した。 特に好ましい接着性充填材誘電体は、蒸発金属燃焼によって調製され、タツモ リ(株)から入手可能な球形のSiO2の使用に頼る。 (例5) 7.35kgのSiO2(ADMATECHS SO−E2,タツモリ(株)) を7.35kgのMEK及び73.5gのカップリング剤、即ち、3−グリシジル オキシプロピルトリメトキシシラン(Dynasylan GLYMO(Pet rach Systems)と混合することにより微細な分散液を調製した。こ の分散液に、シアノ化フェノール樹脂、Primaset PT−30(Lon za Corp.)の50%(w/w)MEK溶液932g、RSL 1462 (Shell Resins,Inc.(CAS#25068−38−6)の5 0%(w/w)MEK溶液896g、BC−58(Great Lakes,I nc.)の50%(w/w)MEK溶液380g、ビスフェノールA(Aldr ich Company)の50%(w/w)MEK溶液54g、イルガノック ス(商標)1010(チバガイギー)12.6g、Mn HEX−CHEM(O MG Ltd.)の0.6%溶液3.1g、及び2.40kgのMEKを加えた。 この分散液を、約20分、約1〜3ガロン/分の速度で、Misonics連続 フローセルを通して超音波攪拌に供した。こうして得られた微細な分散液を更に 希釈して全体 の浴の固体濃度11.9%(w/w)とした。 この微細な分散液を含浸浴中に注入した。図13に示す節フィブリル構造及び 次の性質を有する延伸膨張されたポリテトラフルオロエチレンウェブを含浸した 。 フレージャー(Frazier) 20.55cf3/分/ft2 表面積 9g/m2 ボールバースト 3.2 Lbs (Ball Burst) 厚さ 6.5ミル 平均流通孔径 9.0μm 前記フレージャー数は、評価される材料の空気透過性に関する。空気透過性は 、前記ウェブをガスケットの付いたジグで締めつけることにより測定した。この ジグは、空気流測定のための約6インチの円形領域を設けられていた。この上流 側は乾燥圧縮空気源とインラインになっている流量計と連結されていた。このサ ンプル取り付け品は雰囲気に解放されていた。試験は、水0.5インチの圧力を 前記サンプルの上流にかけ、インラインの流量計(流量計に連結されたボールー フロート ロタメーター)を通過する空気の流速を記録することにより行った。 前記ボールバースト強度(Ball Burst Strength)は、破 断時最大値を測定することによりサンプルの相対強度を測定する試験である。こ のウェブは2枚の板で挟んでいる間に直径1インチのボールで試した。Chat illon,Forceゲージボール/バースト試験を用いた。 前記ePTFEウェブを、均一性を確保するために約3フィート/分の速度で 、連続的に攪拌された含浸浴に通した。含浸されたウェブを直ちに加熱炉に通し て、溶媒の全て又はほぼ全てを除き、接 着剤を部分的に硬化させ、ロールに巻き取った。 このプリプレグの数層を銅フォイルの間に広げ、220℃の温度にて真空で補 助した油圧プレス中200psiで90分圧縮し、次いで圧縮下に冷却した。こ うして得られた誘電体は、銅に対する良好な接着性、誘電率(10GHz)3. 0及び誘電正接(10GHz)0.085を示した。 (例6) 溶融シリコンの蒸気燃焼から調製されたSiO2をベースとする含浸された接 着性充填材混合物を含有するePTFEマトリックスを、前駆体溶液から調製し た。前駆体溶液Iは例5のそれに類似のシラン化シリカを含むスラリーの形態を しており、他は樹脂及び他の成分の触媒されていない混合物であった。 溶液I 前記シリカスラリーはMEK中の例5のSO−E2シリカの50/50混合物 であり、このシリカは、シリカ重量の1%に等しいシランの被膜を含有する。シ ランを使用する代わりに、このシリカはKR−55−テトラ(2,2−ジアリル オキシメチル)ブチル,ジ(ジトリデシル)ホスファイトチタネートで被覆され ていてもよい。5ガロンの容器に、17.5ポンドのMEK及び79gのシラン を加え、この2成分を混合してMEK中のシランの均一な分散体を得た。次いで 、例5のシリカ17.5ポンドを加えた。MEK−シリカ−シラン混合物の2つ の5ガロン容器を反応容器に加え、内容物、即ち、スラリーを超音波分散機に通 して約1時間再循環し、存在しうる全てのシリカ凝集物を崩壊させた。この超音 波処理を完了し、この反応容器の内容物を連続的に混合しながら、約80℃に約 1時間加熱した。次いで、反応した混合物を10ガロン容器中に移した。 溶液II 望みの樹脂混合物は、約60%の固体を含有する触媒されていない樹脂混合物 (接着剤)を含有するMEKベースの溶液であり、ここに、この固体部分は、4 1.2%のPT−30シアネートエステル樹脂、39.5%のRSL 1462 エポキシ樹脂、16.7%のBC−58難燃剤、1.5%のイルガノックス10 10、及び1%のビスフェノールA共触媒(全ての%は重量基準である)の正確 な混合物である。 10ガロンの容器中に、14.8ポンドのPT−30及び15〜20ポンドの MEKを加え、激しく攪拌して前記PT−30を完全に溶媒和した。次いで、6 ポンドのBC−58を測定し、前記MEK/PT−30溶液に加え、激しく攪拌 して前記BC−58を溶媒和した。安定剤については、244.5gのイルガノ ックス1010及び163gのビスフェノールAを加えた。この10ガロンの容 器を再秤量し、14.22ポンドのRSL 1462を加えた。追加のMEKを 加えてこの溶液の重量が60ポンドになるようにした。次いで、この内容物を約 1〜2時間、即ち前記固体成分を完全に溶解するのに必要な時間激しく攪拌した 。 望みの製品はシラン化した又はチタネート化されたシリカのスラリー、前記触 媒されていない(触媒のない)樹脂混合物、及びMEKの混合物であり、ここに 、固体の68wt%はシリカであり、全固体はこの溶液の5%〜50%である。 正確な固体濃度は実験毎に異なり、部分的に含浸されるべき膜に依存する。触媒 の量はPT−30及びRSL 1462の合計に関して10ppmである。 溶液I及びIIの固体含量を測定して前駆体の精度を照合し、既に生じた全ての 溶媒蒸発を補償した。次いで、溶液Iを10ガロン容器に加えて12ポンドの固 体、即ち、固体含量51%の23.48 ポンドの溶液Iを与えた。次いで、溶液IIを前記容器に加えて5.64ポンドの 固体、即ち、固体含量59.6%の9.46ポンドの溶液IIを与えた。マンガン 触媒溶液(ミネラルスピリット中0.6%)、3.45gを溶液I及び溶液IIの 混合物に加え、充分に混合して高固体含量の溶液を形成した。 ePTFEマトリックスを含浸するための浴溶液、固体28%の溶液を、前記 高固体含量の溶液に充分なMEKを加えて、全重量が63ポンドになるようにす ることにより調製した。 その後、ePTFEマトリックスをこの浴溶液で含浸させて誘電性材料を形成 し、加熱して溶媒を除き、接着剤を部分的に硬化させてB−ステージの製品を形 成した。 (例7) 26.8gのFurnace Black(SpecialSchwarz 100,Degussa Corp,Ridgefield Park,NJ) 及び79.8gのカップリング剤(GLYMO CAS#2530−83−8) :3−グリシジルオキシプロピルトリメトキシシランを混合することにより、微 細な分散体を調製した。この分散体を1分超音波攪拌に供し、次いで17.5ポ ンドのMEK中の17.5ポンドのSiO2(SO−E2)を加えた。この分散 液を還流しながら1時間連続的なオーバーヘッド混合(overhead mi xing)をしながら加熱し、次いで室温に冷却した。 別に、次のものを加えることにより接着性ワニスを調製した:MEK中のPr imaset PT−30の57.5%(w/w)溶液3413gNMEK中の RSL 1462の76.8%(w/w)溶液2456g、MEK中のBC−5 8の53.2%(w/w)溶液1495g、MEK中のビスフェノールAの23 .9%(w/ w)溶液200g、71.5gのイルガノックス1010、ミネラルスピリット 中のMn HEX−CEMの0.6%(w/w)溶液3.21g、及び2.40 kgのMEK。 別の容器中に、上記の分散液3739gを、0.0233gのFurnace Black(SpecialSchwarz 100)、上記接着性ワニスl 328g及び38.3LbsのMEKと共に加えた。この混合物を含浸浴中に注 入し、ePTFEウェブを約3フィート/分の速度で前記含浸浴に通過させた。 均一性を保つためにこの分散液を連続的に攪拌した。この含浸されたウェブを直 ちに加熱炉に通過させて全ての又は殆ど全ての溶媒を除き、ロールに巻き取った 。 このプリプレグの数層を銅フォイルの間に広げ、220℃の温度にて真空で補 助した油圧プレス中200psiで90分圧縮し、次いで圧縮下に冷却した。こ うして得られた誘電体は、銅に対する良好な接着性を示した。 (例8) 次のものを加えることにより接着性ワニスを調製した:MEK中のPrima set PT−30(PMN P−88−1591)の57.5%(w/w)溶 液3413g、MEK中のRSL 1462の76.8%(w/w)溶液245 6g、MEK中のBC−58の53.2%(w/w)溶液1495g、MEK中 のビスフェノールAの23.9%(w/w)溶液200g、71.5gのイルガ ノックス1010、ミネラルスピリット中のMn HEX−CEMの0.6%( w/w)溶液3.21g、及び2.40kgのMEK。 別の容器中に、上記の接着性ワニス1328g、42.3LbsのMEK、6 .40gのFurnace Black(SpecialSchwarz 10 0)、及び1860gのSiO2(SO −E2)を加えた。この混合物を含浸浴中に注入し、ePTFEウェブを3フィ ート/分又は約3フィート/分の速度で前記含浸浴に通過させた。均一性を保つ ためにこの分散液を連続的に攪拌した。この含浸されたウェブを直ちに加熱炉に 通過させて全ての又は殆ど全ての溶媒を除き、ロールに巻き取った。 このプリプレグの数層を銅フォイルの間に広げ、220℃の温度にて真空で補 助した油圧プレス中200psiで90分圧縮し、次いで圧縮下に冷却した。こ うして得られた誘電体は、銅に対する良好な接着性を示した。 本発明の多数の態様及び利点は前記詳細な説明から明らかであり、従って添付 の請求の範囲によって、本発明の真の精神及び範囲内に属する本発明の全てのそ のような態様及び利点をカバーすることを意図している。更に、多数の修正と変 形は当業者に容易に考えつかれるので、本発明を、例示し記述された正確な構造 及び操作に限定されることは望まないし、従って全ての修正と均等物は本発明の 範囲内に入るものと解釈されるべきである。
───────────────────────────────────────────────────── フロントページの続き (81)指定国 EP(AT,BE,CH,DE, DK,ES,FI,FR,GB,GR,IE,IT,L U,MC,NL,PT,SE),AL,AM,AT,A U,AZ,BA,BB,BG,BR,BY,CA,CH ,CN,CU,CZ,DE,DK,EE,ES,FI, GB,GE,GH,HU,IL,IS,JP,KE,K G,KP,KR,KZ,LC,LK,LR,LS,LT ,LU,LV,MD,MG,MK,MN,MW,MX, NO,NZ,PL,PT,RO,RU,SD,SE,S G,SI,SK,SL,TJ,TM,TR,TT,UA ,UG,UZ,VN,YU,ZW

Claims (1)

  1. 【特許請求の範囲】 1.次の工程を含む積層構造体の製造方法: それぞれ内表面及び外表面を持ち、誘電体層によって隔てられた第1及び第2 の伝導体層を有する第1の積層体を形成する工程; 前記第2の伝導体層の内表面と共存する底を有するブラインドビアを形成する 工程; 前記ブラインドビアを伝導性材料でメッキする工程;並びに 前記第2の伝導体層をパターン形成して該ブラインドビアを覆う少なくとも1 つの接点パッドを形成する工程。 2.前記ブラインドビアを形成する工程が前記第1の積層体をパルスレーザー ビームで照射することを含む、請求項1に記載の方法。 3.前記レーザービームが第3調波で作動するNd:YAGレーザーによって 作りだされる、請求項2に記載の方法。 4.前記レーザービームが第4調波で作動するNd:YAGレーザーによって 作りだされる、請求項2に記載の方法。 5.前記誘電体層がPTFEベースの材料で作られている、請求項2に記載の 方法。 6.前記PTFEベースの材料が、シアネートエステル及びエポキシで含浸さ れた延伸膨張されたPTFEマトリックスである、請求項5に記載の方法。 7.前記第1の積層体を形成する工程が、少なくとも1つの開口部を有するよ うに伝導性コア要素をパターン形成し、このパターン形成されたコア要素を2つ の誘電体層の間に配置し、これらコア及び2つの誘電体層を第1及び第2の伝導 体層の間に配置し、それによって積み重ねを形成し、そしてこの積み重ねを充分 な熱及び圧力 で圧縮して積層された多層構造体を形成することを含む、請求項1に記載の方法 。 8.更に前記第1の伝導体層をパターン形成することを含む、請求項1に記載 の方法。 9.前記メッキ工程が無電解メッキにより前記ブラインドビア中に伝導性フィ ルムを被着させることを含む、請求項1に記載の方法。 10.前記第1の積層体が厚さ2mm未満で、平面内(in−plane)モジ ュラスが≦50GPaであり、曲げモジュラスが≦60GPaである、請求項1 に記載の方法。 11.次のものを含む積層構造体: 誘電体層で隔てられ、内表面及び外表面を有する第1及び第2の伝導体層を有 する第1の積層体; 前記第1の伝導体層及び誘電体層に孔あけされ、前記第2の伝導体層の内表面 と共存する底を有する少なくとも1つのブラインドビア; 前記ブラインドビア上にメッキされた伝導性フィルム;並びに 前記ブラインドビアを覆う第2の伝導体からパターン形成された接点パッド。 12,前記誘電体層がPTFEベースの材料でできている、請求項11に記載 の積層構造体。 13.前記PTFEベースの材料がシアネートエステル及びエポキシで含浸さ れた延伸膨張されたPTFEマトリックスである、請求項12に記載の積層構造 体。 14.更に、パターン形成され、少なくとも1つの開口部を有する伝導性コア 要素を更に有し、このコア要素は2つの誘電体層の間に配置され、このコア及び 2つの誘電体層は第1及び第2の伝導体 層の間に配置され、これによって積み重ねを形成し、この積み重ねは、積層され た多層構造体を形成するに充分な熱及び圧力で圧縮されている、請求項11に記 載の積層構造体。 15.更に第1の伝導体層をパターン形成することを含む、請求項11に記載 の積層構造体。 16.次の工程を含むチップ取り付けパッドを形成する方法: 誘電体層で分離された第1及び第2の外側伝導体層を有する積層体を形成する 工程; 前記第1の伝導体層から前記誘電体層を通過して伸び、前記第2の伝導体層の 内表面で終わるブラインドビアを形成する工程; このブラインドビアをメッキする工程;並びに 前記第2の伝導体層をパターン形成してチップ取り付けパッドを形成する工程 。 17.前記ブラインドビアの形成の工程が、標準的な写真平版法を用いてブラ インドビアを光画定する(photo−define)ことを含む、請求項16 に記載の方法。
JP10521600A 1996-11-08 1997-10-31 チップモジュール中の配線能力を改善するための方法及び装置 Pending JP2000504495A (ja)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
US08/747,171 1996-11-08
US08/747,171 US5879787A (en) 1996-11-08 1996-11-08 Method and apparatus for improving wireability in chip modules
PCT/US1997/019833 WO1998020540A1 (en) 1996-11-08 1997-10-31 Method and apparatus for improving wireability in chip modules

Publications (1)

Publication Number Publication Date
JP2000504495A true JP2000504495A (ja) 2000-04-11

Family

ID=25003966

Family Applications (1)

Application Number Title Priority Date Filing Date
JP10521600A Pending JP2000504495A (ja) 1996-11-08 1997-10-31 チップモジュール中の配線能力を改善するための方法及び装置

Country Status (4)

Country Link
US (1) US5879787A (ja)
JP (1) JP2000504495A (ja)
AU (1) AU5005897A (ja)
WO (1) WO1998020540A1 (ja)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2005129904A (ja) * 2003-09-29 2005-05-19 Sanyo Electric Co Ltd 半導体装置およびその製造方法

Families Citing this family (47)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5847327A (en) * 1996-11-08 1998-12-08 W.L. Gore & Associates, Inc. Dimensionally stable core for use in high density chip packages
JP3633252B2 (ja) * 1997-01-10 2005-03-30 イビデン株式会社 プリント配線板及びその製造方法
JPH10275966A (ja) * 1997-01-30 1998-10-13 Ibiden Co Ltd プリント配線板及びその製造方法
DE69839882D1 (de) 1997-06-06 2008-09-25 Ibiden Co Ltd Mehrschichtige gedruckte leiterplatte und verfahren zu deren herstellung
US6188028B1 (en) * 1997-06-09 2001-02-13 Tessera, Inc. Multilayer structure with interlocking protrusions
US6077792A (en) * 1997-07-14 2000-06-20 Micron Technology, Inc. Method of forming foamed polymeric material for an integrated circuit
US6303881B1 (en) * 1998-03-20 2001-10-16 Viasystems, Inc. Via connector and method of making same
US6598291B2 (en) 1998-03-20 2003-07-29 Viasystems, Inc. Via connector and method of making same
EP1030366B1 (en) 1999-02-15 2005-10-19 Mitsubishi Gas Chemical Company, Inc. Printed wiring board for semiconductor plastic package
US6291777B1 (en) * 1999-02-17 2001-09-18 Applied Materials, Inc. Conductive feed-through for creating a surface electrode connection within a dielectric body and method of fabricating same
US6670719B2 (en) 1999-08-25 2003-12-30 Micron Technology, Inc. Microelectronic device package filled with liquid or pressurized gas and associated method of manufacture
US7335965B2 (en) * 1999-08-25 2008-02-26 Micron Technology, Inc. Packaging of electronic chips with air-bridge structures
US6709968B1 (en) 2000-08-16 2004-03-23 Micron Technology, Inc. Microelectronic device with package with conductive elements and associated method of manufacture
US7276788B1 (en) * 1999-08-25 2007-10-02 Micron Technology, Inc. Hydrophobic foamed insulators for high density circuits
US6413827B2 (en) 2000-02-14 2002-07-02 Paul A. Farrar Low dielectric constant shallow trench isolation
US6677209B2 (en) 2000-02-14 2004-01-13 Micron Technology, Inc. Low dielectric constant STI with SOI devices
US6890847B1 (en) * 2000-02-22 2005-05-10 Micron Technology, Inc. Polynorbornene foam insulation for integrated circuits
US6426284B1 (en) 2000-03-20 2002-07-30 Illinois Tool Works Inc. Method of manufacturing wire bond pad
JP3935309B2 (ja) * 2000-06-08 2007-06-20 日東電工株式会社 配線回路基板およびその製造方法
JP2002026515A (ja) * 2000-07-07 2002-01-25 Toshiba Corp プリント配線板およびその製造方法
JP3596807B2 (ja) * 2000-08-09 2004-12-02 インターナショナル・ビジネス・マシーンズ・コーポレーション プリント配線板及びその製造方法
JP2002111233A (ja) * 2000-10-03 2002-04-12 Victor Co Of Japan Ltd プリント配線板及びその製造方法
US6426470B1 (en) 2001-01-17 2002-07-30 International Business Machines Corporation Formation of multisegmented plated through holes
JP3790433B2 (ja) * 2001-02-28 2006-06-28 日本無線株式会社 プリント配線板の製造方法
JP2002319761A (ja) * 2001-04-23 2002-10-31 Nitto Denko Corp 配線基板の製造方法
US6903541B2 (en) * 2001-05-25 2005-06-07 Tyco Electronics Corporation Film-based microwave and millimeter-wave circuits and sensors
US6847527B2 (en) * 2001-08-24 2005-01-25 3M Innovative Properties Company Interconnect module with reduced power distribution impedance
US6459047B1 (en) * 2001-09-05 2002-10-01 International Business Machines Corporation Laminate circuit structure and method of fabricating
US6660945B2 (en) 2001-10-16 2003-12-09 International Business Machines Corporation Interconnect structure and method of making same
DE10205450A1 (de) 2002-02-08 2003-08-28 Infineon Technologies Ag Schaltungsträger und Herstellung desselben
US20030178388A1 (en) * 2002-03-22 2003-09-25 Phillips Kenneth L. Inverted micro-vias
JP2003332752A (ja) * 2002-05-14 2003-11-21 Shinko Electric Ind Co Ltd メタルコア基板およびその製造方法
JP3793143B2 (ja) * 2002-11-28 2006-07-05 株式会社シマノ 自転車用電子制御装置
US20050137882A1 (en) * 2003-12-17 2005-06-23 Cameron Don T. Method for authenticating goods
US7601649B2 (en) 2004-08-02 2009-10-13 Micron Technology, Inc. Zirconium-doped tantalum oxide films
US7927948B2 (en) 2005-07-20 2011-04-19 Micron Technology, Inc. Devices with nanocrystals and methods of formation
US7544304B2 (en) * 2006-07-11 2009-06-09 Electro Scientific Industries, Inc. Process and system for quality management and analysis of via drilling
US7776765B2 (en) 2006-08-31 2010-08-17 Micron Technology, Inc. Tantalum silicon oxynitride high-k dielectrics and metal gates
US7605030B2 (en) 2006-08-31 2009-10-20 Micron Technology, Inc. Hafnium tantalum oxynitride high-k dielectric and metal gates
ES2376760T3 (es) * 2006-10-12 2012-03-16 Hid Global Gmbh Transpondedor empotrado en un soporte multicapa flexible
EP1927940B1 (en) * 2006-12-02 2015-06-24 HID Global GmbH Functional laminate
TWI342729B (en) * 2008-02-19 2011-05-21 Unimicron Technology Corp Manufacturing method of circuit board
TWI392425B (zh) * 2009-08-25 2013-04-01 Unimicron Technology Corp 內埋式線路板及其製造方法
KR101089959B1 (ko) 2009-09-15 2011-12-05 삼성전기주식회사 인쇄회로기판 및 그의 제조 방법
KR101753225B1 (ko) * 2015-06-02 2017-07-19 에더트로닉스코리아 (주) Lds 공법을 이용한 적층 회로 제작 방법
DE102019214998A1 (de) * 2019-09-30 2021-04-01 Rolls-Royce Deutschland Ltd & Co Kg Organischer Schaltungsträger und dessen Anwendung bei Stromrichtern und in Fahrzeugen
US11454837B2 (en) * 2019-11-22 2022-09-27 Eagle Technology, Llc AOM system with interface board and signal vias and related methods

Family Cites Families (21)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
SE392582B (sv) * 1970-05-21 1977-04-04 Gore & Ass Forfarande vid framstellning av ett porost material, genom expandering och streckning av en tetrafluoretenpolymer framstelld i ett pastabildande strengsprutningsforfarande
US4482516A (en) * 1982-09-10 1984-11-13 W. L. Gore & Associates, Inc. Process for producing a high strength porous polytetrafluoroethylene product having a coarse microstructure
DE3581293D1 (de) * 1984-02-09 1991-02-21 Toyota Motor Co Ltd Verfahren zur herstellung von ultrafeinen keramikpartikeln.
US4680220A (en) * 1985-02-26 1987-07-14 W. L. Gore & Associates, Inc. Dielectric materials
US4642160A (en) * 1985-08-12 1987-02-10 Interconnect Technology Inc. Multilayer circuit board manufacturing
US5314788A (en) * 1986-01-24 1994-05-24 Canon Kabushiki Kaisha Matrix printed board and process of forming the same
US4997698A (en) * 1987-05-04 1991-03-05 Allied-Signal, Inc. Ceramic coated metal substrates for electronic applications
US4789770A (en) * 1987-07-15 1988-12-06 Westinghouse Electric Corp. Controlled depth laser drilling system
US4985296A (en) * 1989-03-16 1991-01-15 W. L. Gore & Associates, Inc. Polytetrafluoroethylene film
US5108553A (en) * 1989-04-04 1992-04-28 Olin Corporation G-tab manufacturing process and the product produced thereby
US4959119A (en) * 1989-11-29 1990-09-25 E. I. Du Pont De Nemours And Company Method for forming through holes in a polyimide substrate
US5245751A (en) * 1990-04-27 1993-09-21 Circuit Components, Incorporated Array connector
US5077115A (en) * 1990-05-08 1991-12-31 Rogers Corporation Thermoplastic composite material
JP2503725B2 (ja) * 1990-05-18 1996-06-05 日本電気株式会社 多層配線基板
US5224265A (en) * 1991-10-29 1993-07-06 International Business Machines Corporation Fabrication of discrete thin film wiring structures
AU4058593A (en) * 1992-06-15 1994-01-04 Dyconex Patente Ag Process for producing printed circuit boards using a semi-finished product with extremely dense wiring for signal conduction
US5300812A (en) * 1992-12-09 1994-04-05 General Electric Company Plasticized polyetherimide adhesive composition and usage
US5378313A (en) * 1993-12-22 1995-01-03 Pace; Benedict G. Hybrid circuits and a method of manufacture
US5463191A (en) * 1994-03-14 1995-10-31 Dell Usa, L.P. Circuit board having an improved fine pitch ball grid array and method of assembly therefor
US5614114A (en) * 1994-07-18 1997-03-25 Electro Scientific Industries, Inc. Laser system and method for plating vias
US5512360A (en) * 1994-09-20 1996-04-30 W. L. Gore & Associates, Inc. PTFE reinforced compliant adhesive and method of fabricating same

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2005129904A (ja) * 2003-09-29 2005-05-19 Sanyo Electric Co Ltd 半導体装置およびその製造方法

Also Published As

Publication number Publication date
US5879787A (en) 1999-03-09
AU5005897A (en) 1998-05-29
WO1998020540A1 (en) 1998-05-14

Similar Documents

Publication Publication Date Title
JP2000504495A (ja) チップモジュール中の配線能力を改善するための方法及び装置
JP5043606B2 (ja) 積層基板内のヴァイアインダクタンスを低減させる方法、及び集積回路チップパッケージを製造する方法
JP5603095B2 (ja) 高縦横比を有するマイクロスルーヴァイアの製造ばらつきを最小にする多周波数処理
JP5281047B2 (ja) 355nmでのヴァイア入口の形成を向上させるための多パルスによる間隔どりの処理
JP4642945B2 (ja) 積層基板内にブラインドヴァイアを形成する方法および積層基板
US6344371B2 (en) Dimensionally stable core for use in high density chip packages and a method of fabricating same
US6143401A (en) Electronic chip package
US6018196A (en) Semiconductor flip chip package
US5910255A (en) Method of sequential laser processing to efficiently manufacture modules requiring large volumetric density material removal for micro-via formation
US5965043A (en) Method for using ultrasonic treatment in combination with UV-lasers to enable plating of high aspect ratio micro-vias
US5868950A (en) Method to correct astigmatism of fourth yag to enable formation of sub 25 micron micro-vias using masking techniques
US6023041A (en) Method for using photoabsorptive coatings and consumable copper to control exit via redeposit as well as diameter variance
US5863446A (en) Electrical means for extracting layer to layer registration
US6130015A (en) Method for using fiducial schemes to increase nominal registration during manufacture of laminated circuit
US5833759A (en) Method for preparing vias for subsequent metallization
WO1998020529A1 (en) Method for minimizing pink ring in blind laser vias
JP2000504492A (ja) 組立てられた電子パッケージのシリコン基板の湾曲半径を低減する方法