JP2000353964A - インタリーブ装置及びインタリーブ方法 - Google Patents

Abstract

(57)【要約】 【課題】 必要となるメモリ量を低減させるインタ
リーブ装置を提供すること。 【解決手段】 入力メモリ１０１は、入力データを記憶
する。行パターンメモリ１０２は、行パターンを記憶す
る。列パターンメモリ１０３は、列パターンを記憶す
る。出力メモリ１０４は、入力データの順序が入れ替え
られた出力データを記憶する。アドレス計算装置１０５
は、出力データに書き込むべき入力データのアドレスを
計算し、さらに、計算した入力アドレスに基づいて入力
メモリ１０１から読み出した入力データを、出力データ
として出力メモリ１０４に書き込む。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、ＣＤＭＡ（Ｃｏｄ
ｅ Ｄｉｖｉｓｉｏｎ Ｍｕｌｔｉｐｌｅ Ａｃｃｅｓ
ｓ）移動体通信における符復号化処理装置および符復号
化処理方法に関する。

【０００２】

【従来の技術】従来のＣＤＭＡ方式の通信システムにお
いては、伝送路上のバースト誤りによる通信品質劣化を
避けるために、送信データの順序を入れ替えることによ
ってランダム誤りにすることができるインタリーブが用
いられていた。インタリーブ（ＩＬ）とは、送信側装置
において、定められたパターンに従って順番を入れ替え
た送信データを送信し、受信側装置において、受信した
データを元の順番に戻す技術である。これにより、伝送
路上で発生したバースト誤りをランダム誤りに変換で
き、より高い誤り訂正復号を行うことができる。

【０００３】送信側装置におけるＩＬの処理は、次に述
べる手順に従ってなされる。ここでは、一例としてＬ個
のデータに対してＩＬ処理を行う場合について説明す
る。すなわち、まず、Ｌ個のデータを順に横方向にＮ個
書き込む処理をＭ回繰り返すことにより、Ｍ×Ｎの行列
を作成する。次に、このように作成された行列から、縦
方向に順にＭ個読み出す処理をＮ回繰り返すことによ
り、データの順序が入れ替えられたＬ個のデータが得ら
れる。このようなＩＬ処理は、一般に、Ｌ[Ｍ×Ｎ]と表
現される。

【０００４】２００１年度からサービスが開始される次
世代移動体通信方式の通信システム、すなわちＷ−ＣＤ
ＭＡ方式の通信システムにおいては、インタリーブとし
てマルチステージインタリーブ（Ｍｕｌｔｉｓｔａｇｅ
ＩｎｔｅｒＬｅａｖｅ；ＭＩＬ）が用いられる。ＭＩ
Ｌは、ＩＬの代わりに、より高い誤り訂正復号を補助す
るために新たに提案された技術であり、通信を行うチャ
ネルごとに規定されるＭＩＬ式に従って、ＩＬ処理を階
層的に繰り返し行うものである。以下、従来のＣＤＭＡ
通信システムにおいて用いられるＭＩＬ処理について説
明する。ここでは、次に示す式により表現されるＭＩＬ
式を例にとり説明する。

【０００５】 ２０[５[３×２]×４[２×２]] −（１） 式（１）は、２０個の入力データＩｎ[ｘ]（ｘ＝０〜１
９）（例えば、それぞれ｛０，１，２，…，１８，１
９｝のアドレスを有する２０個のデータ）を５×４の行
列に展開した後、各行について４[２×２]のＩＬ処理を
行い、さらに、各行について５[３×２]のＩＬ処理を行
うことを表している。このような処理を行うことによ
り、式（１）が展開されて、順序が入れ替えられた２０
個の出力データＯｕｔ[ｙ]（ｙ＝０〜１９）が得られ
る。すなわち、出力データには、入力データが、次式に
示すようなアドレスに従って順次書き込まれる。 {０，８，１６，４，１２，２，１０，１８，６，１４，１，９，１７，５， １３，３，１１，１９，７，１５} −（２） なお、式（２）における各数字は、アドレスを示す。

【０００６】ここで、５[３×２]および４[２×２]のよ
うな形式で表現されるＭＩＬ式を階層１（ｓｔａｇｅ
１）のＭＩＬ式と呼び、２０[５[３×２]×４[２×２]]
のような形式で表現されるＭＩＬ式を階層２（ｓｔａｇ
ｅ２）のＭＩＬ式と呼ぶ。

【０００７】上記のようなＭＩＬ処理においては、各階
層においてＩＬ処理を繰り返し行う必要があるので、階
層の深いＭＩＬ式を用いるほど処理時間が多大となる。
そこで、従来のＣＤＭＡ方式においては、処理時間低減
を実現するために、図１５に示すＭＩＬ装置を用いてＭ
ＩＬ処理を行っている。

【０００８】図１５は、従来のＭＩＬ装置の構成を示す
ブロック図である。図１５に示すように、従来のＭＩＬ
装置は、入力メモリ１５０１と、メモリ読み書き装置１
５０２と、出力メモリ１５０３と、ＭＩＬパターンを記
憶するＭＩＬパターンメモリ１５０４と、から構成され
ている。

【０００９】図１５に示すＭＩＬ装置においては、ＭＩ
Ｌパターンメモリ１５０４がＭＩＬ式から生成される階
層０のＭＩＬパターンを記憶し、メモリ読み書き装置１
５０２が記憶されたＭＩＬパターンメモリを間接アドレ
ッシングすることにより、送信データの順序の入れ替え
を行うことができる。ここで、図１５に示すＭＩＬ装置
の動作について、式（１）に示したＭＩＬ式を用いる場
合を例にとり以下の説明を行う。

【００１０】上述したように、式（１）に示したＭＩＬ
式を展開すると、式（２）に示したＭＩＬパターンが得
られる。このＭＩＬパターンは、図１５におけるＭＩＬ
パターンメモリ１５０４に記憶される。また、２０個の
入力データＩｎ[ｘ]（ｘ＝０〜１９）（それぞれ｛０，
１，２，…，１８，１９｝のアドレスを有する２０個の
入力データ）は、入力メモリ１５０１に記憶される。図
１５における入力メモリ１５０１、出力メモリ１５０３
およびＭＩＬパターンメモリ１５０４に格納されるデー
タをそれぞれＩｎ[ｘ]、Ｏｕｔ[ｙ]およびＭｉｌ[ｚ]
（ｘ、ｙ、ｚ＝０〜１９）とすると、図１６に示す動作
フローに従ってＭＩＬ処理が実行される。

【００１１】図１６は、従来のＭＩＬ装置の動作を示す
フロー図である。図１６に示すように、メモリ読み書き
装置１５０２が、式（２）に示すアドレスに従って順次
入力メモリ１５０１をアクセスして、アクセスしたデー
タを出力メモリ１５０３に書き込むことにより、入力メ
モリ１５０１に記憶された入力データの順序が入れ替え
られた出力データが、出力メモリ１５０３に書き込まれ
る。このようなＭＩＬ処理によれば、処理時間は、用い
るＭＩＬ式の階層の深さによる影響を受けないため、短
縮される。

【発明が解決しようとする課題】しかしながら、上記従
来のＭＩＬ装置においては、ＭＩＬパターンメモリ１５
０４は、ＭＩＬ処理を行う入力データと同等の大きさの
データを記憶するため、入力データ（ビット）数が増大
するに従って、必要となるメモリ量が膨大なものになる
という問題がある。本発明は、かかる点に鑑みてなされ
たものであり、必要となるメモリ量を低減させるインタ
リーブ装置を提供することを目的とする。

【００１２】

【課題を解決するための手段】本発明の骨子は、入力デ
ータごとに規定されているＭＩＬ式（配列変換規則式）
に含まれるいずれかの要素を用いて少なくとも１つのＭ
ＩＬパターン（配列変換系列）を作成し、作成したＭＩ
Ｌパターンを用いて入力データの配列を変更するように
したことである。

【００１３】

【発明の実施の形態】本発明の第１の態様は、入力デー
タごとに規定されている配列変換規則式に含まれるいず
れかの要素を用いて、少なくとも１つの配列変換系列を
作成する変換系列作成手段と、作成された配列変換系列
を用いて入力データの配列を変更する配列変更手段と、
を具備する構成を採る。

【００１４】この構成によれば、配列変換規則式（ＭＩ
Ｌ式）におけるいずれかの要素、例えば、階層１の各要
素から生成される行パターン式または列パターン式を用
いて配列変換系列（ＭＩＬパターン）を作成し、作成し
た配列変換系列を用いて入力データの配列を変更できる
ので、所要メモリを抑えたＭＩＬ処理を行うことが可能
となる。

【００１５】本発明の第２の態様は、第１の態様におい
て、前記配列変更手段は、各入力データについての配列
変更後の順位を算出する第１順位算出手段を具備し、算
出された順位に従って前記入力データの配列を変更する
構成を採る。

【００１６】この構成によれば、作成された配列変換系
列を用いて、各入力データの配列変更後の順位を算出す
ることにより、確実に入力データの配列を変更すること
ができる。

【００１７】本発明の第３の態様は、第１の態様におい
て、前記配列変更手段は、配列変更後の各入力データに
ついて、この各入力データに配置すべき入力データの配
列順位を算出する第２算出手段を具備し、算出された配
列順位に従って前記入力データの配列を変更する構成を
採る。

【００１８】この構成によれば、作成された配列変換系
列を用いて、配列変更後の各入力データに配置すべき入
力データの配列順位を算出することにより、確実に入力
データの配列を変更することができる。

【００１９】本発明の第４の態様は、第１の態様から第
３の態様のいずれかにおいて、前記変換系列作成手段
は、前記配列変換規則式に含まれる一方の要素が他方の
要素に比べ少なくとも１階層以上低い場合には、前記他
方の要素を用いて配列変換系列を作成する構成を採る。

【００２０】この構成によれば、例えば、配列変換規則
式に列パターン式のみが含まれている場合には、この列
パターン式のみを用いて配列変換系列を作成することに
より、所要メモリをさらに低減することができる。

【００２１】本発明の第５の態様は、第１の態様から第
４の態様において、前記配列変更手段は、前記配列変換
規則式により配列が変更された入力データの配列を変更
する構成を採る。

【００２２】この構成によれば、同一の配列変換規則式
を用いて作成された配列変換系列を用いることにより、
この配列変換規則式により配列が変更された入力データ
の配列を元に戻すことができる。

【００２３】本発明の第６の態様の通信端末装置は、第
１の態様から第５の態様のいずれかのインタリーブ装置
を備えた構成を採る。

【００２４】この構成によれば、所要メモリを低減する
インタリーブ装置を備えることにより、回路規模を抑え
た通信端末装置を提供することができる。

【００２５】本発明の第７の態様の基地局装置は、第１
の態様から第５の態様のいずれかのインタリーブ装置を
備えた構成を採る。

【００２６】この構成によれば、所要メモリを低減する
インタリーブ装置を備えることにより、回路規模を抑え
た基地局装置を提供することができる。

【００２７】本発明の第８の態様の無線通信システム
は、第６の態様の通信端末装置と第７の態様の基地局装
置との間で通信を行う構成を採る。

【００２８】この構成によれば、回路規模を抑えた通信
端末装置および基地局装置を用いることにより、効率的
な無線通信を実現することができる。

【００２９】本発明の第９の態様は、入力データごとに
規定されている配列変換規則式に含まれるいずれかの要
素を用いて少なくとも１つの配列変換系列を作成する変
換系列作成工程と、作成された配列変換系列を用いて入
力データの配列を変更する配列変更工程と、を具備する
方法を採る。

【００３０】この方法によれば、この構成によれば、配
列変換規則式におけるいずれかの要素、例えば、階層１
の各要素から生成される行パターン式または列パターン
式を用いて配列変換系列を作成し、作成した配列変換系
列を用いて入力データの配列を変更できるので、所要メ
モリを抑えたＭＩＬ処理を行うことが可能となる。

【００３１】本発明の第１０の態様は、入力データごと
に規定されている配列変換規則式に含まれるいずれかの
要素を用いて少なくとも１つの配列変換系列を作成する
変換系列作成工程と、作成された配列変換系列を用い
て、前記配列変換規則式により配置変更された入力デー
タの配列を復元する配列復元工程と、を具備する方法を
採る。

【００３２】この方法によれば、同一の配列変換規則式
を用いて作成された配列変換系列を用いることにより、
この配列変換規則式により配列が変更された入力データ
の配列を元に戻すことができる。

【００３３】以下、本発明の実施の形態について、図面
を参照して詳細に説明する。

【００３４】（実施の形態１）図１は、本発明の実施の
形態１に係るＭＩＬ装置の構成を示すブロック図であ
る。本実施の形態に係るＭＩＬ装置は、フレーム内にお
いてデータの順序を入れ替えるＭＩＬ処理を実現する装
置である。なお、本実施の形態においては、ＭＩＬ式
（配列変換規則式）として、式（１）に示した２０[５
[３×２]×４[２×２]]を用いた場合を例にとり説明す
る。

【００３５】図１において、入力メモリ１０１は、２０
個の入力データＩｎ[ｘ]（ｘ＝０〜１９）を記憶する。
ここで、各入力データのアドレスは、それぞれ｛０，
１，２，…，１８，１９｝であるとする。

【００３６】行パターンメモリ１０２は、式（１）にお
ける階層１のＭＩＬ式（５[３×２]）から生成されたＭ
ＩＬパターン（配列変換系列）、すなわち、次式に示す
行パターンＭｉｌ＿ｒｏｗ[ｒ]を記憶する。 Ｍｉｌ＿ｒｏｗ[ｒ]（ｒ＝０〜４）＝｛０，２，４，１，３｝ −（３）

【００３７】列パターンメモリ１０３は、式（１）にお
ける階層１のＭＩＬ式（４[２×２]）から生成されたＭ
ＩＬパターン（配列変換系列）、すなわち、次式に示す
列パターンＭｉｌ＿ｃｏｌ[ｃ]を記憶する。 Ｍｉｌ＿ｃｏｌ[ｃ]（ｃ＝０〜３）＝｛０，２，１，３｝ −（４）

【００３８】出力メモリ１０４は、入力データの順序が
入れ替えられた２０個の出力データＯｕｔ[ｙ]（ｙ＝０
〜１９）を記憶する。

【００３９】アドレス計算装置１０５は、出力データに
書き込むべき入力データのアドレスを計算し、さらに、
計算した入力アドレスに基づいて入力メモリ１０１から
読み出した入力データを、出力データとして出力メモリ
１０４に書き込む。ここで、アドレス計算装置１０５に
よる出力メモリ１０４に対する書き込み処理について、
図２を参照して説明する。図２は、本発明の実施の形態
１に係るＭＩＬ装置におけるアドレス計算装置１０５に
よる出力メモリ１０４に対する書き込み処理を示すフロ
ー図である。

【００４０】工程（以下「ＳＴ」という。）２０１にお
いて、まずｃ＝０として後述するＳＴ２０５までの処理
が繰り返され、ｃ＞Ｃ−１が満たされた場合には、処理
は終了する。なお、Ｃは、列数（ここでは４）である。

【００４１】ＳＴ２０２において、まずｒ＝０として後
述するＳＴ２０４までの処理が繰り返され、ｒ＞Ｒ−１
が満たされた場合にのみ、処理はＳＴ２０５に移行す
る。なお、Ｒは、行数（ここでは５）である。

【００４２】ＳＴ２０３において、まず、出力データ
[ｒ＋Ｒ×ｃ]に書き込むべき入力データのアドレスが、
次式に示すように計算される。 Ｍｉｌ＿ｃｏｌ[ｃ]＋Ｍｉｌ＿ｒｏｗ[ｒ]×Ｃ −（５） さらに、入力メモリ１０１において式（５）により計算
されたアドレスに記憶された入力データは、読み出され
て出力データ[ｒ＋Ｒ×ｃ]として出力メモリ１０４に書
き込まれる。

【００４３】ＳＴ２０４において、ｒの値に１が加えら
れた後、処理はＳＴ２０２に移行する。ＳＴ２０５にお
いて、ｃの値に１が加えられた後、処理はＳＴ２０１に
移行する。

【００４４】以上のようなアドレス計算装置１０５によ
る書き込み処理により、出力メモリ１０４における出力
データ[ｙ]（０〜１９）には、入力メモリ１０１に記憶
された入力データが、式（２）に示したアドレスに従っ
て順次書き込まれることになる。すなわち、例えば、出
力データ[０]、出力データ[１]および出力データ[２]に
は、それぞれ入力データ[０]、入力データ[８]および入
力データ[１６]がそれぞれ書き込まれる。

【００４５】以上のように、式（１）に示したＭＩＬ式
を用いた場合には、行パターンメモリ用として５ｗｏｒ
ｄ、列パターンメモリ用として４ｗｏｒｄ、合計９ｗｏ
ｒｄのメモリのみ（ただし、入出力メモリを除く）で、
ＭＩＬ処理を実現することができる。出力メモリ１０４
に書き込まれた出力データ、すなわち、ＭＩＬ処理によ
り順序が入れ替えられた入力データは、この後、ＣＤＭ
Ａ方式の所定の処理がなされて送信される。

【００４６】このように、本実施の形態によれば、用い
るＭＩＬ式に含まれる階層１のＭＩＬ式を展開したパタ
ーンを記憶し、さらに、記憶したパターンを用いて、各
出力データについて、書き込むべき入力データのアドレ
スを計算し、計算したアドレスに記憶された入力データ
を出力データに順次書き込むことにより、ＭＩＬ処理を
低メモリ量で実現することができる。

【００４７】また、本実施の形態においては、各出力デ
ータについて、書き込むべき入力データのアドレスを計
算した直後、計算したアドレスに記憶された入力データ
を逐一出力データに書き込むようにした場合について説
明したが、本発明は、これに限定されず、書き込むべき
入力データのアドレスをすべての出力データについて計
算した後、計算したアドレスに記憶された入力データを
読み出して出力データに書き込むようにしてもよい。

【００４８】ここで、本実施の形態に係るＭＩＬ装置の
所要メモリ低減結果について、図３を参照して説明す
る。図３は、本発明の実施の形態１に係るＭＩＬ装置の
所要メモリ量を従来方式と比較して示す図である。図３
においては、次に示す２つのＭＩＬ式を用いた場合の所
要メモリ量が示されている。 320[16[4[2x2]x4[2x2]]x20[4[2x2]x5[3x2]]] 81376[5086[80[10[5[3x2]x2]x8[4[2x2]x2]]x64[8[4[2
x2]x2]x8[4[2x2]x2]]]x16[4[2x2]x4[2x2]] 図３から明らかなように、本実施の形態によれば、従来
方式に比べて、所要メモリ量の大幅な削減が可能とな
る。さらに、ＭＩＬ処理を行うデータ数が増加するにつ
れて、その効果が大きくなる。

【００４９】なお、本実施の形態においては、ＭＩＬ式
として（１）式に示したものを用いた場合について説明
したが、本発明は、さらに階層の深いＭＩＬ式を用いた
場合にも適用可能なものである。例えば、図３に示した
式をＭＩＬ式として用いる場合には、行パターンメモ
リ１０２には、式における階層２のＭＩＬ式（16[4[2
x2]x4[2x2]]）から生成される行パターンを記憶させ、
列パターンメモリ１０３には、式における階層２のＭ
ＩＬ式（20[4[2x2]x5[3x2]]）から生成される列パター
ンを記憶させ、さらに、上記各パターンを用いて上述し
たようにアドレス計算装置１０５により計算させればよ
い。

【００５０】（実施の形態２）実施の形態２は、実施の
形態１において、各入力データについての書き込むべき
出力データのアドレスを計算し、各入力データを出力メ
モリにおける計算されたアドレス先に書き込むことによ
り、ＭＩＬ処理を実現するようにした形態である。

【００５１】本実施の形態において、実施の形態１と相
違する点は、アドレス計算装置による出力メモリ１０４
に対する書き込み処理である。さらに、本実施の形態に
おいては、行パターンメモリ１０２に記憶される行パタ
ーンおよび列パターンメモリ１０３に記憶される列パタ
ーンが、実施の形態１と相違する。なお、本実施の形態
の各構成要素における実施の形態１と同様の構成につい
ては、同一符号を用いて説明する。また、本実施の形態
においては、実施の形態１と同様に、式（１）に示した
ＭＩＬ式を用いるものとする。

【００５２】まず、行パターンメモリ１０２は、ＭＩＬ
式（５[２×３]）から生成された、次式に示す行パター
ンＭｉｌ＿ｒｏｗ[ｒ]を記憶する。 Ｍｉｌ＿ｒｏｗ[ｒ]（ｒ＝０〜４）＝｛０，３，１，４，２｝ −（６）

【００５３】また、列パターンメモリ１０３は、ＭＩＬ
式（４[２×２]）から生成された、次式に示す列パター
ンＭｉｌ＿ｃｏｌ[ｃ]を記憶する。 Ｍｉｌ＿ｃｏｌ[ｃ]（ｃ＝０〜３）＝｛０，２，１，３｝ −（７）

【００５４】さらに、アドレス計算装置は、各入力デー
タについての書き込むべき出力データのアドレスを計算
し、各入力データを出力メモリ１０４における計算され
たアドレス先に書き込む。ここで、アドレス計算装置に
よる出力メモリ１０４に対する書き込み処理について、
図４を参照して説明する。図４は、本発明の実施の形態
２に係るＭＩＬ装置におけるアドレス計算装置による出
力メモリ１０４に対する書き込み処理を示すフロー図で
ある。

【００５５】ＳＴ４０１において、まずｒ＝０として後
述するＳＴ４０５までの処理が繰り返され、ｒ＞Ｒ−１
が満たされた場合には、処理は終了する。なお、Ｒは行
数（ここでは５）である。

【００５６】ＳＴ４０２において、まずｃ＝０として後
述するＳＴ４０４までの処理が繰り返され、ｃ＞Ｃ−１
が満たされた場合にのみ、処理はＳＴ４０５に移行す
る。なお、Ｃは、列数（ここでは４）である。

【００５７】ＳＴ４０３において、まず、入力データ
[ｃ＋Ｃ×ｒ]を書き込むべき出力データのアドレスが、
次式に示すように計算される。 Ｍｉｌ＿ｒｏｗ［ｒ］＋Ｍｉｌ＿ｃｏｌ［ｃ］×Ｒ −（８） さらに、入力データ[ｃ＋Ｃ×ｒ]は、出力メモリ１０４
における式（８）により計算されたアドレス先に書き込
まれる。

【００５８】ＳＴ４０４において、ｃの値に１が加えら
れた後、処理はＳＴ４０２に移行する。ＳＴ４０５にお
いて、ｒの値に１が加えられた後、処理はＳＴ４０１に
移行する。

【００５９】以上のようなアドレス計算装置による書き
込み処理により、入力メモリ１０１における入力データ
は、出力メモリ１０４における式（８）により計算され
たアドレス先に順次書き込まれる。

【００６０】以上のように、式（１）に示したＭＩＬ式
を用いた場合には、行パターンメモリ用として５ｗｏｒ
ｄ、列パターンメモリ用として４ｗｏｒｄ、合計９ｗｏ
ｒｄのメモリのみ（ただし、入出力メモリを除く）で、
ＭＩＬ処理を実現することができる。

【００６１】このように、本実施の形態によれば、用い
るＭＩＬ式に含まれる階層１のＭＩＬ式を展開したパタ
ーンを記憶し、さらに、記憶したパターンを用いて、各
入力データについて、書き込むべき出力メモリのアドレ
スを計算し、計算したアドレスに入力データを書き込む
ことにより、ＭＩＬ処理を低メモリ量で実現することが
できる。

【００６２】（実施の形態３）実施の形態３は、実施の
形態１において、フレーム間でデータの順序を入れ替え
る場合、すなわち列パターンが単なるインクリメンタル
値である場合に、列パターンのみを用いて計算したアド
レスを用いて出力メモリにデータを書き込むことによ
り、ＭＩＬ処理を実現するようにした形態である。

【００６３】ＣＤＭＡ通信においては、フレーム内での
データの入れ替えだけでなく、さらにフレーム間でデー
タの入れ替えが行われることがある。これをフレーム間
インタリーブ（フレーム間ＭＩＬ）と呼ぶ。フレーム間
インタリーブにおいて用いられるＭＩＬ式は、通常、Ｌ
［Ｍ₁×Ｎ₁［Ｍ₂×Ｎ₂］］という形で表現され、また、
このＭＩＬ式には、列パターン式（Ｎ₁［Ｍ₂×Ｎ₂］）
のみが存在する。以下、本実施の形態に係るＭＩＬ装置
について説明する。

【００６４】本実施の形態において、実施の形態１と相
違する点は、まず、アドレス計算装置による出力メモリ
１０４に対する書き込み処理である。さらに、本実施の
形態においては、実施の形態１における行パターンメモ
リ１０２が除かれている。以下、本実施の形態におい
て、実施の形態１と相違する点のみについて説明する。
なお、本実施の形態の各構成要素における実施の形態１
と同様の構成については、同一符号を用いて説明する。
また、本実施の形態においては、次に示すＭＩＬ式を用
いるものとする。 ８０[２０×４[２×２]] −（９）

【００６５】まず、列パターンメモリ１０３は、式
（９）における階層１のＭＩＬ式（４[２×２]）から生
成された、次式に示す列パターンＭｉｌ＿ｃｏｌ[ｃ]を
記憶する。 Ｍｉｌ＿ｃｏｌ[ｃ]（ｃ＝０〜３）＝｛０，２，１，３｝ −（１０）

【００６６】さらに、アドレス計算装置は、出力データ
に書き込むべき入力データのアドレスを計算し、さら
に、計算した入力アドレスに基づいて入力メモリ１０１
から読み出した入力データを、出力データとして出力メ
モリ１０４に書き込む。ここで、アドレス計算装置によ
る出力メモリ１０４に対する書き込み処理について、図
５を参照して説明する。図５は、本発明の実施の形態３
に係るＭＩＬ装置におけるアドレス計算装置による出力
メモリ１０４に対する書き込み処理を示すフロー図であ
る。

【００６７】ＳＴ５０１において、まずｃ＝０として後
述するＳＴ５０５までの処理が繰り返され、ｃ＞Ｃ−１
が満たされた場合には、処理は終了する。なお、Ｃは、
列数（ここでは４）である。

【００６８】ＳＴ５０２において、まずｒ＝０として後
述するＳＴ５０４までの処理が繰り返され、ｒ＞Ｒ−１
が満たされた場合にのみ、処理はＳＴ５０５に移行す
る。なお、Ｒは、行数（ここでは２０）である。

【００６９】ＳＴ５０３において、まず、出力データ
[ｒ＋Ｒ×ｃ]に書き込むべき入力データのアドレスが、
次式に示すように計算される。 ｒ×Ｃ＋Ｍｉｌ＿ｃｏｌ[ｃ] −（１１） さらに、入力メモリ１０１において式（１１）により計
算されたアドレスに記憶された入力データは、読み出さ
れて出力データ[ｒ＋Ｒ×ｃ]として出力メモリ１０４に
書き込まれる。

【００７０】ＳＴ５０４において、ｒの値に１が加えら
れた後、処理はＳＴ５０２に移行する。ＳＴ５０５にお
いて、ｃの値に１が加えられた後、処理はＳＴ５０１に
移行する。

【００７１】なお、フレーム間インタリーブは、上述し
た実施の形態１または実施の形態２により実現すること
ができる。ところが、式（９）に示したＭＩＬ式にイン
クリメント値が含まれているため、実施の形態１または
実施の形態２を用いる場合には、行パターンメモリ１０
２に単なるインクリメントデータを記憶させておく必要
がある。したがって、フレーム間インタリーブを行う場
合には、本実施の形態のように行パターンメモリを省い
た構成のＭＩＬ装置を用いる方が効率的である。

【００７２】ここで、式（９）に示したＭＩＬ式を用い
たフレーム間インタリーブを実現するための所要メモリ
量について、従来方式と実施の形態１〜実施の形態３と
を比較と、 従来方式 ８０ｗｏｒｄ 実施の形態１および実施の形態２ ２４ｗｏｒｄ 実施の形態３ ４ｗｏｒｄ となる。実施の形態３に係るＭＩＬ装置においては、所
要メモリ量は、従来方式に比べて１／２０となり、ま
た、実施の形態１および実施の形態２に比べて１／６と
なる。よって、フレーム間インタリーブにおいては、本
実施の形態に係るＭＩＬ装置は非常に有効なものとな
る。

【００７３】このように、本実施の形態によれば、フレ
ーム間インタリーブを行う場合において、用いるＭＩＬ
式に含まれる階層１のＭＩＬ式を展開した列パターンの
みを記憶し、さらに記憶したパターンを用いて、各出力
データについて、書き込むべき入力データのアドレスを
計算し、計算したアドレスに記憶された入力データを出
力データに順次書き込むことにより、ＭＩＬ処理を低メ
モリ量で実現することができる。

【００７４】（実施の形態４）実施の形態４は、実施の
形態２において、フレーム間でデータの順序を入れ替え
る場合、すなわち列パターンが単なるインクリメンタル
値である場合に、各入力データについての書き込むべき
出力データのアドレスを計算し、各入力データを出力メ
モリにおける計算されたアドレス先に書き込むことによ
り、ＭＩＬ処理を実現するようにした形態である。

【００７５】本実施の形態において、実施の形態２と相
違する点は、まず、アドレス計算装置による出力メモリ
１０４に対する書き込み処理である。さらに、本実施の
形態においては、実施の形態２における行パターンメモ
リ１０２が除かれている。以下、本実施の形態におい
て、実施の形態１と相違する点のみについて説明する。
なお、本実施の形態の各構成要素における実施の形態１
と同様の構成については、同一符号を用いて説明する。
また、本実施の形態においては、実施の形態３と同様に
式（９）に示したＭＩＬ式を用いるものとする。

【００７６】まず、列パターンメモリ１０３は、実施の
形態３と同様に、式（１０）に示した列パターンＭｉｌ
＿ｃｏｌ[ｃ]を記憶する。さらに、アドレス計算装置
は、各入力データについての書き込むべき出力データの
アドレスを計算し、各入力データを出力メモリ１０４に
おける計算されたアドレス先に書き込む。ここで、アド
レス計算装置による出力メモリ１０４に対する書き込み
処理について、図６を参照して説明する。図６は、本発
明の実施の形態４に係るＭＩＬ装置におけるアドレス計
算装置による出力メモリ１０４に対する書き込み処理を
示すフロー図である。

【００７７】ＳＴ６０１において、まずｒ＝０として後
述するＳＴ６０５までの処理が繰り返され、ｒ＞Ｒ−１
が満たされた場合には、処理は終了する。なお、Ｒは、
行数（ここでは２０）である。

【００７８】ＳＴ６０２において、まずｃ＝０として後
述するＳＴ６０４までの処理が繰り返され、ｃ＞Ｃ−１
が満たされた場合にのみ、処理はＳＴ６０５に移行す
る。なお、Ｃは、列数（ここでは４）である。

【００７９】ＳＴ６０３において、まず、入力データ
[ｃ＋Ｃ×ｒ]を書き込むべき出力データのアドレスが、
次式に示すように計算される。 ｒ＋Ｒ×Ｍｉｌ＿ｃｏｌ［ｃ］ −（１２） さらに、入力データ[ｃ＋Ｃ×ｒ]は、出力メモリ１０４
における式（１２）により計算されたアドレス先に書き
込まれる。

【００８０】ＳＴ６０４において、ｃの値に１が加えら
れた後、処理はＳＴ６０２に移行する。ＳＴ６０５にお
いて、ｒの値に１が加えられた後、処理はＳＴ６０１に
移行する。

【００８１】このように、本実施の形態によれば、フレ
ーム間インタリーブを行う場合において、用いるＭＩＬ
式に含まれる階層１のＭＩＬ式を展開した列パターンの
みを記憶し、さらに、記憶したパターンを用いて、各入
力データについて、書き込むべき出力メモリのアドレス
を計算し、計算したアドレスに入力データを書き込むこ
とにより、ＭＩＬ処理を低メモリ量で実現することがで
きる。

【００８２】（実施の形態５）実施の形態５は、ＭＩＬ
処理により順序が入れ替えられたデータの順序を元に戻
すＤｅ−ＭＩＬ（Ｄｅ−Ｍｕｌｔｉｓｔａｇｅ Ｉｎｔ
ｅｒＬｅａｖｅ）装置を実現する形態である。本実施の
形態に係るＤｅ−ＭＩＬ装置は、実施の形態１（図１）
と同様の構成により実現することが可能なものである。
以下、本実施の形態に係るＤｅ−ＭＩＬ装置について、
実施の形態１と相違する点のみ、図１を参照して説明す
る。なお、本実施の形態においては、式（１）に示すＭ
ＩＬ式により順序が入れ替えられたデータの順序を元に
戻す場合を例にとり説明する。

【００８３】図１において、入力メモリ１０１は、順序
が入れ替えられた２０個の入力データＩｎ[ｘ]（ｘ＝０
〜１９）を記憶する。行パターンメモリ１０２は、式
（６）に示した行パターンを記憶する。列パターンメモ
リ１０３は、式（７）に示した列パターンを記憶する。
出力メモリ１０４は、入力データの順序が元に戻された
２０個の出力データＯｕｔ[ｙ]（ｙ＝０〜１９）を記憶
する。

【００８４】アドレス計算装置１０５は、出力データに
書き込むべき入力データのアドレスを計算し、さらに、
計算した入力アドレスに基づいて入力メモリ１０１から
読み出した入力データを、出力データとして出力メモリ
１０４に書き込む。ここで、アドレス計算装置１０５に
よる出力メモリ１０４に対する書き込み処理について、
図７を参照して説明する。図７は、本発明の実施の形態
５に係るＤｅ−ＭＩＬ装置におけるアドレス計算装置１
０５による出力メモリ１０４に対する書き込み処理を示
すフロー図である。

【００８５】ＳＴ７０１において、まずｒ＝０として後
述するＳＴ７０５までの処理が繰り返され、ｒ＞Ｒ−１
が満たされた場合には、処理は終了する。なお、Ｒは行
数（ここでは５）である。

【００８６】ＳＴ７０２において、まずｃ＝０として後
述するＳＴ７０４までの処理が繰り返され、ｃ＞Ｃ−１
が満たされた場合にのみ、処理はＳＴ７０５に移行す
る。なお、Ｃは、列数（ここでは４）である。

【００８７】ＳＴ７０３において、まず、出力データ
[Ｃ×ｒ＋ｃ]に書き込むべき入力データのアドレスが、
次式に示すように計算される。 Ｍｉｌ＿ｒｏｗ[ｒ]＋Ｒ×Ｍｉｌ＿ｃｏｌ[ｃ] −（１３） さらに、入力メモリ１０１において式（１３）により計
算されたアドレスに記憶された入力データは、読み出さ
れて出力データ[Ｃ×ｒ＋ｃ]として出力メモリ１０４に
書き込まれる。

【００８８】ＳＴ７０４において、ｃの値に１が加えら
れた後、処理はＳＴ７０２に移行する。ＳＴ７０５にお
いて、ｒの値に１が加えられた後、処理はＳＴ７０１に
移行する。

【００８９】このように、本実施の形態によれば、用い
るＭＩＬ式に含まれる階層１のＭＩＬ式を展開したパタ
ーンを記憶し、さらに、記憶したパターンを用いて、各
出力データについて、書き込むべき入力データのアドレ
スを計算し、計算したアドレスに記憶された入力データ
を出力データに順次書き込むことにより、Ｄｅ−ＭＩＬ
処理を低メモリ量で実現することができる。

【００９０】（実施の形態６）実施の形態６は、実施の
形態５において、各入力データについての書き込むべき
出力データのアドレスを計算し、各入力データを出力メ
モリにおける計算されたアドレス先に書き込むことによ
り、Ｄｅ−ＭＩＬ処理を実現するようにした形態であ
る。

【００９１】本実施の形態において、実施の形態５と相
違する点は、アドレス計算装置による出力メモリ１０４
に対する書き込み処理である。さらに、本実施の形態に
おいては、行パターンメモリ１０２に記憶される行パタ
ーンおよび列パターンメモリ１０３に記憶される列パタ
ーンが、実施の形態５と相違する。なお、本実施の形態
の各構成要素における実施の形態５と同様の構成につい
ては、同一符号を用いて説明する。また、本実施の形態
においては、実施の形態５と同様に、式（１）に示すＭ
ＩＬ式により順序が入れ替えられたデータの順序を元に
戻す場合を例にとり説明する。

【００９２】まず、行パターンメモリ１０２は、式
（３）に示した行パターンＭｉｌ＿ｒｏｗ[ｒ]を記憶
し、列パターンメモリ１０３は、式（４）に示した列パ
ターンＭｉｌ＿ｃｏｌ[ｃ]を記憶する。

【００９３】さらに、アドレス計算装置は、各入力デー
タについての書き込むべき出力データのアドレスを計算
し、各入力データを出力メモリ１０４における計算され
たアドレス先に書き込む。ここで、アドレス計算装置に
よる出力メモリ１０４に対する書き込み処理について、
図８を参照して説明する。図８は、本発明の実施の形態
６に係るＤｅ−ＭＩＬ装置におけるアドレス計算装置に
よる出力メモリ１０４に対する書き込み処理を示すフロ
ー図である。

【００９４】ＳＴ８０１において、まずｃ＝０として後
述するＳＴ８０５までの処理が繰り返され、ｃ＞Ｃ−１
が満たされた場合には、処理は終了する。なお、Ｃは列
数（ここでは４）である。

【００９５】ＳＴ８０２において、まずｒ＝０として後
述するＳＴ８０４までの処理が繰り返され、ｒ＞Ｒ−１
が満たされた場合にのみ、処理はＳＴ８０５に移行す
る。なお、Ｒは、行数（ここでは５）である。

【００９６】ＳＴ８０３において、まず、入力データ
[ｒ＋ｃ×Ｒ]を書き込むべき出力データのアドレスが、
次式に示すように計算される。 Ｃ×Ｍｉｌ＿ｒｏｗ［ｒ］＋Ｍｉｌ＿ｃｏｌ［ｃ］ −（１４） さらに、入力データ[ｒ＋ｃ×Ｒ]は、出力メモリ１０４
における式（１４）により計算されたアドレス先に書き
込まれる。

【００９７】ＳＴ８０４において、ｒの値に１が加えら
れた後、処理はＳＴ８０２に移行する。ＳＴ８０５にお
いて、ｃの値に１が加えられた後、処理はＳＴ８０１に
移行する。

【００９８】このように、本実施の形態によれば、用い
るＭＩＬ式に含まれる階層１のＭＩＬ式を展開したパタ
ーンを記憶し、さらに、記憶したパターンを用いて、各
入力データについて、書き込むべき出力メモリのアドレ
スを計算し、計算したアドレスに入力データを書き込む
ことにより、Ｄｅ−ＭＩＬ処理を低メモリ量で実現する
ことができる。

【００９９】（実施の形態７）実施の形態７は、実施の
形態５において、フレーム間でデータの順序を元に戻す
場合、すなわち列パターンが単なるインクリメンタル値
である場合に、列パターンのみを用いて計算したアドレ
スを用いて出力メモリにデータを書き込むことにより、
Ｄｅ−ＭＩＬ処理を実現するようにした形態である。

【０１００】本実施の形態において、実施の形態５と相
違する点は、まず、アドレス計算装置による出力メモリ
に対する書き込み処理である。さらに、本実施の形態に
おいては、実施の形態５における行パターンメモリ１０
２が除かれている。以下、本実施の形態において、実施
の形態５と相違する点のみについて説明する。なお、本
実施の形態の各構成要素における実施の形態５と同様の
構成については、同一符号を用いて説明する。また、本
実施の形態においては、式（９）に示すＭＩＬ式により
順序が入れ替えられたデータの順序を元に戻す場合を例
にとり説明する。

【０１０１】まず、列パターンメモリ１０３は、式
（９）における階層１のＭＩＬ式（４[２×２]）から生
成された式（１０）に示す列パターンＭｉｌ＿ｃｏｌ
[ｃ]を記憶する。

【０１０２】さらに、アドレス計算装置は、出力データ
に書き込むべき入力データのアドレスを計算し、さら
に、計算した入力アドレスに基づいて入力メモリ１０１
から読み出した入力データを、出力データとして出力メ
モリ１０４に書き込む。ここで、アドレス計算装置によ
る出力メモリ１０４に対する書き込み処理について、図
９を参照して説明する。図９は、本発明の実施の形態７
に係るＤｅ−ＭＩＬ装置におけるアドレス計算装置によ
る出力メモリ１０４に対する書き込み処理を示すフロー
図である。

【０１０３】ＳＴ９０１において、まずｒ＝０として後
述するＳＴ９０５までの処理が繰り返され、ｒ＞Ｒ−１
が満たされた場合には、処理は終了する。なお、Ｒは、
行数（ここでは２０）である。

【０１０４】ＳＴ９０２において、まずｃ＝０として後
述するＳＴ９０４までの処理が繰り返され、ｃ＞Ｃ−１
が満たされた場合にのみ、処理はＳＴ９０５に移行す
る。なお、Ｃは、列数（ここでは４）である。

【０１０５】ＳＴ９０３において、まず、出力データ
[Ｃ×ｒ＋ｃ]に書き込むべき入力データのアドレスが、
次式に示すように計算される。 Ｒ×Ｍｉｌ＿ｃｏｌ[ｃ]＋ｒ −（１５） さらに、入力メモリ１０１において式（１５）により計
算されたアドレスに記憶された入力データは、読み出さ
れて出力データ[Ｃ×ｒ＋ｃ]として出力メモリ１０４に
書き込まれる。

【０１０６】ＳＴ９０４において、ｃの値に１が加えら
れた後、処理はＳＴ９０２に移行する。ＳＴ９０５にお
いて、ｒの値に１が加えられた後、処理はＳＴ９０１に
移行する。

【０１０７】このように、本実施の形態によれば、フレ
ーム間でデータの順序を元に戻す場合において、用いる
ＭＩＬ式に含まれる階層１のＭＩＬ式を展開した列パタ
ーンのみを記憶し、さらに記憶したパターンを用いて、
各出力データについて、書き込むべき入力データのアド
レスを計算し、計算したアドレスに記憶された入力デー
タを出力データに順次書き込むことにより、Ｄｅ−ＭＩ
Ｌ処理を低メモリ量で実現することができる。

【０１０８】（実施の形態８）実施の形態８は、実施の
形態６において、フレーム間でデータの順序を元に戻す
場合、すなわち列パターンが単なるインクリメンタル値
である場合に、列パターンのみを用いて、各入力データ
についての書き込むべき出力データのアドレスを計算
し、各入力データを出力メモリにおける計算されたアド
レス先に書き込むことにより、Ｄｅ−ＭＩＬ処理を実現
するようにした形態である。

【０１０９】本実施の形態において、実施の形態６と相
違する点は、まず、アドレス計算装置による出力メモリ
１０４に対する書き込み処理である。さらに、本実施の
形態においては、実施の形態６における行パターンメモ
リ１０２が除かれている。以下、本実施の形態におい
て、実施の形態６と相違する点のみについて説明する。
なお、本実施の形態の各構成要素における実施の形態１
と同様の構成については、同一符号を用いて説明する。
また、本実施の形態においては、実施の形態７と同様
に、式（９）に示すＭＩＬ式により順序が入れ替えられ
たデータの順序を元に戻す場合を例にとり説明する。。

【０１１０】まず、列パターンメモリ１０３は、実施の
形態７と同様に、式（１０）に示した列パターンＭｉｌ
＿ｃｏｌ[ｃ]を記憶する。さらに、アドレス計算装置
は、各入力データについての書き込むべき出力データの
アドレスを計算し、各入力データを出力メモリ１０４に
おける計算されたアドレス先に書き込む。ここで、アド
レス計算装置による出力メモリ１０４に対する書き込み
処理について、図１０を参照して説明する。図１０は、
本発明の実施の形態８に係るＤｅ−ＭＩＬ装置における
アドレス計算装置による出力メモリ１０４に対する書き
込み処理を示すフロー図である。

【０１１１】ＳＴ１００１において、まずｃ＝０として
後述するＳＴ１００５までの処理が繰り返され、ｃ＞Ｃ
−１が満たされた場合には、処理は終了する。なお、Ｃ
は、列数（ここでは４）である。

【０１１２】ＳＴ１００２において、まずｒ＝０として
後述するＳＴ１００４までの処理が繰り返され、ｒ＞Ｒ
−１が満たされた場合にのみ、処理はＳＴ１００５に移
行する。なお、Ｒは、行数（ここでは２０）である。

【０１１３】ＳＴ１００３において、まず、入力データ
[ｒ＋ｃ×Ｒ]を書き込むべき出力データのアドレスが、
次式に示すように計算される。 ｒ＋Ｒ×Ｍｉｌ＿ｃｏｌ［ｃ］ −（１６） さらに、入力データ[ｒ＋ｃ×Ｒ]は、出力メモリ１０４
における式（１６）により計算されたアドレス先に書き
込まれる。

【０１１４】ＳＴ１００４において、ｒの値に１が加え
られた後、処理はＳＴ１００２に移行する。ＳＴ１００
５において、ｃの値に１が加えられた後、処理はＳＴ１
００１に移行する。

【０１１５】このように、本実施の形態によれば、フレ
ーム間でデータの順序を元に戻す場合において、用いる
ＭＩＬ式に含まれる階層１のＭＩＬ式を展開した列パタ
ーンのみを記憶し、さらに、記憶したパターンを用い
て、各入力データについて、書き込むべき出力メモリの
アドレスを計算し、計算したアドレスに入力データを書
き込むことにより、Ｄｅ−ＭＩＬ処理を低メモリ量で実
現することができる。

【０１１６】（実施の形態９）実施の形態９は、実施の
形態1〜実施の形態４のいずれかのＭＩＬ装置、あるい
は、実施の形態１〜実施の形態４を組み合わせたＭＩＬ
装置と、送信データを符号化する装置と、送信データの
長さを調節する装置と、を搭載した符号化装置を実現す
る形態である。

【０１１７】本実施の形態に係る符号化装置について、
図１１を参照して説明する。図１１は、本発明の実施の
形態９に係る符号化装置の構成を示すブロック図であ
る。図１１に示すように、本実施の形態に係る符号化装
置は、主に、マイク等のデータ生成装置１１０１と、Ｃ
ＲＣ符号化および誤り訂正符号化を行う符号化装置１１
０２と、フレーム間でＭＩＬを行うフレーム間ＭＩＬ装
置１１０３と、送信データのＲｅｐｅｔｉｔｉｏｎ／Ｐ
ｕｎｃｔｕｒｉｎｇを行うレートマッチング装置１１０
４ａおよびレートマッチング装置１１０４ｂと、フレー
ム内でＭＩＬを行うフレーム内ＭＩＬ装置１１０５ａお
よびフレーム内ＭＩＬ装置１１０５ｂと、から構成され
る。

【０１１８】データ生成装置１１０１は、数フレーム分
のデータ（ここでは２フレーム）を発生させる。符号化
装置１１０２は、発生された２フレームのデータに対し
て、ＣＲＣ符号化および誤り訂正符号化を行う。

【０１１９】フレーム間ＭＩＬ装置１１０３は、符号化
された２フレーム分のデータに対して、フレーム間ＭＩ
Ｌ処理を行う。なお、フレーム間ＭＩＬ装置としては、
例えば、上述した実施の形態３または実施の形態４にお
けるＭＩＬ装置を用いることができる。

【０１２０】レートマッチング装置１１０４ａおよびレ
ートマッチング装置１１０４ｂは、それぞれ、フレーム
間ＭＩＬ処理がなされた各フレームのデータに対して、
Ｒｅｐｅｔｉｔｉｏｎ／Ｐｕｎｃｔｕｒｉｎｇ処理を行
う。

【０１２１】フレーム内ＭＩＬ装置１１０５ａおよびフ
レーム内ＭＩＬ装置１１０５ｂは、それぞれ、Ｒｅｐｅ
ｔｉｔｉｏｎ／Ｐｕｎｃｔｕｒｉｎｇ処理がなされた各
フレームのデータに対して、フレーム内ＭＩＬを行う。
フレーム内ＭＩＬ装置としては、例えば、上述した実施
の形態１または実施の形態２におけるＭＩＬ装置を用い
ることができる。

【０１２２】このように、本実施の形態によれば、フレ
ーム間ＭＩＬ装置およびフレーム内ＭＩＬ装置に要する
メモリ量を大幅に削減することができるので、符号化装
置の回路規模を著しく低減できる。

【０１２３】（実施の形態１０）実施の形態１０は、実
施の形態５〜実施の形態８のいずれかのＤｅ−ＭＩＬ装
置、あるいは、実施の形態５〜実施の形態８を組み合わ
せたＤｅ−ＭＩＬ装置と、受信データを復号化する装置
と、受信データの長さを調節する装置と、を搭載した復
号化装置を実現する形態である。

【０１２４】本実施の形態に係る復号化装置について、
図１２を参照して説明する。図１２は、本発明の実施の
形態１０に係る復号化装置の構成を示すブロック図であ
る。図１２に示すように、本実施の形態に係る復号化装
置は、主に、フレーム内でＤｅ−ＭＩＬを行うフレーム
内Ｄｅ−ＭＩＬ装置１２０１ａおよびフレーム内Ｄｅ−
ＭＩＬ装置１２０１ｂと、受信データのＲｅｐｅｔｉｔ
ｉｏｎ／Ｐｕｎｃｔｕｒｉｎｇを行うレートマッチング
装置１２０２ａおよびレートマッチング装置１２０２ｂ
と、フレーム間でＤｅ−ＭＩＬを行うフレーム間Ｄｅ−
ＭＩＬ装置１２０３と、ＣＲＣ復号化および誤り訂正復
号化を行う復号化装置１２０４と、データ出力装置１２
０５と、から構成される。

【０１２５】フレーム内Ｄｅ−ＭＩＬ装置１２０１ａお
よびフレーム内Ｄｅ−ＭＩＬ装置１２０１ｂは、数フレ
ーム（ここでは２フレーム）分のそれぞれの受信データ
に対してフレーム内Ｄｅ−ＭＩＬ処理を行う。なお、フ
レーム内Ｄｅ−ＭＩＬ装置としては、例えば、上述した
実施の形態５または実施の形態６におけるＤｅ−ＭＩＬ
装置を用いることができる。

【０１２６】レートマッチング装置１２０２ａおよびレ
ートマッチング装置１２０２ｂは、それぞれ、フレーム
ごとにＤｅ−ＭＩＬ処理後の受信データに対して、レー
トマッチング処理を行う。

【０１２７】フレーム間Ｄｅ−ＭＩＬ装置１２０３は、
レートマッチング処理後の２フレーム分の受信データに
対して、フレーム間Ｄｅ−ＭＩＬ処理を行う。なお、フ
レーム間Ｄｅ−ＭＩＬ装置としては、上述した実施の形
態７または実施の形態８におけるＤｅ−ＭＩＬ装置を用
いることができる。

【０１２８】復号化装置１２０４は、フレーム間Ｄｅ−
ＭＩＬ処理後の受信データに対して、誤り訂正復号化お
よびＣＲＣ復号化を行う。データ出力装置１２０５は、
誤り訂正復号化およびＣＲＣ復号化後の受信データに対
する出力処理を行う。

【０１２９】このように、本実施の形態によれば、フレ
ーム間Ｄｅ−ＭＩＬ装置およびフレーム内Ｄｅ−ＭＩＬ
装置に要するメモリ量を大幅に削減することができるの
で、復号化装置の回路規模を著しく低減できる。

【０１３０】（実施の形態１１）実施の形態１１は、実
施の形態９の符号化装置と実施の形態１０の復号化装置
を用いて、移動局装置を実現する形態である。本実施の
形態に係る移動局装置について、図１３を参照して説明
する。図１３は、本発明の実施の形態１１に係る移動局
装置の構成を示すブロック図である。

【０１３１】図１３に示すように、本実施の形態に係る
移動局装置は、主に、データの送受信処理を行う送受信
装置１３０１と、受信データの同期および復調処理を行
う同期・復調装置１３０２と、上述した実施の形態１０
における復号化処理装置１３０３と、データを出力する
データ出力装置１３０４と、データを発生する、あるい
は音声等のデータを外部から取り込むデータ発生装置１
３０５と、上述した実施の形態９における符号化処理装
置１３０６と、送信データの拡散・変調処理を行う拡散
変調装置１３０７と、から構成される。

【０１３２】本実施の形態によれば、フレーム間ＭＩＬ
およびフレーム間Ｄｅ−ＭＩＬならびにフレーム内ＭＩ
Ｌおよびフレーム内Ｄｅ−ＭＩＬに要するメモリ量を大
幅に削減することができるので、移動局装置の回路規模
を大幅に低減できる。

【０１３３】また、符号化処理装置１３０６におけるフ
レーム内ＭＩＬ装置として、実施の形態１（２）におけ
るフレーム内ＭＩＬ装置を用い、また、復号化処理装置
１３０３におけるフレーム内Ｄｅ−ＭＩＬ装置として、
実施の形態６（５）におけるフレーム内Ｄｅ−ＭＩＬ装
置を用いた場合には、フレーム内ＭＩＬ装置およびフレ
ーム内Ｄｅ−ＭＩＬ装置において、共通の行パターンお
よび列パターンを使用できるので、さらなる回路規模の
低減が可能となる。

【０１３４】（実施の形態１２）実施の形態１２は、実
施の形態９の符号化装置と実施の形態１０の復号化装置
を用いて、基地局装置を実現する形態である。本実施の
形態に係る基地局装置について、図１４を参照して説明
する。図１４は、本発明の実施の形態１２に係る基地局
装置の構成を示すブロック図である。

【０１３５】図１４に示すように、本実施の形態に係る
基地局装置は、主に、データの送受信処理を行う送受信
装置１４０１と、受信データの復調処理を行う復調装置
１４０２と、上述した実施の形態１０における復号化処
理装置１４０３と、データを出力するデータ出力装置１
４０４と、データを発生するデータ発生装置１４０５
と、上述した実施の形態９における符号化処理装置１４
０６と、送信データの拡散・変調処理を行う拡散変調装
置１４０７と、から構成される。

【０１３６】このように、本実施の形態によれば、フレ
ーム間ＭＩＬおよびフレーム間Ｄｅ−ＭＩＬならびにフ
レーム内ＭＩＬおよびフレーム内Ｄｅ−ＭＩＬに要する
メモリ量を大幅に削減することができるので、移動局装
置の回路規模を大幅に低減できる。

【０１３７】また、符号化処理装置１４０６におけるフ
レーム内ＭＩＬ装置として、実施の形態１（２）におけ
るフレーム内ＭＩＬ装置を用い、また、復号化処理装置
１４０３におけるフレーム内Ｄｅ−ＭＩＬ装置として、
実施の形態６（５）におけるフレーム内Ｄｅ−ＭＩＬ装
置を用いた場合には、フレーム内ＭＩＬ装置およびフレ
ーム内Ｄｅ−ＭＩＬ装置において、共通の行パターンお
よび列パターンを使用できるので、さらなる回路規模の
低減が可能となる。

【０１３８】なお、上記実施の形態においては、ＭＩＬ
式の階層１の要素を用いた場合について説明してきた
が、本発明は、任意の階層の要素を用いた場合において
も適用可能なものである。

【０１３９】また、上記実施の形態においては、フレー
ム間でデータの順序を入れ替える場合に、ＭＩＬ式に含
まれる階層１のＭＩＬ式を展開した列パターンを用いる
場合について説明したが、本発明は、ＭＩＬ式に含まれ
る階層１のＭＩＬ式を展開した行パターンを用いた場合
にも適用可能なものである。

【０１４０】さらに、上記実施の形態においては、フレ
ーム間でデータの順序を入れ替える場合に、ＭＩＬ式に
含まれる階層１のＭＩＬ式を展開したＭＩＬパターンを
用いた場合について説明したが、本発明は、ＭＩＬ式に
含まれる一方のＭＩＬ式が他方のＭＩＬ式に比べて少な
くとも１階層以上低いときに、この他方のＭＩＬ式を展
開したＭＩＬパターンを用いた場合にも適用可能なもの
である。

【０１４１】

【発明の効果】以上説明したように、本発明によれば、
入力データごとに規定されているＭＩＬ式（配列変換規
則式）に含まれるいずれかの要素を用いて少なくとも１
つのＭＩＬパターン（配列変換系列）を作成し、作成し
たＭＩＬパターンを用いて入力データの配列を変更する
ので、必要となるメモリ量を低減させるインタリーブ装
置を提供することことができる。

【図面の簡単な説明】

【図１】本発明の実施の形態１に係るＭＩＬ装置の構成
を示すブロック図

【図２】上記実施の形態１に係るＭＩＬ装置におけるア
ドレス計算装置による出力メモリに対する書き込み処理
を示すフロー図

【図３】上記実施の形態１に係るＭＩＬ装置の所要メモ
リ量を従来方式と比較して示す図

【図４】本発明の実施の形態２に係るＭＩＬ装置におけ
るアドレス計算装置による出力メモリに対する書き込み
処理を示すフロー図

【図５】本発明の実施の形態３に係るＭＩＬ装置におけ
るアドレス計算装置による出力メモリに対する書き込み
処理を示すフロー図

【図６】本発明の実施の形態４に係るＭＩＬ装置におけ
るアドレス計算装置による出力メモリに対する書き込み
処理を示すフロー図

【図７】本発明の実施の形態５に係るＤｅ−ＭＩＬ装置
におけるアドレス計算装置による出力メモリに対する書
き込み処理を示すフロー図

【図８】本発明の実施の形態６に係るＤｅ−ＭＩＬ装置
におけるアドレス計算装置による出力メモリに対する書
き込み処理を示すフロー図

【図９】本発明の実施の形態７に係るＤｅ−ＭＩＬ装置
におけるアドレス計算装置による出力メモリに対する書
き込み処理を示すフロー図

【図１０】本発明の実施の形態８に係るＤｅ−ＭＩＬ装
置におけるアドレス計算装置による出力メモリに対する
書き込み処理を示すフロー図

【図１１】本発明の実施の形態９に係る符号化装置の構
成を示すブロック図

【図１２】本発明の実施の形態１０に係る復号化装置の
構成を示すブロック図

【図１３】本発明の実施の形態１１に係る移動局装置の
構成を示すブロック図

【図１４】本発明の実施の形態１２に係る基地局装置の
構成を示すブロック図

【図１５】従来のＭＩＬ装置の構成を示すブロック図

【図１６】従来のＭＩＬ装置の動作を示すフロー図

【符号の説明】

１０１ 入力メモリ １０２ 行パターンメモリ １０３ 列パターンメモリ １０４ 出力メモリ １０５ アドレス計算装置

───────────────────────────────────────────────────── フロントページの続き Ｆターム(参考） 5J065 AA03 AB01 AC02 AE06 AF03 AG06 AH06 5K072 AA19 BB13 CC20 DD11 DD16 FF10 GG32 GG40

Claims (10)

【特許請求の範囲】
1. 【請求項１】 入力データごとに規定されている配列変
   換規則式に含まれるいずれかの要素を用いて、少なくと
   も１つの配列変換系列を作成する変換系列作成手段と、
   作成された配列変換系列を用いて入力データの配列を変
   更する配列変更手段と、を具備することを特徴とするイ
   ンタリーブ装置。
2. 【請求項２】 前記配列変更手段は、各入力データにつ
   いての配列変更後の順位を算出する第１順位算出手段を
   具備し、算出された順位に従って前記入力データの配列
   を変更することを特徴とする請求項１記載のインタリー
   ブ装置。
3. 【請求項３】 前記配列変更手段は、配列変更後の各入
   力データについて、この各入力データに配置すべき入力
   データの配列順位を算出する第２算出手段を具備し、算
   出された配列順位に従って前記入力データの配列を変更
   することを特徴とする請求項１記載のインタリーブ装
   置。
4. 【請求項４】 前記変換系列作成手段は、前記配列変換
   規則式に含まれる一方の要素が他方の要素に比べ少なく
   とも１階層以上低い場合には、前記他方の要素を用いて
   配列変換系列を作成することを特徴とする請求項１から
   請求項３のいずれかに記載のインタリーブ装置。
5. 【請求項５】 前記配列変更手段は、前記配列変換規則
   式により配列が変更された入力データの配列を変更する
   ことを特徴とする請求項１から請求項４のいずれかに記
   載のインタリーブ装置。
6. 【請求項６】 請求項１から請求項５のいずれかに記載
   のインタリーブ装置を備えたことを特徴とする通信端末
   装置。
7. 【請求項７】 請求項１から請求項５のいずれかに記載
   のインタリーブ装置を備えたことを特徴とする基地局装
   置。
8. 【請求項８】 請求項６記載の通信端末装置と請求項７
   記載の基地局装置との間で通信を行うことを特徴とする
   無線通信システム。
9. 【請求項９】 入力データごとに規定されている配列変
   換規則式に含まれるいずれかの要素を用いて少なくとも
   １つの配列変換系列を作成する変換系列作成工程と、作
   成された配列変換系列を用いて入力データの配列を変更
   する配列変更工程と、を具備することを特徴とするイン
   タリーブ方法。
10. 【請求項１０】 入力データごとに規定されている配列
    変換規則式に含まれるいずれかの要素を用いて少なくと
    も１つの配列変換系列を作成する変換系列作成工程と、
    作成された配列変換系列を用いて、前記配列変換規則式
    により配置変更された入力データの配列を復元する配列
    復元工程と、を具備することを特徴とするインタリーブ
    方法。