JP2000349786A - パケット交換装置 - Google Patents
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- Computer Networks & Wireless Communication (AREA)
- Signal Processing (AREA)
- Data Exchanges In Wide-Area Networks (AREA)
Abstract
(57)【要約】
【課題】共通バッファ内に構成された出力方路毎や品質
クラス毎の論理キューからの読み出し時間間隔を短縮し
て高速回線に対応可能な共通バッファ形スイッチ構成手
段を提供する。 【解決手段】共通バッファ形スイッチのアドレス管理に
おいて、出力回線や品質クラス等のフロー毎に、書き込
みアドレスレジスタ２０および読み出しアドレスレジス
タ３０を有する出力順序チェーンを複数割当てる。これ
ら複数の出力順序チェーンを使用してパイプライン読み
出しが行えるように、該当するフローのセルを複数の出
力順序チェーンへ巡回振り分けを行う振り分けポインタ
２２と書き込みアドレスレジスタ選択回路２１、また、
複数出力順序チェーンからの巡回読み出しを行う読み出
しポインタ３２と読み出しアドレスレジスタ選択回路３
１を設ける。
クラス毎の論理キューからの読み出し時間間隔を短縮し
て高速回線に対応可能な共通バッファ形スイッチ構成手
段を提供する。 【解決手段】共通バッファ形スイッチのアドレス管理に
おいて、出力回線や品質クラス等のフロー毎に、書き込
みアドレスレジスタ２０および読み出しアドレスレジス
タ３０を有する出力順序チェーンを複数割当てる。これ
ら複数の出力順序チェーンを使用してパイプライン読み
出しが行えるように、該当するフローのセルを複数の出
力順序チェーンへ巡回振り分けを行う振り分けポインタ
２２と書き込みアドレスレジスタ選択回路２１、また、
複数出力順序チェーンからの巡回読み出しを行う読み出
しポインタ３２と読み出しアドレスレジスタ選択回路３
１を設ける。
Description
【０００１】
【発明の属する技術分野】本発明は、非同期転送モード
（以下ＡＴＭと称する）に使用されるパケット信号の交
換装置や、ＩＰパケットの転送を行うためのパケット交
換装置に関する。
（以下ＡＴＭと称する）に使用されるパケット信号の交
換装置や、ＩＰパケットの転送を行うためのパケット交
換装置に関する。
【０００２】
【従来の技術】図１４に一般的な固定長パケット（ＡＴ
Ｍの場合にはセルと呼ばれる）を交換するＡＴＭ交換装
置の構成を示す。ＡＴＭ交換装置は、入力回線対応部８
５、スイッチ部８６、出力回線対応部８７、制御部８８
を有する。入力回線対応部８５は、伝送路８５０より入
力される物理レイヤ信号を終端する伝送路終端部８５
１、流量監視や性能監視を行うUPC(Usage Parameter Co
ntrol)/OAM(Operation、 administration and Maintena
nce)部８５２、入力セルのラベルを変換しスイッチでの
ルーティング用ヘッダを付与するヘッダ変換部８５３を
有する。出力回線対応部８７は、ＯＡＭ部８７１、伝送
路８７０へ出力するためＡＴＭレイヤを終端し物理レイ
ヤ信号処理を行う伝送路出力部を有する。出力回線対応
部８７は、細かな出力回線単位に振り分けを行う。ま
た、出力回線対応部８７は、品質制御を行うためのバッ
ファを有することもある。
Ｍの場合にはセルと呼ばれる）を交換するＡＴＭ交換装
置の構成を示す。ＡＴＭ交換装置は、入力回線対応部８
５、スイッチ部８６、出力回線対応部８７、制御部８８
を有する。入力回線対応部８５は、伝送路８５０より入
力される物理レイヤ信号を終端する伝送路終端部８５
１、流量監視や性能監視を行うUPC(Usage Parameter Co
ntrol)/OAM(Operation、 administration and Maintena
nce)部８５２、入力セルのラベルを変換しスイッチでの
ルーティング用ヘッダを付与するヘッダ変換部８５３を
有する。出力回線対応部８７は、ＯＡＭ部８７１、伝送
路８７０へ出力するためＡＴＭレイヤを終端し物理レイ
ヤ信号処理を行う伝送路出力部を有する。出力回線対応
部８７は、細かな出力回線単位に振り分けを行う。ま
た、出力回線対応部８７は、品質制御を行うためのバッ
ファを有することもある。
【０００３】ＡＴＭスイッチとしては、電子情報通信学
会刊「広帯域ＩＳＤＮとＡＴＭ技術」（平成７年２月刊
行）の１０１ページにて、セルバッファメモリの使用方
法に対応してタイプの異なるＡＴＭスイッチが提案され
ている。また、USP4910731もしくは、電子情報通信学会
論文誌(B-I)J72-B-I、 No.11、 pp1062-1069の「バッフ
ァを共通化したＡＴＭ交換用メモリスイッチ」に示され
ている、集中設置されたセルバッファを出力方路間で共
通的に使用する共通バッファ形のＡＴＭスイッチがあ
る。
会刊「広帯域ＩＳＤＮとＡＴＭ技術」（平成７年２月刊
行）の１０１ページにて、セルバッファメモリの使用方
法に対応してタイプの異なるＡＴＭスイッチが提案され
ている。また、USP4910731もしくは、電子情報通信学会
論文誌(B-I)J72-B-I、 No.11、 pp1062-1069の「バッフ
ァを共通化したＡＴＭ交換用メモリスイッチ」に示され
ている、集中設置されたセルバッファを出力方路間で共
通的に使用する共通バッファ形のＡＴＭスイッチがあ
る。
【０００４】図２に従来技術による共通バッファ形スイ
ッチの構成を示す。入力回線１０（１０−１〜１０−
ｎ）から入力されたセルはセル多重部２に入力される。
ルート・デコーダ４はセル多重部２から出力されたセル
のヘッダから目的の出力回線に対応する書込みアドレス
レジスタ（ＷＡ）６（６−１〜６−ｎの何れか）を選択
し、セル書込みアドレスをバッファメモリ１に送る。セ
ル多重部２から出力されたセルは、書込みアドレスレジ
スタ（ＷＡ）６（６−１〜６−ｎの何れか）で指定され
たバッファメモリ１内のセル格納部１−１に書込まれ
る。このとき、空アドレスバッファ８から読み出された
空アドレスが、指定されたセル格納部１−１と同一アド
レスのアドレスポインタ格納領域１−２と、 選択され
た書込みアドレスレジスタ（ＷＡ）６（６−１〜６−ｎ
の何れか）に書き込まれる。各読出し時刻にバッファメ
モリ１から読み出されるセルの読出しアドレスは、出力
回線対応の読出しアドレスレジスタ（ＲＡ）７（７−１
〜７−ｎの何れか）によって決定される。出力カウンタ
９はアドレスレジスタ（ＲＡ）７−１〜７−ｎを周期的
に指定する。バッファメモリ１から出力されたセルはセ
ル分離部３によって、目的の出力回線１１（１１−１〜
１１−ｎ）に振り分けられて出力される。セルが読み出
されると同時に、同一アドレスのアドレスポインタが出
力カウンタ９で指定された読出しアドレスレジスタ（Ｒ
Ａ）（７−１〜７−ｎの何れか）に書き込まれる。そし
て、セルが読み出されたバッファメモリのアドレスは空
アドレスバッファ８に書き込まれる。
ッチの構成を示す。入力回線１０（１０−１〜１０−
ｎ）から入力されたセルはセル多重部２に入力される。
ルート・デコーダ４はセル多重部２から出力されたセル
のヘッダから目的の出力回線に対応する書込みアドレス
レジスタ（ＷＡ）６（６−１〜６−ｎの何れか）を選択
し、セル書込みアドレスをバッファメモリ１に送る。セ
ル多重部２から出力されたセルは、書込みアドレスレジ
スタ（ＷＡ）６（６−１〜６−ｎの何れか）で指定され
たバッファメモリ１内のセル格納部１−１に書込まれ
る。このとき、空アドレスバッファ８から読み出された
空アドレスが、指定されたセル格納部１−１と同一アド
レスのアドレスポインタ格納領域１−２と、 選択され
た書込みアドレスレジスタ（ＷＡ）６（６−１〜６−ｎ
の何れか）に書き込まれる。各読出し時刻にバッファメ
モリ１から読み出されるセルの読出しアドレスは、出力
回線対応の読出しアドレスレジスタ（ＲＡ）７（７−１
〜７−ｎの何れか）によって決定される。出力カウンタ
９はアドレスレジスタ（ＲＡ）７−１〜７−ｎを周期的
に指定する。バッファメモリ１から出力されたセルはセ
ル分離部３によって、目的の出力回線１１（１１−１〜
１１−ｎ）に振り分けられて出力される。セルが読み出
されると同時に、同一アドレスのアドレスポインタが出
力カウンタ９で指定された読出しアドレスレジスタ（Ｒ
Ａ）（７−１〜７−ｎの何れか）に書き込まれる。そし
て、セルが読み出されたバッファメモリのアドレスは空
アドレスバッファ８に書き込まれる。
【０００５】図３にアドレスポインタによる出力順序チ
ェーンの構成例を示す。出力回線１１−１に対応する出
力順序チェーン２０−１が、読出しアドレスレジスタ
（ＲＡ１）７−１に格納されている先頭アドレスと書込
みアドレスレジスタ（ＷＡ１）６−１に格納されている
末尾アドレスとの間で構成されている。出力回線１１−
２に対応する出力順序チェーン２０−２が、読出しアド
レスレジスタ（ＲＡ２）７−２に格納されている先頭ア
ドレスと書込みアドレスレジスタ（ＷＡ２）６−２に格
納されている末尾アドレスとの間で構成されている。
ェーンの構成例を示す。出力回線１１−１に対応する出
力順序チェーン２０−１が、読出しアドレスレジスタ
（ＲＡ１）７−１に格納されている先頭アドレスと書込
みアドレスレジスタ（ＷＡ１）６−１に格納されている
末尾アドレスとの間で構成されている。出力回線１１−
２に対応する出力順序チェーン２０−２が、読出しアド
レスレジスタ（ＲＡ２）７−２に格納されている先頭ア
ドレスと書込みアドレスレジスタ（ＷＡ２）６−２に格
納されている末尾アドレスとの間で構成されている。
【０００６】以上は、出力回線単位に出力順序チェーン
を構成することで、同一のバッファメモリ内に出力回線
毎の論理キューを実現する例である。これらの例は、US
P4910731にも示される、 品質クラスに対応した複数の
論理キューを出力回線毎に割り当てて、優先制御や帯域
制御を行うことも可能である。
を構成することで、同一のバッファメモリ内に出力回線
毎の論理キューを実現する例である。これらの例は、US
P4910731にも示される、 品質クラスに対応した複数の
論理キューを出力回線毎に割り当てて、優先制御や帯域
制御を行うことも可能である。
【０００７】また、特開平3-101441は、入出力回線速度
Ｖのｎ×ｎ共通バッファスイッチに対して、入力回線に
ｍ分離回路を、また出力回線にｍ多重回路を接続するこ
とを開示している。そのため、入出力回線速度ｍＶ×ｍ
Ｖの（ｎ／ｍ）×（ｎ／ｍ）共通バッファスイッチとな
っている。
Ｖのｎ×ｎ共通バッファスイッチに対して、入力回線に
ｍ分離回路を、また出力回線にｍ多重回路を接続するこ
とを開示している。そのため、入出力回線速度ｍＶ×ｍ
Ｖの（ｎ／ｍ）×（ｎ／ｍ）共通バッファスイッチとな
っている。
【０００８】図４に、入出力回線速度が２倍の２×２共
通バッファスイッチを示す。入力回線１２−１は分離回
路１３−１により、セル多重部２への入力回線１０−
１、１０−２へ分離される。セル多重部２により多重さ
れたセルは、出力回線１５−１、１５−２にそれぞれ対
応した出力順序チェーンを構成して共通バッファ１に格
納される。出力回線１５−１に対応したセルは、該当す
る出力順序チェーンの先頭より２セル連続して読み出さ
れる。２セルはそれぞれ出力回線１１−１および１１−
２を通して出力された後、多重回路１４−１により多重
される。
通バッファスイッチを示す。入力回線１２−１は分離回
路１３−１により、セル多重部２への入力回線１０−
１、１０−２へ分離される。セル多重部２により多重さ
れたセルは、出力回線１５−１、１５−２にそれぞれ対
応した出力順序チェーンを構成して共通バッファ１に格
納される。出力回線１５−１に対応したセルは、該当す
る出力順序チェーンの先頭より２セル連続して読み出さ
れる。２セルはそれぞれ出力回線１１−１および１１−
２を通して出力された後、多重回路１４−１により多重
される。
【０００９】以上は、ＡＴＭ交換に使用される固定長パ
ケットスイッチの一種である共通バッファ形スイッチで
ある。しかし、ＩＰ（インターネット・プロトコル）パ
ケットの転送に用いられる大容量ルータにおいても、入
力される可変長パケットを、ルータ装置内部で固定長の
パケットに区切って、高速にハードウエア・スイッチン
グを行い、その後、元の可変長パケットに再構成して出
力する案が提案されている。Hot Interconnects V、 St
anford University、 August 1996."The Tiny Tera: A
Packet Switch Core"では、クロスバスイッチの前段に
入力バッファを配置して、入出力ポート間のスケジュー
リングをした後にスイッチングを行う構成が提案されて
いる。この構成においては、各入力バッファは出力方路
単位別のキューバッファに分割されている。従って、ス
ケジューラにより出力指示された任意のキューバッファ
からの読み出しを可能とすることで、ＨＯＬ（Ｈｅａｄ
Ｏｆ Ｌｉｎｅ Ｂｌｏｃｋｉｎｇ）によるスループ
ットの低下を防止している。
ケットスイッチの一種である共通バッファ形スイッチで
ある。しかし、ＩＰ（インターネット・プロトコル）パ
ケットの転送に用いられる大容量ルータにおいても、入
力される可変長パケットを、ルータ装置内部で固定長の
パケットに区切って、高速にハードウエア・スイッチン
グを行い、その後、元の可変長パケットに再構成して出
力する案が提案されている。Hot Interconnects V、 St
anford University、 August 1996."The Tiny Tera: A
Packet Switch Core"では、クロスバスイッチの前段に
入力バッファを配置して、入出力ポート間のスケジュー
リングをした後にスイッチングを行う構成が提案されて
いる。この構成においては、各入力バッファは出力方路
単位別のキューバッファに分割されている。従って、ス
ケジューラにより出力指示された任意のキューバッファ
からの読み出しを可能とすることで、ＨＯＬ（Ｈｅａｄ
Ｏｆ Ｌｉｎｅ Ｂｌｏｃｋｉｎｇ）によるスループ
ットの低下を防止している。
【００１０】
【発明が解決しようとする課題】上記従来技術において
は、出力回線毎に出力順序チェーンが構成されている。
そのため、出力回線速度は出力順序チェーンの更新時間
により制限される。
は、出力回線毎に出力順序チェーンが構成されている。
そのため、出力回線速度は出力順序チェーンの更新時間
により制限される。
【００１１】本発明の目的は、 高速な入出力回線を持
つ共通バッファ形スイッチを提供することである。
つ共通バッファ形スイッチを提供することである。
【００１２】
【課題を解決するための手段】出力回線もしくは品質ク
ラスなどの１つのフローに対して複数の出力順序チェー
ンが割当てられる。これら複数の出力順序チェーンを有
する複数の論理キューをパイプライン化する。具体的に
は、フロー毎のセル流を複数の出力順序チェーンへ巡回
的に振り分けを行うための振り分けポインタが設けられ
る。さらに、セルの順序逆転が起こらないように出力チ
ェーンを巡回的に選択して読み出しを行うための、読み
出しポインタがフロー毎に設けられる。これにより、１
つの出力順序チェーンの更新が終了する前に、次の出力
順序チェーンにアクセスを行うことができる。その結
果、各フローに属するセルの出力時間間隔の短縮が実現
される。
ラスなどの１つのフローに対して複数の出力順序チェー
ンが割当てられる。これら複数の出力順序チェーンを有
する複数の論理キューをパイプライン化する。具体的に
は、フロー毎のセル流を複数の出力順序チェーンへ巡回
的に振り分けを行うための振り分けポインタが設けられ
る。さらに、セルの順序逆転が起こらないように出力チ
ェーンを巡回的に選択して読み出しを行うための、読み
出しポインタがフロー毎に設けられる。これにより、１
つの出力順序チェーンの更新が終了する前に、次の出力
順序チェーンにアクセスを行うことができる。その結
果、各フローに属するセルの出力時間間隔の短縮が実現
される。
【００１３】また、振り分けポインタ、および読み出し
ポインタの使用・未使用を切り替えることにより、同一
の共通バッファ形スイッチにおいて高速・低速入出力回
線の切替え使用、もしくは、これらの混在使用が可能と
なる。
ポインタの使用・未使用を切り替えることにより、同一
の共通バッファ形スイッチにおいて高速・低速入出力回
線の切替え使用、もしくは、これらの混在使用が可能と
なる。
【００１４】
【発明の実施の形態】第１の実施例 以下の説明では、例えば上記従来の技術で説明した従来
の共通バッファ形スイッチの構成（図２）とは異なる部
分のみ説明し、同じ構成についてはその詳細説明を省略
する。
の共通バッファ形スイッチの構成（図２）とは異なる部
分のみ説明し、同じ構成についてはその詳細説明を省略
する。
【００１５】ｎ×ｎの交換容量を有する高速回線対応共
通バッファ形スイッチを図１に示す。共通バッファ形ス
イッチは、バッファメモリ１、セル多重部２、セル分離
部３、ルート・デコーダ４、出力デコーダ５、空アドレ
スバッファ８、出力カウンタ９、入力回線１０（１０−
１〜１０−ｎ）、出力回線１１（１１−１〜１１−
ｎ）、書込みアドレスレジスタ（ＷＡ）２０、ＷＡ選択
回路２１、振り分けポインタ２２、読出しアドレスレジ
スタ（ＲＡ）３０、ＲＡ選択回路３１、および読み出し
ポインタ３２を有する。バッファメモリ１は、同一アド
レスを有するセル格納部１−１およびアドレスポインタ
格納領域１−２を有する。
通バッファ形スイッチを図１に示す。共通バッファ形ス
イッチは、バッファメモリ１、セル多重部２、セル分離
部３、ルート・デコーダ４、出力デコーダ５、空アドレ
スバッファ８、出力カウンタ９、入力回線１０（１０−
１〜１０−ｎ）、出力回線１１（１１−１〜１１−
ｎ）、書込みアドレスレジスタ（ＷＡ）２０、ＷＡ選択
回路２１、振り分けポインタ２２、読出しアドレスレジ
スタ（ＲＡ）３０、ＲＡ選択回路３１、および読み出し
ポインタ３２を有する。バッファメモリ１は、同一アド
レスを有するセル格納部１−１およびアドレスポインタ
格納領域１−２を有する。
【００１６】入力回線１０（１０−１〜１０−ｎ）から
入力されたセルはセル多重部２に入力される。ルート・
デコーダ４はセル多重部２から出力されたセルのヘッダ
に従って、目的の出力回線をデコードする。デコードさ
れた出力回線に対応するＷＡ選択回路２１は、振り分け
ポインタ２２−１従って、ｍ個の書き込みアドレスレジ
スタ（２０−ｘ−１〜２０−ｘ−ｍ、ｘは１からｎ）の
１つを巡回的に選択する。例えば、出力方路１に対して
は振り分けポインタ２２−１により、書き込みアドレス
レジスタＷＡ１１（２０−１−１）から書き込みアドレ
スレジスタＷＡ１ｍ（２０−１−ｍ）が巡回的に選択さ
れる。選択された書き込みアドレスレジスタ２０に格納
されているアドレスはバッファメモリ１へ送信される。
セル多重部２から出力されたセルは、書込みアドレスレ
ジスタ２０（２０−１−１〜２０−ｎ−ｍの何れか）で
指定されたバッファメモリ１内のセル格納部１−１に書
込まれる。このとき、空アドレスバッファ８から読み出
された空アドレスが、指定されたセル格納部１−１と同
一アドレスのアドレスポインタ格納領域１−２と、選択
された書込みアドレスレジスタ（ＷＡ）２０（２０−１
−１〜２０−ｎ−ｍの何れか）に書き込まれる。以上の
構成により、同一出力回線宛てのセルが、巡回的にｍ個
の出力順序チェーンへ巡回的に書き込まれる。
入力されたセルはセル多重部２に入力される。ルート・
デコーダ４はセル多重部２から出力されたセルのヘッダ
に従って、目的の出力回線をデコードする。デコードさ
れた出力回線に対応するＷＡ選択回路２１は、振り分け
ポインタ２２−１従って、ｍ個の書き込みアドレスレジ
スタ（２０−ｘ−１〜２０−ｘ−ｍ、ｘは１からｎ）の
１つを巡回的に選択する。例えば、出力方路１に対して
は振り分けポインタ２２−１により、書き込みアドレス
レジスタＷＡ１１（２０−１−１）から書き込みアドレ
スレジスタＷＡ１ｍ（２０−１−ｍ）が巡回的に選択さ
れる。選択された書き込みアドレスレジスタ２０に格納
されているアドレスはバッファメモリ１へ送信される。
セル多重部２から出力されたセルは、書込みアドレスレ
ジスタ２０（２０−１−１〜２０−ｎ−ｍの何れか）で
指定されたバッファメモリ１内のセル格納部１−１に書
込まれる。このとき、空アドレスバッファ８から読み出
された空アドレスが、指定されたセル格納部１−１と同
一アドレスのアドレスポインタ格納領域１−２と、選択
された書込みアドレスレジスタ（ＷＡ）２０（２０−１
−１〜２０−ｎ−ｍの何れか）に書き込まれる。以上の
構成により、同一出力回線宛てのセルが、巡回的にｍ個
の出力順序チェーンへ巡回的に書き込まれる。
【００１７】次にセルの読み出し動作について説明す
る。各読出し時刻にバッファメモリ１から読み出される
セルの読出しアドレスは、出力カウンタ９より指示され
る方路（１からｎ）に対して、各方路毎に設けられてい
るｍ個の読出しアドレスレジスタ（ＲＡ）３０（３０−
ｘ−１〜３０−ｘ−ｍ、ｘは１からｎ）の一つを選択す
ることにより指示される。本実施例の場合、出力カウン
タはｎ進カウンタとする。ここで、方路毎の読み出しア
ドレスレジスタ３０の選択はＲＡ選択回路３１により、
セルの順序逆転が起こらないように、つまり、対となる
書き込みアドレスレジスタ２０と同じ順序の巡回選択が
行われるように、読み出しポインタ３２より指示する。
セル格納部１−１から出力されたセルはセル分離部３に
よって、目的の出力回線１１（１１−１〜１１−ｎ）に
振り分けられて出力される。セルが読み出されると同時
に、同一アドレスに格納されているアドレスポインタが
出力カウンタ９で指定された読出しアドレスレジスタ
（ＲＡ）３０（３０−１−１〜３０−ｎ−ｍの何れか）
に書き込まれる。セル読み出し終了後のバッファメモリ
のアドレスは空アドレスバッファ８に書き込まれる。
る。各読出し時刻にバッファメモリ１から読み出される
セルの読出しアドレスは、出力カウンタ９より指示され
る方路（１からｎ）に対して、各方路毎に設けられてい
るｍ個の読出しアドレスレジスタ（ＲＡ）３０（３０−
ｘ−１〜３０−ｘ−ｍ、ｘは１からｎ）の一つを選択す
ることにより指示される。本実施例の場合、出力カウン
タはｎ進カウンタとする。ここで、方路毎の読み出しア
ドレスレジスタ３０の選択はＲＡ選択回路３１により、
セルの順序逆転が起こらないように、つまり、対となる
書き込みアドレスレジスタ２０と同じ順序の巡回選択が
行われるように、読み出しポインタ３２より指示する。
セル格納部１−１から出力されたセルはセル分離部３に
よって、目的の出力回線１１（１１−１〜１１−ｎ）に
振り分けられて出力される。セルが読み出されると同時
に、同一アドレスに格納されているアドレスポインタが
出力カウンタ９で指定された読出しアドレスレジスタ
（ＲＡ）３０（３０−１−１〜３０−ｎ−ｍの何れか）
に書き込まれる。セル読み出し終了後のバッファメモリ
のアドレスは空アドレスバッファ８に書き込まれる。
【００１８】次に本発明の特徴となるセル書き込み時の
振り分け処理の詳細を図５に示す。振り分けポインタ２
２はｍ進カウンタ２２０を有する。自方路宛てのセルが
入力された場合には、ルートデコーダ４よりイネーブル
信号（ｅｎｂ）４００が振り分けポインタ２２に入力さ
れ、ｍ進カウンタ２２０がカウントアップする。ＷＡ選
択回路２１は、カウンタ値２２２をデコードすることに
より、ｍ個のＷＡ２０のうちの一つを選択する。以上の
構成により、自方路に該当するセルが入力されると、ｍ
個のＷＡ２０が巡回的に選択される。
振り分け処理の詳細を図５に示す。振り分けポインタ２
２はｍ進カウンタ２２０を有する。自方路宛てのセルが
入力された場合には、ルートデコーダ４よりイネーブル
信号（ｅｎｂ）４００が振り分けポインタ２２に入力さ
れ、ｍ進カウンタ２２０がカウントアップする。ＷＡ選
択回路２１は、カウンタ値２２２をデコードすることに
より、ｍ個のＷＡ２０のうちの一つを選択する。以上の
構成により、自方路に該当するセルが入力されると、ｍ
個のＷＡ２０が巡回的に選択される。
【００１９】図６はセル読み出し処理の詳細を示す。読
み出しポインタ３２はｍ進カウンタ３２０を有する。出
力デコーダ５より自方路の出力タイミングであることを
通知されるとイネーブル信号（ｅｎｂ）４０１が、読み
出しポインタ３２に入力され、該当方路に読み出しセル
がある場合のみ、ｍ進カウンタ３２０がカウントアップ
する。該当方路に読み出しセルがあるかどうかは、残セ
ル情報３２３により通知される。残セル情報３２３は、
方路毎の入力セル数と出力セル数より計算される。もし
くは、出力順序チェーンのＷＡ６とＲＡ７の一致／不一
致により判定することもできる。ＲＡ選択回路３１で
は、読み出しポインタ３２より出力されるカウンタ値３
２２をデコードして、ｍ個のＲＡ２０のうちの一つを選
択する。以上の構成により、自方路に該当するセルの出
力毎にｍ個のＷＡ２０が巡回選択される。さらに、振り
分けポインタ２２と読み出しポインタ３２は、初期化時
にそれぞれリセット信号２２１、３２１を入力し、それ
ぞれのカウンタ値をゼロにリセットする。
み出しポインタ３２はｍ進カウンタ３２０を有する。出
力デコーダ５より自方路の出力タイミングであることを
通知されるとイネーブル信号（ｅｎｂ）４０１が、読み
出しポインタ３２に入力され、該当方路に読み出しセル
がある場合のみ、ｍ進カウンタ３２０がカウントアップ
する。該当方路に読み出しセルがあるかどうかは、残セ
ル情報３２３により通知される。残セル情報３２３は、
方路毎の入力セル数と出力セル数より計算される。もし
くは、出力順序チェーンのＷＡ６とＲＡ７の一致／不一
致により判定することもできる。ＲＡ選択回路３１で
は、読み出しポインタ３２より出力されるカウンタ値３
２２をデコードして、ｍ個のＲＡ２０のうちの一つを選
択する。以上の構成により、自方路に該当するセルの出
力毎にｍ個のＷＡ２０が巡回選択される。さらに、振り
分けポインタ２２と読み出しポインタ３２は、初期化時
にそれぞれリセット信号２２１、３２１を入力し、それ
ぞれのカウンタ値をゼロにリセットする。
【００２０】次に図７と図８に示すタイムチャートを用
いて、各出力回線に対してのセル出力時間間隔短縮の効
果を示す。図７は、図２に示す従来の共通バッファ形ス
イッチに使用されているように、各出力回線に対して１
つの出力順序チェーン５０−１を割り当てた場合であ
る。本例では、バッファメモリ１にアドレスを与えた
後、セルデータとアドレスポインタが出力されて読み出
しアドレスレジスタ３０が更新されるのに３タイミング
を要すると仮定する。例として図２の出力方路１１−１
に対応する出力順序チェーンを考えた場合、読み出しア
ドレスレジスタ（ＲＡ１）７−１より時刻Ｔ１で与えた
アドレスＡ１１に対して、セルデータＤ１１およびアド
レスポインタＡ１２は、時刻Ｔ４にてバッファメモリ１
より出力される。読み出しアドレスレジスタ（ＲＡ１）
７−１の内容はＡ１２に更新され、その後、時刻Ｔ５で
アドレスＡ１２をバッファメモリ１に与えると、次のセ
ルデータが出力されるのは時刻Ｔ８である。つまり、セ
ルデータの出力間隔は４タイミング周期（５０−２）と
なる。
いて、各出力回線に対してのセル出力時間間隔短縮の効
果を示す。図７は、図２に示す従来の共通バッファ形ス
イッチに使用されているように、各出力回線に対して１
つの出力順序チェーン５０−１を割り当てた場合であ
る。本例では、バッファメモリ１にアドレスを与えた
後、セルデータとアドレスポインタが出力されて読み出
しアドレスレジスタ３０が更新されるのに３タイミング
を要すると仮定する。例として図２の出力方路１１−１
に対応する出力順序チェーンを考えた場合、読み出しア
ドレスレジスタ（ＲＡ１）７−１より時刻Ｔ１で与えた
アドレスＡ１１に対して、セルデータＤ１１およびアド
レスポインタＡ１２は、時刻Ｔ４にてバッファメモリ１
より出力される。読み出しアドレスレジスタ（ＲＡ１）
７−１の内容はＡ１２に更新され、その後、時刻Ｔ５で
アドレスＡ１２をバッファメモリ１に与えると、次のセ
ルデータが出力されるのは時刻Ｔ８である。つまり、セ
ルデータの出力間隔は４タイミング周期（５０−２）と
なる。
【００２１】図８は、各出力回線に対して複数（本例で
は４本）の出力順序チェーン５１−ａ〜５１−ｄを割り
当ててパイプライン化を行った場合のタイムチャートで
ある。例として、図１の出力方路１１−１に対応する出
力順序チェーンを考えた場合、時刻Ｔ１で読み出しアド
レスレジスタ（ＲＡ１１）３０−１−１より与えたアド
レスＡａ１に対して、セルデータＤａ１およびアドレス
ポインタＡａ２は、時刻Ｔ４にて出力される（５１−
ａ）。また、時刻Ｔ２で読み出しアドレスレジスタ（Ｒ
Ａ１２）３０−１−２より与えたアドレスＡｂ１に対し
て、セルデータＤｂ１およびアドレスポインタＡｂ２
は、時刻Ｔ５にて出力される（５１−ｂ）。このよう
に、１つの出力順序チェーンの更新が終了する前に、連
続して、別の出力順序チェーンのアドレスをバッファメ
モリ１に与えることができるので、セルデータの出力間
隔は１タイミング周期（５１−２）となる。
は４本）の出力順序チェーン５１−ａ〜５１−ｄを割り
当ててパイプライン化を行った場合のタイムチャートで
ある。例として、図１の出力方路１１−１に対応する出
力順序チェーンを考えた場合、時刻Ｔ１で読み出しアド
レスレジスタ（ＲＡ１１）３０−１−１より与えたアド
レスＡａ１に対して、セルデータＤａ１およびアドレス
ポインタＡａ２は、時刻Ｔ４にて出力される（５１−
ａ）。また、時刻Ｔ２で読み出しアドレスレジスタ（Ｒ
Ａ１２）３０−１−２より与えたアドレスＡｂ１に対し
て、セルデータＤｂ１およびアドレスポインタＡｂ２
は、時刻Ｔ５にて出力される（５１−ｂ）。このよう
に、１つの出力順序チェーンの更新が終了する前に、連
続して、別の出力順序チェーンのアドレスをバッファメ
モリ１に与えることができるので、セルデータの出力間
隔は１タイミング周期（５１−２）となる。
【００２２】図１５は、バッファメモリ１として外付け
ＲＡＭ５０１を用いて、これを制御用ＡＳＩＣ５４０よ
り制御する構成とした例である。外付けＲＡＭ５０１と
しては汎用のＳＲＡＭ、ＤＲＡＭなどを使用することが
できる。外付けＲＡＭ５０１は、セル格納部５０１−１
とアドレスポインタ格納部５０１−２の領域に分割され
る。
ＲＡＭ５０１を用いて、これを制御用ＡＳＩＣ５４０よ
り制御する構成とした例である。外付けＲＡＭ５０１と
しては汎用のＳＲＡＭ、ＤＲＡＭなどを使用することが
できる。外付けＲＡＭ５０１は、セル格納部５０１−１
とアドレスポインタ格納部５０１−２の領域に分割され
る。
【００２３】図１６は、図８と同様のタイムチャートで
あり、ＲＡ出力５１０、次アドレス５２０、およびセル
データ５３０の出力タイミングを示している。
あり、ＲＡ出力５１０、次アドレス５２０、およびセル
データ５３０の出力タイミングを示している。
【００２４】図９を用いて、振り分けポインタ２２によ
り同一の出力回線宛てのセルを複数の出力順序チェーン
に順次格納し、その後、読み出しポインタ３２により格
納されたセルが順次、選択出力される様子を説明する。
図９では、簡単のため２つの出力回線に対して、それぞ
れ４つの出力順序チェーンを割り当ててパイプライン化
した構成を論理的に示している。セル多重部２より出力
されたセルＡ〜Ｇ（５２−１〜５２−７）は、各々のヘ
ッダに付与されている宛先情報（＃１もしくは＃２）に
従って、出力方路対応の出力順序チェーン郡５３−１行
きもしくは５３−２行きに振り分けられる。その後、出
力方路＃１行きのセルは、振り分けポインタ２２−１に
より、巡回的に複数の出力順序チェーンへ振り分けら
る。図９の例ではセルＡ（５２−１）、Ｂ（５２−
２）、Ｄ（５２−４）、Ｅ（５２−５）、Ｆ（５２−
６）が巡回的に４つの出力順序チェーン５３−１−ａ〜
５３−１−ｄへ振り分けられている。読み出し時には、
読み出しポインタ３２−１の指示により、セルバッファ
に格納された順序を保存するように読み出しが行われ
る。同様に、出力方路＃２行きのセルは、振り分けポイ
ンタ２２−２により、巡回的に複数の出力順序チェーン
へ振り分けられる。図９の例ではセルＣ（５２−３）、
Ｇ（５２−７）が巡回的に４つの出力順序チェーン５３
−２−ａ〜５３−２−ｄへ振り分けられている。読み出
し時には、読み出しポインタ３２−２の指示により、セ
ルバッファに格納された順序を保存するように読み出し
が行われる。
り同一の出力回線宛てのセルを複数の出力順序チェーン
に順次格納し、その後、読み出しポインタ３２により格
納されたセルが順次、選択出力される様子を説明する。
図９では、簡単のため２つの出力回線に対して、それぞ
れ４つの出力順序チェーンを割り当ててパイプライン化
した構成を論理的に示している。セル多重部２より出力
されたセルＡ〜Ｇ（５２−１〜５２−７）は、各々のヘ
ッダに付与されている宛先情報（＃１もしくは＃２）に
従って、出力方路対応の出力順序チェーン郡５３−１行
きもしくは５３−２行きに振り分けられる。その後、出
力方路＃１行きのセルは、振り分けポインタ２２−１に
より、巡回的に複数の出力順序チェーンへ振り分けら
る。図９の例ではセルＡ（５２−１）、Ｂ（５２−
２）、Ｄ（５２−４）、Ｅ（５２−５）、Ｆ（５２−
６）が巡回的に４つの出力順序チェーン５３−１−ａ〜
５３−１−ｄへ振り分けられている。読み出し時には、
読み出しポインタ３２−１の指示により、セルバッファ
に格納された順序を保存するように読み出しが行われ
る。同様に、出力方路＃２行きのセルは、振り分けポイ
ンタ２２−２により、巡回的に複数の出力順序チェーン
へ振り分けられる。図９の例ではセルＣ（５２−３）、
Ｇ（５２−７）が巡回的に４つの出力順序チェーン５３
−２−ａ〜５３−２−ｄへ振り分けられている。読み出
し時には、読み出しポインタ３２−２の指示により、セ
ルバッファに格納された順序を保存するように読み出し
が行われる。
【００２５】図９では２つの出力回線に対して、それぞ
れ４つの出力順序チェーンを割り当てる場合を示した
が、出力品質回線毎ではなくクラス毎にそれぞれ４つの
出力順序チェーンを割り当てた例を図１０に示す。各々
のヘッダに付与されている宛先情報（＃１もしくは＃
２）および品質クラス表示（Ｈ：高優先、Ｌ：低優先）
に従って、出力方路別品質クラス対応の出力順序チェー
ン郡５３Ｈ−１、５３Ｌ−１、５３Ｈ−２、もしくは、
５３Ｌ−２（５３Ｈは高優先キュー、５３Ｌは低優先キ
ュー）に振り分けられる。その後、図９の例と同様に、
各出力順序チェーン群毎の該当する振り分けポインタ２
２により、巡回的に４つの出力順序チェーンへ振り分け
られる。読み出しに関しては、出力回線別に設けられた
読み出し制御部２５１の指示に従って、各出力順序チェ
ーン群毎の読み出しポインタ３２およびセレクタ２５０
が駆動され、各クラス単位でセルバッファに格納された
順序を保存するように読み出しが行われる。図１０の例
では、２クラスの完全優先制御（高優先セルを優先的に
出力し、高優先セルが無い場合にのみ低優先セルを出
力）が行われる例を示しているが、読み出し制御部の構
成により、帯域制御等を行うことも可能である。さら
に、品質クラス毎だけでなく、コネクションレベルや上
位レイヤのパケットレベルなど様々なフロー毎において
も同様に、本発明による共通バッファアドレスのパイプ
ライン処理を適用することができる。
れ４つの出力順序チェーンを割り当てる場合を示した
が、出力品質回線毎ではなくクラス毎にそれぞれ４つの
出力順序チェーンを割り当てた例を図１０に示す。各々
のヘッダに付与されている宛先情報（＃１もしくは＃
２）および品質クラス表示（Ｈ：高優先、Ｌ：低優先）
に従って、出力方路別品質クラス対応の出力順序チェー
ン郡５３Ｈ−１、５３Ｌ−１、５３Ｈ−２、もしくは、
５３Ｌ−２（５３Ｈは高優先キュー、５３Ｌは低優先キ
ュー）に振り分けられる。その後、図９の例と同様に、
各出力順序チェーン群毎の該当する振り分けポインタ２
２により、巡回的に４つの出力順序チェーンへ振り分け
られる。読み出しに関しては、出力回線別に設けられた
読み出し制御部２５１の指示に従って、各出力順序チェ
ーン群毎の読み出しポインタ３２およびセレクタ２５０
が駆動され、各クラス単位でセルバッファに格納された
順序を保存するように読み出しが行われる。図１０の例
では、２クラスの完全優先制御（高優先セルを優先的に
出力し、高優先セルが無い場合にのみ低優先セルを出
力）が行われる例を示しているが、読み出し制御部の構
成により、帯域制御等を行うことも可能である。さら
に、品質クラス毎だけでなく、コネクションレベルや上
位レイヤのパケットレベルなど様々なフロー毎において
も同様に、本発明による共通バッファアドレスのパイプ
ライン処理を適用することができる。
【００２６】第２の実施例 図１１に、入出力回線速度Ｖのｍｎ×ｍｎ共通バッファ
形スイッチに対して、入力回線にｍ分離回路を、また出
力回線にｍ多重回路を接続した入出力回線速度ｍＶのｎ
×ｎ共通バッファ形スイッチを示す。共通バッファ形ス
イッチは、バッファメモリ１、セル多重部２、セル分離
部３、空アドレスバッファ８、入力回線１０（１０−１
−１〜１０−ｎ−ｍ）、出力回線１１（１１−１−１〜
１１−ｎ−ｍ）、入力回線１２（１２−１〜１２−
ｎ）、出力回線１５（１５−１〜１５−ｎ）、セル分離
回路１３（１３−１〜１３−ｎ）、セル多重回路１４
（１４−１〜１４−ｎ）、書込みアドレスレジスタ（Ｗ
Ａ）２０、読出しアドレスレジスタ（ＲＡ）３０、ルー
ト・デコーダ６０、出力デコーダ６１、出力カウンタ６
２、振り分けポインタ＋ＷＡ選択回路６３、および、読
み出しポインタ＋ＲＡ選択回路６４を有する。バッファ
メモリ１は、同一アドレスを有するセル格納部１−１お
よびアドレスポインタ格納領域１−２に領域が分割され
る。
形スイッチに対して、入力回線にｍ分離回路を、また出
力回線にｍ多重回路を接続した入出力回線速度ｍＶのｎ
×ｎ共通バッファ形スイッチを示す。共通バッファ形ス
イッチは、バッファメモリ１、セル多重部２、セル分離
部３、空アドレスバッファ８、入力回線１０（１０−１
−１〜１０−ｎ−ｍ）、出力回線１１（１１−１−１〜
１１−ｎ−ｍ）、入力回線１２（１２−１〜１２−
ｎ）、出力回線１５（１５−１〜１５−ｎ）、セル分離
回路１３（１３−１〜１３−ｎ）、セル多重回路１４
（１４−１〜１４−ｎ）、書込みアドレスレジスタ（Ｗ
Ａ）２０、読出しアドレスレジスタ（ＲＡ）３０、ルー
ト・デコーダ６０、出力デコーダ６１、出力カウンタ６
２、振り分けポインタ＋ＷＡ選択回路６３、および、読
み出しポインタ＋ＲＡ選択回路６４を有する。バッファ
メモリ１は、同一アドレスを有するセル格納部１−１お
よびアドレスポインタ格納領域１−２に領域が分割され
る。
【００２７】共通バッファ形スイッチの低速回線モード
での動作について説明する。本モードでは、セル分離回
路１３（１３−１〜１３−ｎ）、セル多重回路１４（１
４−１〜１４−ｎ）は接続されない。また、振り分けポ
インタ＋ＷＡ選択回路６３、および、読み出しポインタ
＋ＲＡ選択回路６４は、無効となるように設定される。
つまり、スイッチ交換容量が、ｍｎ×ｍｎである以外
は、図２で説明した既存の共通バッファ構成と同様であ
る。
での動作について説明する。本モードでは、セル分離回
路１３（１３−１〜１３−ｎ）、セル多重回路１４（１
４−１〜１４−ｎ）は接続されない。また、振り分けポ
インタ＋ＷＡ選択回路６３、および、読み出しポインタ
＋ＲＡ選択回路６４は、無効となるように設定される。
つまり、スイッチ交換容量が、ｍｎ×ｍｎである以外
は、図２で説明した既存の共通バッファ構成と同様であ
る。
【００２８】次に、高速回線モードでの動作について説
明する。本モードにおいては、セル分離回路１３（１３
−１〜１３−ｎ）、セル多重回路１４（１４−１〜１４
−ｎ）を接続し、振り分けポインタ＋ＷＡ選択回路６
３、および、読み出しポインタ＋ＲＡ選択回路６４が有
効となるように設定する。まず、入力回線１２より入力
されたセルデータはセル分離回路１３によりｍ本の複数
の低速入力回線１０に分離され、セル多重部２へ入力さ
れる。その後、セル多重部２から出力されたセルのヘッ
ダに従って、ルート・デコーダ６０は目的の出力回線を
デコードする。デコードされた出力回線に対応する振り
分けポインタ＋ＷＡ選択回路６３では、ｍ個の書き込み
アドレスレジスタ（２０−ｘ−１〜２０−ｘ−ｍ、ｘは
１からｎのいずれか）の１つを巡回的に選択する。振り
分けポインタ＋ＷＡ選択回路６３の詳細動作は、図５で
説明した通りである。
明する。本モードにおいては、セル分離回路１３（１３
−１〜１３−ｎ）、セル多重回路１４（１４−１〜１４
−ｎ）を接続し、振り分けポインタ＋ＷＡ選択回路６
３、および、読み出しポインタ＋ＲＡ選択回路６４が有
効となるように設定する。まず、入力回線１２より入力
されたセルデータはセル分離回路１３によりｍ本の複数
の低速入力回線１０に分離され、セル多重部２へ入力さ
れる。その後、セル多重部２から出力されたセルのヘッ
ダに従って、ルート・デコーダ６０は目的の出力回線を
デコードする。デコードされた出力回線に対応する振り
分けポインタ＋ＷＡ選択回路６３では、ｍ個の書き込み
アドレスレジスタ（２０−ｘ−１〜２０−ｘ−ｍ、ｘは
１からｎのいずれか）の１つを巡回的に選択する。振り
分けポインタ＋ＷＡ選択回路６３の詳細動作は、図５で
説明した通りである。
【００２９】次にセルの読み出し動作について説明す
る。各読出し時刻にバッファメモリ１から読み出される
セルの読出しアドレスは、ｍ×ｎ進の出力カウンタ６２
より指示される出力回線方路に対して、方路毎に設けら
れているｍ個の読出しアドレスレジスタ（ＲＡ）３０
（３０−ｘ−１〜３０−ｘ−ｍ、ｘは１からｎのいずれ
か）の一つを選択することにより指示される。方路毎の
読み出しアドレスレジスタの選択は、読み出しポインタ
＋ＲＡ選択回路６４により、セルの順序逆転が起こらな
いように、つまり、書き込みアドレスレジスタ２０を選
択したのと同順に巡回的な選択が行われるように指示す
る。読み出しポインタ＋ＲＡ選択回路６４の詳細動作
は、図６で説明した通りである。
る。各読出し時刻にバッファメモリ１から読み出される
セルの読出しアドレスは、ｍ×ｎ進の出力カウンタ６２
より指示される出力回線方路に対して、方路毎に設けら
れているｍ個の読出しアドレスレジスタ（ＲＡ）３０
（３０−ｘ−１〜３０−ｘ−ｍ、ｘは１からｎのいずれ
か）の一つを選択することにより指示される。方路毎の
読み出しアドレスレジスタの選択は、読み出しポインタ
＋ＲＡ選択回路６４により、セルの順序逆転が起こらな
いように、つまり、書き込みアドレスレジスタ２０を選
択したのと同順に巡回的な選択が行われるように指示す
る。読み出しポインタ＋ＲＡ選択回路６４の詳細動作
は、図６で説明した通りである。
【００３０】バッファメモリ１から出力されたセルはセ
ル分離部３によって、低速出力回線１１に振り分けられ
て出力された後、セル多重回路１４により、セル順序が
保存されるように出力回線１５へｍ多重される。以上に
説明した動作原理により、入出力回線速度Ｖのｍｎ×ｍ
ｎ共通バッファ形スイッチに対して、小規模な回路追
加、および回路変更により、高速・低速入出力回線の切
替え使用が可能となる。また、特定の低速回線にのみセ
ル分離回路１３、セル多重回路１４を接続し、該当する
振り分けポインタ＋ＷＡ選択回路６３、および読み出し
ポインタ＋ＲＡ選択回路６４を有効に設定することで、
同一の共通バッファスイッチ上での低速回線と高速回線
の混在も可能である。
ル分離部３によって、低速出力回線１１に振り分けられ
て出力された後、セル多重回路１４により、セル順序が
保存されるように出力回線１５へｍ多重される。以上に
説明した動作原理により、入出力回線速度Ｖのｍｎ×ｍ
ｎ共通バッファ形スイッチに対して、小規模な回路追
加、および回路変更により、高速・低速入出力回線の切
替え使用が可能となる。また、特定の低速回線にのみセ
ル分離回路１３、セル多重回路１４を接続し、該当する
振り分けポインタ＋ＷＡ選択回路６３、および読み出し
ポインタ＋ＲＡ選択回路６４を有効に設定することで、
同一の共通バッファスイッチ上での低速回線と高速回線
の混在も可能である。
【００３１】第３の実施例 図１２に、ギガビットルータなどに用いられる入力バッ
ファ＋クロスバスイッチの入力バッファとして本発明に
よる共通バッファ形スイッチを適用する例を示す。
ファ＋クロスバスイッチの入力バッファとして本発明に
よる共通バッファ形スイッチを適用する例を示す。
【００３２】入力インタフェース７０においては、光レ
ベルから電気レベルへの変換などの物理レイヤの終端処
理および、入力されるパケットの宛先検索処理、可変長
パケットから固定長パケットの変換処理などが行われ
る。その後、入力バッファ部８０において、セルが出力
インタフェース（７２−１〜７２−ｎ）対応のキュー
（以下、仮想出力キューと呼ぶ）８１（８１−１〜８１
−ｎ）に振り分けられて格納される。入力バッファ８０
からはセルの送出に先立って、送出リクエストを接続線
７８を通じてスケジューラ７７に入力する。スケジュー
ラ７７では出力インタフェース７２毎に、送出リクエス
トを出している入力インタフェース７０を１つ選択し
て、その入力インタフェース７０の仮想出力キューに送
信可能であることを接続線７８を通じて通知すると同時
に、接続線７９を通じてクロスバ・スイッチ７１の入出
力接点の接続を変更する。また、出力インタフェース７
２においては、固定長パケットから可変長パケットの変
換処理、パケットのフィルタリング処理、品質制御、ま
た、電気レベルから光レベル変換などの物理レイヤ処理
などが行われる。
ベルから電気レベルへの変換などの物理レイヤの終端処
理および、入力されるパケットの宛先検索処理、可変長
パケットから固定長パケットの変換処理などが行われ
る。その後、入力バッファ部８０において、セルが出力
インタフェース（７２−１〜７２−ｎ）対応のキュー
（以下、仮想出力キューと呼ぶ）８１（８１−１〜８１
−ｎ）に振り分けられて格納される。入力バッファ８０
からはセルの送出に先立って、送出リクエストを接続線
７８を通じてスケジューラ７７に入力する。スケジュー
ラ７７では出力インタフェース７２毎に、送出リクエス
トを出している入力インタフェース７０を１つ選択し
て、その入力インタフェース７０の仮想出力キューに送
信可能であることを接続線７８を通じて通知すると同時
に、接続線７９を通じてクロスバ・スイッチ７１の入出
力接点の接続を変更する。また、出力インタフェース７
２においては、固定長パケットから可変長パケットの変
換処理、パケットのフィルタリング処理、品質制御、ま
た、電気レベルから光レベル変換などの物理レイヤ処理
などが行われる。
【００３３】次に、本発明による入力インタフェースカ
ード７０の入力バッファ部８０の詳細を図１３に示す。
入力バッファ部は、バッファメモリ１、ルート・デコー
ダ４、出力デコーダ５、空アドレスバッファ８、入力回
線７３、クロスバスイッチ７１への出力リンク７４、書
込みアドレスレジスタ（ＷＡ）２０、ＷＡ選択回路２
１、振り分けポインタ２２、読出しアドレスレジスタ
（ＲＡ）３０、ＲＡ選択回路３１、読み出しポインタ３
２、および制御部７７からの出力方路指示用接続線７８
を有する。バッファメモリ１は、同一アドレスを有する
セル格納部１−１およびアドレスポインタ格納領域１−
２を有する。
ード７０の入力バッファ部８０の詳細を図１３に示す。
入力バッファ部は、バッファメモリ１、ルート・デコー
ダ４、出力デコーダ５、空アドレスバッファ８、入力回
線７３、クロスバスイッチ７１への出力リンク７４、書
込みアドレスレジスタ（ＷＡ）２０、ＷＡ選択回路２
１、振り分けポインタ２２、読出しアドレスレジスタ
（ＲＡ）３０、ＲＡ選択回路３１、読み出しポインタ３
２、および制御部７７からの出力方路指示用接続線７８
を有する。バッファメモリ１は、同一アドレスを有する
セル格納部１−１およびアドレスポインタ格納領域１−
２を有する。
【００３４】入力回線７３より入力されたセルからは、
宛先情報を含むヘッダが取り出され、８１を通じてルー
トデコーダ４へ入力される。セルバッファ１内には、図
１２の仮想出力キュー（８１−１〜８１−ｎ）のそれぞ
れに相当する複数の出力順序チェーンが構成される。チ
ェーンへの書き込みアドレス管理処理は、図１の共通バ
ッファ形スイッチと同様である。出力順序チェーンから
の読み出しに関しては、読み出し方路が、巡回カウンタ
ではなくスケジューラ７７より出力方路指示用接続線７
８を通じて指示される点が、図１、図１１の共通バッフ
ァ形スイッチとは異なる。その他の読み出しアドレス管
理処理は、図１、図１１の共通バッファ形スイッチと同
様である。本実施例では、仮想出力キュー別の出力順序
チェーンを構成する例を示したが、図１０で示したよう
に品質クラス別などの様々なフローレベル別の出力順序
チェーンを構成することも可能である。以上の構成によ
り、共通バッファを用いて、かつ高速接続リンク７４を
有する入力バッファ部構成が可能となる。
宛先情報を含むヘッダが取り出され、８１を通じてルー
トデコーダ４へ入力される。セルバッファ１内には、図
１２の仮想出力キュー（８１−１〜８１−ｎ）のそれぞ
れに相当する複数の出力順序チェーンが構成される。チ
ェーンへの書き込みアドレス管理処理は、図１の共通バ
ッファ形スイッチと同様である。出力順序チェーンから
の読み出しに関しては、読み出し方路が、巡回カウンタ
ではなくスケジューラ７７より出力方路指示用接続線７
８を通じて指示される点が、図１、図１１の共通バッフ
ァ形スイッチとは異なる。その他の読み出しアドレス管
理処理は、図１、図１１の共通バッファ形スイッチと同
様である。本実施例では、仮想出力キュー別の出力順序
チェーンを構成する例を示したが、図１０で示したよう
に品質クラス別などの様々なフローレベル別の出力順序
チェーンを構成することも可能である。以上の構成によ
り、共通バッファを用いて、かつ高速接続リンク７４を
有する入力バッファ部構成が可能となる。
【００３５】
【発明の効果】本発明によれば、共通バッファ形スイッ
チの高速な入出力回線が可能となる。
チの高速な入出力回線が可能となる。
【図１】本発明による高速入出力回線の共通バッファ形
スイッチ。
スイッチ。
【図２】従来の共通バッファ形スイッチ。
【図３】従来の共通バッファ形スイッチ。
【図４】従来の共通バッファ形スイッチ。
【図５】本発明の共通バッファ形スイッチの振り分け処
理部。
理部。
【図６】本発明の共通バッファ形スイッチの読み出し処
理部。
理部。
【図７】従来の共通バッファ形スイッチのセル出力のタ
イムチャート。
イムチャート。
【図８】本発明の共通バッファ形スイッチのセル出力の
タイムチャート。
タイムチャート。
【図９】本発明の共通バッファ形スイッチのアドレス管
理動作例。
理動作例。
【図１０】本発明の共通バッファ形スイッチのアドレス
管理動作の別例。
管理動作の別例。
【図１１】本発明の共通バッファ形スイッチ構成の別
例。
例。
【図１２】本発明の共通バッファ形スイッチをギガビッ
トルータに適用した例。
トルータに適用した例。
【図１３】本発明の共通バッファ形スイッチをギガビッ
トルータに適用した例。
トルータに適用した例。
【図１４】従来のＡＴＭ交換装置。
【図１５】本発明の共通バッファスイッチ構成のメモリ
インタフェース例。
インタフェース例。
【図１６】図１５のタイムチャート。
１…バッファメモリ、２…セル多重部、３…セル分離
部、４…ルートデコーダ、５…出力デコーダ、８…空ア
ドレスバッファ、９…出力カウンタ、１０…入力回線、
１１…出力回線、２０…書込みアドレス（ＷＡ）レジス
タ、２１…ＷＡ選択回路、２２…振り分けポインタ、３
０…読出しアドレス（ＲＡ）レジスタ、３１…ＲＡ選択
回路、３２…読み出しポインタ。
部、４…ルートデコーダ、５…出力デコーダ、８…空ア
ドレスバッファ、９…出力カウンタ、１０…入力回線、
１１…出力回線、２０…書込みアドレス（ＷＡ）レジス
タ、２１…ＷＡ選択回路、２２…振り分けポインタ、３
０…読出しアドレス（ＲＡ）レジスタ、３１…ＲＡ選択
回路、３２…読み出しポインタ。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 小崎 尚彦 神奈川県横浜市戸塚区戸塚町216番地 株 式会社日立製作所通信システム事業本部内 (72)発明者 笠原 裕明 神奈川県横浜市戸塚区戸塚町216番地 株 式会社日立製作所通信システム事業本部内 Ｆターム(参考） 5K030 GA01 HA08 JA01 JA06 KA03 KX02 LE03 LE06
Claims (17)
- 【請求項１】複数本の入力回線から入力されたパケット
を、前記パケットのヘッダに含まれる宛先情報に基づき
複数本の出力回線のいずれかに交換するパケット交換装
置において、前記パケットを蓄積するバッファメモリ手
段と、前記バッファメモリ手段を複数のパケットフロー
単位で共通的に使用するための複数のアドレス管理手段
と、前記パケットフロー単位毎に複数個の前記アドレス
管理手段をパイプライン制御するための複数のアドレス
管理制御手段とで構成したことを特徴とするパケット交
換装置。 - 【請求項２】複数本の入力回線から入力されたパケット
を、前記パケットのヘッダに含まれる宛先情報に基づき
複数本の出力回線のいずれかに交換するパケット交換装
置において、前記パケットを蓄積するバッファメモリ手
段と、前記バッファメモリ手段を複数のパケットフロー
単位で共通的に使用するための複数の書き込みアドレス
管理手段と、前記バッファメモリ手段を前記複数のパケ
ットフロー単位で共通的に使用するための複数の読み出
しアドレス管理手段と、前記パケットフロー毎に複数個
設けられた前記書き込みアドレス管理手段を巡回的に選
択する書き込みアドレス巡回選択制御手段と前記パケッ
トフロー毎に複数個設けられた前記読み出しアドレス管
理手段を巡回的に選択する読み出しアドレス巡回選択制
御手段とで構成したことを特徴とするパケット交換装
置。 - 【請求項３】複数本（ｍ×ｎ本）の入力回線から入力さ
れたパケットを、前記パケットのヘッダに含まれる宛先
情報に基づき複数本（ｍ×ｎ本）の出力回線のいずれか
に交換するパケット交換装置において、複数本（ｎ本）
の入力回線のそれぞれをｍ本に分離して、前記複数本
（ｍ×ｎ本）の入力回線に接続する複数（ｎ個）の分離
回路と、前記複数本（ｍ×ｎ本）の出力回線のｍ本ずつ
を多重して、複数（ｎ本）の出力回線に接続する複数
（ｎ個）の多重回路と、前記パケットを蓄積するバッフ
ァメモリ手段と、前記バッファメモリ手段を複数のパケ
ットフロー間で共通的に使用するための複数（ｍ×ｎ）
の書き込みアドレス管理手段と、前記バッファメモリ手
段を前記複数のパケットフロー間で共通的に使用するた
めの複数（ｍ×ｎ）の読み出しアドレス管理手段と、前
記パケットフロー毎に複数（ｍ個）の前記書き込みアド
レス管理手段を巡回的に選択する書き込みアドレス巡回
選択制御手段と、前記パケットフロー毎に複数（ｍ個）
の前記読み出しアドレス管理手段を巡回的に選択する読
み出しアドレス巡回選択制御手段にて構成したこと、を
特徴とするパケット交換装置。 - 【請求項４】前記パケットフローは、前記出力回線単位
とすること、を特徴とする請求項１もしくは請求項２も
しくは請求項３のいずれかに記載のパケット交換装置。 - 【請求項５】前記パケットフローは、前記出力回線単位
かつ品質クラス単位とすること、を特徴とする請求項１
もしくは請求項２もしくは請求項３のいずれかに記載の
パケット交換装置。 - 【請求項６】請求項３において、前記書き込みアドレス
巡回選択制御手段、および前記読み出しアドレス巡回選
択制御手段の使用および未使用を切替可能とするための
切替手段を有すること、を特徴とするパケット交換装
置。 - 【請求項７】入力回線より入力されるパケットを前記パ
ケットのヘッダに含まれる宛先情報に基づいて複数本の
出力回線単位のキューバッファにバッファリングする複
数の入力バッファ手段と、前記複数の入力バッファより
出力された複数の前記パケットを前記複数本の出力回線
に接続するクロスバスイッチ手段と、前記複数の入力バ
ッファのパケット蓄積状態に基づく出力調停処理を行
い、前記クロスバスイッチ手段の接点接続変更を行うス
イッチ制御手段より構成されるパケット交換装置、前記
入力バッファ手段を前記パケットを蓄積するバッファメ
モリ手段と、前記バッファメモリ手段を前記複数の出力
回線単位のキューバッファ間で共通的に使用するための
複数の書き込みアドレス管理手段と、前記バッファメモ
リ手段を前記複数本の出力回線単位のキューバッファ間
で共通的に使用するための複数の読み出しアドレス管理
手段と、前記出力回線単位に複数個設けられた前記書き
込みアドレス管理手段を巡回的に選択する書き込みアド
レス巡回選択制御手段と前記出力回線毎に複数個設けら
れた前記読み出しアドレス管理手段を巡回的に選択する
読み出しアドレス巡回選択制御手段とで構成したことを
特徴とするパケット交換装置。 - 【請求項８】前記書き込みアドレス巡回選択制御手段
を、複数の書き込みアドレスを巡回的に選択するための
書き込みアドレスセレクタおよび、該当する入力セルの
到着毎に前記書き込みアドレスセレクタの切替え指示を
行う巡回振り分けポインタにて構成したこと、また、前
記読み出しアドレス巡回選択制御手段を、複数の読み出
しアドレスを巡回的に選択するための読み出しアドレス
セレクタおよび、該当するパケットフローの読み出し毎
に、前記読み出しアドレスセレクタの切替え指示を行う
巡回読み出しポインタにて構成したこと、を特徴とする
請求項２もしくは請求項３もしくは請求項７のいずれか
に記載のパケット交換装置。 - 【請求項９】前記読み出しアドレス巡回選択制御手段お
よび、前記書き込みアドレス巡回選択制御手段は、前記
書き込みアドレス管理手段および、これと対となる前記
読み出しアドレス管理手段が、同一の順序で巡回選択制
御を行うこと、を特徴とする請求項２もしくは請求項３
もしくは請求項７のいずれかに記載のパケット交換装
置。 - 【請求項１０】前記バッファメモリ手段は、前記読み出
しアドレス管理手段のアドレス更新が終了する以前に、
同一の前記パケットフローに割り当てられた別の前記読
み出しアドレス管理手段よりアドレスを受け取ること、
を特徴とする請求項２もしくは請求項３もしくは請求項
７のいずれかに記載のパケット交換装置。 - 【請求項１１】前記バッファメモリ手段は、前記読み出
しアドレス管理手段のアドレス更新周期より短い間隔
で、前記パケットフローに属するパケットデータを出力
すること、を特徴とする請求項２もしくは請求項３もし
くは請求項７のいずれかに記載のパケット交換装置。 - 【請求項１２】前記書き込みアドレス巡回選択制御手段
において、前記振り分けポインタ手段は、ｍ進カウンタ
手段（ｍは各パケットフローに割り当てられた前記アド
レス管理手段の数）にて構成され、前記パケットフロー
に属するパケットの到着毎にカウントアップし、前記書
き込みアドレスセレクタは、前記ｍ進カウンタの値をデ
コードして、前記書き込みアドレス管理手段を巡回選択
すること、を特徴とする請求項８に記載のパケット交換
装置。 - 【請求項１３】前記読み出しアドレス巡回選択制御手段
において、前記読み出しポインタ手段は、ｍ進カウンタ
手段（ｍは各パケットフローに割り当てられた前記アド
レス管理手段の数）にて構成され、前記パケットフロー
に属するパケットの読み出し毎にカウントアップし、前
記読み出しアドレスセレクタは、前記ｍ進カウンタの値
をデコードして、前記読み出しアドレス管理手段を巡回
選択すること、を特徴とする請求項８に記載のパケット
交換装置。 - 【請求項１４】複数のパケット入力回線と、複数のパケ
ット出力回線と、前記複数のパケット入力回線から入力
されたパケットを蓄積するバッファメモリと、入力され
たパケットのヘッダに含まれる宛先情報に基づき、前記
複数のパケット出力回線の目的の出力回線に対応する前
記バッファメモリ上のアドレスにパケットを書き込む書
込手段と、前記複数のパケット出力回線毎に対応する前
記バッファメモリ上のアドレスを指定して格納されてい
るパケットを読み出す読出手段とを有し、該読出手段
は、一つのパケット出力回線に対して一つのアドレスに
対応するパケットが前記バッファメモリから出力される
前に次のアドレスを指定することを特徴とするパケット
交換装置。 - 【請求項１５】複数のパケット入力回線と、複数のパケ
ット出力回線と、前記複数のパケット入力回線から入力
された可変長パケットを固定長パケットに区切って蓄積
するバッファメモリと、入力された可変長パケットのヘ
ッダに含まれる宛先情報に基づき、前記複数のパケット
出力回線の目的の出力回線に対応する前記バッファメモ
リ上のアドレスに固定長パケットを書き込む書込手段
と、前記複数のパケット出力回線毎に対応する前記バッ
ファメモリ上のアドレスを指定して格納されている固定
長パケットを読み出す読出手段とを有し、該読出手段
は、一つのパケット出力回線に対して一つのアドレスに
対応する固定長パケットが前記バッファメモリから出力
される前に次のアドレスを指定することを特徴とするパ
ケット交換装置。 - 【請求項１６】複数のパケット入力回線と、複数のパケ
ット出力回線と、前記複数のパケット入力回線から入力
されたパケットを蓄積するバッファメモリと、入力され
たパケットのヘッダに含まれる宛先情報に基づき、前記
複数のパケット出力回線の目的の出力回線に対応する前
記バッファメモリ上のアドレスにパケットを書き込む書
込手段とを有し、該書込手段は、一つのパケット出力回
線に対して複数の論理キューにパケットを振り分ける振
り分けポインタを有することを特徴とするパケット交換
装置。 - 【請求項１７】請求項１６において、一つのパケット出
力回線に対して設けられた前記複数の論理キューを巡回
選択して読み出す読出手段を有することを特徴とするパ
ケット交換装置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16203999A JP3731385B2 (ja) | 1999-06-09 | 1999-06-09 | パケット交換装置 |
| US09/497,210 US6611527B1 (en) | 1999-06-09 | 2000-02-03 | Packet switching apparatus with a common buffer |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16203999A JP3731385B2 (ja) | 1999-06-09 | 1999-06-09 | パケット交換装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2000349786A true JP2000349786A (ja) | 2000-12-15 |
| JP3731385B2 JP3731385B2 (ja) | 2006-01-05 |
Family
ID=15746933
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP16203999A Expired - Lifetime JP3731385B2 (ja) | 1999-06-09 | 1999-06-09 | パケット交換装置 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US6611527B1 (ja) |
| JP (1) | JP3731385B2 (ja) |
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| RU2474968C2 (ru) * | 2007-09-17 | 2013-02-10 | Квэлкомм Инкорпорейтед | Планирование с учетом приоритетов и управление доступом в сети связи |
| US8688129B2 (en) | 2007-09-17 | 2014-04-01 | Qualcomm Incorporated | Grade of service (GoS) differentiation in a wireless communication network |
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