JP2000348080A - ゲーテッドクロック設計支援装置及び方法 - Google Patents

Abstract

(57)【要約】 【課題】 ドントケア条件を考慮してイネーブル論理を
作成することにより、より消費電力の削減効果の高いゲ
ーテッドクロック回路を設計すること。 【解決手段】 回路情報格納部から取り出した記憶素子
がゲーテッドクロック設計されている場合、前記記憶素
子を制御しているイネーブル論理をイネーブル論理抽出
部によって抽出し、このイネーブル論理で前記記憶素子
にクロックを送る論理を選択し、この論理がドントケア
に属するか、即ちクロックを送らなくても良いかどうか
をドントケア条件問い合わせ部により、利用者に問い合
わせ、ドントケアに属する場合、前記論理をクロックを
送くらない論理に変更し、それに対応するイネーブル論
理を生成する。この新たに生成したイネーブル論理を用
いて回路情報を作成することにより、より省電力化した
ゲーテッドクロック回路を設計することができる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、計算機を利用した
論理回路の論理設計に係り、特に消費電力の低減効果の
高いゲーテッドクロック回路の設計を支援するゲーテッ
ドクロック設計支援装置及び方法に関する。

【０００２】

【従来の技術】昨今、ＬＳＩ化された回路等に供給され
るクロックの周波数が飛躍的に向上しているが、これに
伴い、回路の消費電力の増加が大きな問題となってきて
いる。

【０００３】ここで、ＬＳＩチップの中の電力消費元
を、データ転送系、クロック系、入出力インターフェー
ス系、機能モジュール等の部分に分けて考えると、その
中、最も電力消費の大きい部分は、通常、クロック系で
ある。従って、ＬＳＩチップの消費電力の低減を図るに
は、クロック系の低消費電力化を実現することが最も有
効となる。

【０００４】クロック系の消費電力の低減のための最も
効果のある方法としては、従来からゲーテッドクロック
と呼ばれる設計手法が知られている。この手法では、レ
ジスタ間転送においてデータ転送が本当に必要なタイミ
ングでのみ、該当するレジスタにクロック信号を供給す
るようにクロックの伝播を制御することのできるクロッ
ク供給回路を設計することができる。

【０００５】このように消費電力の少ない論理回路を設
計することを目的としたゲーテッドクロック設計手法で
は、回路中の記憶素子の値を更新する必要がない時、記
憶素子へのクロックパルスの供給を行なわないような制
御機構を設けることを特徴としている。この制御はイネ
ーブル論理と呼ばれる組み合わせ回路により実現される
が、このイネーブル論理の設計により電力削減効果は違
ってくる。

【０００６】従来は人手で作成されるか、又は回路情報
から自動生成されるイネーブル論理を用いてゲーテッド
クロック回路が設計されていた。しかし、この方法によ
り得られたイネーブル論理が最も電力削減に効果のある
ものとは限らなかった。これは記憶素子のドントケア条
件を考慮したイネーブル論理の設計を行なっていないこ
とによる。

【０００７】ここで、ドントケア条件について説明す
る。図１１で示すようなレジスタＲ１、Ｒ２の出力を演
算器（ＡＬＵ）２０に入力し、このＡＬＵ２０の出力結
果をレジスタＲ３に保持する回路があったとする。この
ＡＬＵ２０は制御信号Ｃで、図１２の表図で示したよう
な動作をするものとする。

【０００８】例えば、Ｃ＝００の場合は、ＡＬＵ２０は
足算を、Ｃ＝０１の場合は、ＡＬＵ２０は引き算を、Ｃ
＝１０の場合は、ＡＬＵ２０はレジスタＲ１から入力さ
れたデータを１ビット右シフトして出力し、Ｃ＝１１の
場合は、動作未定義とする。

【０００９】従って、Ｃ＝１０の場合、レジスタＲ１の
出力だけが必要なため、レジスタＲ２にはクロックを供
給しなくとも、差し支えない。このような場合、Ｃ＝１
０のときにレジスタＲ２はドントケアであると言う。

【００１０】

【発明が解決しようとする課題】従来のゲーテッドクロ
ック設計支援装置では、例えばレジスタのデータを保持
する条件を用いてゲーテッドクロック回路が設計されて
いるため、図１１のＣ＝１０の場合でも、レジスタＲ２
にクロックが供給されてしまうことがある。それ故、こ
の分の電力が無駄に消費され、更に電力を削減する余地
があるにも拘らず、それが見逃されてしまうという問題
があった。従って、ドントケア条件を考慮してイネーブ
ル論理を作成すれば、より回路の電力削減に効果がある
ゲーテッドクロック回路を設計することができるが、ド
ントケア条件は回路情報に存在しないことがあり、この
ようなドントケア条件を考慮して、ゲーテッドクロック
回路を設計することは、これまでなされていなかった。

【００１１】本発明は、上述の如き従来の課題を解決す
るためになされたもので、その目的は、ドントケア条件
を考慮してイネーブル論理を作成することにより、更に
消費電力削減効果の高いゲーテッドクロック回路を設計
することができるゲーテッドクロック設計支援装置及び
方法を提供することである。

【００１２】

【課題を解決するための手段】上記目的を達成するため
に、請求項１の発明の特徴は、ゲーテッドクロック回路
の設計を支援するゲーテッドクロック設計支援装置にお
いて、ゲーテッドクロック設計された記憶素子を制御す
るイネーブル論理を抽出し、このイネーブル論理の中の
前記記憶素子にクロックを送る論理に着目し、この論理
で前記記憶素子にクロックを送る必要があるかどうかを
利用者に判定させる手段と、前記論理で前記記憶素子に
クロックを送る必要がない、即ち、前記論理がドントケ
アに属していると判定された場合、前記論理を前記記憶
素子にクロックを送らない論理に変更し、それに対応す
る新たなイネーブル論理を生成する手段とを具備するこ
とにある。

【００１３】請求項２の発明の特徴は、ゲーテッドクロ
ック回路の設計を支援するゲーテッドクロック設計支援
装置において、設計すべき論理回路に関する回路情報を
格納する回路情報格納手段と、前記回路情報で示される
記憶素子を制御するイネーブル論理を抽出するイネーブ
ル論理抽出手段と、前記抽出されたイネーブル論理の中
で前記記憶手段にクロックを送る論理を選択する選択手
段と、前記選択された論理で前記記憶手段にクロックを
送る必要があるかどうかを利用者に判定させる判定手段
と、前記利用者により前記記憶手段にクロックを送る必
要がない、即ち前記論理はドントケアに属すると判定さ
れると、前記論理を前記記憶手段にクロックを送らない
論理に変更して新たなイネーブル論理を生成する生成手
段と、前記更新したイネーブル論理に対応する新たな回
路情報を作成する作成手段とを具備することにある。

【００１４】請求項３の発明の特徴は、前記記憶手段に
クロックを送る論理の出現確率を求める手段を設け、前
記出現確率が高い順に前記論理が前記ドントケアに属す
るかどうかを利用者に判定させることにある。

【００１５】請求項４の発明の特徴は、前記記憶手段に
クロックを送る論理の出現確率を求める手段を設け、前
記出現確率が基準値以上の前記論理に対してのみ、この
論理が前記ドントケアに属するかどうかを利用者に判定
させることにある。

【００１６】請求項５の発明の特徴は、前記記憶素子に
対するイネーブル論理を抽出できなかった場合で、且つ
前記記憶素子に記憶するデータを保持する条件が存在す
る場合、この条件をイネーブル論理として抽出し、この
イネーブル論理の中の前記記憶素子にクロックを送る論
理に着目し、この論理が前記ドントケアに属するかどう
かを利用者に判定させることにある。

【００１７】請求項６の発明の特徴は、ゲーテッドクロ
ック回路の設計を支援するゲーテッドクロック設計支援
方法において、設計すべき論理回路に関する回路情報か
らゲーテッドクロック設計された記憶素子を選択するス
テップと、前記選択された記憶素子を制御するイネーブ
ル論理を抽出するステップと、前記抽出されたイネーブ
ル論理の中の前記記憶素子にクロックを送る論理をサー
チし、この論理で前記記憶素子にクロックを送る必要が
あるかどうかを利用者に判定させるステップと、前記論
理で前記記憶素子にクロックを送る必要がない、即ち、
前記論理がドントケアに属していると判定された場合、
前記論理を前記記憶素子にクロックを送らない論理に変
更し、それに対応するイネーブル論理を作成するステッ
プとを有することにある。

【００１８】請求項７の発明の特徴は、設計すべき論理
回路に関する回路情報からゲーテッドクロック設計され
た記憶素子を選択する過程と、前記選択された記憶素子
を制御するイネーブル論理を抽出する過程と、前記抽出
されたイネーブル論理の中の前記記憶素子にクロックを
送る論理をサーチし、この論理で前記記憶素子にクロッ
クを送る必要があるかどうかを利用者に判定させる過程
と、前記論理で前記記憶素子にクロックを送る必要がな
い、即ち、前記論理がドントケアに属していると判定さ
れた場合、前記論理を前記記憶素子にクロックを送らな
い論理に変更し、それに対応するイネーブル論理を作成
する過程と、をコンピュータに実行させるための機械読
み取り可能なコンピュータプログラムを保持したことに
ある。

【００１９】

【発明の実施の形態】以下、本発明の実施の形態を図面
に基づいて説明する。図１は、本発明のゲーテッドクロ
ック設計支援装置の第１の実施の形態を示したブロック
図である。ゲーテッドクロック設計支援装置は設計対象
の回路の回路情報を格納する回路情報格納部１、前記回
路情報からイネーブル論理を抽出するイネーブル論理抽
出部２、抽出したイネーブル論理情報を格納するイネー
ブル論理情報格納部３、抽出したイネーブル論理の拡張
候補を抽出するイネーブル論理拡張候補抽出部４、イネ
ーブル論理の信号値確率を計算する信号値確率計算部
５、利用者に最小項のドントケア条件を問い合わせるド
ントケア条件問い合わせ部６、ドントケア条件を考慮し
たイネーブル論理の更新を行うイネーブル論理更新部
７、利用者とのインターフェースとなる利用者インター
フェイス８から構成される。

【００２０】次に本実施の形態の動作について図２に示
したフローチャートに従って説明する。まず、回路情報
格納部１に格納された例えば図３に示すような回路中に
存在する記憶素子、例えば記憶素子Ａを１つ取り出す
（ステップ１０１）。この時、記憶素子を取り出すこと
ができなければ、処理は終了する（ステップ１０２）。
取り出した記憶素子にはゲーテッドクロック設計が施さ
れているか否かをチェックする（ステップ１０３）。こ
こでゲーテッドクロック設計が施されていなければ、ス
テップ１０１へ戻る。

【００２１】次にイネーブル論理抽出部２において、取
り出した記憶素子を制御しているイネーブル論理を取り
出して、イネーブル論理情報格納部３に格納する（ステ
ップ１０４）。

【００２２】図３の回路の例では、記憶素子Ａからクロ
ック供給線を逆に辿ると、記憶素子ＡにＡＮＤ素子１５
を介してクロック信号１００が入力されているため、イ
ネーブル論理があることが分かり、インバータ１１、Ａ
ＮＤ１２，ＮＯＲ１３で形成された論理回路のイネーブ
ル論理が取り出され、イネーブル論理情報格納部３に格
納される。

【００２３】信号値確率計算部５はイネーブル論理情報
格納部３に格納されたイネーブル論理のオンセットに含
まれるそれぞれの最小項に対して、その信号値確率を求
める（ステップ１０５）。

【００２４】ここで、オンセットとは論理関数の値が１
となる入力変数の値の集合を意味している。例えば、論
理関数ｆ＝＾ａ＊（ｂ＋ｃ）のオンセットは｛（０，
０，１），（０，１，０），（０，１，１）｝である。
ここで“＊”は論理積、“＋”は論理和、そして“＾”
は否定論理を表わしている。

【００２５】尚、（０，０，１）はａ＝０，ｂ＝０，ｃ
＝１を表わしている。オンセットは論理式を用いて｛＾
ａ＊＾ｂ＊ｃ，＾ａ＊ｂ＊＾ｃ，＾ａ＊ｂ＊ｃ｝と表わ
すこともできる。以下では論理式を用いてオンセットの
要素を表わす。

【００２６】イネーブル論理拡張候補抽出部４はイネー
ブル論理のオンセットに含まれる最小項の中から、信号
値確率が一番大きな最小項を取り出す（ステップ１０
６）。ここで最小項を取り出すことができた時はステッ
プ１０８に進み、できなかった時はステップ１１１へ進
む（ステップ１０７）。

【００２７】ドントケア条件問い合わせ部６は取り出し
た最小項が記憶素子に対するドントケア条件に属するか
否かを、利用者インターフェイス８を介して利用者に問
い合わせる（ステップ１０８）。この結果、最小項が記
憶素子に対するドントケア条件に属する時はステップ１
１０へ進み、ドントケア条件に属していない時はステッ
プ１０６へ戻り、次に信号値確率が大きな最小項を取り
出す（ステップ１０９）。

【００２８】ここで、最小項がドントケア条件に属する
時は、この最小項をオンセットからオフセットヘ移す
（ステップ１１０）。オフセットとは、オンセットと逆
に論理関数の値が０となる入力変数の値の集合を意味し
ている。ステップ１１０の処理が終了すると、ステップ
１０６へ戻り、次に信号値確率が大きな最小項を取り出
す。

【００２９】イネーブル論理のオンセットに含まれる全
ての最小項に対して、ステップ１０６からステップ１１
０までの処理が終了すると、オンセットからオフセット
ヘ移された最小項が存在するか否かを判断する（ステッ
プ１１１）。存在しないときはステップ１０１へ戻る。
存在するときはイネーブル論理更新部７において、記憶
素子に対するイネーブル論理を新しいオンセットに合わ
せて更新する（ステップ１１２）。ステップ１１２の処
理が終了すると、ステップ１０１へ戻る。

【００３０】次に上記した各構成要素の動作を具体例を
示して詳細に説明する。図３に示したような論理回路が
回路情報格納部１に存在したとする。図３では、記憶素
子Ａに対してゲーテッドクロック設計が施されている。
クロック信号１００とイネーブル信号５０のＡＮＤ素子
１５における論理積を記憶素子Ａのクロック入力とする
ことにより、データの取り込みに必要な時のみクロック
パルスを供給している。

【００３１】尚、イネーブル信号５０とＡＮＤ素子１５
との間に存在するラッチ１４は、イネーブル信号５０に
発生するグリッチをゲーテッドクロック信号１０１に伝
搬させないために置かれている。

【００３２】まず、ステップ１０１において、回路情報
格納部１に格納された回路中に存在する記憶素子Ａを取
り出す。記憶素子Ａはゲーテッドクロック設計が施され
ているので、ステップ１０２及び１０３を経てステップ
１０４へ進む。

【００３３】ステップ１０４において、イネーブル論理
抽出部２はインバータ１１、ＡＮＤ素子１２、ＮＯＲ素
子１３から成る論理回路のイネーブル論理を取り出す。
この場合、イネーブル信号を構成している論理＾（ａ＊
＾ｂ＊ｄ＋ｃ）が抽出される。この論理はイネーブル論
理情報格納部３に例えば図４に示したような情報として
格納される。

【００３４】ステップ１０５において信号値確率計算部
５では、イネーブル論理＾（ａ＊＾ｂ＊ｄ＋ｃ）のオン
セットに含まれる最小項に対して信号値確率を求める。
ここで、信号値確率とは例えば図３の論理回路で最小項
が出現する確率に対応しているものである。

【００３５】この場合、オンセットに含まれる最小項は
図４において論理値１が与えられている最小項、即ち＾
ａ＊＾ｂ＊＾ｃ＊＾ｄ、ａ＊＾ｂ＊＾ｃ＊＾ｄ、＾ａ＊
ｂ＊＾ｃ＊＾ｄ、ａ＊ｂ＊＾ｃ＊＾ｄ、＾ａ＊＾ｂ＊＾
ｃ＊ｄ、＾ａ＊ｂ＊＾ｃ＊ｄ、ａ＊ｂ＊＾ｃ＊ｄの７個
である。このイネーブル論理＾（ａ＊＾ｂ＊ｄ＋ｃ）の
オンセットに含まれる最小項は、図４に示したマトリッ
クス表の“１”と成る論理である。これら最小項それぞ
れの信号値確率を求める。

【００３６】論理式の信号値確率の求め方は、公知例と
して例えば"Transition Density, AStochastic Measure
of Activity in Digital Circuits"(F.Najm, Proceedi
ngsof 28th Design Automation Conference, p644-649)
がある。

【００３７】ここでは，各最小項の信号値確率が、それ
ぞれ１２％、１０％、１％、５％、２％、３％、２％と
求まったとする。それぞれの信号値確率はイネーブル論
理情報格納部３に例えば図５に示したように格納され
る。

【００３８】ステップ１０６においてイネーブル論理拡
張候補抽出部４は信号値確率の一番大きな最小項である
＾ａ＊＾ｂ＊＾ｃ＊＾ｄを取り出す。次にステップ１０
７を経てステップ１０８では、最小項＾ａ＊＾ｂ＊＾ｃ
＊＾ｄがドントケア条件に属するか否かを、ドントケア
条件問い合わせ部６が利用者インターフェイス８を介し
て利用者に問い合わせる。

【００３９】ステップ１０９で利用者は、最小項＾ａ＊
＾ｂ＊＾ｃ＊＾ｄがドントケア条件に属するか否かを判
断する。この場合、ドントケア条件に属さないと判断し
たとする。ドントケア条件に属さないのでステップ１０
６に戻り、次に信号値確率の大きな最小項ａ＊＾ｂ＊＾
ｃ＊＾ｄに対してステップ１０６以降の処理を実行す
る。そして、この最小項についてはステップ１０９にお
いてドントケア条件に属すると判断されたとする。ドン
トケア条件に属するのでステップ１１０に進み、最小項
ａ＊＾ｂ＊＾ｃ＊＾ｄはオンセットからオフセットに移
される。

【００４０】ここで、最小項がオンセットからオフセッ
トに移されるということは、記憶素子Ａにクロック信号
を供給しないようにする論理に変更されることを意味す
る。

【００４１】具体的には、イネーブル論理情報格納部３
に格納された図４の情報は、図６のように修正される。
そしてステップ１０６に戻り、残りの５個の最小項それ
ぞれについてもステップ１０６以降の処理を実行する。
これら５個の最小項については、ステップ１０９におい
てドントケア条件に属さないと判断されたとする。

【００４２】全ての最小項に対して処理が終了すると、
ステップ１１１に進み、オンセットからオフセットに移
された最小項が存在するか否かを判断する。この場合、
最小項ａ＊＾ｂ＊＾ｃ＊＾ｄが該当する最小項として存
在するのでステップ１１２に進む。ステップ１１２で
は、図６に示された新しいイネーブル論理情報に合わせ
てイネーブル論理を更新する。

【００４３】これにより、回路情報格納部１に格納され
た図３に示す回路情報は図７に示すような回路情報に更
新される。図７の回路では、インバータ１１、ＡＮＤ素
子１６、ＮＯＲ素子１３で構成される論理回路が新たに
作成され、この論理回路は上記したドントケア条件を考
慮した回路となっている。 次にステップ１０１に戻
り、回路中の次の記憶素子である記憶素子Ｂを取り出
す。ステップ１０２を経てステツプ１０３において、こ
の記憶素子Ｂにはゲーテッドクロック設計が施されてい
るかどうかをチェックする。記憶素子Ｂにはクロック信
号１００が直接供給されているため、ゲーテッドクロッ
ク設計が施されていないと判断し、ステップ１０１に戻
る。図３に示す回路中にはもう記憶素子は存在しないの
で、ステップ１０２を経て処理は終了する。この結果、
最終的な回路情報として、回路情報格納部１に存在する
図７に示す回路情報が得られる。

【００４４】本実施の形態によれば、ゲーテッドクロッ
ク設計が施されている記憶素子をみつけ、そのイネーブ
ル論理の最小項がドントケア条件に属するかどうかを利
用者に判断させ、属する場合は、この最小項をオンセッ
トからオフセットに移し、対応したイネーブル論理に更
新し、更新したイネーブル論理を実現する回路情報を作
成することにより、ドントケア条件を考慮して、より消
費電力削減効果の高いゲーテッドクロック回路を設計す
ることができる。

【００４５】図８は、本発明のゲーテッドクロック設計
支援装置の第２の実施の形態を示したフローチャートで
ある。本例は、図１に示した第１の実施の形態とほぼ同
様で、異なる点は、信号値確率が基準値以上の最小項に
対してのみ、ドントケア条件を利用者に問い合わせると
ころにある。

【００４６】従って、ステップ１０７の後に、ステップ
１２０が追加され、ここで、イネーブル論理拡張候補抽
出部４は取り出した最小項の信号値確率が基準以上かど
うかを判断し、信号値確率が基準値以上の最小項に対し
てのみ、ステップ１０８へ進むようになっている。

【００４７】次に、ステップ１２０を追加した本例の動
作について、回路情報に関しては第１の実施の形態と同
様のものを用いて詳しく説明する。本例では、予め最小
項の信号値確率の基準値を設定しておき、基準値以上の
信号値確率を有する最小項に対してのみステップ１０８
以降の処理を実行する。

【００４８】ここでは信号値確率の基準値を５％と設定
したとする。前述の第１の実施の形態ではイネーブル論
理のオンセットに含まれる７個の最小項＾ａ＊＾ｂ＊＾
ｃ＊＾ｄ、ａ＊＾ｂ＊＾ｃ＊＾ｄ、＾ａ＊ｂ＊＾ｃ＊＾
ｄ、ａ＊ｂ＊＾ｃ＊＾ｄ、＾ａ＊＾ｂ＊＾ｃ＊ｄ、＾ａ
＊ｂ＊＾ｃ＊ｄ、ａ＊ｂ＊＾ｃ＊ｄのそれぞれについ
て、ステップ１０８以降の処理を実行した。

【００４９】しかし、本例では、ステップ１２０にて信
号値確率の基準値である５％よりも大きな信号値確率を
持つ最小項に対してのみステップ１０８以降の処理を実
行する。前述の７個の最小項に関する信号値確率は、各
々１２％、１０％、１％、５％、２％、３％、２％であ
るので、ステップ１０８以降の処理を実行する対象の最
小項は、＾ａ＊＾ｂ＊＾ｃ＊＾ｄ、ａ＊＾ｂ＊＾ｃ＊＾
ｄ、ａ＊ｂ＊＾ｃ＊＾ｄの３個であり、他の４個の最小
項についてはステップ１０８以降の処理を実行しない。

【００５０】本実施の形態によれば、信号値確率が基準
値に満たないものは、ドントケア条件を考慮してイネー
ブル論理を更新し、対応する論理回路に回路を作成して
も、電力削減の貢献度が低いため、信号値確率が基準以
上のものに対してのみ、ドントケア条件を考慮してイネ
ーブル論理を更新することにより、ゲーテッドクロック
回路の設計を短時間に行ってその設計効率を向上させる
ことができ、しかも、図１に示した第１の実施の形態と
ほぼ同様の効果を得ることができる。

【００５１】図９は本発明のゲーテッドクロック設計支
援装置の第３の実施の形態を示したフローチャートであ
る。本例は、図１に示した第１の実施の形態とほぼ同様
で、異なる点は、取り出した記憶素子のデータを保存す
る条件が存在する場合は、データを保存する条件をイネ
ーブル論理として取り出し、このイネーブル論理に対し
ても、ドントケア条件を利用者に問い合わせるところに
ある。

【００５２】従って、第１の実施の形態の図２で示した
ステップ１０３の後に、ステップ１２１、１２２が追加
され、ステップ１２２の処理の後に、ステップ１０５に
進む手順となっている。他の構成は第１の実施の形態と
同様であるため。図１の構成を以下借用して説明する。

【００５３】次に本実施の形態の動作について説明す
る。前述した第１の実施の形態では、図３に示したよう
な記憶素子Ａに対してゲーテッドクロック設計が施され
ている場合について述べた。しかし、回路情報格納部１
に格納された回路はゲーテッドクロック設計が施されて
いなくても良い。

【００５４】ここでは、図１０に示した回路が回路情報
格納部１に格納されていたとする。この回路ではクロッ
ク信号１００と記憶素子Ａ又はＢの間に回路素子が存在
せず、ゲーテッドクロック設計は施されていない。図９
において、記憶素子Ａの入力元に存在する回路素子はマ
ルチプレクサで、“０”、“１”、“Ｃ”の３つの入力
端子と１つの出力端子を持つ。そして、“Ｃ”端子入力
の信号値６０が０の時には、“０”端子入力の信号値が
出力端子から出力されて、“Ｃ”端子入力の信号値が１
の時には、“１”端子入力の信号値が出力端子から出力
される。この場合、記憶素子Ａのデータを保持する条
件、即ち、“Ｃ”入力端子の論理である＾（ａ＊＾ｂ＊
ｄ＋ｃ）をイネーブル論理として扱うことができる。

【００５５】記憶素子Ａはゲーテッドクロック設計され
ていないので、ステップ１０３からステップ１２１へ進
む。ここで記憶素子Ａのデータを保持する条件（記憶素
子Ａの出力がマルチプレクサ１７の“０”入力に帰還さ
れている）が存在するので、ステップ１２２へ進む。次
にステップ１２２において、イネーブル論理として＾
（ａ＊＾ｂ＊ｄ＋ｃ）を取り出す。ステップ１０５以降
の処理は、第１の実施の形態と同じ処理を実行する。

【００５６】本実施の形態によれば、ゲーテッドクロッ
ク設計されていない記憶素子Ａに対しても、イネーブル
論理として扱える回路条件があれば、これに対しても、
ドントケア条件を考慮して、論理回路の消費電力の削減
を図ることができる。

【００５７】

【発明の効果】以上詳細に説明したように、請求項１乃
至３いずれかに記載のゲーテッドクロック設計支援装置
によれば、ドントケア条件を考慮してイネーブル論理を
作成することにより、より省電力なゲーテッドクロック
回路を設計することができる。

【００５８】請求項４記載のゲーテッドクロック設計支
援装置によれば、電力削減に効果のあるイネーブル論理
をより少ない実行時間で見つけることができる。

【００５９】請求項５記載のゲーテッドクロック設計支
援装置によれば、ゲーテッドクロック設計されていない
回路にもドントケア条件を考慮した設計を適用して、回
路の省電力化を図ることができる。

【００６０】請求項６又は７の発明によれば、ドントケ
ア条件を考慮してイネーブル論理を作成することによ
り、より省電力なゲーテッドクロック回路を設計するこ
とができる。

【図面の簡単な説明】

【図１】本発明のゲーテッドクロック設計支援装置の第
１の実施の形態を示したブロック図である。

【図２】図１に示した装置の動作手順を示したフローチ
ャートである。

【図３】図１に示した回路情報格納部に格納されている
回路情報例を示した回路図である。

【図４】図３に示した記憶素子Ａを制御するイネーブル
論理を示した表図である。

【図５】図４に示したイネーブル論理の信号値確率例を
示した表図である。

【図６】新たに更新したイネーブル論理を示した表図で
ある。

【図７】新たに更新したイネーブル論理に対応する回路
情報例を示した回路図である。

【図８】本発明のゲーテッドクロック設計支援装置の第
２の実施の形態を示したフローチャートである。

【図９】本発明のゲーテッドクロック設計支援装置の第
３の実施の形態を示したフローチャートである。

【図１０】図９に示した実施の形態で記憶素子のデータ
を保存する条件を有する回路情報例を示した回路図であ
る。

【図１１】ドントケアを説明するための論理回路図であ
る。

【図１２】図１１に示したＡＬＵの制御信号に対する動
作を示した表図である。

【符号の説明】

１ 回路情報格納部 ２ イネーブル論理抽出部 ３ イネーブル論理情報格納部 ４ イネーブル論理拡張候補抽出部 ５ 信号値確率計算部 ６ ドントケア条件問い合わせ部 ７ イネーブル論理更新部 ８ 利用者インターフェイス １１ インバータ １２、１５、１６ ＡＮＤ素子 １３ ＮＯＲ素子 １４ ラッチ １７ マルチプレクサ Ａ、Ｂ 記憶素子

Claims (7)

【特許請求の範囲】
1. 【請求項１】 ゲーテッドクロック回路の設計を支援す
   るゲーテッドクロック設計支援装置において、 ゲーテッドクロック設計された記憶素子を制御するイネ
   ーブル論理を抽出し、このイネーブル論理の中の前記記
   憶素子にクロックを送る論理に着目し、この論理で前記
   記憶素子にクロックを送る必要があるかどうかを利用者
   に判定させる手段と、 前記論理で前記記憶素子にクロックを送る必要がない、
   即ち、前記論理がドントケアに属していると判定された
   場合、前記論理を前記記憶素子にクロックを送らない論
   理に変更し、それに対応する新たなイネーブル論理を生
   成する手段と、 を具備することを特徴とするゲーテッドクロック設計支
   援装置。
2. 【請求項２】 ゲーテッドクロック回路の設計を支援す
   るゲーテッドクロック設計支援装置において、 設計すべき論理回路に関する回路情報を格納する回路情
   報格納手段と、 前記回路情報で示される記憶素子を制御するイネーブル
   論理を抽出するイネーブル論理抽出手段と、 前記抽出されたイネーブル論理の中で前記記憶手段にク
   ロックを送る論理を選択する選択手段と、 前記選択された論理で前記記憶手段にクロックを送る必
   要があるかどうかを利用者に判定させる判定手段と、 前記利用者により前記記憶手段にクロックを送る必要が
   ない、即ち前記論理はドントケアに属すると判定される
   と、前記論理を前記記憶手段にクロックを送らない論理
   に変更して新たなイネーブル論理を生成する生成手段
   と、 前記更新したイネーブル論理に対応する新たな回路情報
   を作成する作成手段と、 を具備することを特徴とするゲーテッドクロック設計支
   援装置。
3. 【請求項３】 前記記憶手段にクロックを送る論理の出
   現確率を求める手段を設け、 前記出現確率が高い順に前記論理が前記ドントケアに属
   するかどうかを利用者に判定させることを特徴とする請
   求項１又は２記載のゲーテッドクロック設計支援装置。
4. 【請求項４】 前記記憶手段にクロックを送る論理の出
   現確率を求める手段を設け、 前記出現確率が基準値以上の前記論理に対してのみ、こ
   の論理が前記ドントケアに属するかどうかを利用者に判
   定させることを特徴とする請求項１乃至３いずれかに記
   載のゲーテッドクロック設計支援装置。
5. 【請求項５】 前記記憶素子に対するイネーブル論理を
   抽出できなかった場合で、且つ前記記憶素子に記憶する
   データを保持する条件が存在する場合、この条件をイネ
   ーブル論理として抽出し、このイネーブル論理の中の前
   記記憶素子にクロックを送る論理に着目し、この論理が
   前記ドントケアに属するかどうかを利用者に判定させる
   ことを特徴とする請求項１乃至４いずれかに記載のゲー
   テッドクロック設計支援装置。
6. 【請求項６】 ゲーテッドクロック回路の設計を支援す
   るゲーテッドクロック設計支援方法において、 設計すべき論理回路に関する回路情報からゲーテッドク
   ロック設計された記憶素子を選択するステップと、 前記選択された記憶素子を制御するイネーブル論理を抽
   出するステップと、 前記抽出されたイネーブル論理の中の前記記憶素子にク
   ロックを送る論理をサーチし、この論理で前記記憶素子
   にクロックを送る必要があるかどうかを利用者に判定さ
   せるステップと、 前記論理で前記記憶素子にクロックを送る必要がない、
   即ち、前記論理がドントケアに属していると判定された
   場合、前記論理を前記記憶素子にクロックを送らない論
   理に変更し、それに対応するイネーブル論理を作成する
   ステップと、 を有することを特徴とするゲーテッドクロック設計支援
   方法。
7. 【請求項７】 設計すべき論理回路に関する回路情報か
   らゲーテッドクロック設計された記憶素子を選択する過
   程と、 前記選択された記憶素子を制御するイネーブル論理を抽
   出する過程と、 前記抽出されたイネーブル論理の中の前記記憶素子にク
   ロックを送る論理をサーチし、この論理で前記記憶素子
   にクロックを送る必要があるかどうかを利用者に判定さ
   せる過程と、 前記論理で前記記憶素子にクロックを送る必要がない、
   即ち、前記論理がドントケアに属していると判定された
   場合、前記論理を前記記憶素子にクロックを送らない論
   理に変更し、それに対応するイネーブル論理を作成する
   過程と、 をコンピュータに実行させるための機械読み取り可能な
   コンピュータプログラムを保持した記録媒体。