KR19980045133A - 저전력 소모형 가산기 - Google Patents
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Abstract
저전력 소모형 가산기가 개시된다. 가산할 수들과 이전에 발생된 이전 캐리를 입력하여 가산하고, 가산된 결과를 출력하는 이 가산기는, 수들을 배타적 논리합하는 제 1 배타적 논리합과, 입력한 제 1 배타적 논리합의 출력을 가산 클럭에 응답하여 출력하는 제 1 플립플롭과, 입력한 이전 캐리를 가산 클럭에 응답하여 출력하는 제2플립플롭 및 제 1 플립플롭의 출력과 제 2 플립플롭의 출력을 배타적 논리합하여 가산된 결과로서 출력하는 제 2 배타적 논리합을 구비하고, 가산클럭은 가산기를 요구할 때 소정 시간 지연된 후 발생되는 것을 특징으로 하고, 가산 과정에서의 많은 전이들중 스퓨리어스 전이를 최소화시킴으로서 불필요한 동적 전력 소비 전력을 줄이는 효과가 있다.
Description
본 발명은 가산기에 관한 것으로서, 특히, 집적회로내에서 적은 전력으로 동작하는 저전력 소모형 가산기에 관한 것이다.
휴대가 가능한 민생용 제품들이 갈수록 널리 사용되고 있으며, 이들 제품에 내장되는 집적회로들은 고속화보다는 저전력화를 보다 중요시하게 되었다.
한편, 집적화된 디지탈 신호 처리기(DSP:Digital Signal Processor)도 예외는 될 수 없으며, 특히 모든 DSP 제품에 내장되는 코어(core)의 전력 소모를 줄이는데 우선 순위를 두고 있다. 이러한 코어 제품을 살펴보면, 기본적으로 제어부분과 데이타 경로 부분으로 나누어지며, 데이타 경로 부분에서 가산기는 필수적으로 사용된다.
대부분의 상보형 MOS 회로에서의 전력 소산은 크게 두가지로 나눌 수 있다. 먼저, 누설전류에 의한 정적 전력 소산이 있고, 두번째로 신호의 값이 변하면서 그 전이 시간동안 전류가 흐르게 되어 소모되는 동적 전력 소산이 있다. 일반적으로 제대로 설계된 회로의 경우, 동적 전력 소산이 전체 전력 소모의 약 90％ 정도를 차지하게 된다.
한편, 종래의 가산기는 동적 전력 소산의 여러가지 요인들중 하나이며 후술되는 스퓨리어스(spurious) 전이로 인해 동적 전력 소산이 불필요하게 커지는 문제점이 있었다.
본 발명이 이루고자 하는 기술적 과제는, 스퓨리어스 전이를 최소화시켜 동작하는 저전력 소모형 가산기를 제공하는데 있다.
상기 과제를 이루기 위해, 가산할 수들과 이전에 발생된 이전 캐리를 입력하여 가산하고, 가산된 결과를 출력하는 본 발명에 의한 저전력 소모형 가산기는, 수들을 배타적 논리합하는 제1배타적 논리합과, 입력한 제 1 배타적 논리합의 출력을 가산 클럭에 응답하여 출력하는 제1플립플롭과, 입력한 상기 이전 캐리를 상기 가산 클럭에 응답하여 출력하는 제2플립플롭 및 상기 제 1 플립플롭의 출력과 상기 제2플립플롭의 출력을 배타적 논리합하여 상기 가산된 결과로서 출력하는 제 2 배타적 논리합으로 구성되고, 상기 가산클럭은 상기 가산기를 요구할 때 소정 시간 지연된 후 발생되는 것이 바람직하다.
도 1 은 본 발명에 의한 저전력 소모형 가산기의 바람직한 일실시예의 회로도이다.
도 2 는 일반적인 가산기의 회로도로서, 다수개의 전가산기들로 구성되어 있다.
도 3 은 도 2 에 도시된 가산클럭을 발생하는 블럭도이다.
이하, 본 발명에 의한 저전력 소모형 가산기의 구성 및 동작을 첨부한 도면을 참조하여 다음과 같이 설명한다.
도 1 은 본 발명에 의한 저전력 소모형 가산기의 바람직한 일실시예의 회로도로서, 제 1 및 제 2 배타적 논리합들(30 및 36), 제 1 및 제 2 플립플롭들(32 및 34) 및 캐리 발생부(46)를 구성하는 제 1 및 제 2 논리곱들(38 및 40)과 논리합(42)으로 구성된다.
도 2 는 일반적인 가산기의 회로도로서, 다수개의 전가산기들(50, ..., 52)로 구성되어 있다.
먼저, 본 발명에 의한 가산기의 구성 및 동작을 살펴보기 전에 그 동작 원리를 다음과 같이 살펴본다.
일반적인 가산기의 동작원리는 간단하다. 즉, 도 2에 도시된 바와 같이, 가산기의 출력단(52)에 올바른 결과가 나오도록 하기 위해서는 최종 비트로 입력되는 캐리입력(Ci)이 가능한 빨리 최종 비트로 전달되어야 한다. 그러나, 캐리는 최하위 비트서부터 거슬러 올라와 만들어지는 것이기 때문에 시간이 걸리게 된다. 이 때, 두개의 입력 a 및 b에 대한 계산이 먼저 끝나고 나중에 캐리 입력이 들어오는 것이기 때문에 캐리 입력에 대한 계산이 수행되어야 가산된 출력인 합(SUM)이 변할 수 있다는 것이다. 즉, a와 b를 가산한 합(SUM)의 값이 출력되었는데, 캐리 입력에 의해 합의 값이 다시 바뀌게 된다는 것이다.
그러므로, 최종적인 합(SUM)의 값이 출력될 때까지 합의 값을 구성하는 비트들은 여러번 전이를 하여야 하며, 이러한 불필요한 여러번의 전이를 '스퓨리어스 전이'하고 한다.
한 예로, 도 2에 도시된 가산기의 a 입력을 이루는 비트들이 모두 '1'이고, b입력을 이루는 비트들이 최하위 비트만 '1'이고, 그외의 나머지 비트들은 모두 '0'이라고 하자. 이 경우, 출력인 합(SUM)이 a와 b에 의해 일단 '1'로 설정되었다가 하위 비트로부터 거슬러 올라오는 캐리에 의해 다시 '0'으로 전이하게 된다. 이런 불필요한 스퓨리어스 전이에 의한 동적 전력 소산은 20％에서 많게는 40％까지 차지한다.
가산기에서의 스퓨리어스 전이는 a와 b 입력들과 캐리 입력의 타이밍차에 의해서 발생하는 것으로서, 타이밍만 잘 맞추면 스퓨리어스 전이를 줄일 수 있다.
전가산기의 합(SUM)과 캐리(C)는 다음 수학식 1과 같다.
[수학식 1]
SUM = A1sB1sC, C=A·B ＋(A1sB)·C
먼저, 합의 관계식을 살펴보면, 대부분의 경우 (A1sB)부분의 값이 캐리입력(C)보다 먼저 결정되므로, 늦게 들어오는 캐리 입력(C)값에 의해 합(SUM)의 값이 변할 수 있다. 이를 위해, 본 발명에 의한 가산기는 도 1 과 같은 구조를 하게 된다.
도 1 에 도시된 제1배타적 논리합(30)은 가산할 두 수들을 배타적 논리합하고, 그 결과를 제1플립플롭(32)으로 출력한다. 제 1 플립플롭(32) 및 제2플립플롭(34)들은 입력한 제 1 배타적 논리합(30)의 출력 및 이전 캐리(Ci)를 가산 클럭(CK)에 응답하여 각각 제2배타적 논리합(36)으로 출력한다. 제 2 배타적 논리합(36)은 제 1 플립플롭(32)의 정출력(Q)과 제 2 플립플롭(34)의 정출력(Q)을 배타적 논리합하고, 그 결과를 가산된 결과인 합(Sout)으로서 출력한다.
도 3 은 도 2 에 도시된 가산클럭을 발생하는 블럭도로서, 제어부(60) 및 지연부(62)로 구성된다.
여기서, 가산기를 사용할려고 할 때 도 3에 도시된 제어부(60)로부터 발생된 신호가 지연부(62)에서 소정 시간 지연된 후 가산 클럭으로서 발생되는데, 이 가산클럭은 가산기의 동작중 가장 결정적인 캐리 지연에 맞추어서 발생된다. 왜냐하면, 결정적인 캐리를 포함한 모든 캐리들이 다 도달할 수 있기 때문이다. A1sB신호는 C신호와 순서에 상관없이 가산 클럭이 각 플립플롭으로 입력되기 전에 플립플롭의 데이타 입력에 입력되면 된다. 이는 가산클럭이 발생되면, 다음 단의 제 2 배타적 논리합(36)에서 배타적 논리합되어 합 출력이 발생되도록 하기 위해서이다. 그러므로, 스퓨리어스 전이를 줄일 수 있게 된다.
도 2 에 도시된 캐리 발생부(46)는 제 1 배타적 논리합의 결과와 이전 캐리(Ci)를 논리곱하는 제 1 논리곱(38)과, 두 수들을 논리곱하는 제 2 논리곱(40) 및 제 1 및 제 2 논리곱들(38 및 40)의 각 출력을 논리합하고, 논리합한 결과를 캐리(Cout)로서 출력하는 논리합(42)으로 구성되며, 캐리(Cout) 발생에서는 캐리가 최대한 빨리 발생되어야 하기 때문에 지연된 가산 클럭을 사용하지 않는다.
결국, 전술한 본 발명에 의한 가산기는 전력 소모를 줄일 수 있고, 회로가 모든 비트들에 대해 동일하기 때문에 리프셀(leafcell) 하나로 모든 비트에 적용할 수 있는 규칙적인 구조를 유지할 수 있다.
이상에서 설명한 바와 같이, 본 발명에 의한 저전력 소모형 가산기는 가산 과정에서의 많은 전이들중 스퓨리어스 전이를 최소화시킴으로서 불필요한 동적 전력 소비 전력을 줄이는 효과가 있다.
Claims (2)
- 가산할 수들과 이전에 발생된 이전 캐리를 입력하여 가산하고, 가산된 결과를 출력하는 저전력 소모형 가산기에 있어서,상기 수들을 배타적 논리합하는 제 1 배타적 논리합;입력한 상기 제 1 배타적 논리합의 출력을 가산 클럭에 응답하여 출력하는 제 1 플립플롭;입력한 상기 이전 캐리를 상기 가산 클럭에 응답하여 출력하는 제 2 플립플롭; 및상기 제 1 플립플롭의 출력과 상기 제 2 플립플롭의 출력을 배타적 논리합하여 상기 가산된 결과로서 출력하는 제 2 배타적 논리합을 구비하고,상기 가산클럭은 상기 가산기를 요구할 때 소정 시간 지연된 후 발생되는 것을 특징으로 하는 저전력 소모형 가산기.
- 제 1 항에 있어서, 상기 저전력 소모형 가산기는상기 제 1 배타적 논리합의 결과와 상기 이전 캐리를 논리곱하는 제 1 논리곱;상기 수들을 논리곱하는 제 2 논리곱; 및상기 제 1 및 상기 제 2 논리곱의 각 출력을 논리합하고, 논리합한 결과를 캐리로서 출력하는 논리합을 더 구비하는 것을 특징으로 하는 저전력 소모형 가산기.
Priority Applications (1)
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| KR1019960063294A KR100222031B1 (en) | 1996-12-09 | 1996-12-09 | Low-power adder |
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| KR1019960063294A KR100222031B1 (en) | 1996-12-09 | 1996-12-09 | Low-power adder |
Publications (2)
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| KR1019960063294A KR100222031B1 (en) | 1996-12-09 | 1996-12-09 | Low-power adder |
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| KR (1) | KR100222031B1 (ko) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100866787B1 (ko) * | 2002-01-16 | 2008-11-04 | 삼성전자주식회사 | Ｘｏｒ에 기반한 캐리 생성기와 이를 이용한 조건 선택가산 장치 및 그 방법 |
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1996
- 1996-12-09 KR KR1019960063294A patent/KR100222031B1/ko not_active IP Right Cessation
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|---|---|---|---|---|
| KR100866787B1 (ko) * | 2002-01-16 | 2008-11-04 | 삼성전자주식회사 | Ｘｏｒ에 기반한 캐리 생성기와 이를 이용한 조건 선택가산 장치 및 그 방법 |
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|---|---|
| KR100222031B1 (en) | 1999-10-01 |
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