JP2000340777A

JP2000340777A - 受光素子およびその製造方法

Info

Publication number: JP2000340777A
Application number: JP11146328A
Authority: JP
Inventors: Satoshi Masuda; 敏増田; Takashi Morimoto; 隆史森本; Koichi Ishida; 耕一石田
Original assignee: Minolta Co Ltd
Current assignee: Minolta Co Ltd
Priority date: 1999-05-26
Filing date: 1999-05-26
Publication date: 2000-12-08

Abstract

(57)【要約】【課題】光電変換膜の開口率が高く、受光量に応じた
電荷を正しく出力し得る受光素子を提供する。【解決手段】透明な基板上に透明な第１の電極、光電
変換膜および不透明な第２の電極をこの順に積層し、第
２の電極の上方に、光電変換膜によって生成された電荷
を蓄積する付加容量と、付加容量に蓄積された電荷を出
力するＦＥＴとを形成する。付加容量はＦＥＴと同一層
として、または第２の電極とＦＥＴの間に形成する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は光電変換を行う受光
素子およびその製造方法に関する。

【０００２】

【従来の技術】デジタルカメラやビデオカメラでは、光
電変換を行う受光素子を用いて撮影を行う。撮影される
画像の精細度は受光素子の画素密度に依存し、近年、高
精細な画像を撮影するために画素の高密度化の要求が高
まっている。この要求に応えるために、光電変換膜とこ
れにより生成された電荷を出力するスイッチ回路とを重
ねた積層型受光素子が用いられている。

【０００３】従来の積層型受光素子の一例を図６に示
す。この受光素子６は、スイッチ回路であるＭＯＳＦＥ
Ｔ６１上にアモルファス半導体より成る光電変換膜６２
を積層したものである。図６において、６３は単結晶シ
リコン基板、６１Ｓおよび６１ＤはそれぞれＦＥＴ６１
のソースおよびドレイン、６４はＦＥＴ６１のゲート電
極、６５は絶縁膜、６６および６７は光電変換膜６２の
電極、６８は電極６７とソース６１Ｓを接続する導電膜
である。

【０００４】電極６６は透明であり、受光素子６は電極
６６側から光を受ける。光電変換膜６２の光電変換によ
って生成した電荷は、ＦＥＴ６１のソース６１Ｓと単結
晶シリコン基板６３の接合で形成される容量に蓄積さ
れ、ＦＥＴ６１の導通により出力される。このように、
ＦＥＴ６１の上に光電変換膜６２を設けることにより、
光電変換膜６２の開口率が略１００％となって、高密度
化のために個々の画素が小さくなっても、感度を高く保
つことができる。

【０００５】ところが、この構造では、ＦＥＴ６１や電
極６７の形成により光電変換膜６２を形成する面には凹
凸が生じるため、光電変換膜６２自体も凹凸を有し、電
界分布が不均一となる。その結果、画素ごとに光電変換
の効率に差が生じて感度がばらつき、また、局所的な電
界集中により暗電流が増加し、ノイズが増加するという
問題が生じる。

【０００６】特公昭６２−５８５５０号公報には、この
問題を解決し得る構造の受光素子が提案されている。同
公報の受光素子７を図７に示す。受光素子７は、ガラス
製の透明な基板７０の上に光電変換膜７１を形成し、そ
の上にスイッチ回路であるＦＥＴ７２を半導体膜７８に
よって形成したものである。図７において、７３および
７４は光電変換膜７１の電極、７５Ｓ、７５Ｄおよび７
５ＧはＦＥＴ７２のソース電極、ドレイン電極およびゲ
ート電極、７６は絶縁膜、７７は保護膜である。電極７
３は透明であり、受光素子７は電極７３側から光を受け
る。この構成では、光電変換膜７１を凹凸のない均一な
厚さとすることができるため、電界分布も均一になっ
て、画素間で感度のばらつきが生じない。

【０００７】しかしながら、受光素子７では、受光素子
６のソース６１Ｓと単結晶シリコン基板６３間に見られ
る接合容量が存在しないため、ＦＥＴ７２のゲート−ソ
ース間に存在する浮遊容量が無視できなくなり、光電変
換で生成した電荷を忠実に読み出せず、信号のリニアリ
ティーが悪化するという新たな問題が生じる。特に、近
年高まっている撮影画像の高解像度化の要請などに合わ
せて画素を高密度化した場合、１画素当たりの面積が小
さくなるため光電変換膜７１自体がもつ容量が減少し、
浮遊容量とのカップリングが増大するため上記の問題が
より深刻である。

【０００８】さらに、前記接合容量が存在しないため各
画素の飽和容量が減少し、光電変換により発生した電荷
によって光電変換膜にかかる電界が緩和されてしまう。
この電界緩和は、光電変換膜としてアバランシェ現象等
の増倍現象を発現するものを用いる場合に特に大きな問
題となる。すなわち、このような増倍型の光電変換膜に
おいては、発生した信号電荷が増倍されて多大なものと
なるため上記電界緩和も信号電荷の増加に伴って大きく
なり、光電変換膜に印加される電界の大きさが変化する
ことになり、増倍率が変化するという問題を生じる。

【０００９】光電変換膜とスイッチ回路を積層した構成
ではないが、特開平５−６３９０１号公報では、半導体
により付加容量を別途形成することが提案されている。
同公報の受光素子を図８に示す。この受光素子８は、光
電変換膜８１とガラス基板８０の間に、アモルファスシ
リコン膜８２と導電膜８３と絶縁層９０を形成し、これ
らの膜８２、８３と絶縁層９０によって付加容量８４を
構成している。スイッチ回路であるＦＥＴ８５は、基板
８０上の異なる部位に設けられている。

【００１０】図８において、８６および９３は光電変換
膜８１の上部電極および下部電極、８８はＦＥＴ８５の
ゲート電極、８９、９０は絶縁膜、９１はポリイミド
膜、９２は金属膜である。電極８６は透明であり、受光
素子８は電極８６側から光を受ける。金属膜９２は、電
極８６、電極８７およびＦＥＴ８５のソース電極に接し
ており、付加容量８４は光電変換膜８１と並列である。

【００１１】

【発明が解決しようとする課題】受光素子８では、付加
容量８４を設けたことで浮遊容量と電界緩和による問題
を解消することができる。しかしながら、ＦＥＴ８５を
光電変換膜８１に並べて設けるため、基板８０の全体に
わたって光電変換膜８１を形成することができない。そ
の結果、開口率の低下を招き、特に、カメラの受光素子
のように画素を２次元に配列する場合は、開口率が大き
く低下してしまう。

【００１２】このように、従来の受光素子はいずれも長
所と短所を併せもっており、画素の高密度化の要求を十
分に満たし得るものではなかった。本発明は、このよう
な現状に鑑みてなされたもので、光電変換膜の開口率が
高く、しかも受光量に応じた電荷を正しく出力し得る受
光素子およびその製造方法を提供することを目的とす
る。

【００１３】

【課題を解決するための手段】上記目的を達成するため
に、本発明では、透光性の第１の電極と、第１の電極の
上面側に設けられた光電変換膜と、光電変換膜の上面側
に設けられた不透明な第２の電極と、第２の電極の上面
側に設けられ、光電変換膜によって生成された電荷を蓄
積する付加容量と、第２の電極の上面側に設けられ、付
加容量に蓄積された電荷を出力するスイッチ回路とを備
える受光素子とする。

【００１４】この受光素子は、透光性の第１の電極を介
して光電変換膜の下面側から光を受ける。付加容量とス
イッチ回路はいずれも光電変換膜の上面側に位置し、光
電変換膜に入射する光を妨げることがない。したがっ
て、画素を１次元に配列する場合も２次元に配列する場
合も、光電変換膜の開口率をきわめて大きくすることが
できる。略１００％の開口率とすることも可能である。

【００１５】しかも、第１の電極、光電変換膜および第
２の電極を形成した後に付加容量とスイッチ回路を形成
することで、光電変換膜を凹凸のない均一な厚さとする
ことができ、光電変換膜の電界分布を均一にすることが
可能になる。その結果、画素ごとのばらつきや暗電流の
増加を抑制することができる。また、付加容量が存在す
るため、信号のリニアリティーが損なわれることもな
く、また、生成した電荷によって光電変換膜の電界緩和
が起こることもない。したがって、光電変換膜のどの部
位においても、受光量を正しく表す電荷を出力すること
ができる。

【００１６】上記の受光素子において、付加容量とスイ
ッチ回路が同一の層を共用するようにしてもよい。両者
を同時に形成することができ、素子構成が簡素化され
る。この場合、付加容量とスイッチ回路は略同じ高さに
位置させることもできる。

【００１７】付加容量を光電変換膜とスイッチ回路の間
に設けるようにしてもよい。付加容量の大容量化が容易
になる。

【００１８】ここで、具体的には、第２の電極とスイッ
チ回路との間に付加容量の大きさに関係する容量電極を
さらに設けるとともに、スイッチ回路は容量電極に対向
する電極を有するものとし、付加容量は、容量電極と第
２の電極間、および容量電極とスイッチ回路の電極間に
設ける。容量電極の上下両側に付加容量が存在すること
になり、容量が倍増する。

【００１９】光電変換膜はアモルファス半導体で形成す
るとよい。アモルファス半導体は無定形ゆえ、不純物制
御が容易で組成を自由に設定することが可能であり、例
えば傾斜構造を取り入れた増倍型の光電変換膜を容易に
形成できる。光電変換膜をアバランシェ現象等の増倍現
象を発現する半導体で形成するようにしてもよい。高感
度の光電変換膜となる上、付加容量によって電界緩和が
抑えられるため増倍率が安定して、高感度であるという
特徴が損なわれることもない。

【００２０】前記目的を達成するために、本発明ではま
た、透光性の第１の電極を形成する工程と、第１の電極
の上方に光電変換膜を形成する工程と、光電変換膜の上
方に不透明な第２の電極を形成する工程と、第２の電極
の上方に、光電変換膜によって生成された電荷を蓄積す
る付加容量と、付加容量に蓄積された電荷を出力するス
イッチ回路とを形成する工程とから成る方法で受光素子
を製造する。

【００２１】この方法で製造される受光素子は、第１の
電極側から光を受けるものであり、付加容量を有する。
光電変換膜は、付加容量やスイッチ回路に先だって形成
されるから凹凸のない均一な厚さとなり、しかも、付加
容量やスイッチ回路よりも光の入射側に位置する。した
がって、得られる受光素子は、きわめて高い開口率を有
し、感度が均一で、受光量を正しく表す電荷を出力する
ことが可能なものとなる。

【００２２】ここで、付加容量の一部とスイッチ回路の
一部を同時に形成するようにしてもよく、付加容量を形
成した後に、付加容量の上方にスイッチ回路を形成する
ようにしてもよい。前者のようにすると製造効率が高ま
り、後者のようにすると容量の大きな付加容量を形成す
ることができる。

【００２３】

【発明の実施の形態】以下、本発明の受光素子およびそ
の製造方法の実施形態について、図面を参照しながら説
明する。図１に第１の実施形態の受光素子１の断面を模
式的に示す。受光素子１は図１の下方から光を受けるよ
うに設定されている。画素は２次元に配列されており、
図１は２画素分の範囲を示したものである。受光素子１
は、下から順に、透明な基板１１、透明な下部電極１
２、光電変換膜１３、不透明な上部電極１４、絶縁膜１
５、導電膜１６Ｓ、１６Ｄ、半導体層１７、絶縁膜１
８、導電膜１９Ｇ、１９Ｃを備えている。

【００２４】基板１１はガラス等の半導体以外の材料よ
り成り、平坦な上面を有する。下部電極１２はＩＴＯ等
の透明な導電材製の膜であり、基板１１の上面全体にわ
たって設けられている。光電変換膜１３は、ａ−Ｓｉ
（アモルファスシリコン）等の半導体をＰＮ構造または
ＰＩＮ構造として形成されている。光電変換膜１３は、
上下両面共に平坦で均一な厚さを有する。

【００２５】上部電極１４はＡｌ等の金属をはじめとす
る不透明な導電材製の膜であり、１画素分の大きさに区
分けされている。不透明な上部電極１４は、下方から入
射する光を遮断して、光が半導体層１７に達するのを防
止する。絶縁膜１５はＳｉＮ_x、ＳｉＯ₂またはポリイミ
ド製であり、上部電極１４上の一部分を除いて、上部電
極１４の上面全体と光電変換膜１３の上部電極１４が存
在しない部位に設けられている。

【００２６】導電膜１６Ｓおよび１６ＤはＡｌ等の不透
明な導電材製であり、共に上部電極１４の上方に位置す
る。導電膜１６Ｓは、上部電極１４の広い範囲に対向し
ており、絶縁膜１５が設けられていない部位を介して上
部電極１４に接している。半導体層１７は、例えばａ−
Ｓｉであり、導電膜１６Ｓ、１６Ｄの上部、および導電
膜１６Ｓ、１６Ｄの設けられていない絶縁膜１５の上部
を覆うように設けられている。

【００２７】絶縁膜１８はＳｉＮ_x、ＳｉＯ₂またはポリ
イミド製であり、半導体層１７の上面全体にわたって設
けられている。導電膜１９Ｇおよび１９ＣはＡｌ等の不
透明な導電材製である。導電膜１９Ｇは、導電膜１６Ｓ
と導電膜１６Ｄとの間の部分に対向している。

【００２８】上記導電膜１６Ｓ、１６Ｄ、１９Ｇ、半導
体層１７、絶縁膜１８により、スイッチ回路となるトラ
ンジスタ（ＦＥＴ）１７Ｔが構成される。このとき、導
電膜１６Ｓがソース電極、導電膜１６Ｄがドレイン電
極、導電膜１９Ｇがゲート電極となり、絶縁膜１８はゲ
ート絶縁膜となる。

【００２９】導電膜１９Ｃは容量電極であり、ソース電
極である導電膜１６Ｓの大部分に対向している。半導体
層１７のうち導電膜１９Ｃと導電膜１６Ｓの間に位置す
る部分１７Ｃが、光電変換膜１３の光電変換で生成した
電荷を蓄積する付加容量となる。

【００３０】光電変換膜１３に光電変換を行わせると
き、例えば、上部電極１４をグランド電位、下部電極１
２を正電位として、光電変換膜１３を逆バイアス状態と
する。この状態で光を受けると、光電変換膜１３内で電
荷が発生し、電荷は下部電極１２側から上部電極１４側
に向けて移動する。この間、ＦＥＴ１７Ｔは非導通状態
に保たれ、生じた電荷は付加容量１７Ｃに蓄積されてい
く。所定時間経過後、ＦＥＴ１７Ｔは導通状態とされ、
付加容量１７Ｃに蓄積された電荷はＦＥＴ１７Ｔのドレ
インから出力される。

【００３１】受光素子１の等価回路を図５に示す。図５
におけるフォトダイオードＰＤ、トランジスタＱ、容量
Ｃ１は、受光素子１の光電変換膜１３、ＦＥＴ１７Ｔ、
付加容量１７Ｃにそれぞれ対応する。また、Ｃ２はフォ
トダイオードＰＤがもつ固有の容量、Ｃ３はトランジス
タＱのゲート−ソース間の浮遊容量を表す。フォトダイ
オードＰＤの容量Ｃ２に加えて大きな容量Ｃ１を有する
受光素子１では、トランジスタＱの浮遊容量Ｃ３とのカ
ップリングが低く抑えられる。したがって、受光素子１
では安定して光電変換が行われ、受光量を正しく表す電
荷を蓄積し出力することができる。

【００３２】また、付加容量１７Ｃに電荷を蓄積するこ
とによって、高い飽和光量が得られる。しかも、光電変
換膜１３は上下両面共に凹凸がなく、全体にわたって厚
さが均一であるため、画素ごとに感度にばらつきが生じ
ることもない。

【００３３】さらに、付加容量１７Ｃやスイッチ回路で
あるＦＥＴ１７Ｔは光電変換膜１３の上方に設けられて
おり、光電変換膜１３に入射する光を遮るものが存在し
ないから、光電変換膜１３の開口率はきわめて高い。上
部電極１４の間隔を狭めることによって、光電変換膜１
３の開口率を実質的に１００％近くにすることも可能で
ある。

【００３４】受光素子１の製造方法を図２に示す。ま
ず、透明な基板１１上に透明な下部電極１２を形成し、
下部電極１２上に光電変換膜１３を形成する（Ａ）。上
面が平坦な基板１１上に下部電極１２を平坦に形成する
ことは、例えばスパッタリング法により、容易に実現可
能であり、その上に光電変換膜１３を平坦に形成するこ
とも、例えばプラズマＣＶＤ法により、容易に実現でき
る。原料ガスの組成種を変えることにより、光電変換膜
１３にＰＮ構造やＰＩＮ構造を形成することができる。

【００３５】次いで、蒸着等の周知の方法により光電変
換膜１３上に不透明な上部電極１４を形成し、フォトリ
ソグラフィーによりパターニングを行って、上部電極１
４を画素ごとに区分けする（Ｂ）。そして、上部電極１
４上に絶縁膜１５を形成し、フォトリソグラフィーによ
りコンタクトホール１５ａを設ける（Ｃ）。さらに、絶
縁膜１５上に導電膜を形成し、フォトリソグラフィーに
よりパターニングを行って、導電膜をソース電極となる
部分１６Ｓとドレイン電極となる部分１６Ｄに区分けす
る（Ｄ）。

【００３６】その後、導電膜１６Ｓ、１６Ｄおよび露出
している絶縁膜１５上に半導体層１７を形成する
（Ｅ）。そして、半導体層１７上に絶縁膜１８を形成す
る（Ｆ）。最後に、絶縁膜１８上に導電膜を形成し、フ
ォトリソグラフィーによるパターニングを行って、ゲー
ト電極となる部分１９Ｇと容量電極となる部分１９Ｃに
区分けして、受光素子１を得る（図１）。

【００３７】この製造方法では、ＦＥＴ１７Ｔのゲート
電極１９Ｇを形成すると同時に付加容量１７Ｃと容量電
極１９Ｃとが形成されることになり、付加容量１７Ｃや
容量電極１９Ｃの形成のために別工程を加える必要がな
い。したがって、受光素子１を効率よく製造することが
できる。

【００３８】なお、上に示した各構成要素の具体的な材
料は代表的な例であり、他の材料を用いて受光素子１を
製造することもできる。光電変換膜を、例えばＰＩＮ構
造をもつように形成するなどして、アバランシェ増倍を
行うようにしてもよい。この場合、光電変換膜に電圧を
印加しながら電荷を蓄積する。増倍を行うと多量の電荷
が生成するが、受光素子１では生成した電荷を全て付加
容量１７Ｃに蓄積することが可能であり、増倍率が変動
するおそれはない。

【００３９】第２の実施形態の受光素子２の断面を図３
に模式的に示す。受光素子２も図の下方から光を受ける
ものである。画素は２次元に配列されており、図３は２
画素分の範囲を示したものである。受光素子２は、下か
ら順に、透明な基板２１、透明な下部電極２２、光電変
換膜２３、不透明な上部電極２４、絶縁膜２５、導電膜
２６Ｃ、絶縁膜２７、導電膜２８Ｓ、２８Ｄ、半導体層
２９、絶縁膜３０、導電膜３１Ｇを備えている。基板２
１から上部電極２４までの各構成要素は受光素子１の対
応する構成要素と同一であり、重複する説明は省略す
る。

【００４０】絶縁膜２５はＳｉＮ_x、ＳｉＯ₂またはポリ
イミド製である。絶縁膜２５は、上部電極２４上の一部
分を除いて、上部電極２４の上面全体と光電変換膜２３
の上部電極２４が存在しない部位に設けられている。導
電膜２６ＣはＡｌ等の不透明な導電材製であり、上部電
極２４の上方に位置し、上部電極１４の広い範囲に対向
している。絶縁膜２７もＳｉＮ_x、ＳｉＯ₂またはポリイ
ミド製である。絶縁膜２７は、導電膜２６Ｃの上面全体
と絶縁膜２５の上面とを覆うように、絶縁膜２５と同一
部位に設けられている。

【００４１】導電膜２８Ｓおよび２８ＤはＡｌ等の不透
明な導電材製であり、共に上部電極２４の上方に位置す
る。導電膜２８Ｓは、導電膜２６Ｃを間にして、上部電
極２４の広い範囲に対向しており、絶縁膜２５、２７が
設けられていない部位を介して上部電極２４に接してい
る。半導体層２９は、例えばａ−Ｓｉであり、導電膜２
８Ｓ、２８Ｄの上部、および導電膜２８Ｓ、２８Ｄが設
けられていない絶縁膜２７の上部を覆うように設けられ
ている。

【００４２】絶縁膜３０はＳｉＮ_x、ＳｉＯ₂またはポリ
イミド製であり、半導体層２９の上面全体にわたって設
けられている。導電膜３１ＧはＡｌ等の不透明な導電材
製である。導電膜３１Ｇは、導電膜２８Ｓと導電膜２８
Ｄとの間の部位に対向している。

【００４３】上記導電膜２８Ｓ、２８Ｄ、３１Ｇ、半導
体層２９、絶縁膜３０により、スイッチ回路となるＦＥ
Ｔ２９Ｔが構成される。このとき、導電膜２８Ｓがソー
ス電極、導電膜２８Ｄがドレイン電極、導電膜３１Ｇが
ゲート電極となり、絶縁膜３０はゲート絶縁膜となる。

【００４４】受光素子２においては、上部電極２４とソ
ース電極である導電膜２８Ｓとに対向する導電膜２６Ｃ
が容量電極である。絶縁膜２５のうち、導電膜２６Ｃと
上部電極２４とに挟まれた部分２５Ｃが付加容量とな
り、絶縁膜２７のうち、導電膜２６Ｃと導電膜２８Ｓと
に挟まれた部分２７Ｃも付加容量となる。すなわち、受
光素子２は、導電膜２６Ｃの上下両側に付加容量を有す
る。

【００４５】容量電極である導電膜２６Ｃを前述の受光
素子１の容量電極１９Ｃと同じ大きさにする場合、容量
は倍増することになる。したがって、ＦＥＴ２９Ｔの浮
遊容量が信号の読み出しに及ぼす影響を一層低減するこ
とができる。

【００４６】本実施形態の受光素子２の等価回路も図５
に示したものと同じになる。図５におけるフォトダイオ
ードＰＤ、トランジスタＱ、容量Ｃ１は、光電変換膜２
３、ＦＥＴ２９Ｔ、付加容量２５Ｃ、２７Ｃにそれぞれ
対応する。

【００４７】高い飽和光量、および光電変換膜２３の厚
さが一定であることによる電界の均一化の効果は、受光
素子１と同じである。また、付加容量２５Ｃ、２７Ｃや
ＦＥＴ２９Ｔを光電変換膜２３の上方に設けたことによ
り高い開口率が確保されることも同様である。

【００４８】受光素子２の製造方法を図４に示す。透明
な基板２１上に、透明な下部電極２２、光電変換膜２
３、不透明な上部電極２４を、前述した方法に従って順
に形成し、上部電極２４の全体と光電変換膜２３の露出
している部分とを覆うように絶縁膜２５を形成する
（Ａ）。次いで、蒸着等の周知の方法により絶縁膜２５
上の全体にわたって導電膜を設け、フォトリソグラフィ
ーによりパターニングを行って導電膜２６Ｃを形成する
（Ｂ）。

【００４９】そして、導電膜２６Ｃの全体と絶縁膜２５
の露出している部分を覆うように絶縁膜２７を形成し、
フォトリソグラフィーによるパターニングで、絶縁膜２
７と絶縁膜２５を貫通するコンタクトホール２７ａを設
ける（Ｃ）。さらに、絶縁膜２７上に導電膜を形成し、
フォトリソグラフィーによりパターニングを行って、導
電膜をソース電極となる部分２８Ｓとドレイン電極とな
る部分２８Ｄに区分けする（Ｄ）。

【００５０】その後、導電膜２８Ｓ、２８Ｄおよび露出
している絶縁膜２７上に半導体層２９を形成し、さら
に、半導体層２９上に絶縁膜３０を形成する（Ｅ）。最
後に、絶縁膜３０上に導電膜を設け、フォトリソグラフ
ィーによるパターニングを行って、ゲート電極となる部
分３１Ｇを形成して、受光素子２を得る（図３）。

【００５１】この製造方法では、付加容量２５Ｃ、２７
Ｃや容量電極２６ＣをＦＥＴ２９Ｔとは別工程で作製す
ることになり、きわめて容量の大きな付加容量をもつ受
光素子２が得られる。したがって、光電変換膜２３を大
きな増倍率のアバランシェフォトダイオードとする場合
に特に好適である。

【００５２】アバランシェフォトダイオードは、アモル
ファス半導体を用いたＰＩＮ構造で実現することができ
るが、光を受けて光電変換を行う領域とアバランシェ現
象を発現する領域とを分けた構成とすることもできる。
後者の場合、アバランシェ現象を発現する領域を複数段
として、きわめて大きな増倍率を達成することが可能で
ある。本実施形態の受光素子２では、このような構成の
大きな増倍率の光電変換膜２３であっても、生成した電
荷を全て付加容量２５Ｃ、２７Ｃに蓄積できるから、電
界強度の変動がなく、確実に増倍率を一定に保つことが
できる。

【００５３】

【発明の効果】本発明の受光素子は、開口率が大きく、
受光量を正しく表す電荷を出力し得るものとなる。した
がって、画素の高密度化に有利であり、画素密度を向上
させても高い性能を発揮し、カメラの撮像素子に好適で
ある。

【００５４】付加容量とスイッチ回路が同一の層を共用
する構成では、スイッチ回路と同時に付加容量を形成す
ることが可能であり、構成が簡単になる。

【００５５】付加容量を光電変換膜とスイッチ回路の間
に設ける構成では、付加容量の大容量化が容易であり、
光電変換膜に増倍機能をもたせる場合でも、増倍率の変
動を抑制することができる。特に、第２の電極とスイッ
チ回路の電極の間に容量電極を配置し、容量電極と第２
の電極間および容量電極とスイッチ回路の電極間に付加
容量を設けるようにすると、容量を倍増させることが可
能になる。

【００５６】また、本発明の製造方法では、上記の特徴
を有する受光素子を容易に製造することができる。付加
容量の一部とスイッチ回路の一部を同時に形成すれば、
工程数は増えず製造効率が高まり、付加容量を形成した
後に、付加容量の上方にスイッチ回路を形成すれば、付
加容量を大容量化することができる。

【図面の簡単な説明】

【図１】第１の実施形態の受光素子の断面図。

【図２】第１の実施形態の受光素子の製造方法を示す
工程図。

【図３】第２の実施形態の受光素子の断面図。

【図４】第２の実施形態の受光素子の製造方法を示す
工程図。

【図５】第１および第２の実施形態の受光素子の等価
回路図。

【図６】従来の受光素子の断面図。

【図７】従来の他の受光素子の断面図。

【図８】従来のさらに他の受光素子の断面図。

【符号の説明】

１受光素子１１基板１２下部電極（第１の電極）１３光電変換膜１４上部電極（第２の電極）１５絶縁膜１６Ｓ導電膜（ソース電極）１６Ｄ導電膜（ドレイン電極）１７半導体層１７ＴＦＥＴ（スイッチ回路）１７Ｃ付加容量１８絶縁膜１９Ｇ導電膜（ゲート電極）１９Ｃ導電膜（容量電極）２受光素子２１基板２２下部電極（第１の電極）２３光電変換膜２４上部電極（第２の電極）２５絶縁膜２５Ｃ付加容量２６Ｃ導電膜（容量電極）２７絶縁膜２７Ｃ付加容量２８Ｓ導電膜（ソース電極）２８Ｄ導電膜（ドレイン電極）２９半導体層２９ＴＦＥＴ（スイッチ回路）３０絶縁膜３１Ｇ導電膜（ゲート電極）

───────────────────────────────────────────────────── フロントページの続き (72)発明者石田耕一大阪市中央区安土町二丁目３番13号大阪国際ビルミノルタ株式会社内Ｆターム(参考） 4M118 AA10 AB01 BA05 CA03 CA05 CB06 EA14 FB09 FB13 FB16 FB20 GA02 GB05 GB11 GB15 5F049 MA02 MA04 MA07 MB05 NA18 NA20 NB05 RA08 RA10 SE04 SE05 SS01

Claims

【特許請求の範囲】

【請求項１】透光性の第１の電極と、前記第１の電極の上面側に設けられた光電変換膜と、前記光電変換膜の上面側に設けられた不透明な第２の電
極と、前記第２の電極の上面側に設けられ、前記光電変換膜に
よって生成された電荷を蓄積する付加容量と、前記第２の電極の上面側に設けられ、前記付加容量に蓄
積された電荷を出力するスイッチ回路とを備えることを
特徴とする受光素子。
【請求項２】前記付加容量と前記スイッチ回路は同一
の層を共用していることを特徴とする請求項１に記載の
受光素子。
【請求項３】前記付加容量は前記光電変換膜と前記ス
イッチ回路との間に設けられていることを特徴とする請
求項１に記載の受光素子。
【請求項４】前記第２の電極と前記スイッチ回路との
間に付加容量の大きさに関係する容量電極をさらに備
え、前記スイッチ回路は前記容量電極に対向する電極を有
し、前記付加容量は、前記容量電極と前記第２の電極間、お
よび前記容量電極と前記スイッチ回路の電極間に設けら
れていることを特徴とする請求項３に記載の受光素子。
【請求項５】前記光電変換膜はアモルファス半導体よ
り成ることを特徴とする請求項１に記載の受光素子。
【請求項６】前記光電変換膜は増倍現象を発現する半
導体より成ることを特徴とする請求項１に記載の受光素
子。
【請求項７】透光性の第１の電極を形成する工程と、前記第１の電極の上方に光電変換膜を形成する工程と、前記光電変換膜の上方に不透明な第２の電極を形成する
工程と、前記第２の電極の上方に、前記光電変換膜によって生成
された電荷を蓄積する付加容量と、前記付加容量に蓄積
された電荷を出力するスイッチ回路とを形成する工程と
から成ることを特徴とする受光素子の製造方法。
【請求項８】前記付加容量の一部と前記スイッチ回路
の一部とを同時に形成することを特徴とする請求項７に
記載の受光素子の製造方法。
【請求項９】前記付加容量を形成した後に、前記付加
容量の上方に前記スイッチ回路を形成することを特徴と
する請求項７に記載の受光素子の製造方法。