JP2000323591A

JP2000323591A - 半導体素子及び誘電体膜の形成方法

Info

Publication number: JP2000323591A
Application number: JP11133492A
Authority: JP
Inventors: Takashi Otsuka; 隆大塚; Michihito Ueda; 路人上田
Original assignee: Matsushita Electric Industrial Co Ltd
Current assignee: Panasonic Holdings Corp
Priority date: 1999-05-14
Filing date: 1999-05-14
Publication date: 2000-11-24

Abstract

(57)【要約】【課題】半導体基板と良好な界面を持つ符号材料の酸
化物からなる誘電体膜の形成方法と、この方法を利用し
た半導体素子とを提供する。【解決手段】シリコン基板１の上に単結晶シリコン層
１０をエピタキシャル成長させ、オルトトリビスマスを
気化させたものと酸素ガスとを反応室内に導入し、基板
を高温に保持することにより、ＢｉとＳｉと酸素を相互
拡散させて、ビスマスシリケート膜１１を形成する。さ
らに、ビスマスシリケート膜１１の上に強誘電体膜であ
るＢＩＴ膜を形成する。その後、基板上にポリシリコン
膜を堆積した後、ポリシリコン膜，ＢＩＴ膜及びビスマ
スシリケート膜１１を順次パターニングすることによ
り、ゲート電極６と記憶部５とバッファ層４とを形成す
る。チャネル領域の浸食に起因するＭＦＩＳＦＥＴの特
性の悪化を防止することができ、バッファ層４と記憶部
５との界面付近の構造も良好になる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、複合物質の酸化物
からなる誘電体膜の形成方法及びこれを利用して形成さ
れる半導体素子に関する。

【０００２】

【従来の技術】近年の電子機器の発展に伴い、高速で大
容量のデータを扱うことが可能な半導体デバイスが必要
となってきている。そして、この大容量のデータを保存
するために、高速で動作する不揮発性メモリの実現が期
待されている。

【０００３】このような要望に応える不揮発性メモリと
して、フラッシュメモリや、強誘電体メモリ（FRAM）が
既に市場に登場しているが、さらに、大容量のデータを
さらに高速で扱うためには、現状の素子以上に高速で動
作する半導体素子を利用した不揮発性メモリが必要であ
る。

【０００４】そこで、最近では、ＭＯＳＦＥＴ（Metal
Oxide Semiconductor-Field EffectTransistor）のゲー
ト絶縁膜を強誘電体膜により構成することにより、小型
で高速動作が可能なＭＦ（Ｉ）ＳＦＥＴ（Metal Ferroe
lectrics (Insulator) Semiconductor-FET）を高速の不
揮発性メモリとして利用する提案がされている。

【０００５】このＭＦ（Ｉ）ＳＦＥＴは、半導体基板
とゲート電極との間に強誘電体膜（あるいは常誘電体膜
及び強誘電体膜）を介在させ、強誘電体膜にその抗電界
以上の電界を生ぜしめるような高い電圧を印加させるこ
とにより、強誘電体の分極を変化させ、電圧除去後も強
誘電体に残留分極（ヒステリシス分極）が存在するよう
に構成する。そして、残留分極が存在している状態では
ＦＥＴがノーマリーオンあるいはノーマリーオフとな
り、残留分極が存在していない状態ではＦＥＴがオフ又
はオンになるように構成することにより、不揮発性メモ
リのセルとして機能させるものである。

【０００６】しかしながら、シリコン基板上に例えばＰ
ＺＴ（Ｐｂ_xＺｒ_1-xＴｉＯ₃）のような強誘電体の膜
を形成した場合、ＰＺＴ膜を形成する際にシリコン基板
のシリコンとＰＺＴ膜を構成する材料の一部とが反応
し、シリコン基板と強誘電体膜間の界面の構造が崩れ、
良好な特性を有するＰＺＴ膜が得られない。そのため、
シリコン基板と強誘電体膜との間にＣｅＯ₂などの絶縁
体からなるバッファ層を介在させることにより、強誘電
体膜を形成する際における強誘電体材料とシリコンとの
反応を回避することも行われている。

【０００７】しかし、このような絶縁体からなるバッフ
ァ層を用いようとしても、シリコン基板とバッファ層と
の界面における欠陥に起因する界面準位が生じ、シリコ
ン／シリコン酸化膜（Ｓｉ／ＳｉＯ₂）界面と同等の良
好な界面を形成しうる適当なバッファ層の材料が見あた
らなかった。

【０００８】ところが、最近、特開平８−１２４９４号
公報に開示されているように、シリコン／シリコン酸化
膜（Ｓｉ／ＳｉＯ₂）界面と同等の界面を形成できるこ
とが期待しうるバッファ層の材料として、ビスマスシリ
ケート（Ｂｉ₂Ｓｉ０₅）があることがわかった。

【０００９】ビスマスシリケートは、Ｓｉ−Ｏ結合体か
らなる結晶面とＢｉ−０結合体からなる結晶面とが交互
に積層されてなる結晶構造を有しており、原子層レベル
で、Ｓｉ／ＳｉＯ₂界面と同等の良好な界面を実現でき
る可能性を有している。

【００１０】一方、ＭＯＳＦＥＴの微細化に伴い、ゲー
ト絶縁膜の単位面積当たりの蓄積容量値を増やす必要性
が増している。そこで、ゲート絶縁膜として汎用されて
いるシリコン酸化膜を薄膜化することにより、ゲート絶
縁膜の単位面積当たりの蓄積容量値を増大させる工夫が
なされている。しかし、シリコン酸化膜の厚みが４ｎｍ
未満になると、シリコン酸化膜を通過する直接トンネル
電流が流れ出すので、厚みの低減だけでゲート絶縁膜の
単位面積当たりの容量値の増大を実現しようとしても限
界がある。

【００１１】そこで、ゲート絶縁膜を構成する誘電体材
料としてシリコン酸化膜に代えて高誘電体材料を採用
し、膜厚を厚くしてトンネル電流の発生を回避しつつ、
４ｎｍ未満のシリコン酸化膜と同等の単位面積当たりの
容量値を得るための研究開発も行われてきている。その
点、ビスマスシリケートの比誘電率は２０〜３０（結晶
性などによって異なる）であり、シリコン酸化膜の比誘
電率約３．９に比べてかなり高い。そして、ビスマスシ
リケートのように、常誘電体ではあっても比誘電率の高
いいわゆる高誘電体であり、かつ、半導体基板との間に
良好な界面を形成しうる誘電体をゲート絶縁膜を構成す
る材料として用いることにも大きな意義がある。

【００１２】

【発明が解決しようとする課題】しかしながら、上記公
報に開示されているビスマスシリケート（Ｂｉ₂Ｓｉ０
₅）を、従来から知られている方法によってシリコン基
板上に形成する場合には、以下のような不具合があるこ
とがわかった。

【００１３】従来、ビスマスシリケート（Ｂｉ₂Ｓｉ０
₅）をシリコン基板上に形成するためにＣＶＤ法が用い
られている。その場合、ＣＶＤ装置に備えられている反
応室内にシリコン基板を設置して、シリコン基板を加熱
した状態で反応室内にガス化されたオルトトリビスマス
（Ｂｉ（Ｏ−Ｃ₇Ｈ₆）₃）と酸化剤としての酸素ガス
とを流し、ＢｉとＳｉと酸素とを相互拡散させることに
より、ＢｉとＳｉとを酸化させ、ビスマスシリケート膜
を形成する。

【００１４】ところが、シリコン基板内にＢｉ，Ｓｉが
拡散してビスマスシリケートが形成される結果、シリコ
ン基板の表面付近の領域が誘電体膜に変化するので、シ
リコン基板が目減りすることになる。そして、チャネル
領域にドープされたしきい値制御用不純物のプロファイ
ルがシリコン基板の主面の低下に応じて変化するととも
に、ＬＯＣＯＳ膜などの素子分離用絶縁膜の上面とシリ
コン基板の主面との相対位置が変化することにより、十
分良好な特性を有するＭＦ（Ｉ）ＳＦＥＴやＭＩＳＦＥ
Ｔが得られないことがわかった。

【００１５】以上のような不具合は、シリコン基板だけ
でなく他の半導体材料を用いた基板上にビスマスシリケ
ート膜を形成する場合にも生じうる。また、ビスマスシ
リケートだけでなく他の複合材料の酸化物からなる誘電
体膜を形成する場合にも同様の不具合が生じうる。さら
に、誘電体膜をＭＩＳキャパシタなどの容量絶縁膜とし
て用いる場合にも同様の不具合が生じうる。

【００１６】本発明の目的は、複合材料の酸化物からな
る誘電体膜を形成する際における基板の目減りを抑制し
うる手段を講ずることにより、特性の良好な半導体素子
を供するために役立ちうる誘電体膜の形成方法及びこの
方法を利用して形成される半導体素子を提供することに
ある。

【００１７】

【課題を解決するための手段】本発明の誘電体膜の形成
方法は、基板の上に、第１の物質からなる半導体層を形
成する工程（ａ）と、上記半導体層内に第２の物質を導
入する工程（ｂ）と、酸化を含むガスを基板に接触させ
ながら基板を高温に保持することにより、上記第１の物
質と上記第２の物質と酸素とを相互拡散させて、上記半
導体層から誘電体膜を形成する工程（ｃ）とを備えてい
る。

【００１８】この方法により、基板上に半導体層が形成
されてから、半導体層を構成する第１の物質と第２の物
質と酸素とが相互拡散して、誘電体膜が形成される。つ
まり、半導体基板の表面部を誘電体膜に変化させるので
はないので、基板の表面部が浸食されるのを抑制するこ
とができる。したがって、基板として半導体基板を用い
た場合にも、誘電体膜を１つの要素として形成される素
子において、半導体基板の表面部の浸食に起因する素子
の特性の悪化を防止することができる。

【００１９】上記誘電体膜の形成方法において、上記工
程（ａ）では、第１の物質であるシリコンからなる半導
体層を形成し、上記工程（ｂ）では、第２の物質である
ビスマスを半導体層に導入し、上記工程（ｃ）では、ビ
スマス及びシリコンの酸化物からなる誘電体膜を形成す
ることにより、誘電体膜が比誘電率の高いビスマスシリ
ケートにより構成されるので、面積当たりの容量値の高
い誘電体膜を形成することができる。

【００２０】上記誘電体膜の形成方法において、上記誘
電体膜の上にビスマスを含む強誘電体膜を形成する工程
をさらに備えることにより、下地の誘電体膜との間の界
面付近における結晶構造の乱れのない強誘電体膜を形成
することが可能になる。

【００２１】上記誘電体膜の形成方法において、上記基
板がシリコン基板である場合に、上記工程（ａ）では、
上記シリコン基板の上に第１の物質であるシリコンの単
結晶層をエピタキシャル成長させることにより、特に良
好な結晶構造を有する誘電体膜を形成することができ
る。

【００２２】上記誘電体膜の形成方法において、上記基
板が半導体基板上に絶縁膜が形成されて構成されている
場合に、上記工程（ａ）では、第１の物質からなる多結
晶半導体層及び非晶質半導体層のうち少なくともいずれ
か一方の半導体層を形成することにより、誘電体の膜厚
の制御性を向上させることができる。

【００２３】上記誘電体膜の形成方法において、上記工
程（ｂ）及び（ｃ）では、上記第２の物質を含む原料ガ
スと酸素を含むガスとを高温で上記半導体層に接触させ
ることにより、半導体層内への第２の物質の導入と上記
相互拡散とを同時に行なうことができる。

【００２４】また、上記工程（ｂ）の前に、上記半導体
層の上に第２の物質の膜を形成する工程をさらに備え、
上記工程（ｂ）及び（ｃ）では、酸素を含むガスを基板
に接触させながら基板を高温に保持することにより、半
導体層内への第２の物質の導入と上記相互拡散とを同時
に行なう方法もある。

【００２５】さらに、上記工程（ｂ）の前に、上記半導
体層内に第２の物質のイオンを注入する工程をさらに備
え、上記工程（ｂ）及び（ｃ）では、酸素を含むガスを
供給しながら基板を高温に保持することにより、半導体
層内への第２の物質の導入と上記相互拡散とを同時に行
なう方法もある。

【００２６】上記誘電体膜の形成方法において、上記工
程（ｃ）の後に、上記誘電体膜の上に強誘電体膜を形成
する工程をさらに備えることにより、ＭＦ（Ｉ）ＳＦＥ
Ｔや強誘電体メモリの製造に供することができる。

【００２７】本発明の半導体素子は、半導体基板と、電
極と、上記半導体基板と電極との間に介在する絶縁膜と
を備えた半導体素子において、上記絶縁膜が、上記半導
体基板を構成する第１の物質の酸化物又は酸窒化物から
なる第１の誘電体層と、上記第１の物質と第２の物質と
の酸化物であって上記第１の誘電体層よりも比誘電率の
高い材料からなる第２の誘電体層との積層体によって構
成されている。

【００２８】これにより、絶縁膜全体の厚みを大きくし
ても絶縁膜の単位面積当たりの容量値を高く維持するこ
とができるとともに、第１の誘電体層と第２の誘電体層
との間の界面付近の領域における結晶構造を良好に保持
することができる。したがって、半導体素子が例えばＭ
ＩＳＦＥＴである場合には、絶縁膜に直接トンネル電流
が流れるのを防止しつつ、その駆動力を高めることがで
きる。

【００２９】上記半導体素子において、上記第１の誘電
体層がシリコン酸化物を含んでいる場合には、上記第２
の誘電体層をビスマスとシリコンとの複合酸化物とする
ことにより、第２の誘電体層を特に比誘電率の高いビス
マスシリケート膜とできるので、絶縁膜全体の単位面積
当たりの容量値を高める効果が顕著になる。

【００３０】上記半導体素子において、上記第１の誘電
体層と上記電極との間に介設され、強誘電体材料からな
る強誘電体層をさらに備え、上記強誘電体層の残留分極
の変化に応じて半導体基板表面の電荷状態を変化させる
ように構成することにより、半導体基板の表面付近の領
域が第２の誘電体層に変化することに起因する特性の劣
化のないＭＦＩＳＦＥＴとして機能する半導体素子が得
られる。

【００３１】

【発明の実施の形態】（第１の実施形態）図１は、本発
明の第１の実施形態における半導体素子であるＭＦＩＳ
ＦＥＴの構造を示す断面図である。

【００３２】図１に示すように、シリコン基板１の主面
上には、活性領域を囲むＬＯＣＯＳ膜からなる素子分離
用絶縁膜２が形成されており、活性領域内には不純物を
含むソース・ドレイン領域３，３が形成されている。こ
のソース・ドレイン領域３，３の不純物は、ｎ型の電界
効果トランジスタにおいてはリン，ヒ素などのｎ型不純
物であり、ｐ型の電界効果トランジスタにおいてはボロ
ンなどのｐ型不純物である。そして、シリコン基板１内
のソース・ドレイン領域３，３に挟まれる領域（チャネ
ル領域）の上には、常誘電体であるビスマスシリケート
（Ｂｉ₂ＳｉＯ ₅）からなるバッファ層４と強誘電体で
あるＢＩＴからなる記憶部５とが積層されてなる積層体
８と、ポリシリコンからなるゲート電極６とが形成され
ている。

【００３３】以下、図１に示す半導体素子の製造方法に
ついて、図２（ａ）〜（ｅ）を参照しながら説明する。

【００３４】まず、図２（ａ）に示す工程において、シ
リコン基板１を用意する。次に、図２（ｂ）に示す工程
において、シリコン基板１にフッ酸洗浄を施した後、Ｌ
ＯＣＯＳ法により、素子分離用絶縁膜２を形成する。そ
の後、シリコン基板１のうち素子分離用絶縁膜２によっ
て囲まれる活性領域の表面を、通常の洗浄処理によって
清浄化する。

【００３５】次に、図２（ｃ）に示す工程において、高
真空ＣＶＤ装置を用いて、シリコン基板１の活性領域の
上に、第１の物質であるシリコンからなる単結晶シリコ
ン層１０をエピタキシャル成長させる。このエピタキシ
ャル成長は、ソースガスとしてＳｉＨ₄（モノシラン）
を用い、還元ガスとしてＨ₂を用いて、基板温度を約７
００℃とし、反応室内の圧力を１×１０^-3Torrとして行
なわれた。このとき、単結晶シリコン層１０の厚みＴsi
を以下の式（１）に基づいて決定する。

【００３６】Ｔsi＝Ｔbso −ΔＴ（１）ここで、Ｔbso はビスマスシリケート膜の厚み、ΔＴは
単結晶シリコン層１０がビスマスシリケート層に変化す
る時の厚みの変化量（増大量）である。

【００３７】次に、図２（ｄ）に示す工程において、単
結晶シリコン層１０からビスマスシリケート膜（誘電体
膜）１１を形成する。その際、第２の物質であるＢｉを
含む原料であるオルトトリビスマス（Ｂｉ（Ｏ−Ｃ₇Ｈ
₆）₃）をＴＨＦ溶媒に溶解させた原料を２００℃で気
化させてから反応室内に導入する。この時、同時に酸素
ガスも反応室内に導入し、基板温度を５００℃、成膜圧
力を５Torrに設定する。すると、第１の物質であるＢｉ
と第２の物質であるＳｉと酸素との相互拡散が生じ、最
終的に厚みが約３０ｎｍの複合材料の酸化物膜であるビ
スマスシリケート（Ｂｉ₂Ｓｉ０₅）膜１１（高誘電体
膜）が形成された。

【００３８】このビスマスシリケート膜１１を形成する
際の膜厚増加分ΔＴは、Ｓｉの単位結晶構造の格子定数
と、Ｂｉ₂Ｓｉ０₅の単位結晶構造の格子定数とに基づ
いて容易に見積もることが可能である。そして、式
（１）によって決定される厚みＴsiを有する単結晶シリ
コン層１０をあらかじめ形成しておけばよい。

【００３９】ここで、ビスマスシリケート膜１１の厚み
は、拡散のための時間を十分費やすと飽和して、この飽
和厚み以上にはならない傾向がある。そして、この飽和
厚みは、基板温度によって一意的に定まる。例えば、基
板温度が６００℃の場合には、ビスマスシリケート膜１
１の厚みが３０ｎｍ以上にはならないことが実験的に確
かめられている。したがって、シリコン基板１上にエピ
タキシャル成長させる単結晶シリコン層１０の厚みＴsi
を式（１）に基づいて演算する際に、式（１）における
ビスマスシリケート膜１１の厚みＴbso を飽和厚みに等
しくしておけば、図２（ｄ）に示す工程の条件が適正で
ある限り、シリコン基板１の一部までビスマスシリケー
ト膜１１に変化することはないといえる。

【００４０】ただし、単結晶シリコン層１０の全てがビ
スマスシリケート膜１１に変化していなくてもよい。こ
れは、半導体素子の種類や用途によっては、シリコン基
板１内のチャネル領域とビスマスシリケート膜１１との
間に、イントリンシックのエピタキシャル層が存在して
いることが好ましいこともあり得るからである。

【００４１】また、シリコン基板１のチャネル領域内に
ビスマスシリケート膜１１が多少浸食することがあって
も、チャネル領域における不純物プロファイルに実質的
に悪影響を及ぼさない程度の侵入はあってもよいものと
する。

【００４２】次に、図２（ｅ）に示す工程において、ビ
スマスシリケート膜１１の上に強誘電体膜であるＢＩＴ
（Ｂｉ₄Ｔｉ₃Ｏ₁₂）膜を形成する。その際、原料ガス
としてＢｉ（Ｏ−ＣＨ₇Ｈ₇）₃とＴｉ（Ｏ−ｉＰｒ）
₂（ＤＰＭ）₂とを気化器でガス化したものを用い、キ
ャリアガスとしてＮ₂を用い、酸化ガスとしてＯ₂を用
いる。そして、原料ガス，キャリアガス及び酸化ガスを
反応室に導入し、反応室内の圧力を５Torrに、酸素分圧
を３３％に、基板温度を５００℃に保持して、厚みが約
３０ｎｍのＢＩＴ膜を形成する。従来技術で説明したよ
うに、ビスマスシリケート膜１１とＢＩＴ膜との間の界
面付近の領域は、良好な結晶構造を有する。その後、基
板上にポリシリコン膜を堆積する。この処理は、公知の
ＣＶＤ法によって行なうことができる。

【００４３】そして、ポリシリコン膜，ＢＩＴ膜及びビ
スマスシリケート膜１１を順次パターニングすることに
より、ゲート電極６と、記憶部５と、バッファ層４とを
形成する。その後、シリコン基板１内にイオン注入を行
なうことにより、図１に示すソース・ドレイン領域３を
形成する。以上により、ＭＦＩＳＦＥＴとして機能する
半導体素子が形成される。

【００４４】本実施形態の製造工程によると、誘電体膜
であるビスマスシリケート膜１１を形成する工程におい
て、シリコン基板１の上に半導体層である単結晶シリコ
ン層１０をエピタキシャル成長させてから、単結晶シリ
コン層１０内にＢｉ及び酸素を含むガスを導入して、Ｓ
ｉ（第１の物質），Ｂｉ（第２の物質）及び酸素を相互
拡散させることにより、複合材料の酸化物膜であるビス
マスシリケート膜１１を形成するようにしている。つま
り、シリコン基板１ではなく、エピタキシャル成長によ
り形成した半導体層を誘電体膜に変えているので、シリ
コン基板１の表面部が浸食されるのを抑制することがで
きる。したがって、チャネル領域の浸食に起因する半導
体素子の特性の悪化を防止することができる。

【００４５】なお、本実施形態においては、素子分離用
絶縁膜２をＬＯＣＯＳ法により形成したが、現在公知で
ある他の方法例えばトレンチ法により形成してもよい。

【００４６】また、本実施の態では、ＭＦＩＳＦＥＴの
誘電体膜をＢＩ₂ＳｉＯ₅により構成したが、Ｓｉを含
む他の複合酸化物例えばＢｉ₁₂ＳｉＯ₂₀や拡散により形
成される他の酸化物であってもよいものとする。

【００４７】さらに、強誘電体膜を構成する材料として
は、ＢＩＴに限らずＢＴＯ（バリウムチタンオキサイ
ド），ＰＺＴなどがある。

【００４８】（第２の実施形態）図３は、本発明の第２
の実施形態における半導体素子であるＭＩＳＦＥＴの構
造を示す断面図である。

【００４９】図３に示すように、本実施形態のＭＩＳＦ
ＥＴも、上記第１の実施形態におけるＭＦＩＳＦＥＴと
同様に、シリコン基板１と、素子分離用絶縁膜２と、ソ
ース・ドレイン領域３，３と、ゲート電極６とを備えて
いる。しかし、本実施形態においては、強誘電体膜は設
けられておらず、厚みが約２〜３ｎｍのシリコン酸化膜
２１と、厚みが約２５ｎｍのビスマスシリケート膜２２
とからなる積層ゲート絶縁膜２３とを備えている。

【００５０】本実施形態における製造工程の図示は省略
するが、シリコン酸化膜２１の形成工程とビスマスシリ
ケート膜２２の形成工程のみが、上記第１の実施形態に
おける製造工程と異なっている。本実施形態において
は、シリコン基板１のうち素子分離用絶縁膜２によって
囲まれる活性領域の上に、熱酸化法により厚みが２〜３
ｎｍのシリコン酸化膜を形成した後、基板上に誘電体膜
用のポリシリコン膜を堆積する。その後、Ｂｉを含む原
料であるオルトトリビスマス（Ｂｉ（Ｏ−Ｃ
₇Ｈ ₆）₃）をＴＨＦ溶媒に溶解させた原料を２００℃
で気化させたものと、酸素ガスとを反応室内に導入し、
基板温度を５００℃、反応室内の圧力を５Torrに設定す
る。これにより、ＢｉとＳｉと酸素の相互拡散が生じ、
最終的に厚みが約３０ｎｍのビスマスシリケート（Ｂｉ
₂Ｓｉ０₅）膜２２が形成される。このとき、ポリシリ
コン膜の厚みは、上記第１の実施形態と同様に、上記式
（１）に基づいて、最終的に厚みが３０ｎｍのビスマス
シリケート膜２２が得られるように決定する。

【００５１】なお、誘電体膜用のポリシリコン膜に代え
てアモルファスシリコン膜を形成してもよいことはいう
までもない。

【００５２】本実施形態においては、半導体素子はＭＩ
ＳＦＥＴであり、そのゲート絶縁膜が、いずれも誘電率
の低い常誘電体膜であるシリコン酸化膜２２（比誘電率
が約３．９）と、常誘電体膜ではあるが高誘電体膜であ
るビスマスシリケート膜２３（比誘電率が２０〜３９）
とを積層して構成される積層ゲート絶縁膜２３である。
このように、積層ゲート絶縁膜２３の一部を高誘電体膜
であるビスマスシリケート膜２２によって構成すること
により、積層ゲート絶縁膜２３全体の膜厚を増大させて
直接トンネル電流の発生を抑制しつつ、積層ゲート絶縁
膜２３全体の単位面積当たりの容量値を高く維持するこ
とができ、高い駆動力を発揮するＭＩＳＦＥＴを得るこ
とができる。

【００５３】加えて、シリコン基板１の上に直接ビスマ
スシリケート膜２２を形成する場合には、上述のように
シリコン基板１の表面部がビスマスシリケートに変化す
ることによる不具合を招くが、本実施形態のごとく、シ
リコン基板１とビスマスシリケート膜２２との間にシリ
コン酸化膜２１が介在していることで、シリコン基板１
の表面部が浸食されるのを抑制することができる。した
がって、チャネル領域の浸食に起因する半導体素子の特
性の悪化を防止することができる。しかも、ポリシリコ
ン膜からビスマスシリケート膜２１が形成されていく過
程において、ビスマスシリケート膜２１の厚みが飽和厚
みよりも薄くなるように制御することが容易となる。す
なわち、予めポリシリコン膜の厚みを薄めに形成してお
いても、ポリシリコン膜の下方にシリコン酸化膜２１が
存在するので、シリコン基板１の表面部までビスマスシ
リケート膜２２に変化することはない。したがって、ビ
スマスシリケート膜２２の厚み精度を高く維持すること
ができ、駆動力のばらつきのない特性の安定したＭＩＳ
ＦＥＴを得ることが可能となる。

【００５４】特に、ビスマスシリケートの結晶構造は、
その単位格子のなかでＳｉ−Ｏからなる面とＢｉ−Ｏか
らなる面とが積層された構造となっている。そのため、
シリコン酸化膜２１とビスマスシリケート膜２２との間
の界面における結晶の配列が、ビスマスシリケート中の
原子層配列と同じ配列になる。その結果、積層ゲート絶
縁膜２３全体は良好な結晶構造を有している。すなわ
ち、シリコン酸化膜２１とビスマスシリケート膜２２と
を積層した積層ゲート絶縁膜２３を設けることにより、
著効を発揮することができる。

【００５５】（第３の実施形態）図４は、本発明の第３
の実施形態における半導体素子であるＭＦＩＳＦＥＴの
構造を示す断面図である。

【００５６】図４に示すように、本実施形態のＭＦＩＳ
ＦＥＴも、上記第１の実施形態におけるＭＦＩＳＦＥＴ
と同様に、シリコン基板１と、素子分離用絶縁膜２と、
ソース・ドレイン領域３，３と、ゲート電極６とを備え
ている。しかし、本実施形態においては、上記第１，第
２の実施形態とは異なり、厚みが約２〜３ｎｍのシリコ
ン酸化膜からなる低誘電率層３１と、厚みが約３０ｎｍ
のビスマスシリケート膜からなる高誘電率層３２と、厚
みが約２００ｎｍのＢＩＴ膜からなる強誘電体層３３に
よって構成される積層容量部３４が設けられている。

【００５７】以下、図４に示す半導体素子の製造方法に
ついて、図５（ａ）〜（ｅ）を参照しながら説明する。

【００５８】まず、図５（ａ）に示す工程において、シ
リコン基板１を用意する。次に、図５（ｂ）に示す工程
において、シリコン基板１にフッ酸洗浄を施した後、Ｌ
ＯＣＯＳ法により、素子分離用絶縁膜２を形成する。そ
の後、シリコン基板１のうち素子分離用絶縁膜２によっ
て囲まれる活性領域の表面を、通常の洗浄処理によって
清浄化する。その後、熱酸化法により、シリコン基板１
の活性領域の上に厚みが２〜３ｎｍのシリコン酸化膜３
６を形成する。

【００５９】次に、図５（ｃ）に示す工程において、Ｃ
ＶＤ法により、基板上にポリシリコン膜３７を形成す
る。このとき、反応室内に、原料ガスであるＳｉＨ₄ガ
スとＨ ₂とを導入し、ｉＨ₄をＨ₂によって還元するこ
とにより、基板上にポリシリコン膜３７を形成する。

【００６０】次に、図５（ｄ）に示す工程において、Ｂ
ｉを含む原料であるオルトトリビスマス（Ｂｉ（Ｏ−Ｃ
₇Ｈ₆）₃）をＴＨＦ溶媒に溶解させた原料を２００℃
で気化させたものと、酸素ガスとを反応室内に導入し、
基板温度を５００℃、反応室内の圧力を５Torrに設定す
る。これにより、ＢｉとＳｉと酸素との相互拡散が生
じ、最終的に厚みが約３０ｎｍのビスマスシリケート
（Ｂｉ₂Ｓｉ０₅）膜３８が形成される。このとき、ポ
リシリコン膜３７の厚みは、上記第１の実施形態と同様
に、上記式（１）に基づいて、最終的に厚みが３０ｎｍ
のビスマスシリケート膜３８が得られるように決定す
る。

【００６１】さらに、ビスマスシリケート膜３８の上に
強誘電体膜であるＢＩＴ（Ｂｉ₄Ｔｉ₃Ｏ₁₂）膜３９を
形成する。その際、原料ガスとしてＢｉ（Ｏ−ＣＨ₇Ｈ
₇） ₃とＴｉ（Ｏ−ｉＰｒ）₂（ＤＰＭ）₂とを気化器
でガス化したものを用い、キャリアガスとしてＮ₂を用
い、酸化ガスとしてＯ₂を用いる。そして、原料ガス，
キャリアガス及び酸化ガスを反応室に導入し、反応室内
の圧力を５Torrに、酸素分圧を３３％に、基板温度を５
００℃に保持して、厚みが約２００ｎｍのＢＩＴ膜３９
を形成する。上述のように、ビスマスシリケート膜３８
とＢＩＴ膜３９との間には、良好な結合状態を有する界
面が形成される。

【００６２】その後、図５（ｅ）に示す工程において、
基板上にゲート電極用ポリシリコン膜を堆積する。この
処理は、上述の方法と同様の方法によって行なうことが
できる。そして、ゲート電極用ポリシリコン膜，ＢＩＴ
膜３９及びビスマスシリケート膜３８を順次パターニン
グすることにより、ゲート電極６と、強誘電体層３３
と、高誘電率層３２と、低誘電率層３１とを形成する。
その後、シリコン基板１内にイオン注入を行なうことに
より、図４に示すソース・ドレイン領域３を形成する。
以上により、ＭＦＩＳＦＥＴとして機能する半導体素子
が形成される。

【００６３】本実施形態のＭＦＩＳＦＥＴによると、上
記第１の実施形態における効果に加えて、以下の効果を
発揮することができる。ポリシリコン膜３７からビスマ
スシリケート膜３８が形成されていく過程において、ビ
スマスシリケート膜３８の厚みが飽和厚みよりも薄くな
るように制御することが容易となる。すなわち、予めポ
リシリコン膜３７の厚みを薄めに形成しておいても、ポ
リシリコン膜３７の下方にシリコン酸化膜３６が存在す
るので、シリコン基板１の表面部までビスマスシリケー
ト膜３８に変化することはない。したがって、高誘電率
層３２の厚み精度を高く維持することができ、駆動力の
ばらつきのない特性の安定したＭＦＩＳＦＥＴを得るこ
とが可能となる。

【００６４】なお、ポリシリコン膜３７に代えてアモル
ファスシリコン膜を形成してもよいことはいうまでもな
い。

【００６５】また、本実施形態では、ＭＦＩＳＦＥＴの
高誘電率層３２をＢｉ₂ＳｉＯ₅により構成したが、Ｓ
ｉを含む他の複合酸化物例えばＢｉ₁₂ＳｉＯ₂₀や拡散に
より形成される他の酸化物であってもよいものとする。

【００６６】さらに、強誘電体膜を構成する材料として
は、ＢＩＴに限らずＢＴＯ（バリウムチタンオキサイ
ド），ＰＺＴなどがある。

【００６７】また、低誘電率層は、酸化膜に限定される
ものではなく、例えばシリコン酸窒化膜などの酸窒化膜
であってもよい。

【００６８】（その他の実施形態）なお、ポリシリコン
膜３７にＢｉソースガスと酸化ガスとを接触させる代わ
りに、単結晶シリコン層又はポリシリコン膜の上にＢｉ
金属層を形成した後、酸素の存在下でＢｉとＳｉと酸素
を拡散させることにより、ビスマスシリケート膜を形成
してもよい。

【００６９】さらに、単結晶シリコン層又はポリシリコ
ン膜内にＢｉをイオン注入によっ導入した後、酸素の存
在下でＢｉとＳｉと酸素を拡散させることにより、ビス
マスシリケート膜を形成してもよい。

【００７０】また、上記各実施形態においては、ＭＩＳ
ＦＥＴのゲート絶縁膜又はＭＦＩＳＦＥＴのバッファ層
として、本発明の高誘電体膜（例えばビスマスシリケー
ト膜）、又は低誘電体膜（シリコン酸化膜）と高誘電体
膜との積層膜を用いることについて説明したが、上記高
誘電体膜又は上記積層膜は、ＭＩＳャパシタの容量絶縁
膜としてもそのまま使用することができる。ＭＩＳキャ
パシタの場合には、容量値の電圧依存特性などを所望の
特性に維持するために半導体基板内の不純物プロファイ
ルの制御が重要である。その点、本発明の高誘電体膜や
積層膜では、半導体基板内の不純物プロファイルをほと
んど変化させることがないので、特性の優れたＭＩＳキ
ャパシタを得ることができる。また、トレンチ型のＭＩ
Ｓキャパシタの容量絶縁膜として利用することも可能で
ある。

【００７１】その他、本発明の高誘電体膜又は積層膜
は、ＭＩＭキャパシタの容量絶縁膜であるＤＲＡＭメモ
リセルのストレージノード上の容量絶縁膜や、浮遊ゲー
ト電極型不揮発性メモリにおける制御ゲート電極−浮遊
ゲート電極間の容量絶縁膜にも、本発明の積層膜を用い
ることができる。

【００７２】さらに、本発明の高誘電体膜及び強誘電体
膜の積層膜、又は低誘電体膜，高誘電体膜及び強誘電体
膜の積層膜は、白金からなる上下電極の間に強誘電体膜
を介在させた記憶部を有する強誘電体メモリにも用いる
ことが可能である。

【００７３】

【発明の効果】本発明の誘電体膜の形成方法によれば、
基板の上に、第１の物質からなる半導体層を形成してか
ら、酸化を含むガスを基板に接触させながら基板を高温
に保持することにより、第１の物質と第２の物質と酸素
とを相互拡散させて半導体層から誘電体膜を形成するよ
うにしたので、基板の表面部が浸食されるのを抑制する
ことができ、よって、半導体基板の表面部の浸食に起因
する特性の悪化のない素子の形成に供することができ
る。

【００７４】本発明の半導体素子によれば、半導体素子
の絶縁膜が、半導体基板を構成する第１の物質の酸化物
からなる第１の誘電体層と、第１の物質と第２の物質と
の酸化物であって比誘電率の高い材料からなる第２の誘
電体層との積層体によって構成されているので、絶縁膜
全体の厚みを大きくしても絶縁膜の単位面積当たりの容
量値を高く維持することができるとともに、絶縁膜に直
接トンネル電流が流れるのを防止しつつその駆動力を高
めることができる。

【図面の簡単な説明】

【図１】本発明の第１の実施形態における半導体素子の
構造を示す断面図である。

【図２】本発明の第１の実施形態における半導体素子の
製造工程を示す断面図である。

【図３】本発明の第２の実施形態における半導体素子の
構造を示す断面図である。

【図４】本発明の第３の実施形態における半導体素子の
構造を示す断面図である。

【図５】本発明の第３の実施形態における半導体素子の
製造工程を示す断面図である。

【符号の説明】

１シリコン基板２素子分離用絶縁膜３ソース・ドレイン領域４バッファ層５記憶部６ゲート電極８積層体１０単結晶シリコン層１１ビスマスシリケート膜２１シリコン酸化膜２２ビスマスシリケート膜３１低誘電率層３２高誘電率層３３積層容量部３６シリコン酸化膜３７ポリシリコン膜３８ビスマスシリケート膜３９ＢＩＴ膜

フロントページの続き (51)Int.Cl.⁷ 識別記号ＦＩテーマコート゛(参考）Ｈ０１Ｌ 27/108 21/8242 Ｆターム(参考） 4K030 AA06 AA11 AA14 AA17 BA04 BA18 BA29 BA30 BA42 BB02 BB12 CA04 DA02 DA03 FA10 LA01 LA15 5F001 AA17 AB08 AG21 5F083 AD60 EP23 EP54 EP55 EP56 EP57 FR06 JA03 JA12 JA14 JA15 JA17 JA38 PR21 PR25

Claims

【特許請求の範囲】

【請求項１】基板の上に、第１の物質からなる半導体
層を形成する工程（ａ）と、上記半導体層内に第２の物質を導入する工程（ｂ）と、酸化を含むガスを基板に接触させながら基板を高温に保
持することにより、上記第１の物質と上記第２の物質と
酸素とを相互拡散させて、上記半導体層から誘電体膜を
形成する工程（ｃ）とを備えている誘電体膜の形成方
法。
【請求項２】請求項１記載の誘電体膜の形成方法にお
いて、上記工程（ａ）では、第１の物質であるシリコンからな
る半導体層を形成し、上記工程（ｂ）では、第２の物質であるビスマスを半導
体層に導入し、上記工程（ｃ）では、ビスマス及びシリコンの酸化物か
らなる誘電体膜を形成することを特徴とする誘電体膜の
形成方法。
【請求項３】請求項２記載の誘電体膜の形成方法にお
いて、上記誘電体膜の上にビスマスを含む強誘電体膜を形成す
る工程をさらに備えていることを特徴とする誘電体膜の
形成方法。
【請求項４】請求項１〜３のうちいずれか１つに記載
の誘電体膜の形成方法において、上記基板がシリコン基板であり、上記工程（ａ）では、上記シリコン基板の上に第１の物
質であるシリコンの単結晶層をエピタキシャル成長させ
ることを特徴とする誘電体膜の形成方法。
【請求項５】請求項１〜３のうちいずれか１つに記載
の誘電体膜の形成方法において、上記基板は、半導体基板上に絶縁膜が形成されて構成さ
れており、上記工程（ａ）では、第１の物質からなる多結晶半導体
層及び非晶質半導体層のうち少なくともいずれか一方の
半導体層を形成することを特徴とする誘電体膜の形成方
法。
【請求項６】請求項１〜５のうちいずれか１つに記載
の誘電体膜の形成方法において、上記工程（ｂ）及び（ｃ）では、上記第２の物質を含む
原料ガスと酸素を含むガスとを高温で上記半導体層に接
触させることにより、半導体層内への第２の物質の導入
と上記相互拡散とを同時に行なうことを特徴とする誘電
体膜の形成方法。
【請求項７】請求項１〜５のうちいずれか１つに記載
の誘電体膜の形成方法において、上記工程（ｂ）の前に、上記半導体層の上に第２の物質
の膜を形成する工程をさらに備え、上記工程（ｂ）及び（ｃ）では、酸素を含むガスを供給
しながら基板を高温に保持することにより、半導体層内
への第２の物質の導入と上記相互拡散とを同時に行なう
ことを特徴とする誘電体膜の形成方法。
【請求項８】請求項１〜５のうちいずれか１つに記載
の誘電体膜の形成方法において、上記工程（ｂ）の前に、上記半導体層内に第２の物質の
イオンを注入する工程をさらに備え、上記工程（ｂ）及び（ｃ）では、酸素を含むガスを基板
に接触させながら基板を高温に保持することにより、半
導体層内への第２の物質の導入と上記相互拡散とを同時
に行なうことを特徴とする誘電体膜の形成方法。
【請求項９】請求項１，２，４，５，６，７又は８の
うちいずれか１つに記載の誘電体膜の形成方法におい
て、上記工程（ｃ）の後に、上記誘電体膜の上に強誘電体膜
を形成する工程をさらに備えていることを特徴とする誘
電体膜の形成方法。
【請求項１０】半導体基板と、電極と、上記半導体基
板と電極との間に介在する絶縁膜とを備えた半導体素子
において、上記絶縁膜が、上記半導体基板を構成する第１の物質の
酸化物又は酸窒化物からなる第１の誘電体層と、上記第
１の物質と第２の物質との酸化物であって上記第１の誘
電体層よりも比誘電率の高い材料からなる第２の誘電体
層との積層体によって構成されていることを特徴とする
半導体素子。
【請求項１１】請求項１０記載の半導体素子におい
て、上記第１の誘電体層がシリコン酸化物を含み、上記第２の誘電体層がビスマスとシリコンとの酸化物で
あることを特徴とする半導体素子。
【請求項１２】請求項１０又は１１記載の半導体素子
において、上記第１の誘電体層と上記電極との間に介設され、強誘
電体材料からなる強誘電体層をさらに備え、上記強誘電
体層の残留分極の変化に応じて半導体基板表面の電荷状
態を変化させるように構成されていることを特徴とする
半導体素子。