JP2000315731A - プログラマブル論理集積回路 - Google Patents

プログラマブル論理集積回路

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Abstract

(57)【要約】 【課題】 異なったＬＶＴＴＬ Ｉ／Ｏ規格に対して互
換性を持つように集積回路の各Ｉ／Ｏを個別に再構成す
る回路を提供する。 【解決手段】 上述課題は１つのＩ／Ｏ電源Ｄ電圧のみ
を用いて達成でき、この電圧は特定の用途に要求される
Ｉ／Ｏ電圧のうち最も高いものである。回路はＩ／Ｏセ
ルの出力電圧を、適合されるべきＬＶＴＴＬ規格のＶＯ
Ｈよりも高く最高ＶＩＨよりも低くなるように調節する
ことによって動作する。各Ｉ／Ｏセルは別個に再構成可
能であるため、任意のＩ／Ｏを任意のＬＶＴＴＬ仕様に
適合させることができる。

Description

【発明の詳細な説明】
【０００１】
【発明の分野】本発明は集積回路の分野に関し、より特
定的には、特定の用途に要求される出力電圧レベルで動
作可能な出力バッファ回路に関する。
【０００２】
【発明の背景】半導体プロセス技術の進歩に伴い、集積
回路または「チップ」の機能および性能も高まりつつあ
る。集積回路の例としては、マイクロプロセッサ、特定
用途向け集積回路（ＡＳＩＣ）、プログラマブルロジッ
クデバイス（ＰＬＤ）、フィールドプログラマブルゲー
トアレイ（ＦＰＧＡ）、ならびにダイナミックランダム
アクセスメモリ（ＤＲＡＭ）、スタティックランダムア
クセスメモリ（ＳＲＡＭ）および不揮発性メモリ（フラ
ッシュおよびＥＥＰＲＯＭ）などのメモリが挙げられ
る。異なったプロセス技術の集積回路に使用される正電
源電圧は異なることが多い。一般に、より最近のプロセ
ス技術では低い正電源電圧が使用されている。たとえ
ば、一世代前の集積回路では電源電圧、ＶＤＤまたはＶ
ＣＣ、または５ボルトが使用されている。より最近の集
積回路では３．３および３ボルトの電源電圧が使用され
ている。現在の集積回路の中には２．５ボルトの電源電
圧を使用するものもある。将来的には、電源電圧は２ボ
ルト以下にまでさらに低下すると思われる。したがっ
て、各世代の集積回路は特定の電源電圧および入出力規
格と互換性がある。
【０００３】電子システムでは、ある入出力規格と互換
性のある集積回路が他の入出力規格を有する集積回路に
使用できることが望ましい場合がある。このようなチッ
プの多くの利点の中には、集積回路の顧客が、その特定
のチップを他の入出力規格を有するチップを備えたシス
テムの基板上に使用できることがある。集積回路の製造
業者は、現在および前の世代の技術と互換性のあるチッ
プを製造することができる。
【０００４】さらに、低電圧ＴＴＬ（ＬＶＴＴＬ）出力
または低電圧差分信号（ＬＶＤＳ）出力といった、集積
回路に関する入出力規格が出現する状況において、異な
った規格ではＶＯＨおよびＶＯＬに関する電圧が異なる
場合が多い。統一規格が適合されるまでは、集積回路の
製造者にはできるだけ多くの規格と互換性のある製品を
設計することが望まれる。これにより特定の製品に対す
る全体的な潜在的市場が拡大される。
【０００５】したがって、異なった入出力規格に適合可
能であるか、または再構成可能である出力回路が必要で
ある。
【０００６】
【発明の概要】本発明は、集積回路の各Ｉ／Ｏを異なっ
たＬＶＴＴＬ Ｉ／Ｏ規格に適合するよう個別に再構成
するための回路を提供する。これは１つのＩ／Ｏ電源電
圧のみを用いて行なわれ、この電圧は特定の用途に要求
されるＩ／Ｏ電圧のうち最も高いものである。発明は、
Ｉ／Ｏセルの出力電圧を、適合されるＬＶＴＴＬ規格の
ＶＯＨよりも高く、かつ最高ＶＩＨよりも低くなるよう
に調整することにより動作する。各Ｉ／Ｏセルは個別に
再構成可能であるため、任意のＩ／Ｏを任意のＬＶＴＴ
Ｌ仕様に適合させることができる。
【０００７】１つの実施例において、本発明はプログラ
マブル論理集積回路であり、これは、電源電圧および第
１の再構成可能基準電圧に接続された第１のＩ／Ｏ回路
のグループを含む。さらに、電源電圧および第２の再構
成可能基準電圧に接続された第２のＩ／Ｏ回路のグルー
プが設けられる。第１の再構成可能基準電圧は第２の再
構成可能基準電圧とは異なる。第１のＩ／Ｏ回路のグル
ープは第１の再構成可能基準電圧に基づく第１のＩ／Ｏ
電圧規格と互換性があり、第２のＩ／Ｏ回路のグループ
は第２の再構成可能な基準電圧に基づく第２のＩ／Ｏ電
圧規格と互換性がある。
【０００８】１つの実現例において、各Ｉ／Ｏ回路は第
１のトランジスタを含み、これは電源電圧と第１のノー
ドとの間に接続され、第１の基準電圧と第１のトランジ
スタのしきい値電圧との和に等しい電圧レベルに接続さ
れた制御電極を有する。回路は、第１のノードとパッド
との間に接続された第２のトランジスタと、パッドと接
地との間に接続された第３のトランジスタとを含む。特
定の回路の実現例において、第１のトランジスタはＮＭ
ＯＳであり、第２のトランジスタはＰＭＯＳであり、第
１のトランジスタのサイズは第２のトランジスタのサイ
ズの約１０倍以上である。他の実現例において、第１の
トランジスタのサイズは第２のトランジスタのサイズの
１０倍もの大きさでなくてもよい。
【０００９】別の実現例において、各Ｉ／Ｏは、電源電
圧とパッドとの間に接続された第１のトランジスタを含
む。第２のトランジスタはパッドと接地との間に接続さ
れる。論理ゲートは第１のトランジスタの制御電極に接
続された出力を有する。さらに、差動増幅器回路は、パ
ッドに接続された第１の入力と、第２の基準電圧に接続
された第２の入力とを有する。差動増幅器は論理ゲート
の入力に出力を与え、出力は、第２の入力の電圧が第１
の入力の電圧よりも高い場合には論理ハイであり、第１
の入力の電圧が第２の入力の電圧よりも高い場合には論
理ローである。
【００１０】別の実施例において、発明はプログラマブ
ル論理集積回路の動作方法である。第１の基準電圧レベ
ルはプログラム可能に選択されて第１のＩ／Ｏ回路に接
続され、第１のＩ／Ｏ回路が互換性を有する第１のＩ／
Ｏ規格を選択する。第２の基準電圧レベルはプログラム
可能に選択されて第２のＩ／Ｏ回路に接続され、第２の
Ｉ／Ｏ回路が互換性を有する第２のＩ／Ｏ規格を選択す
る。
【００１１】別の実施例において、発明は、電源電圧と
第１のノードとの間に接続された第１のトランジスタを
含む集積回路であり、第１のトランジスタの制御電極は
基準電圧に接続される。第２のトランジスタは集積回路
の第１のノードと出力パッドとの間に接続され、パッド
での電圧出力ハイレベルは基準電圧レベルまたは電源電
圧よりも低い。
【００１２】別の実施例において、発明は差動増幅器を
含む集積回路であり、この差動増幅器は、集積回路のパ
ッドに接続された第１の入力と、基準電圧に接続された
第２の入力とを有する。電源電圧とパッドとの間にプル
アップトランジスタが接続される。論理ゲートの出力は
プルアップトランジスタの制御電極に接続され、入力は
差動増幅器の出力に接続される。
【００１３】本発明の他の目的、特徴および利点は、以
下の詳細な説明と、類似した特徴には図面を通して類似
した参照番号を付した図面とを考慮すると明らかとなる
であろう。
【００１４】
【詳細な説明】図１は、本発明が実施され得るデジタル
システムのブロック図を示す。システムは単一基板上、
多数の基板上、または多数の筐体内に設けられてもよ
い。図１はシステム１０１を示し、このシステム１０１
内でプログラマブルロジックデバイス１２１が使用され
得る。プログラマブルロジックデバイスはＰＡＬ、ＰＬ
Ａ、ＦＰＬＡ、ＰＬＤ、ＣＰＬＤ、ＥＰＬＤ、ＥＥＰＬ
Ｄ、ＬＣＡまたはＦＰＧＡと呼ばれることもあり、カス
タム集積回路の柔軟性を有する固定集積回路の利点を提
供する周知の集積回路である。このようなデバイスによ
りユーザは、標準的な規格品の論理素子をユーザの特定
的な要求を満たすように電気的にプログラミングできる
ようになる。たとえばあらゆる目的のために引用によっ
て援用される米国特許第４，６１７，４７９号を参照さ
れたい。プログラマブルロジックデバイスは現在たとえ
ばAltera社のＰＬＤのＭＡＸ（登録商標）、ＦＬＥＸ
（登録商標）およびＡＰＥＸ（商標）シリーズによって
代表される。これらはたとえば米国特許第４，８７１，
９３０号、第５，２４１，２２４号、第５，２５８，６
６８号、第５，２６０，６１０号、第５，２６０，６１
１号、第５，４３６，５７５号およびAltera Data Book
（１９９９）に記載されており、これらはいずれもあら
ゆる目的のために全体が引用によって援用される。プロ
グラマブル論理集積回路およびそれらの動作は当業者に
は周知である。
【００１５】図１の特定的な実施例では、処理装置１０
１はメモリ１０５およびＩ／Ｏ１１１に結合され、プロ
グラマブルロジックデバイス（ＰＬＤ）１２１を組込
む。ＰＬＤ１２１は接続１３１を介してメモリ１０５
に、かつ接続１３５を介してＩ／Ｏ１１１に特定的に結
合され得る。システムはプログラミングされたデジタル
コンピュータシステム、デジタルシステム処理システ
ム、専用デジタル交換網または他の処理システムであっ
てもよい。さらに、このようなシステムは、単に例とし
て挙げるが、たとえば情報通信システム、自動推進シス
テム、制御システム、消費者用電子装置、およびパーソ
ナルコンピュータなどのさまざまな用途に合わせて設計
することができる。
【００１６】処理装置１０１は適当なシステムコンポー
ネントにデータを方向付け、処理または記憶、メモリ１
０５に記憶されたプログラムの実行、Ｉ／Ｏ１１１を用
いる入力または他の類似した機能を果たす。処理装置１
０１は中央処理装置（ＣＰＵ）、マイクロプロセッサ、
浮動小数点コプロセッサ、グラフィクスコプロセッサ、
ハードウェアコントローラ、マイクロコントローラ、コ
ントローラとして使用されるようプログラミングされた
プログラマブルロジックデバイス、または他の処理装置
であってもよい。さらに、多くの実施例では、ＣＰＵは
必要ないことが多い。たとえば、ＣＰＵの代わりに１つ
または２つ以上のＰＬＤ１２１がシステムの論理動作を
制御することがある。実施例によっては、処理装置１０
１はコンピュータシステムであってもよい。メモリ１０
５はランダムアクセスメモリ（ＲＡＭ）、読出専用メモ
リ（ＲＯＭ）、固定またはフレキシブルディスク媒体、
ＰＣカードフラッシュディスクメモリ、テープ、または
他の何らかの記憶検索手段、またはこれらの記憶検索手
段のいかなる組合せであってもよい。ＰＬＤ１２１は図
１のシステム内で異なった多くの目的を果たし得る。Ｐ
ＬＤ１２１はその内部および外部動作をサポートする、
処理装置１０１の論理構築ブロックであってもよい。Ｐ
ＬＤ１２１はシステムの動作時にその特定の役割を果た
すのに必要な論理機能を実現するようにプログラミング
される。
【００１７】図２は、図１のＰＬＤ１２１の全体的な内
部アーキテクチャおよび編成を示す簡略化されたブロッ
ク図である。ＰＬＤのアーキテクチャ、編成および回路
設計の多くの詳細は本発明の理解に必要ではなく、この
ような詳細は図２には示されない。
【００１８】図２は、６×６の２次元アレイの３６個の
論理アレイブロック（ＬＡＢ）２００を示す。ＬＡＢ２
００は、論理機能を果たすように構成またはプログラミ
ングされた論理リソースの、物理的にグループ分けされ
た組である。ＬＡＢの内部アーキテクチャは後に図３に
関連してより詳細に説明する。ＰＬＤは任意の数のＬＡ
Ｂを含み得り、この数は図２のＰＬＤ１２１に示される
数よりも多いかまたは少なくてもよい。一般に、将来的
には、技術が進歩して改善されるにつれて、より多くの
数の論理アレイブロックを有するプログラマブルロジッ
クデバイスが生まれることは確かであろう。さらに、Ｌ
ＡＢ２００は四角形のマトリックスまたはアレイに編成
される必要はなく、たとえばアレイはＬＡＢの５×７ま
たは２０×７０マトリックスで編成されてもよい。
【００１９】ＬＡＢ２００は入力および出力（図示せ
ず）を有し、これらはグローバル水平配線（ＧＨ）２１
０およびグローバル垂直配線（ＧＶ）２２０のアレイを
含むグローバル配線構造にプログラム可能に接続されて
もよく、または接続されなくてもよい。
【００２０】図２では単一線として示されるが、ＧＨ２
１０およびＧＶ２２０の各線は複数の信号線を表わし得
る。ＬＡＢ２００の入力および出力は、隣接したＧＨ２
１０および隣接したＧＶ２２０にプログラム可能に接続
可能である。ＧＨ２１０およびＧＶ２２０配線を利用し
て、多数のＬＡＢ２００が接続され、組合せられて、単
一のＬＡＢ２００を用いて実現できる場合よりも大きく
てより複雑な論理機能を実現してもよい。
【００２１】１つの実施例において、ＧＨ２１０および
ＧＶ２２０導線は、これらの導線の交差部２２５にプロ
グラム可能に接続可能であってもよく、または接続可能
でなくてもよい。さらに、ＧＨ２１０およびＧＶ２２０
導線は他のＧＨ２１０およびＧＶ２２０導線への多数の
接続をなす。さまざまなＧＨ２１０およびＧＶ２２０導
線がプログラム可能に互いに接続されて、ＰＬＤ１２１
上での１つの場所におけるＬＡＢ２００から、ＰＬＤ１
２１上の別の場所における別のＬＡＢ２００までの信号
経路をなしてもよい。信号は複数の交差部２２５を通過
し得る。さらに、１つのＬＡＢ２００からの出力信号は
１つまたは２つ以上のＬＡＢ２００の入力に方向付けら
れてもよい。また、グローバル配線を用いると、ＬＡＢ
２００からの信号を同じＬＡＢ２００に戻すことができ
る。本発明の特定的な実施例では、選択されたＧＨ２１
０導線のみがＧＶ２２０導線のうち選択されたものにプ
ログラム可能に接続され得る。さらに、さらなる実施例
において、ＧＨ２１０およびＧＶ２２０導線は入力また
は出力などの特定の方向に信号を送るために特定的に使
用できるが、両方向に送ることはできない。
【００２２】他の実施例において、プログラマブル論理
集積回路は、特定の数のＬＡＢに接続され、必ずしもＬ
ＡＢの行または列全体ではない、特定的なまたは分割さ
れた配線を含んでもよい。たとえば、分割された配線は
２つ、３つ、４つ、５つまたはそれ以上のＬＡＢをプロ
グラム可能に接続し得る。
【００２３】図２のＰＬＤアーキテクチャはさらに、チ
ップおよび入出力ドライバ２３０の周辺部を示す。入出
力ドライバ２３０はＰＬＤを外部のチップ外回路にイン
ターフェイスするためのものである。図２は３２個の入
出力ドライバ２３０を示すが、ＰＬＤは示されるものの
数よりも多いかまたは少ない、任意の数の入出力ドライ
バを含んでもよい。各入出力ドライバ２３０は入力ドラ
イバ、出力ドライバまたは双方向性ドライバとして使用
できるように構成可能である。プログラマブル論理集積
回路の他の実施例では、入出力ドライバは集積回路コア
自体を組込んでもよい。この組込まれた入出力ドライバ
はフリップチップパッケージングに使用することがで
き、信号を入出力ドライバに経路付ける際の寄生を最小
にする。
【００２４】図３は図２のＬＡＢ２００の簡略化された
ブロック図を示す。ＬＡＢ２００は「論理セル」と呼ば
れることもあるさまざまな数の論理素子（ＬＥ）３００
と、ローカル（または内部）配線構造３１０とを含む。
ＬＡＢ２００は８つのＬＥ３００を有するが、ＬＡＢ２
００は８つよりも多いかまたは少ない、任意の数のＬＥ
を有してもよい。
【００２５】以下に、本発明の基礎的な理解を得るのに
十分なＬＥ３００の全体像を記載する。ＬＥ３００はＰ
ＬＤの最も小さな論理構築ブロックである。たとえばＧ
Ｈ２１０およびＧＶ２２０からの、ＬＡＢの外部からの
信号は、ローカル配線構造３１０を介してＬＥ３００に
プログラム可能に接続される。１つの実施例において、
本発明のＬＥ３００は関数発生器を組込み、これはたと
えば４変数ブール演算などの多くの変数の論理関数を提
供するように構成され得る。組合せ関数と同様に、ＬＥ
３００はたとえばＤフリップフロップを用いて順序関数
およびレジスタ機能に対するサポートも提供する。
【００２６】ＬＥ３００は、ＬＡＢ２００の外部にある
ＧＨ２１０およびＧＶ２２０に接続可能な組合せおよび
レジスタ出力を提供する。さらに、ＬＥ３００からの出
力はローカル配線構造３１０を介してローカル配線構造
３１０の中に内部で戻すことができ、ＬＥ３００からの
出力はグローバル配線構造のＧＨ２１０およびＧＶ２２
０を用いることなく他のＬＥ３００の入力にプログラム
可能に接続され得る。ローカル配線構造３１０により、
制限されたグローバルリソース、ＧＨ２１０およびＧＶ
２２０を利用することなく、ＬＥの短距離配線が可能に
なる。
【００２７】図４は図２のものに類似するＰＬＤアーキ
テクチャを示す。図４のアーキテクチャは組込式アレイ
ブロック（ＥＡＢ）をさらに含む。ＥＡＢはユーザメモ
リおよびＲＡＭのフレキシブルブロックを含む。このア
ーキテクチャのさらなる説明は、引用によって援用され
るAltera Data Book（１９９９）のＦＬＥＸ １０Ｋ製
品群の記述と、米国特許第５，５５０，７８２号とに記
載されている。
【００２８】図５は、プログラマブル論理集積回路アー
キテクチャのさらなる実施例を示す。図５にはアーキテ
クチャの一部分しか示されていない。図５に示される特
徴は所望のサイズのＰＬＤを作製するのに必要な回数だ
け水平方向または垂直方向に繰返される。このアーキテ
クチャでは、多くのＬＡＢがグループにされてmegaＬＡ
Ｂを構成する。特定的な実施例において、megaＬＡＢは
１６個のＬＡＢを有し、これらの各々は１０個のＬＥを
有する。ＰＬＤ１つに対していかなる数のmegaＬＡＢが
設けられてもよい。megaＬＡＢは、megaＬＡＢ配線を用
いてプログラム可能に接続される。このmegaＬＡＢ配線
は、グローバル配線レベルとローカル配線レベルとの間
の別の配線レベルであると考えられる。megaＬＡＢ配線
はＧＶ、ＧＨおよびmegaＬＡＢの各ＬＡＢのローカル配
線にプログラム可能に接続され得る。図２のアーキテク
チャと比較して、このアーキテクチャでは付加的なレベ
ルの配線、すなわちmegaＬＡＢ配線が設けられる。この
ようなアーキテクチャはAltera社のＡＰＥＸ（商標）の
製品群にあり、これは引用によって援用されるAPEX20K
Programmable Logic Device Family Data Sheet（Augus
t 1999）に詳細に記載されている。特定的な実現例にお
いて、megaＬＡＢは、ＣＡＭ、ＲＡＭ、二重ポートＲＡ
Ｍ、ＲＯＭおよびＦＩＦＯ機能などのさまざまなメモリ
機能を実現するために組込式システムブロック（ＥＳ
Ｂ）をさらに含む。
【００２９】集積回路のＶＣＣ電圧は変化し続け、一般
的には低くなっている。現在のＶＣＣ電圧は５ボルト、
３．３ボルト、２．５ボルトおよび１．８ボルトなどで
ある。これらのＶＣＣの各々に対して、ＶＯＨまたは他
のＩ／Ｏパラメータに関する仕様が付随する。集積回路
によっては、１つのグループのＩ／Ｏピンが用いられて
特定のＶＣＣおよびＶＯＨ規格をサポートし、別のグル
ープが別の規格をサポートし得る。たとえば、いくつか
のＩ／Ｏピンが５ボルト規格に使用され、他のＩ／Ｏピ
ンが３．３ボルト規格に使用され得る。多数の変化する
規格に対する互換性が容易に達成できるようにするため
に出力バッファ回路が適合可能であることが重要であ
る。多規格を実行する１つの技術は、異なったＩ／Ｏピ
ンに異なったＶＣＣを使用することである。しかしなが
ら、この技術では各規格に対して別個のＩ／Ｏバッファ
が必要であり、集積回路面積が増大してしまう。
【００３０】別の技術は、単一のＶＣＣ電圧を用い、特
定の規格をサポートするように所望の電圧出力ハイ（Ｖ
ＯＨ）電圧を提供するように回路を再構成することであ
る。図６および図７は再構成可能ＶＯＨ電圧を提供する
ための出力バッファ回路の２つの実現例を示す。再構成
可能ＶＯＨ電圧を提供することにより、異なったＶＣＣ
の各々に対して別個のバッファが必要でなくなるため、
使用される集積回路面積が縮小する。図６および図７に
示される回路はプログラマブルロジックデバイスの再構
成可能Ｉ／Ｏセルを実現するために用いられ得る。図６
および図７に示されるＩ／Ｏバッファは本発明の原理を
よりよく示すために簡略化されている。これらの２つの
回路の技術が組合せられて単一回路が作製され、各実現
例の利点を有益に利用するようにしてもよい。
【００３１】図６および図７にはＶＲＥＦ電圧が示され
る。このＶＲＥＦ電圧は集積回路内で内部に発生され得
る。これに代えて、ＶＲＥＦはＩ／Ｏバッファが駆動す
ることとなる目的の集積回路の電源電圧から供給されて
もよい。サポートされる各ＬＶＴＴＬ Ｉ／Ｏ規格に対
してＶＲＥＦ電圧がある。たとえば、同じ集積回路の異
なったＩ／Ｏピンは多ＬＶＴＴＬ Ｉ／Ｏ規格をサポー
トし得る。特定のＩ／Ｏピンは適当なＶＲＥＦ電圧に接
続され得る。さらに、ＶＲＥＦ電圧はプログラマブルＶ
ＲＥＦ発生器を用いて発生され得る。ＶＲＥＦ発生器を
適当にプログラミングすることにより、Ｉ／Ｏは所望の
ＬＶＴＴＬ Ｉ／Ｏ規格に従うように設定できる。
【００３２】出現する電源電圧規格のＬＶＴＴＬ仕様が
将来、現在用いられている値よりも低いＶＯＨおよびＶ
ＩＨ最大値として規定される可能性がある。本発明の技
術は、これらのまだ規定されておらず利用できない規格
に集積回路が適合できるようにする。ＶＲＥＦが目的集
積回路から入来すると、発明の集積回路のＶＲＥＦに目
的デバイスの新しい電源電圧を印加することにより、本
発明を含む既存の集積回路によって新しいＬＶＴＴＬ規
格が直ちにサポートできる。
【００３３】ＶＲＥＦがチップ上で発生される場合、発
生されたＶＲＥＦは設定時に、新しいＬＶＴＴＬ規格が
サポートできるよう十分な階級でプログラミング可能で
あるようにされる。ＶＲＥＦ発生器は、新しい規格に適
合するようＶＯＨを設定するためのＶＲＥＦ電圧レベル
を発生するようにプログラミングされる。これはプログ
ラマブル論理集積回路（たとえばＦＰＧＡ、ＰＬＤ、メ
モリ、ＥＰＲＯＭ、ＥＥＰＲＯＭおよびフラッシュＥＥ
ＰＲＯＭ）において実現すると特に容易である。なぜな
ら、これらのデバイスは使用前にプログラミングされる
からである。したがって、これらのデバイスのプログラ
ミングは既にそれらの使用の一部分となっている。
【００３４】図６の実施例では、出力ドライバはＰＭＯ
Ｓトランジスタ６０５およびＮＭＯＳトランジスタ６０
７である。これらのトランジスタはプリドライバ回路６
１０によって駆動される。トランジスタ６０５はＮＭＯ
ＳトランジスタＴＮ１を介してＶＣＣＮに接続される。
ＶＣＣＮはノイズの多いＶＣＣである。ＶＣＣＮは内部
回路の場合にはＶＣＣＱまたはノイズの少ないＶＣＣで
あり、Ｉ／Ｏ回路の場合にはＶＣＣＮである、集積回路
実現例において用いられる。別個のＶＣＣＱおよびＶＣ
ＣＮピンを提供することにより、電源ノイズに関する感
度が高い回路からノイズの多い回路を分離することが補
助される。他の集積回路の実現例ではノイズの多い回路
およびノイズの少ない回路の両方に１つのＶＣＣピンが
設けられるだけである。
【００３５】プリドライバ回路はトランジスタ６０５お
よび６０７を駆動して、出力ノード６２０をハイ、ロー
またはトライステートにする。トランジスタＴＮ１のゲ
ートには電圧ＶＲＥＦ＋ＶＴＮ１が供給され、ＶＴＮ１
はＴＮ１デバイスのしきい値電圧である。この結果、Ｖ
ＲＥＦがＶＣＣＮ未満である場合にはトランジスタ６０
５のソースはおよそＶＲＥＦであろう。ＶＣＣＮがＶＲ
ＥＦ未満である場合にはトランジスタ６０５のソースは
およそＶＣＣＮであろう。したがって、出力ノード６２
０におけるＶＯＨ電圧はＶＲＥＦまたはＶＣＣＮのいず
れかよりも低い。
【００３６】遷移特性を高めるために、トランジスタＴ
Ｎ１のサイズはかなり大きい。１つの実現例において、
トランジスタＴＮ１のサイズはＰＭＯＳトランジスタ６
０５のサイズのおよそ１０倍である。比較的大きなＴＮ
１が必要とされる理由の１つには、ＴＮ１デバイスはほ
とんどオンにされないことが多いからである。大きなサ
イズのデバイスを用いると、特にデバイスが完全にオン
ではないときに大きな電流が供給される。
【００３７】図７の実現例は、図６の回路のＴＮ１トラ
ンジスタを使用することなく、再構成可能なＶＯＨ回路
を得る技術である。図７の実施例では、出力ドライバＰ
ＭＯＳトランジスタ７０５とＮＭＯＳトランジスタ７０
７とが設けられ、これらはＶＣＣＮと接地との間に直列
接続される。出力７２０はトランジスタ７０５と７０７
との間にある。差動増幅器２０５のＡ入力は出力ノード
７２０に接続される。さらに、差動増幅器２０５のＢ入
力はＶＲＥＦ電圧に接続される。差動増幅器の出力Ｃは
論理ゲート２３０に接続される。この実現例では論理ゲ
ート２３０はＯＲゲートである。しかしながら、同様の
機能を実現するために他のタイプの論理ゲートを使用し
てもよい。たとえば、これに代えてパストランジスタを
使用してもよい。Ａの電圧がＢの電圧よりも高ければ差
動増幅器は１の論理レベルを出力し、そうでなければ０
を出力する。したがって、出力ノード２２０のＶＯＨ電
圧はＶｒｅｆまたはＶＣＣＮのいずれかよりも低い。
【００３８】図７は、ＶＯＨを静的な状態に維持するた
めにオプションとしてリーク素子（Leaker device）７
３５を含む。リーク素子は別の集積回路が入力として必
要とするＶＩＨよりも出力ハイ電圧が確実に高くなるよ
うにするために、比較的小型サイズのトランジスタであ
ろう。別の技術は、ＰＭＯＳトランジスタ７０５を用い
ることによりＶＯＨを動的な状態に維持することであ
る。
【００３９】図７の実施例を用いた場合に最も性能が高
くなるようにするためには、規格Ｉ／Ｏセルが出力ノー
ド７２０において図７の回路と並行に配置することがで
きる。規格Ｉ／Ｏセルは規格ＶＣＣＮサポートを提供
し、図７の回路は多Ｉ／Ｏ規格に関するサポートを提供
し得る。図８はこのような実現例を示すブロック図であ
る。Ｉ／Ｏ回路２３０は規格Ｉ／Ｏセルおよび多規格Ｉ
／Ｏ回路の両方を含む。多規格回路は図６または図７に
示される回路を含むか、またはこれらの両方を含み、さ
らには多Ｉ／Ｏ規格出力回路を実現するための他の回路
技術を含んでもよい。
【００４０】図９は規格Ｉ／Ｏセルの特定的な実現例を
示す。この実現例はフレキシブル論理のためにプログラ
マブルロジックデバイスにおいて使用できるよう特定的
に設計されるが、他のタイプの集積回路に使用されても
よい。
【００４１】図１０は集積回路の多くのＩ／Ｏ回路を示
す。すべてのＩ／Ｏ回路は同じ電源電圧ＶＣＣＮに接続
される。電源電圧はＩ／Ｏ規格のうちいずれかによって
要求される最も高い電源電圧である必要がある。Ｉ／Ｏ
回路１０１５のうち２つは第１のＶＲＥＦ電圧ＶＲＥＦ
１に接続され、Ｉ／Ｏ回路１０２５のうち２つは第２の
ＶＲＥＦ電圧ＶＲＥＦ２に接続される。たとえば図６ま
たは図７に示される本発明のＩ／Ｏ回路を用いることに
より、Ｉ／Ｏ回路１０１５が第１のＩ／Ｏ規格と互換性
を持つようになり、Ｉ／Ｏ回路１０２５が第２のＩ／Ｏ
規格と互換性を持つようになる。第１および第２のＩ／
Ｏ規格は異なっており、１つの電源電圧ＶＣＣＮがすべ
てのＩ／Ｏ回路に供給される。本発明の回路により、異
なったＩ／Ｏ規格と互換性を持たせるために異なった電
源電圧を使用する必要がなくなる。この回路の多くの利
点の中には、回路により集積回路のスペースが節約でき
る点がある。
【００４２】この発明の以上の記述は例示および説明の
目的で提示された。以上の記述は、完全なものではな
く、または発明を記載した特定の形態に限定するよう意
図するものではなく、上記の教示に鑑みて多くの修正お
よび変形が可能である。実施例は発明の原理とその実用
的な用途を最良に説明するために選択されて説明され
た。この記述により当業者は、さまざまな実施例におい
て、特定の用途に適するようにさまざまな修正を施して
発明を最良に利用し実用化することができる。発明の範
囲は前掲の特許請求の範囲によって規定される。
【図面の簡単な説明】
【図１】 プログラマブル論理集積回路を有するデジタ
ルシステムの図である。
【図２】 プログラマブル論理集積回路のアーキテクチ
ャを示す図である。
【図３】 論理アレイブロック（ＬＡＢ）の簡略化され
たブロック図である。
【図４】 組込式アレイブロック（ＥＡＢ）を備えたプ
ログラマブル論理集積回路のアーキテクチャを示す図で
ある。
【図５】 megaＬＡＢを備えたプログラマブル論理集積
回路のアーキテクチャを示す図である。
【図６】 多Ｉ／Ｏ規格に再構成可能な出力バッファ回
路の第１の回路実現例を示す図である。
【図７】 多Ｉ／Ｏ規格に再構成可能な出力バッファ回
路の第２の回路実現例を示す図である。
【図８】 規格Ｉ／Ｏバッファ回路と多規格Ｉ／Ｏバッ
ファ回路とを含むＩ／Ｏ構成回路を示す図である。
【図９】 Ｉ／Ｏバッファ回路の実現例を示す図であ
る。
【図１０】 同じ電源電圧に接続され、１つよりも多い
異なったＩ／Ｏ規格に対して互換性を持つ集積回路のＩ
／Ｏ回路を示す図である。
【符号の説明】
１２１ プログラマブルロジックデバイス、１０１５，
１０２５ Ｉ／Ｏ回路。
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考） Ｈ０３Ｋ 19/00 １０１Ｓ (72)発明者 リチャード・ジィ・クリフ アメリカ合衆国、95035 カリフォルニア 州、ミルピタス、スミスウッド・ストリー ト、194 (72)発明者 ボニー・ワン アメリカ合衆国、94014 カリフォルニア 州、クペルティーノ、プルーン・ツリー・ レーン、10371

Claims (11)

    【特許請求の範囲】
  1. 【請求項１】 プログラマブル論理集積回路であって、 電源電圧および第１の再構成可能基準電圧に結合された
    複数の第１のＩ／Ｏ回路と、 前記電源電圧および第２の再構成可能基準電圧に結合さ
    れた複数の第２のＩ／Ｏ回路とを含み、前記第１の再構
    成可能基準電圧は前記第２の再構成可能基準電圧とは異
    なり、前記複数の第１のＩ／Ｏ回路は、前記第１の再構
    成可能基準電圧に基づく第１のＩ／Ｏ規格と互換性があ
    り、前記複数の第２のＩ／Ｏ回路は、前記第２の再構成
    可能基準電圧に基づく第２のＩ／Ｏ電圧規格と互換性が
    ある、集積回路。
  2. 【請求項２】 前記複数の第１のＩ／Ｏ回路の各々が、 前記電源電圧と第１のノードとの間に結合され、前記第
    １の基準電圧と前記第１のトランジスタのしきい値電圧
    との和である電圧レベルに結合された制御電極を有する
    第１のトランジスタと、 前記第１のノードとパッドとの間に結合された第２のト
    ランジスタと、 前記パッドと接地との間に結合された第３のトランジス
    タとを含む、請求項１に記載の集積回路。
  3. 【請求項３】 前記第１のトランジスタがＮＭＯＳであ
    り、前記第２のトランジスタがＰＭＯＳであり、前記第
    １のトランジスタのサイズは前記第２のトランジスタの
    サイズのおよそ１０倍以上である、請求項２に記載の集
    積回路。
  4. 【請求項４】 前記第１のＩ／Ｏ回路のＶＯＨが、前記
    第１の基準電圧または電源電圧未満である、請求項２に
    記載の集積回路。
  5. 【請求項５】 前記複数の第２のＩ／Ｏ回路の各々が、 前記電源電圧とパッドとの間に結合された第１のトラン
    ジスタと、 前記パッドと接地との間に結合された第２のトランジス
    タと、 前記第１のトランジスタの制御電極に結合された出力を
    有する論理ゲートと、 前記パッドに結合された第１の入力と、前記第２の基準
    電圧に結合された第２の入力とを有し、前記論理ゲート
    の入力に出力を与える差動増幅器回路とを含み、前記出
    力は、前記第２の入力における電圧が前記第１の入力に
    おける電圧よりも高い場合に論理ハイであり、前記第１
    の入力における電圧が前記第２の入力における電圧より
    も高い場合に論理ローである、請求項１に記載の集積回
    路。
  6. 【請求項６】 前記第２のＩ／Ｏ回路のＶＯＨが、前記
    第２の基準電圧または前記電源電圧未満である、請求項
    ５に記載の集積回路。
  7. 【請求項７】 前記第２のＩ／Ｏ回路が、前記パッドに
    ＶＯＨ電圧を静的に維持するよう前記電源電圧と前記パ
    ッドとの間に結合されたリーク素子をさらに含む、請求
    項５に記載の集積回路。
  8. 【請求項８】 前記論理ゲートが、プリドライバ回路に
    結合された入力をさらに含む、請求項５に記載の集積回
    路。
  9. 【請求項９】 前記第１のトランジスタおよびリーク素
    子がＰＭＯＳトランジスタであり、前記第１のトランジ
    スタのサイズは、前記リーク素子のサイズよりも大き
    い、請求項７に記載の集積回路。
  10. 【請求項１０】 前記第１の再構成可能基準電圧が、前
    記集積回路のメモリセルを再構成することによりプログ
    ラム可能に選択できる、請求項１に記載の集積回路。
  11. 【請求項１１】 前記第１および第２のＩ／Ｏ回路の各
    々が、 配線にプログラム可能に結合された第１の入力とパッド
    に結合された第２の入力とを有する第１のマルチプレク
    サと、 前記第１のマルチプレクサの出力に結合された入力を有
    する出力レジスタと、 前記配線にプログラム可能に結合された第１の入力と、
    前記出力レジスタの出力に結合された第２の入力とを有
    し、前記パッドに出力を与える第２のマルチプレクサと
    を含む、請求項１に記載の集積回路。
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