JP2000293981A

JP2000293981A - オーバフロー保護回路及びこれを用いた画像伝送装置

Info

Publication number: JP2000293981A
Application number: JP11102583A
Authority: JP
Inventors: Norikazu Hagitani; 則和萩谷
Original assignee: NEC Engineering Ltd
Current assignee: NEC Engineering Ltd
Priority date: 1999-04-09
Filing date: 1999-04-09
Publication date: 2000-10-20
Anticipated expiration: 2019-04-09
Also published as: JP4387488B2

Abstract

(57)【要約】【課題】オーバフローを未然に防ぎ、ＣＰＵが停止し
ないようにする。【解決手段】書込みアドレスｅと同等なライトポイン
タ（ＷＰ）ｆとライトインタラプトポインタ（ＷＩＰ）
ｔとアラームカウンタ１２とステップポインタ（ＳＰ）
ｕを用意する。ＷＰｆとＷＩＰｔとが一致したときに、
ＣＰＵ４に対して読出しを許可する割込みｖを出力す
る。ＷＩＰｔはＣＰＵ４が１回の読出し処理で読出すデ
ータ量を表す読出しアドレスの上限値であり、その値の
更新はＣＰＵ４が行う。ＷＰｆとＷＩＰｔとが一致する
までＣＰＵ４は読出しを開始しないので書込みアドレス
ｅが読出しアドレスｇに追い越され読出しデータｈが誤
ることはあり得ない。【効果】データＦＩＦＯメモリから周期的に読出す処
理が間に合わなくなった時にアラームを出すので、オー
バフローを未然に防ぐことができる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明はオーバフロー保護回
路及びこれを用いた画像伝送装置に関し、特にデータの
書込みと読出しとが非同期に行われる先入れ先出しメモ
リについてのオーバフローを防止するオーバフロー保護
回路及びこれを用いた画像伝送装置に関する。

【０００２】

【従来の技術】一般に、テレビ会議システムにおける画
像伝送装置は、図６に示されているように、自局及び他
局にそれぞれ設けられる。他局側画像伝送装置Ｂにおい
ては、カメラから入力された画像データがＡＤ変換器５
１でディジタルデータに変換され、前処理部５２を経た
後、符号化部５３で符号化されて送信バッファメモリ５
４に書込まれる。この書込まれたデータはマルチプレク
サ（ＭＵＸ）５５を介して自局側画像伝送装置Ａに送ら
れる。自局側画像伝送装置Ａでは、デマルチプレクサ
（ＤＭＵＸ）４０を介して受信バッファメモリ４１にデ
ータが書込まれる。そして、復号化部４２で復号され、
後処理部４３を経た後、ＤＡ変換部４４でアナログデー
タに変換され、モニタに出力される。

【０００３】また、自局側画像伝送装置Ａにおいても、
カメラから入力された画像データがＡＤ変換器３５でデ
ィジタルデータに変換され、前処理部３６を経た後、符
号化部３７で符号化されて送信バッファメモリ３８に書
込まれる。この書込まれたデータはマルチプレクサ（Ｍ
ＵＸ）３９を介して他局側画像伝送装置Ｂに送られる。
他局側画像伝送装置Ｂでは、デマルチプレクサ（ＤＭＵ
Ｘ）４６を介して受信バッファメモリ４７にデータが書
込まれる。そして、復号化部４８で復号され、後処理部
４９を経た後、ＤＡ変換部５０でアナログデータに変換
され、モニタに出力される。

【０００４】以上の映像や音声の符号化データの授受の
他、対局を制御するための制御情報等が授受される。画
像伝送装置Ｂでは、リモコン（リモートコントローラ）
から入力された制御情報がリモートコントローラレシー
バ５６に入力され、マルチプレクサ５５によって画像デ
ータに重畳されて伝送装置Ａに伝送される。伝送装置Ａ
では、デマルチプレクサ４０から制御情報が出力され、
符号化部３７を制御する。

【０００５】一方、画像伝送装置Ａでは低速データが低
速データ制御部４５に入力され、その出力がマルチプレ
クサ３９によって画像データに重畳されて伝送装置Ｂに
伝送される。伝送装置Ｂでは、デマルチプレクサ４６か
ら低速データが出力され、低速データ処理部５７を経て
出力される。

【０００６】ここで、低速データ制御部４５は周知のＲ
Ｓ２３２Ｃインタフェース等のデータポートであり、こ
の低速データは映像を取込むカメラの制御信号やデータ
転送等に使用される。すなわち、自局側伝送装置Ａから
他局側伝送装置Ｂに制御信号を伝送し、この制御信号に
より他局伝送装置Ｂを制御するのである。

【０００７】低速データ制御部４５は、図７に示されて
いるようにシリアルデータをパラレルデータに変換する
Ｓ／Ｐ変換部１と、デュアルポートメモリで構成される
データＦＩＦＯ３と、転送データｃを書込むための書込
み制御回路２と、転送データｈを読出し、図６中のＭＵ
Ｘ３９へ出力するＣＰＵ４と、ＣＰＵ４の出力するアド
レスをデコードするアドレスデコーダ５とを含んで構成
されている。

【０００８】かかる構成において、Ｓ／Ｐ変換部１は入
力されるシリアルデータａについて、パラレルデータｃ
への変換を行う。変換後のパラレルデータｃは、書込み
制御回路２からのライトイネーブルｄ及び書込みアドレ
スｅによってデータＦＩＦＯ３に書込まれる。

【０００９】また、ＣＰＵ４から出力される読出しアド
レスｇ，ｊ及びｋがアドレスデコーダ５においてデコー
ドされ、デコード後のアドレスｉが読出しアドレスｇと
共ににデータＦＩＦＯ３に入力される。これにより、デ
ータＦＩＦＯ３に書込まれているデータが、読出しデー
タｈとして読出される。この読出しデータｈは、一旦Ｃ
ＰＵ４に入力され、任意の出力ポート４０から送出され
る。

【００１０】しかしながら、この構成では、書込みアド
レスｅの値が読出しアドレスｇの値に追い越され、デー
タＦＩＦＯ３がオーバフローを起こすという欠点があ
る。

【００１１】ところで、オーバフローを防止する技術が
特開平９−１９８２５８号公報に記載されている。同公
報においては、図８に示されているように、スタック上
限値設定レジスタ１０１に記憶されているスタック上限
値と、アドレス線１０４上のアドレスとをアドレスマッ
チング回路１０２で監視し、両者が一致したときＣＰＵ
１０３に割込みをかけるのである。つまり、同公報で
は、オーバフローを検出するとＣＰＵ１０３に対して割
込みをかけるのであり、割込みを受けたＣＰＵは、障害
発生時のタスク名などの障害情報をセーブ後、上位ソフ
トウエアに障害発生通知を行っている。

【００１２】

【発明が解決しようとする課題】上述した公報において
は、オーバフローを検出するとＣＰＵに対して割込みを
入れ、割込みを受けたＣＰＵは上位ソフトウエアに障害
発生通知を行って、上位ソフトウエアからの命令待ち状
態になる。この場合、オーバフローを検出するとＣＰＵ
が停止してしまう。つまり、同公報に記載されている従
来回路は、検出後のＣＰＵ動作にかかわらずオーバフロ
ーの検出を確実に行うための回路であり、オーバフロー
を未然に防ぐことはできないという欠点がある。

【００１３】本発明は上述した従来技術の欠点を解決す
るためになされたものであり、その目的はオーバフロー
を未然に防ぐことのできるｑを提供することである。

【００１４】

【課題を解決するための手段】本発明によるオーバフロ
ー保護回路は、データの書込みと読出しとが非同期に行
われる先入れ先出しメモリについてのオーバフローを防
止するオーバフロー保護回路であって、計時を行い前記
メモリに対する読出しが所定時間行われないとき上位装
置に割込みをかけるカウント手段を含むことを特徴とす
る。また、前記カウント手段は、前記メモリについての
書込みアドレス値が予め定められた割込みポインタ値と
一致したとき前記上位装置に割込みをかけることを特徴
とする。そして、前記割込みポインタ値は、前記書込み
アドレス値よりも前記メモリから１度に読出される単位
データに相当するアドレス値分だけ大に設定されること
を特徴とする。さらに、前記割込みポインタ値は、前記
割込みが発生したとき、更に前記単位データに相当する
アドレス値分だけ大に設定されることを特徴とする。

【００１５】一方、本発明による画像伝送装置は、画像
データを対局装置に伝送する画像伝送装置であって、上
記オーバフロー保護回路を含み、前記メモリから読出さ
れるデータを前記画像データに重畳して伝送することを
特徴とする。なお、前記メモリから読出されるデータ
は、前記対局装置を制御するためのデータであることを
特徴とする。

【００１６】要するに本発明では、タスクスタックオー
バフローを検出するだけでなく、従来回路では制御でき
ないＦＩＦＯメモリのオーバフローを検出することがで
きる。データ転送の手段としてＦＩＦＯメモリを用い、
その読出し制御をＣＰＵで行う場合、ＣＰＵの処理状況
によってはＦＩＦＯメモリがオーバフローする可能性が
ある。本回路ではＦＩＦＯメモリのライト／リード状態
をＣＰＵへ通知し、またＦＩＦＯメモリに対する読出し
が一定期間行われない場合にはＣＰＵに対してアラーム
を出力する。つまりＣＰＵが、デュアルポートメモリ等
で構成されリングバッファとして使用するデータＦＩＦ
Ｏから周期的に読出す処理が間に合わなくなった時にア
ラームを出すので、オーバフローを未然に防ぐことがで
きるのである。

【００１７】

【発明の実施の形態】次に、本発明の実施の一形態につ
いて図面を参照して説明する。なお、以下の説明におい
て参照する各図においては、他の図と同等部分には同一
符号が付されている。

【００１８】図１は本発明による画像伝送装置に用いら
れるオーバフロー保護回路の実施の一形態を示すブロッ
ク図である。同図において、低速データ制御部４５は、
図３に示されているようにシリアルデータをパラレルデ
ータに変換するＳ／Ｐ変換部１と、デュアルポートメモ
リで構成されるデータＦＩＦＯ３と、転送データｃを書
込むための書込み制御回路２と、転送データｈを読出
し、図１中のマルチプレクサ３９へ出力するＣＰＵ４
と、ＣＰＵ４の出力するアドレスをデコードするアドレ
スデコーダ５と、書込みアドレスｅと同等なライトポイ
ンタ（ＷＰ）ｓを格納するＷＰレジスタ７と、ライトイ
ンタラプトポインタ（ＷＩＰ）ｔを格納するＷＩＰレジ
スタ９と、ステップポインタ（ＳＰ）ｕを格納するＳＰ
レジスタ１１と、ＣＰＵ４のメモリマップ上の任意のデ
ータのみ出力するバッファ６，８と、ＷＰｆとＷＩＰｔ
とを比較する比較器１０と、比較器１０の比較結果を反
転するインバータ１３と、ＣＰＵ４に対して読出し要求
及びＷＩＰ設定要求となる割込みｗを出力するアラーム
カウンタ１２とから構成されている。なお、ＷＰレジス
タ７，ＷＩＰレジスタ９，ＳＰレジスタ１１及びアラー
ムカウンタ１２は、ＣＰＵ４から送出されるクロックｌ
に同期して動作するものとする。

【００１９】Ｓ／Ｐ変換部１は、図２に示されているよ
うに、入力されるシリアルデータａを、そのシリアルデ
ータａに同期したクロックｂで取込むフリップフロップ
（以下、ＦＦと略す）１４と、７４ＬＳ１６４等で構成
されるシリアルパラレル変換デバイス１５と、変換後の
パラレルデータをカウンタ１８の周期で書込みパラレル
データｃとして出力するレジスタ１６とを含んで構成さ
れている。

【００２０】一方、書込み制御回路２は、同図に示され
ているように、クロックｂに同期して書込みアドレスを
発生するカウンタ１７，１８と、カウンタ１８の出力を
クロックｂで取込みデータＦＩＦＯ３の書込みアドレス
ｅを出力するＦＦ１９と、カウンタ１７の最上位ビット
をクロックｂで取込みデータＦＩＦＯ３のライトイネー
ブルｄ及びアラームカウンタイネーブルｘを出力するＦ
Ｆ２１とを含んで構成されている。なお、カウンタ１７
のキャリー出力はインバータ２０で論理反転され、レジ
スタ１６のイネーブルｙとなる。また、カウンタ１８の
出力は、ライトポインタｆとして出力される。

【００２１】アラームカウンタ１２は、図３に示されて
いるように、ＷＰｆとＷＩＰｔとの比較結果ｖを微分す
るＦＦ２２，２３、インバータ２４及びＮＡＮＤゲート
２５と、ＷＩＰｔがＣＰＵ４より設定される場合にアド
レスデコーダ５より出力されるＷＩＰイネーブルｑと比
較結果ｖの微分結果とのどちらかによってカウンタ２７
へリセット信号を出力するＡＮＤゲート２６と、図２中
の書込み制御回路２が出力するアラームカウンタイネー
ブルｘを微分するＦＦ３０，３１、インバータ３２及び
ＮＡＮＤゲート３３と、ＳＰ設定値ｕとカウンタ２７の
カウントアップのためのイネーブルを出力するＡＮＤゲ
ート３４と、カウンタ２７の出力結果とＳＰ設定値ｕの
値とが等しいときにＣＰＵ４へ読出し要求及びＷＩＰ設
定要求となる割込みｗを出力するＮＡＮＤゲート２８及
びインバータ２９とを含んで構成されている。なお、Ｆ
Ｆ２２，２３，３０及び３１並びにカウンタ２７は、Ｃ
ＰＵ４から送出されるクロックｌに同期して動作するも
のとする。

【００２２】かかる構成において、ＲＳ２３２Ｃポート
等から入力されたシリアルの転送データａは、図２中の
ＦＦ１４へ入力されシリアルパラレル変換デバイス１５
によりパラレルデータに変換される。ここでデータ幅を
１６ビットとした場合、カウンタ１７のキャリーの反転
をイネーブルとしてＦＦ１６でデータを取込み、カウン
タ１８の周期のデータに変換される。カウンタ１８はデ
ータＦＩＦＯ３の持つアドレス領域のビット幅を出力す
る段数で構成される。

【００２３】データの周期はカウンタ１８の周期である
のでカウンタ１７のＭＳＢをライトイネーブルｅとする
ことが可能であり、ＦＦ２１の数量（段数）により書込
みタイミングが決定される。カウンタ１８の出力はＷＰ
レジスタ７へ入力される。ＣＰＵ４は自分の読出し可能
な処理時間で読出しを行う。

【００２４】また、カウンタ１８の出力は比較器１０に
も入力される。比較器１０は現在、データＦＩＦＯ３の
書込みアドレスであるＷＰｆとＷＩＰｔとを比較する。
この比較の結果、ＷＰの値とＷＩＰの値とが一致したと
き、ＣＰＵ４へ読出しを許可する割込みｖを出力する。
ＣＰＵ４はこの割込みｖが入力されないと読出しを行わ
ないので、読出し動作が書込み動作を追い越すことはな
いのである。

【００２５】さらにまた、ＷＰレジスタ７によりＣＰＵ
４へ書込みアドレスｓを通知しているので、データＦＩ
ＦＯ３のどの程度の容量まで書込みをしているかを把握
することが可能である。ＣＰＵ４は割込みｖが入力され
るとＷＩＰの値を更新する。データＦＩＦＯ３の読出し
制御はこのＷＩＰの更新により行われる。

【００２６】ここで、図４を参照し、ＷＰｆとＷＩＰｔ
とのメモリ容量上の動作について説明する。データＦＩ
ＦＯ３の容量は、例えば８Ｋバイトとする。図４（Ａ）
に示されているように、ＣＰＵ４はＷＰをリードする。
ここでは、読出し幅を２０バイトとする。ＣＰＵ４はＷ
ＩＰの値をＷＰ＋２０と設定し、リセットされる。

【００２７】データのクロックでライトポインタＷＰが
インクリメントされ、比較器１０はＷＰｆとＷＩＰｔと
の比較を行い、図４（Ｂ）に示されているようにＷＰの
値とＷＩＰの値とが一致（ＷＰ＝ＷＩＰ）すると割込み
ｖを発生する。この状態が図４（Ｃ）に示されている。
この割込み発生と同時にＣＰＵはリセットされる。

【００２８】ＣＰＵ４は割込みｖが入力されると前回設
定したＷＩＰの値＋２０を新規ＷＩＰとして更新する。
この状態が図４（Ｄ）に示されている。同図の斜線で示
されている部分がＣＰＵの読出し領域となる。

【００２９】ここで新規ＷＩＰの設定が瞬時に行われな
い場合、アラームカウンタ１２が動作する。この動作に
ついて図５を参照して説明する。同図において、カウン
タ２７は比較結果がＷＰ＝ＷＩＰの時若しくはＷＩＰが
設定された時にリセットされる。カウンタ２７は、図１
中のアラームカウンタイネーブルｘが入力されるとき、
すなわちデータＦＩＦＯ３にデータが書込まれるとカウ
ントアップされ、ライトポインタＷＰがインクリメント
される。

【００３０】カウンタ２７はＳＰｕの値とカウンタ２７
の出力とが等しくなると、カウントを停止し、ＣＰＵ４
に対して読出し要求とＷＩＰ設定要求となる割込みｗを
出力する。

【００３１】図５を参照して割込みｗの出力動作につい
て説明する。図５（Ａ）に示されているように、ＣＰＵ
４はＷＩＰの設定とＳＰの設定とを行う。図５（Ｂ）に
示されているように、ＷＰの値とＷＩＰの値とが一致す
ると、カウンタ２７がリセットされデータＦＩＦＯ３に
データが書込まれるとカウントアップする。カウンタ２
７はＷＩＰが設定されるまでリセットがかからず、ＳＰ
の設定値（ここでは「２０」）までカウントアップす
る。

【００３２】ここでＣＰＵ４がＷＩＰを設定するよりも
早くＷＰが次にＷＩＰのとりうる値に到達した場合、す
なわち図５（Ｃ）に示されているように、ＷＩＰ＝ＷＩ
Ｐ＋２０をＷＰが越えてしまう場合、カウンタ２７の出
力が「２０」となっているので、ＣＰＵ４に対して読出
し要求とＷＩＰ設定要求となる割込みｗを出力する。こ
の割込みｗによって、データＦＩＦＯ３がオーバフロー
気味の動作であることを通知する。この通知に応答して
読出しワーニング（警告）割込みを発生し、前回設定し
たＷＩＰの値＋２０を新規ＷＩＰとして更新する。この
状態が図５（Ｄ）に示されている。同図中の斜線で示さ
れている部分がＣＰＵの読出し領域となる。

【００３３】読出しワーニング割込みが発生された場合
には、ライトポインタＷＰ＋αを新たなＷＩＰとして設
定する。この状態が図５（Ｅ）に示されている。

【００３４】図１に戻り、本回路においては、データＦ
ＩＦＯ３の書込み制御において、書込みアドレスｅと同
等なライトポインタ（ＷＰ）ｆ，ライトインタラプトポ
インタ（ＷＩＰ）ｔ，アラームカウンタ１２及びステッ
プポインタ（ＳＰ）ｕが用意されている。そして、ＷＰ
ｆの値とＷＩＰｔの値とが一致したときにＣＰＵ４に対
して読出しを許可する割込みｖを出力する。ＷＩＰｔの
値はＣＰＵ４が１回の読出し処理で読出すデータ量を表
す読出しアドレスの上限値であり、その値の更新はＣＰ
Ｕ４が行う。ＷＰｆの値とＷＩＰｔの値とが一致するま
でＣＰＵ４は読出しを開始しないので書込みアドレスｅ
が読出しアドレスｇに追い越され読出しデータｈが誤る
ことはあり得ない。

【００３５】また、ＷＩＰｔはＣＰＵ４に読出しを許可
する割込みｖが入力されると、その値が更新される。新
たに設定されたＷＩＰｔの値とＷＰｆの値とが一致する
と再びＣＰＵ４に対して割込みｖが出力される。

【００３６】ところで、ＣＰＵ４が他のデータ処理に時
間を取られ、ＷＩＰｔの設定より前に次に設定すべき値
をＷＰｆが過ぎると、データＦＩＦＯ３はリングバッフ
ァで構成されるため書込みデータｃの上書きが発生する
ことが考えられる。そこで、アラームカウンタ１２とス
テップポインタ（ＳＰ）ｕとを用意しておくのである。
このＳＰレジスタ１１には、ＣＰＵ４が１回の読出し処
理で読出すデータ量の幅が格納される。

【００３７】アラームカウンタ１２は、ＳＰレジスタ１
１設定時と割込みｖ（ＷＰ＝ＷＩＰが一致したときの割
込み）が発生したときにリセットされる。ＷＰｆが１イ
ンクリメントするとアラームカウンタ１２も同様に１イ
ンクリメントされ、ＳＰレジスタ１１に格納された値ま
でカウントするとカウントを停止する。ここでアラーム
カウンタ１２がＳＰレジスタ１１に設定した値より大き
くなったとき、すなわち次にＷＩＰｔとして設定される
べき値を過ぎたとき、ＣＰＵ４に対して読出し要求とＷ
ＩＰ設定要求となる割込みｗを立上げる。

【００３８】データ転送を行うためにデータＦＩＦＯを
設け、データＦＩＦＯの読出し制御をＣＰＵで行う回路
において、ＣＰＵでは書込みアドレスを常に監視し、書
込みアドレスを追い越さないように読出しアドレスを発
生する。本発明回路ではＣＰＵが読出しアドレスを発生
させる以外のデータ処理に負担がかかり、周期的に読出
す処理が間に合わなくなったときにアラームを発生す
る。

【００３９】例として８Ｋバイトの容量を持つデータＦ
ＩＦＯ３において２０バイト書込みが終了すると読出し
を開始させる制御を行う。書込み制御回路２よりアドレ
スｅが出力され、ＷＩＰの値に「２０」が設定される。
ＣＰＵ４はある周期でＷＰｆを読みに行く。ここでＷＰ
の値は「２０」であり、ＷＰの値とＷＩＰの値とが一致
するので、ＣＰＵ４に対して割込みが出力される。その
後、ＷＰｆの値が「４０」になる前に、ＷＩＰの値に
「４０」を設定できない場合、アラームカウンタ１２が
動作する。

【００４０】ＣＰＵ４は２０バイトごとに読出すのでＳ
Ｐレジスタ１１には値「２０」が格納されている。アラ
ームカウンタ１２は、ＷＰの値とＷＩＰの値とが一致し
たときの割込みが発生したときにリセットされ、ＳＰレ
ジスタ１１に格納された値である「２０」までカウント
を開始する。カウントの最中にＷＩＰが設定されるとア
ラームカウンタはリセットされるが、次にＷＩＰｔとし
て設定されるべき値である「４０」を過ぎたとき、ＣＰ
Ｕ４に対して読出し要求とＷＩＰ設定要求となる割込み
ｗを立上げる。このような読出し許可割込みと保護機能
となる読出し及びＷＩＰ設定要求割込みｗをＣＰＵ４に
出力することでＣＰＵの負荷が重い場合でもオーバフロ
ーする前にアラームを出力することができる。

【００４１】

【発明の効果】以上説明したように本発明は、ＣＰＵが
通常処理を行えない場合等、読出しが一定期間行われな
い場合に読出しアラームとなる割込みを与えることによ
り、ＣＰＵを用いた画像伝送装置においてメモリのオー
バフローを未然に防ぐことができるという効果がある。

【図面の簡単な説明】

【図１】本発明の実施の一形態による画像伝送装置の低
速データ制御部の構成を示すブロック図である。

【図２】図１中のＳ／Ｐ変換部及び書込み制御回路の内
部構成例を示すブロック図である。

【図３】図１中のアラームカウンタの内部構成例を示す
ブロック図である。

【図４】通常動作時における低速データ制御部のデータ
ＦＩＦＯ内の状態を示す図である。

【図５】アラーム発生動作時における低速データ制御部
のデータＦＩＦＯ内の状態を示す図である。

【図６】一般的な画像伝送装置の構成を示すブロック図
である。

【図７】従来の低速データ制御部の構成例を示す図であ
る。

【図８】オーバフローに応答して割込みをかける従来技
術の構成を示すブロック図である。

【符号の説明】

１Ｓ／Ｐ変換部２書込み制御回路３データＦＩＦＯ４ＣＰＵ５アドレスデコーダ６，８バッファ７ＷＰレジスタ９ＷＩＰレジスタ１０比較器１１ＳＰレジスタ１２アラームカウンタ１３インバータ

Claims

【特許請求の範囲】

【請求項１】データの書込みと読出しとが非同期に行
われる先入れ先出しメモリについてのオーバフローを防
止するオーバフロー保護回路であって、計時を行い前記
メモリに対する読出しが所定時間行われないとき上位装
置に割込みをかけるカウント手段を含むことを特徴とす
るオーバフロー保護回路。
【請求項２】前記カウント手段は、前記メモリについ
ての書込みアドレス値が予め定められた割込みポインタ
値と一致したとき前記上位装置に割込みをかけることを
特徴とする請求項１記載のオーバフロー保護回路。
【請求項３】前記割込みポインタ値は、前記書込みア
ドレス値よりも前記メモリから１度に読出される単位デ
ータに相当するアドレス値分だけ大に設定されることを
特徴とする請求項２記載のオーバフロー保護回路。
【請求項４】前記割込みポインタ値は、前記割込みが
発生したとき、更に前記単位データに相当するアドレス
値分だけ大に設定されることを特徴とする請求項３記載
のオーバフロー保護回路。
【請求項５】画像データを対局装置に伝送する画像伝
送装置であって、請求項１〜４のいずれかに記載のオー
バフロー保護回路を含み、前記メモリから読出されるデ
ータを前記画像データに重畳して伝送することを特徴と
する画像伝送装置。
【請求項６】前記メモリから読出されるデータは、前
記対局装置を制御するためのデータであることを特徴と
する請求項５記載の画像伝送装置。