JP3633450B2

JP3633450B2 - 信号処理装置

Info

Publication number: JP3633450B2
Application number: JP2000203375A
Authority: JP
Inventors: 睦之岡山; 玲互柳澤
Original assignee: Panasonic Corp; Matsushita Electric Industrial Co Ltd
Current assignee: Panasonic Corp; Panasonic Holdings Corp
Priority date: 2000-07-05
Filing date: 2000-07-05
Publication date: 2005-03-30
Anticipated expiration: 2020-07-05
Also published as: JP2002027017A

Description

【０００１】
【発明の属する技術分野】
本発明はディジタル信号の記録・再生・送信・受信を処理する信号処理装置に係るものであり、特に異常状態やデータエラー等の処理に関するものである。
【０００２】
【従来の技術】
ディジタル信号処理装置における処理動作に関しては、エラー発生等の異常状態を考慮した設計が通常なされている。例えば、異常事態の発生を考慮して、適宜定期的にリセットを行い、信号処理装置が異常状態に入っても正しいデータが入力されれば、元通り正しく動作するしくみが考えられている。特開平７−１４３４８９号公報には、このような手法の一例としてデータ内部の所定のコードパターンを検出すれば、回路をリセットする手法が示されている。
【０００３】
【発明が解決しようとする課題】
しかしながら、入力データ内に定期的にリセットに用いられる所定のコードパターンが挿入されている場合には、特開平７−１４３４８９号公報に記載の方法を用いて、所定のコードパターンを検出した時点でリセットを行うと装置内部のレジスタ等の記憶回路にある正しいデータまでも消去してしまう事になり、正しく信号処理を行うことができないという点で大きな課題があった。
【０００４】
本発明は上記課題に鑑み、入力データ内に定期的にリセットに用いられる所定のコードパターンが挿入されている場合にも、リセットを行う事ができ、信号処理装置が異常状態に陥っても、正しいデータが入力されれば正しく動作するしくみを備えることを目的とする。
【０００５】
また従来の信号処理装置において、入力許可信号を用いて入力信号を制御する信号処理装置においては、入力許可信号が非アクティブになれば、内部回路においてもデータがホールドされる状態になっていた。
【０００６】
しかしながら、入力許可信号が非アクティブになった後もデータが入力されてしまうような装置では、入力許可信号が非アクティブになった後のデータが欠落してしまうという大きな課題があった。
【０００７】
本発明は上記課題に鑑み、入力許可信号が非アクティブになった後もデータが入力されてしまうような装置においても、入力許可信号が非アクティブになった後のデータを欠落させることなく、首尾よく処理することができる信号処理装置を提供するものである。
【０００８】
【課題を解決するための手段】
第１の目的を達成するために、本発明に係る信号処理装置は、内部の処理が完了し、定期的に入力されるパターンでリセットを行うかもしくは内部処理が完了していない時点でリセットが行われるパターンが入力された場合は、リセット待機を行い、内部処理終了後にリセットを行うことを特徴としている。
また、他の目的を達成するために、本発明に係る信号処理装置は、入力許可信号が非アクティブになった後のデータを記憶装置に保持し、入力許可信号がアクティブになるまで、出力しないことを特徴としている。
【０００９】
以上の構成により、入力データ内に定期的にリセットに用いられる所定のコードパターンが挿入されている場合にも、リセットを行う事ができ、装置が異常状態に陥っても、正しいデータが入力すれば、正しく動作する。また
入力許可信号が非アクティブになった後もデータが入力されてしまうような装置においても、入力許可信号が非アクティブになった後のデータを欠落させることなく、首尾よく処理することができる。
【００１０】
【発明の実施の形態】
本発明に係る第１の発明の信号処理装置は、複数のデジタル信号を一単位とし、前記一単位の先頭には先頭を示す先頭パターンが存在する信号を入力信号とする信号処理装置であって、前記入力信号を保持するレジスタと、前記レジスタより前記先頭パターンを検出する先頭パターン検出手段と、前記レジスタからの信号を処理して出力すると共に内部の信号処理状態を通知する信号処理手段と、前記先頭パターン検出手段からの出力がアクティブになった時に前記信号処理手段から内部の信号処理状態が処理中の通知を受けている場合には、入力許可信号を非アクティブにして出力すると共にリセット信号を待機させてリセット信号待機の状態を保持し、前記信号処理手段から内部の信号処理状態が完了していることの通知を受け、前記先頭パターン検出器からの出力がアクティブになった場合もしくは前記リセット信号待機の状態の場合にリセット信号を前記信号処理手段に出力するリセット生成および入力許可信号生成手段とを具備することを特徴とするものである。
【００１１】
第１の発明の信号処理装置においては、入力データ内に定期的にリセットに用いられる所定のコードパターンが挿入されている場合にも、リセットを行う事ができ、装置が異常状態に陥っても、正しいデータが入力すれば、正しく動作するしくみを備えている。
【００１２】
本発明に係る第２の発明の信号処理装置は、入力許可信号が非アクティブになった後、高々ｃシンボル分の信号が入力され、入力信号を一度にｂシンボル分処理して出力すると共に内部のオーバーフロー状態を通知する信号処理手段と、前記信号処理手段がオーバーフロー状態であれば入力許可信号を非アクティブにして出力する入力許可信号生成手段と、入力信号をａシンボル分保持し、入力許可信号がアクティブの場合にｂシンボルを前記信号処理手段に出力し、前記ａと前記ｂと前記ｃの関係が、必ずａ≧（ｂ＋ｃ）であり、前記入力許可信号を１ラッチした信号と前記入力信号との論理和を演算した信号をロード信号として用いるレジスタと
を具備することを特徴とするものである。
【００１３】
第２の発明の信号処理装置においては、入力許可信号が非アクティブになった後のデータを欠落させる事無く、首尾良く処理することができる。
【００１４】
なお、ここでシンボルとは、バイトあるいはワード等の処理単位を表す。
【００１５】
本発明に係る第３の発明の信号処理装置は、入力許可信号が非アクティブになった後、高々ｃシンボル分の信号が入力され、入力信号に対して処理を施して出力すると共に入力信号を受け入れ可能かどうかを通知する信号を出力する信号処理手段と、入力信号を記憶し前記信号処理手段に出力するメモリと、前記信号処理手段が信号を受け入れ可能な場合に前記メモリからデータを読み出すように前記メモリを制御し、読み出されていないデータを上書きしないように書き込み制御しつつ書込みアドレスと読み出しアドレスを出力する書込み読み出し制御手段と、前記書込み読み出し制御手段からの書込みアドレスと読み出しアドレスから書き込み余裕量が少なくともｃシンボルになった場合に入力許可信号を非アクティブにして出力する入力信号生成手段とを具備することを特徴とするものである。
【００１６】
第３の発明の信号処理装置においては、入力許可信号が非アクティブになった後のデータを欠落させる事無く首尾良く処理することができる。
【００１７】
以下、本発明に係る信号処理装置の実施の形態について、図面に基づいて詳細に説明する。
【００１８】
（実施の形態１）
まず、本発明の実施の形態１に係る信号処理装置について説明する。具体例として、ＤＶＤ機器を想定する。図１は本発明に係る信号処理装置の構成を示すブロック図である。図１において、１は先頭パターン検出器、２はリセット生成および入力許可信号生成回路、３は信号処理回路、５は第１のレジスタ、６は第２のレジスタ、７は第３のレジスタ、８は第４のレジスタである。
【００１９】
図１を用いて、本発明の実施の形態の動作説明を行う。
【００２０】
本実施の形態１を容易に理解するために、入力信号のデータフォーマットは１バイトの８ビットパラレル入力とし、２０４８バイトを一単位とし、先頭パターンを３２ビット（４バイト）の０００００１ＢＡ（１６進数）と仮定する。これは、ＤＶＤＲｅｃｏｒｄｉｎｇ規格やＤＶＤビデオやＤＶＤオーディオプレーヤ等のＤＶＤ機器のフォーマットに準拠している。
【００２１】
２０４８バイトが一単位のデータが順次１バイトづつ入力されていく。入力データが第１のレジスタ５、第２のレジスタ６、第３のレジスタ７、第４のレジスタ８に順次保持されていく。そして、４バイト単位で、第１のレジスタ５、第２のレジスタ６、第３のレジスタ７、第４のレジスタ８から同時に信号処理回路３に入力され処理が施されて出力される。信号処理回路３では、各レジスタからの信号を処理して出力するばかりでなく、回路自身が動作中かそうでないか、すなわち信号を処理中か処理を完了しているかを、信号処理状態通知信号としてリセット生成および入力許可信号生成回路２に通知する。また先頭パターン検出器１は、第１のレジスタ５、第２のレジスタ６、第３のレジスタ７、第４のレジスタ８のデータを監視して、先頭パターンである０００００１ＢＡ（１６進数）を検出すれば、先頭パターンが検出できた事を、リセット生成および入力許可信号生成回路２に通知する。リセット生成および入力許可信号生成回路２は信号処理回路３が信号の処理を完了している通知を受けた状態で、先頭パターン検出器１から先頭パターン検出の通知を受ければ、信号処理回路３にリセット信号を出力する。一方、信号処理回路３が信号の処理を完了していない状態で、リセット生成および入力許可信号生成回路２が先頭パターン検出の通知を受ければ、入力許可信号を非アクティブにして入力信号を停止させ、リセットを行う準備ができていること示す信号を内部で保持する。このリセットを行う準備ができていること示す信号を内部で保持いることをリセット待機と呼ぶ。リセット待機状態で、信号処理回路３が処理完了通知を行えば、リセット生成および入力許可信号生成回路２は、リセット信号を信号処理回路３に出力すると共にリセット待機状態を解除する。また、リセット生成および入力許可信号生成回路２は信号処理回路３がオーバーフローになる際には、入力許可信号を非アクティブにして、入力信号を停止させる。
【００２２】
なお、一単位を２０４８バイトとしたが、１０２４バイトや１８８バイトや１９４バイト等、任意の値でも良い。さらに、先頭パターンを３２ビットの０００００１ＢＡ（１６進数）としたが、例えば、３２ビットの０００００１ＢＢ，０００００１００（１６進数），２８ビットの０００００１ｅ（１６進数）、８ビットの４７（１６進数）等、任意の値で良い。また、信号処理回路３が分割されて複数の信号処理装置で構成されていても良い。
【００２３】
以上により、定期的にリセットを行う事ができ、装置が異常状態に陥っても、正しいデータが入力されれば、正しく動作するしくみを備えることができる。
【００２４】
（実施の形態２）
次に、本発明の実施の形態２に係る信号処理装置について図２および図６を用いて説明する。図２は本実施の形態２の信号処理装置のブロック図である。図６は、入力信号と入力許可信号とレジスタ５からレジスタ１０までの回路におけるタイミングチャートである。なお、図６では、入力許可信号がネゲートされた場合について示してある。図２において、４は信号処理回路、５は第１のレジスタ、６は第２のレジスタ、７は第３のレジスタ、８は第４のレジスタ、９は第５のレジスタ、１０は第６のレジスタ、１１は入力許可信号生成回路、２１は論理和、２２は１ラッチレジスタである。本発明の実施の形態２が実施の形態１と異なる所を以下に述べる。実施の形態１は定期的にリセットを行う事ができ、装置が異常状態に陥っても、正しいデータが入力されれば、正しく動作するしくみを備えることを目的としていたのに対して、実施の形態２は、入力許可信号が非アクティブになった後にデータか入力されてしまう場合において、入力許可信号が非アクティブになった後のデータを欠落させる事無く、首尾良く処理することを目的としている。
【００２５】
図２を用いて、本発明の実施の形態２の動作説明を行う。
【００２６】
実施の形態２を容易に理解するために、信号処理装置には、８ビットパラレルの１バイト単位で入力され、入力許可信号が非アクティブ後、１バイトが入力されると仮定する。入力データが第１のレジスタ５、第２のレジスタ６、第３のレジスタ７、第４のレジスタ８、第５のレジスタ９、第６のレジスタ１０に順次保持されていく。そして、第３のレジスタ７、第４のレジスタ８、第５のレジスタ９、第６のレジスタ１０のデータ４バイト分が同時に信号処理回路４に入力され、処理が施されて出力される。信号処理回路４では、入力データを処理して、データを出力するばかりでなく、オーバーフローが起こるひとつ前の状態をオーバーフロー通知信号として入力許可信号生成回路１１に通知する。なお、オーバーフローの具体的な発生状況は、本発明の特徴としないところであるが一例を挙げておく。信号処理回路４では、入力信号をレジスタに保持して演算を行っている。その処理速度は一定とする。一方、入力信号の入力速度が可変の場合、一時的に入力速度が信号処理回路４の処理速度を超える場合がある。このような場合に、信号処理回路４のレジスタがオーバーフローすることが発生する。オーバーフロー通知信号が入力許可信号生成回路１１に入力されれば、入力許可信号生成回路１１は非アクディブにした入力許可信号を出力する。以降のデータの流れを図６のタイミングチャートを用いて説明する。非アクティブの入力許可信号により、実施の形態２の信号処理装置に入力される入力データは停止されるが、１バイトのデータが第１のレジスタ５に入力される（図６中入力信号Ｄ８）。レジスタ５からレジスタ１０までのレジスタはロード信号によって制御されている。入力許可信号を１ラッチした信号（図２中レジスタ２２出力）と入力許可信号とを論理和（図２中論理和２１出力）した結果をロード信号としている。
図６中タイミングＡで信号処理回路４がオーバーフローを検知する。すると１クロック後、すなわちタイミングＢで入力許可信号が非アクティブ（ネゲート）される。この時、入力信号であるＤ７は入力されるので、第１のレジスタ５に取り込まなければならない。第１のレジスタ５はロード信号によって制御される。タイミングＡでは、ロード信号はアクティブである。従って、入力信号Ｄ７は第１のレジスタ５に首尾よく取り込まれる。さらに、タイミングＢで入力許可信号が非アクティブ（ネゲート）になった時、１バイト（Ｄ８）が入力信号として入力される。この時ロード信号はアクティブであるので首尾良くこの信号（Ｄ８）を取り込むことができる。タイミングＣになった時点では、入力信号も停止している。信号処理回路４のオーバーフローが解除されて、入力許可信号がアクティブになるタイミングであるタイミングＤで入力信号が復活する（Ｄ９）。この信号の流れを示した図６において、入力許可信号が非アクティブ（ネゲート）されていても、信号処理回路４に入力される第３のレジスタ７から第６のレジスタ１０の出力信号は連続しており入力データの欠落が無い事が分かる。
なお、８ビットパラレルを１バイトとしてバイト単位でデータが入力されること及び、入力許可信号が非アクティブ後、１バイトのデータが信号処理装置に入力されると仮定したが、入力単位、入力許可信号が非アクティブ後の入力されるデータ量は任意でよい。
【００２７】
以上説明したように、本実施の形態の信号処理装置では、入力許可信号が非アクティブになった後にデータが入力されてしまう場合において、入力許可信号が非アクティブになった後のデータを欠落させる事無く首尾良く処理することが可能となる。
【００２８】
（実施の形態３）
次に、本発明の実施の形態３に係る信号処理装置について図３を用いて説明する。図３において、１は先頭パターン検出器、５は第１のレジスタ、６は第２のレジスタ、７は第３のレジスタ、８は第４のレジスタ、９は第５のレジスタ、１０は第６のレジスタ、１２は書込み読み出し制御回路、１３はレジスタ、１７は信号処理回路、１８はリセット生成および入力許可信号生成回路、２１は論理和、２２は１ラッチレジスタである。本実施の形態３が実施の形態１および実施の形態２と異なるのは、図１および図２で示す信号処理回路４を書込み読み出し制御回路１２およびレジスタ１３および信号処理回路１７に分割した構成となっている点である。従って、実施の形態２では入力許可信号がアクティブの場合に第３のレジスタ７から第６のレジスタ１０までのデータが出力されていたが、本実施の形態３では、入力許可信号がアクティブという点を書込み読み出し制御回路１２が書き込み許可の条件として用いることと、さらに実施の形態１のしくみとを複合させた点である。
【００２９】
図３を用いて、本実施の形態３の動作を説明する。
【００３０】
本実施の形態３の動作を容易に理解するために、入力信号は８ビットパラレルの１バイトとし、２０４８バイトを一単位とし、先頭パターンを３２ビット（４バイト）の０００００１ＢＡ（１６進数）と仮定し、入力許可信号が非アクティブになった後、１バイトが入力されると仮定する。なお、２０４８バイトを一単位とし、先頭パターンを３２ビット（４バイト）の０００００１ＢＡ（１６進数）との仮定は、ＤＶＤレコーディング規格およびＤＶＤビデオ規格およびＤＶＤオーディオ規格に準ずるものである。
２０４８バイトが一単位のデータが順次１バイトづつ入力されてくる。入力データが第１のレジスタ５、第２のレジスタ６、第３のレジスタ７、第４のレジスタ８、第５のレジスタ９、第６のレジスタ１０に順次保持されていく。そして、第３のレジスタ７から第６のレジスタ１０までの４レジスタの出力をレジスタ１３に書き込ませる。レジスタ１３の制御は書込み読み出し制御回路１２が行う。レジスタ１３に書込み可能な領域が存在すれば、書込み読み出し制御回路１２は書込みを許可しデータの書込みを開始する。そしてレジスタ１３にまだ読み出しされていないデータが存在していれば、書込み読み出し制御回路１２は、読み出されていないデータをレジスタ１３から読み出して信号処理回路１７に出力する。さらに、書込み読み出し制御回路１２はまだレジスタ１３内の読み出していないデータの領域にデータを書き込もうとすれば、書込みを禁止すると同時に、書込み禁止であることをリセット生成および入力許可信号生成回路１８に書込み禁止通知信号で通知する。更に、書込み読み出し制御回路１２はレジスタ１３内の読み出せていないデータが存在するかしないかをリセット生成および入力許可信号生成回路１８に、未読み出しデータ残留通知信号で通知する。レジスタ１３からの出力は信号処理回路１７に入力される。信号処理回路１７は、入力された信号に対して処理を行い出力させると共にオーバーフローになれば書込み読み出し制御回路１２に読み出し停止を読み出し停止信号で指示する。さらに、信号処理回路１７の内部に処理中のデータが残留していなければ、信号処理回路１７は、リセット生成および入力許可信号生成回路１８に処理完了信号で、処理中のデータが残留していないことを通知する。リセット生成および入力許可信号生成回路１８では、書込み禁止の通知を受ければ、直ちに、入力許可信号を非アクティブにして、入力信号を停止させる。入力許可信号が非アクティブになった後のレジスタ５からレジスタ１０までの動作は本発明の実施の形態２と同一なので、ここでは割愛する。
【００３１】
一方、先頭パターン検出器１は第１のレジスタ５、第２のレジスタ６、第３のレジスタ７、第４のレジスタ８を監視して、一単位の先頭パターンである０００００１ＢＡ（１６進数）を検出すれば、一単位の先頭パターンを検出できたことをリセット生成および入力許可信号生成回路１８に通知する。リセット生成および入力信号生成回路１８では、書込み読み出し制御回路１２からレジスタ１３内に読み出せていないデータがレジスタ１３に存在しないことの通知を受けている状態かつ信号処理回路１７の内部に処理中のデータが存在していないことの通知を受けている状態で、先頭パターン検出器１から先頭パターンを検出できたことの通知を受ければ、書込み読み出し制御回路１２および信号処理回路１７にリセット信号を出力する。また、先頭パターン検出器１から先頭パターンを検出できたことの通知を受けた時、書込み読み出し制御回路１２から読み出せていないデータがレジスタ１３に存在することの通知を受けているかもしくは、信号処理回路１７からデータが処理中であることの通知を受けているかの少なくとも一方の通知を受けていれば、リセット待機とし、入力許可信号を非アクティブにして、入力を停止させる。ここでリセット待機の意味と動作は実施の形態１と同様である。書込み読み出し制御回路１２から読み出せていないデータがレジスタ１３に存在しないとの通知と信号処理回路１７から処理完了の通知」を受ければ、リセット生成および入力許可信号生成回路１８は、書込み読み出し制御回路１２と信号処理回路１７にリセット信号を出力しリセット待機状態を解除する。それと同時に、入力許可信号をアクティブにする。
なお、実施の形態１と同様に一単位の先頭パターンが本実施の形態３で示した先頭パターン以外でも良いことは言うまでもない。さらに、一単位が２０４８バイト以外でも良い。更にに、入力許可信号が非アクティブになった後１バイト以上の入力があっても良い。但し、この場合は入力レジスタの段数を増やす必要がある。
【００３２】
以上により、本実施の形態に係る信号処理装置によれば、定期的にリセットを行う事ができ、装置が異常状態に陥っても、正しいデータが入力すれば、正しく動作するしくみを備えるとともに、入力許可信号が非アクティブになった後にデータか入力されてしまう場合において、入力許可信号が非アクティブになった後のデータを欠落させる事無く、首尾良く処理することができるしくみが有機的に結合されているという効果を有する。
【００３３】
（実施の形態４）
次に、本発明の実施の形態４に係る信号処理装置について図４を用いて説明する。図４において、１４は入力許可信号生成回路、１５は書込み読み出し制御回路、１６はメモリ、１９は信号処理回路である。本発明の実施の形態４が実施の形態３と異なるところは、入力許可信号が非アクティブになった後のデータの処理をレジスタでなくＦＩＦＯ（ＦｉｒｓｔＩｎＦｉｒｓｔＯｕｔ）形式のメモリ、あるいは同様のアドレス制御を行うメモリーで行う点である。
本実施の形態４を容易に理解するために、４バイト（３２ビットパラレル）単位で入力され、入力許可信号が非アクティブ後、４バイトが入力されると仮定する。
【００３４】
メモリ１６に信号が順次入力されている。書込み読み出し制御回路１５により、メモリ１６は制御されている。書込み読み出し制御回路１５は、入力信号が存在すれば書込みを許可する。またメモリ１６に読み出し可能なデータが存在し信号処理回路１９が受け入れ可能であれば、書込み読み出し制御回路１５は、読み出しを開始してメモリ１６から信号処理回路１９に出力する。さらに、書込み読み出し制御回路１５は、読み出しアドレスと書き込みアドレスを入力許可信号生成回路１４に通知する。入力許可信号生成回路１４は、読み出しアドレスと書き込みアドレスの差違が２となれば、入力許可信号を非アクティブにして入力信号を停止させる。入力許可信号が非アクティブになった後、４バイトが入力されるが、これはメモリ１６の１アドレス分であるので、メモリ１６に書き込まれても、読み出しアドレスと書き込みアドレスが同一値を示す事が無い。すなわち、まだ読み出せていないデータを上書きすることが無い。読み出しアドレスが進み、読み出しアドレスと書き込みアドレスの差違が２を超えた時に、入力許可信号がアクティブになる。これにより、入力許可信号が非アクティブになった後の４バイトを欠落させる事が無い。信号処理回路１９では、入力されたデータを処理して出力する。更に、信号処理回路１９はオーバーフローになるひとつ手前で書込み読み出し制御回路１５に読み出し停止を指示する。
【００３５】
なお、入力データの一単位のサイズ等は他の実施の形態と同様仮定以外のパラメータでも良いことは言うまでもない。
【００３６】
以上により、入力許可信号が非アクティブになった後にデータか入力されてしまう場合において、入力許可信号が非アクティブになった後のデータを欠落させる事無く首尾良く処理することができる。
【００３７】
（実施の形態５）
次に、本発明の実施の形態５に係る信号処理装置について図５を用いて説明する。図５において、１は先頭パターン検出器、５は第１のレジスタ、６は第２のレジスタ、７は第３のレジスタ、８は第４のレジスタ、１４はリセット生成および入力許可信号生成回路、１５は書込み読み出し制御回路、１６はメモリ、２０は信号処理回路である。本発明の実施の形態５が実施の形態４と異なるところは、実施の形態４と実施の形態３とを複合させた点である。
【００３８】
本実施の形態５を容易に理解するために、入力信号は８ビットパラレルの１バイトとし、２０４８バイトを一単位とし、先頭パターンを３２ビット（４バイト）の０００００１ＢＡ（１６進数）と仮定し、入力許可信号が非アクティブになった後、１バイトが入力されると仮定する。さらに、メモリ１６は３２ビットデータバスであることを仮定する。
【００３９】
信号が順次、第１のレジスタ５、第２のレジスタ６、第３のレジスタ７、第４のレジスタ８に入力されていく。ここで、先頭パターン検出器１の動作は本実施の形態１と同様のためここでは割愛する。そして、第１のレジスタ５から第４のレジスタ８までのデータが同時にメモリ１６に書き込まれていく。メモリ１６の書込み、読み出し制御は書込み読み出し制御１５が行う。読み出し制御は書込み読み出し制御１５の動作は実施の形態３と同様なのでここでは割愛する。メモリから読み出されたデータは信号処理回路２０に入力される。信号処理回路２０も実施の形態４と同様であるのでここでは割愛する。そして、入力許可信号生成回路１４の動作も実施の形態４と同様であるのでここでは割愛する。リセット動作は実施の形態３と同様であるのでここでは割愛する。以下、入力許可信号が非アクティブになった時の動作が異なるのでその点について説明する。
メモリ１６に信号が入力され、読み出しアドレスと書込みアドレスの差違が２となり、入力許可信号が非アクティブとなったとする。この時点で、入力データは１バイト入力されているので、第１のレジスタ５にはデータが存在している。さらに、入力許可信号が非アクティブになった後、１バイトの入力があるので第１のレジスタ５および第２のレジスタ６にデータが存在することになる。程なく、読み出しアドレスと書込みアドレスの差違が３以上となれば入力許可信号がアクティブとなり信号が入力される。
【００４０】
以上により、定期的にリセットを行う事ができ、装置が異常状態に陥っても、正しいデータが入力すれば、正しく動作するしくみを備えるばかりでなく、入力許可信号が非アクティブになった後にデータか入力されてしまう場合において、入力許可信号が非アクティブになった後のデータを欠落させる事無く、首尾良く処理することができるしくみが有機的に結合されている。なお、本実施の形態の場合は、さらに１バイトの余裕がある。すなわち、入力許可信号が非アクティブとなった後、２バイトまでは、入力信号を受け付けることができる。
【００４１】
【発明の効果】
以上説明したように、本発明に係る信号処理装置によれば、定期的にリセットを行う事ができ、装置が異常状態に陥っても、正しいデータが入力すれば、正しく動作する。さらに、入力許可信号が非アクティブになった後にデータか入力されてしまう場合において、入力許可信号が非アクティブになった後のデータを欠落させる事無く、首尾良く処理することができる。
【図面の簡単な説明】
【図１】本発明の実施の形態１に係る信号処理装置の信号処理ブロック図
【図２】本発明の実施の形態２に係る信号処理装置の信号処理ブロック図
【図３】本発明の実施の形態３に係る信号処理装置の信号処理ブロック図
【図４】本発明の実施の形態４に係る信号処理装置の信号処理ブロック図
【図５】本発明の実施の形態４に係る信号処理装置の信号処理ブロック図
【図６】本発明の実施の形態２に係る信号処理装置の入力側タイミングチャート
【符号の説明】
１セクタスタートコード検出器
２リセット生成および入力許可信号生成回路
３信号処理回路
４信号処理回路
５第１のレジスタ
６第２のレジスタ
７第３のレジスタ
８第４のレジスタ
９第５のレジスタ
１０第６のレジスタ
１１入力許可信号生成回路
１２書込み読み出し制御回路
１３レジスタ
１４入力許可信号生成回路
１５書込み読み出し制御回路
１６メモリ
１７信号処理回路
１８リセット生成および入力許可信号生成回路
１９信号処理回路
２０信号処理回路
２１論理和
２２１ラッチレジスタ

Claims

複数のデジタル信号を一単位とし、前記一単位の先頭には、先頭を示す先頭パターンが存在する信号を入力信号とする信号処理装置であって、
前記入力信号を保持するレジスタと、
前記レジスタより前記先頭パターンを検出する先頭パターン検出器と、
前記レジスタからの信号を処理して出力すると共に内部の信号処理状態を通知する信号処理手段と、
前記先頭パターン検出器からの出力がアクティブになった時に、前記信号処理手段から内部の信号処理状態が処理中の通知を受けている場合には、入力許可信号を非アクティブにして出力すると共に、リセット信号を待機させてリセット信号待機の状態を保持し、前記信号処理手段から内部の信号処理状態が完了していることの通知を受けて、かつ前記先頭パターン検出器からの出力がアクティブになった場合もしくは前記リセット信号待機の状態の場合にリセット信号を前記信号処理手段に出力するリセット生成および入力許可信号生成手段と
を具備することを特徴とする信号処理装置。
一単位は2048バイトであり、先頭パターンは32ビットの000001BA(16進数表示)であることを特徴とする請求項１記載の信号処理装置。