KR100242309B1 - 엠펙데이타 수신장치 - Google Patents

Abstract

1. 청구범위에 기재된 발명이 속한 기술분야

엠펙데이타 수신장치에 관한 것이다.

2. 발명이 해결하려고 하는 기술적 과제

망으로부터 수신되는 직렬형태의 엠펙데이타를 중앙처리장치가 실시간으로 처리할 수 있는 병렬형태의 엠펙데이타로 변환하는 장치를 구현한다.

3. 발명의 해결방법의 요지

본 발명에 따른 엠펙데이타 수신장치는, 망으로부터의 엠펙스트림을 라인디코딩하여 직렬형태의 엠펙데이타를 출력하는 라인디코딩수단과, 상기 직렬형태의 엠펙데이타를 병렬형태의 데이타로 변환하는 직병렬변환수단과, 상기 직병렬변환수단에 의해 변환된 병렬형태의 데이타를 선택적으로 비트변환하여 출력하는 비트변환수단과, 상기 비트변환수단의 출력을 라이트신호에 따라 라이트하는 선입선출메모리와, 상기 엠펙스트림내에 동기바이트가 포함된 경우 상기 라이트신호를 발생시켜 상기 비트변환수단의 출력이 상기 선입선출메모리에 라이트되도록 제어하는 라이트제어수단과, 상기 선입선출메모리에 라이트되어 있는 데이타를 리드하는 중앙처리장치로 구성된다.

4. 발명의 중요한 용도

주문형 비디오의 엠펙데이타 수신장치.

Description

엠펙데이타 수신장치

제1도는 종래기술에 따른 엠펙데이타 수신장치에 대한 블럭다이아그램.

제2도는 본 발명에 따른 엠펙데이타 수신장치에 대한 블럭다이아그램.

제3도는 제2도에서 직렬/병렬변환부, 선입선출메모리(FIFO), 비트변환부 및 라이트신호발생부의 연결구성을 상세하게 나타내는 도면.

제4도는 제3도에서 비트변환부에 대한 상세구성도.

제5도는 본 발명에 따른 엠펙데이타 수신장치에 대한 동작파형도.

제6도는 본 발명에 따른 동작을 설명하기 위한 도면.

* 도면의 주요부분에 대한 부호의 설명

10 : 라인디코더 20 : 직렬/병렬변환부

30 : 선입선출메모리(FIFO) 40 : 비트변환부

50 : 동기검출부 60 : 라이트신호발생부

본 발명은 엠펙데이타 수신장치에 관한 것으로, 특히 망으로부터의 엠펙데이타를 실시간으로 수신하여 처리하는 장치에 관한 것이다.

최근 디지탈 통신기술의 눈부신 신장과 고집적 반도체(VLSI), 그리고 디지탈 신호처리(DSP)기술의 접목에 따라 종래에는 이질적이고 독립적으로 생성, 처리되어 오던 비디오데이타, 오디오데이타 및 기타데이타들이 정보소스나 매체등의 구별없이 매우 다양한 형태로 처리, 이용될 수 있게 되었다. 이와 같은 환경에서 서로 다른 기기간의 원활한 정보송신 및 공유를 위한 디지탈데이타의 국제적 전송규격 표준화의 필요성이 대두되었고, 이러한 필요성에 따라 정지화상의 전송을 위한 제이펙(Joint Picture Experts Group:이하 "JPEG"이라 칭함)및 동화상의 전송을 위한 엠펙(Moving Picture Experts Group:이하 "MPEG"이라 칭함)등이 표준화되었다.

JPEG은 컴퓨터 그래픽스와 같은 정지화처리를 주요 목적으로 개발된 것이다. 이와 달리 MPEG은 동영상을 컴팩트디스크(Compact Disk), 디지탈오디오테이프(Digital Audio Tape), 하드디스크드라이브(Hard Disk Drive), 광디스크(Optical Disk)등에 저장하거나 전화선, 종합정보통신망(Integrated Services Digital Network), 비동기전송모드(Asynchronous Transfer Mode), 통신위성 또는 위성방송회선을 통하여 전송하여야 할 필요성이 대두됨에 따라 개발된 것이다. 상기 MPEG은 영상 및 오디오를 어떠한 압축알고리즘을 이용하느냐에 따라 MPEG1과 MPEG2로 분류 할 수 있는데, MPEG1은 실제통신시스템에 적용되고 있는 압축표준이고 MPEG2는 앞으로 개발될 통신시스템에 적용될 압축표준이다. 상기 MPEG1은 수평방향 화소수가 768이하, 수직방향 화소수가 576이하, 프레임수가 30Hz이하, 그리고 전송율 1,856,000비트이하로 제한된 파라미터를 갖는 응용분야, 예를 들어 CD-ROM, CD-I, 비디오CD등에 주로 이용되고 있는 동영상 압축표준으로 , 1.5Mbps의 데이타율로 전송된다. MPEG1표준에 따른 데이타(이하 "MPEG데이타"라 칭함)는 상기 데이타율로 망을 통해 통신시스템으로 전송되는데, 통신시스템의 수신측에는 MPEG데이타를 수신하는 장치가 필수적으로 구비된다. MPEG데이타를 이용하는 대표적인 통신시스템으로는 주문형비디오(Vedio On Demand:이하 "VOD"라 칭함)가 있다.

제1도는 VOD와 같은 통신시스템의 수신측에 구비되어 망으로부터의 MPEG데이타를 중앙처리장치(Central Processing Unit)가 처리할 수 있는 데이타로 변환하는 MPEG데이타 수신장치에 대한 블럭다이아그램이다.

제1도를 참조하면, 라인디코더(10)는 망으로부터 제공되는 MPEG데이타를 라인디코딩한다. 라인디코더(10)에 의해 MPEG데이타가 라인디코딩된다는 의미는 MPEG데이타로부터 클럭 CLK, 데이타 Data 및 동기신호 Rfsync가 추출됨을 나타내는 것으로, 상기 데이타 Data는 직렬형태를 갖는다. 직렬/병렬변화부(20)는 직렬형태의 데이타 Data를 통상의 CPU(도시하지 않았음)가 처리할 수 있는 병렬형태의 데이타로 변환하여 출력한다. 직렬/병렬변환부(Serial/Parallel Converter)(20)로부터 출력되는 병렬형태의 데이타는 선입선출(First Input First Output)메모리(30)(이하 "FIFO"라 칭함)에 순차적으로 쌓이게 된다. 그러면 CPU는 FIFO(30)에 일정량 이상의 데이타가 쌓이는 경우 이 데이타들을 리드하여 처리한다. CPU가 FIFO(30)에 일정량 이상의 데이타가 쌓였는지를 확인할 수 있는 것은 FIFO(30)로부터 발생되는 플래그인 Half Flag, Empty Flag에 의해 가능해진다. 상기 Half Flag는 FIFO(30)에 데이타가 반정도 차있다는 것을 나타내며, Empty Flag는 FIFO(30)에 저장되어 있던 데이타가 모두 리드되었음을 나타낸다.

한편 제1도와 같이 구성되는 수신장치를 포함하는 통상의 통신시스템이 망으로부터 수신되는 MPEG데이타를 실시간(Real Time)으로 수신하여 처리하기 위해서는 다음과 같은 조건들이 요구된다.

통상이 통신시스템은 1.544Mbps급의 망접속기능을 가져야 하며, 직렬형태의 MPEG데이타를 병렬로 변환하는 기능을 가져야 한다. 또한 MPEG데이타가 시스템메모리에 효율적으로 전송되도록 하는 버퍼링, 인터럽트발생 및 버퍼상태체크 기술과, 사용되지 않는 널데이타(Null Data)의 유입을 막는 기술과, 전송되는 MPEG데이타의 구조에 관계없이 일정 포맷으로 데이타를 변환하는 기술이 있어야 한다.

망으로부터 수신되는 MPEG데이타를 실시간으로 처리하기 위해서는 상기와 같은 기능 및 기술들이 요구되고 있지만, 종래기술에 따른 통신시스템들은 하기와 같은 문제점들을 여전히 가지고 있다.

(1) MPEG데이타를 송수신하는 통신시스템에서는 실제MPEG데이타를 송수신할뿐만 아니라 MPEG데이타가 송수신되지 않는 경우에도 망동기를 위해 지속적으로 널데이타를 송수신한다. 이러한 널데이타를 수신하는 측에서는 실제 MPEG데이타가 아닌 널데이타를 수신하여 지속적으로 처리하게 되는데, 이러한 처리동작은 시스템의 성능을 저하시키는 요소로서 작용한다.

(2) MPEG데이타는 MPEG1시스템스트림(System Stream) 또는 MPEG2트랜스포트스트림(Transport Stream)으로 전송될 수 있으며, 또한 스트림내에 포함된 MPEG데이타는 비트오더링(Bit Ordering)에 따라 LSB(Least Significant Bit)의 순서로 또는 MSB(Most Significant Bit)의 순서로 전송될 수 있다. 그러나 통상의 통신시스템은 그 전송되는 MPEG데이타의 스트림 및 순서에 따라 고정적으로 설계되는 것이 일반적이기 때문에 , 전송되는 MPEG데이타의 스트림 및 순서가 바뀌는 경우에는 이에 적합한 시스템으로 변경하거나 MPEG데이타의 스트림 및 순서를 판별하고 처리하여야 하는 필요가 있다. 이러한 필요에 따라 종래기술에 따른 통신시스템은 MPEG데이타의 비트오더링이 LSB가 먼저인지 아니면 MSB가 먼저인지를 검출하고 그 검출결과에 따라 MPEG데이타를 정렬시키는 동작을 수행한다. 그러나 MPEG데이타의 비트오더링을 검출하고 데이타를 정렬시키는 동작이 복잡하게 수행됨에 따라 시스템의 성능이 저하되는 문제점이 있었다. 또한 종래기술에 따른 통신시스템은 MPEG데이타의 스트림을 자동적으로 판별하는 기능이 없었다.

(3) MPEG데이타가 수신되더라도 통신시스템은 사용자의 요구에 따라 데이타의 수신을 원치 않는 경우가 발생할 수 있다. 예를 들어 사용자가 VOD를 이용하여 영화를 시청하다가 스톱(Stop)시키고자 하는 경우가 데이타의 수신을 원치 않는 경우에 해당한다. 이와 같이 데이타의 수신을 원치 않는 경우에는 수신되는 MPEG데이타를 차단시켰다가 사용자가 다시 원하는 경우에 제공되도록 하는 것이 바람직할 것이다. 그러나 종래기술에 따른 통신시스템에는 데이타의 수신을 원치 않는 경우에 MPEG데이타가 수신됨을 차단시키는 기능을 수행하는 회로가 구비되어 있지 않다.

따라서 본 발명의 목적은 망으로부터 수신되는 직렬형태의 MPEG데이타를 CPU가 실시간으로 처리할 수 있는 병렬형태의 MPEG데이타로 변환하는 장치를 제공함에 있다.

본 발명의 다른 목적은 MPEG데이타가 전송되지 않는 경우에 수신되는 널데이타를 차단(Block)시킴으로써 실제의 MPEG데이타만이 수신되어 처리되도록 하는 장치를 제공함에 있다.

본 발명의 또다른 목적은 MPEG데이타의 비트오더링을 검출하고 MPEG데이타를 정렬시키는 동작을 실시간으로 처리하는 장치를 제공함에 있다.

본 발명의 또다른 목적은 MPEG데이타의 전송스트림을 자동적으로 판별하는 장치를 제공함에 있다.

본 발명의 또다른 목적은 MPEG데이타의 수신을 원치 않는 경우에는 데이타의 수신을 차단시키는 장치를 제공함에 있다.

본 발명의 또다른 목적은 MPEG데이타를 수신하여 처리할 시 시스템의 성능이 저하됨을 방지하는 장치를 제공함에 있다.

상기와 같은 목적들을 달성하기 위한 본 발명에 따른 MPEG데이타 수신장치는 라인디코더와, 직렬/병렬변화부와, 비트변환부와, 동기검출부와, 라이트신호발생부와, FIFO와, CPU를 적어도 구비하는 것을 특징으로 한다.

본 발명의 제1견지(Aspect)에 따른 MPEG데이타 수신장치는, 망으로부터의 엠펙스트림을 라인디코딩하여 직렬형태의 엠펙데이타를 출력하는 라인디코딩수단과, 상기 직렬형태의 엠펙데이타를 병렬형태의 데이타로 변환하는 직병렬변환수단과, 상기 직병렬변환수단에 의해 변환된 병렬형태의 데이타를 선택적으로 비트변환하여 출력하는 비트변환수단과, 상기 비트변환수단의 출력을 라이트신호에 따라 라이트하는 선입선출메모리와, 상기 엠펙스트림내에 동기바이트가 포함된 경우 상기 라이트신호를 발생시켜 상기 비트변환수단의 출력이 상기 선입선출메모리에 라이트되도록 제어하는 라이트제어수단과, 상기 선입선출메모리에 라이트되어 있는 데이타를 리드하는 중앙처리장치로 구성한다.

본 발명의 제2견지에 따른 MPEG데이타 수신장치는, 망으로부터의 엠펙스트림을 라인디코딩하여 직렬형태의 엠펙데이타를 출력하는 라인디코딩수단과, 상기 직렬형태의 엠펙데이타를 병렬형태의 데이타로 변환하는 직병렬변환수단과, 상기 직병렬수단에 의해 변환된 병렬형태의 데이타를 비트제어신호에 따라 선택적으로 비트변환하여 출력하는 비트변환수단과, 상기 비트변환수단의 출력을 순차적으로 라이트하는 선입선출메모리와, 상기 선입선출메모리에 라이트되어 있는 데이타를 순차적으로 리드하고 상기 비트제어신호를 발생하는 중앙처리장치로 구성한다.

본 발명의 제3견지에 따른 MPEG데이타 수신장치는, 망으로부터의 엠펙스트림을 라인디코딩하여 직렬형태의 엠펙데이타를 출력하는 라인디코딩수단과, 상기 직렬형태의 엠펙데이타를 병렬형태의 데이타로 변환하는 직병렬변환수단과, 상기 직병렬변환수단의 출력을 라이트신호에 따라 라이트하는 선입선출메모리와, 상기 엠펙스티림내에 동기바이트가 포함되어 있는지 여부를 검출하는 동기검출수단과, 상기 동기검출수단에 의해 동기바이트가 검출되는 경우 미리 설정된 시간마다 상기라이트신호를 발생시켜 상기 직병렬변환수단의 출력이 상기 선입선출메모리에 라이트되도록 제어하는 라이트시호발생수단과, 상기 선입선출메모리에 라이트되어 있는 데이타를 리드하는 중앙처리장치로 구성한다.

이하 본 발명의 바람직한 실시예의 상세한 설명이 첨부된 도면을 참조하여 설명될 것이다.

우선 각 도면의 구성요소들에 참조부호를 부가함에 있어서, 동일한 구성요소들에 한해서는 비록 다른 도면상에 표시되더라도 가능한한 동일한 부호를 가지도록 하고 있음에 유의해야 한다. 그리고 본 발명을 설명함에 있어, 관련된 공지 기능 또는 구성에 대한 구체적인 설명이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우에 그 상세한 설명은 생략 될 것이다.

제2도에 도시된 본 발명에 따른 MPEG데이타 수신장치는 종래기술에 따른 MPEG데이타 수신장치와 동일하게 라인디코더(10)와, 직렬/병렬변환부(20)와, FIFO(30)를 포함하며, 부가적으로 비트변환부(40)와, 동기검출부(50)와, 라이트신호발생부(60)를 포함한다.

제2도를 참조하면, 라인디코더(10)는 망으로부터의 MPEG스트림(MPEG1시스템스트림 또는 MPEG2트랜스포트스트림)을 라이디코딩하여 클럭 CLK, 데이타 Data 및 동기신호 Rf Sync를 출력한다. 직렬/병렬변환부(20)는 라인디코더(10)에 의해 디코딩되어 출력되는 직렬형태의 데이다 Data를 클럭 CLK와 동기신호 Rf Sync를 이용하여 병렬형태의 데이타로 변환한다. 비트변환부(40)는 직렬/병렬변환부(20)로부터 출력되는 병렬형태의 데이타를 CPU(도시하지 않았음)로부터 제공되는 비트제어신호 BCONT에 따라 선택적으로 비트변환한다.

동기검출부(50)는 라인디코더(10)에 의해 디코딩되어 출력되는 직렬형태의 데이타 Data와 클럭 CLK을 이용하여 MPEG스트림내에 동기바이트가 포함되어 있는지 유무를 검출한다. 동기검출부(50)는 동기바이트가 검출되는 경우 트리거신호 TRIG를 발생하고, 또한 제1동기신호 Sync A 또는 제2동기신호 Sync B를 발생한다. 예를 들어 동기검출부(50)는 MPEG스트림내에 동기바이트 "01ba₁₆"가 포함되어 있는 것으로 검출되는 경우 트리거신호 TRIG와 제1동기신호 Sync A를 발생하고, 동기바이트 "47₁₆"가 포함되어 있는 것으로 검출되는 경우 트리거신호 TRIG와 제2동기신호 Sync B를 발생한다. 라이트신호발생부(60)는 동기검출부(50)로부터의 트리거신호 TRIG와 라인디코더(10)로부터의 클럭 CLK를 입력하여 미리 설정된 시간마다 라이트신호 WR을 발생한다. 여기서 미리 설정된 시간이란 클럭 CLK가 8번 발생하는 시점, 다시 말하면 8비트의 직렬형태의 MPEG데이타가 직렬/병렬변환부(20)에 직렬/병렬변환부(20)에 의해 병렬변환된 후 비트변환부(40)에 의해 비트변환되어 FIFO(30)의 데이타 입력단자 DI로 인가되는 시점에 해당한다.

미리 설정된 저장영역을 가지는 FIFO(30)는 라이트신호발생부(60)로부터 발생되는 라이트신호 WR에 의해 비트변환부(40)의 출력데이타를 라이트하며, 자신의 저장영역에 어느 정도의 데이타가 라이트되어 있는지를 나타내는 해프플래그 Half Flag와 엠프티플래그 Empty Flag를 발생한다. 상기 Half Flag는 FIFO(30)의 저장영역의 반만큼 데이타가 라이트되어 있음을 나타내며, Empty Flag는 FIFO(30)의 저장영역에 라이트되어 있는 데이타가 없음을 나타낸다. CPU는 FIFO(30)에 일정량의 데이타가 라이트되어 있는 경우에 데이타를 리드하게 되는데, 예를 들면 FIFO(30)로부터 Half Flag가 발생함에 응답하여 CPU는 FIFO(30)에 라이트되어 있는 데이타를 리드한다. 상기 FIFO(30)의 리세트단자 RST와 라이트신호발생부(60)로는 CPU로부터의 리세트신호 RESET가 제공되는데, 이 리세트신호 RESET에 의해 FIFO(30)와 라이트신호발생부(60)는 각각 리세트 및 클리어된다.

상기 제2도의 구성중 직렬/병렬변환부(20), FIFO(30), 비트변환부(40) 및 라이트신호발생부(60)의 연결구성을 보다 상세하게 나타낸 도면이 제3도이며, 비트변환부(40)의 구성을 보다 상세하게 나타낸 도면이 제4도이다.

제3도를 참조하면, 직렬/병렬변환부(20)는 인버터(21)와, 낸드게이트(22)와, 시프트레지스터(23)로 구성되며, 라이트신호발생부(60)는 카운터(61)와, 앤드게이트(62)와, 디플립플톱(63)과, 낸드게이트(64)로 구성된다. 라인디코더(21)로부터 출력되는 동기신호 Rf Sync는 인버터(21)을 통해 시프트레지스터(23)의 단자 C로 인가되며, 클럭 CLK는 낸드게이트(22)의 한 입력으로 인가되며, 데이타 Data는 시프트레지스터(23)의 단자 D로 인가된다. 상기 낸드게이트(22)의 다른 입력으로는 인버터(21)의 출력이 인가되며, 낸드게이트(22)의 출력은 시프트레지스터(23)의 단자 CKI으로 인가된다. 카운터(61)는 단자 CK2로 인가되는 라인디코더(21)로부터의 클럭 CLK에 따라 8의 값을 카운팅한다. 카운터(61)의 출력단자 Q11~Q13 모두에 "하이"레벨이 출력되는 경우, 즉 8의 값이 카운팅되는 경우 앤드게이트(62)는 "하이"레벨의 신호를 출력한다. 디플립플롭(63)은 단자 CK3로 동기검출부(50)로부터의 트리거신호 TRIG가 인가되는 경우 동작하여 출력단자 Q20으로 "하이"레벨의 신호를 출력한다. A입력단자는 앤드게이트(62)가 연결되고, B입력단에는 디플립플롭(63)이 연결되는 낸드게이트(64)는 모든 입력단에 "하이"레벨의 신호가 인가되는 경우에만 "로우"레벨의 라이트신호 WR을 출력한다. 이 라이트신호 WR의 레벨이 "로우"레벨인 경우 FIFO(30)은 비트변환부(40)에서 출력되는 데이타를 라이트한다.

제4도를 참조하면, 직렬/병렬변환부(20)의 출력단자 Q0∼Q7로부터 출력되는 병렬형태의 데이타는 비트변환부(40)의 데이타입력단자 D0∼D7로 입력된 후 비트변환되어 데이타풀력단자 Q0´∼Q7´로 출력된다. 데이타입력단자 D0∼D7로 입력되는 각각의 데이타는 비트제어신호 BCONT와 앤득이팅되며, 또한 인버터를 거쳐 반전 출력되는 비트제어신호 BCONT'와 앤드게이팅된다. 이때 앤드게이팅동작을 위한 앤드게이트의 수는 16개이다. 이렇게 앤드게이팅된 출력들은 각각 쌍(Pair)을 이루어 8개의 오어게이트로 입력된 후 오어게이팅되어 에이타출력단자 Q0´∼Q7´를 통해 출력된다. 다시 말하면, 데이타입력단자 D0를 통해 입력되는 데이타는 데이타입력단자 D7을 통해 입력되는 데이타와 쌍을 이루며, 데이타입력단자 D1을 통해 입력되는 데이타는 데이타입력단자 D6을 통해 입력되는 데이타와 쌍을 이루며, 데이타입력단자 D2를 통해 입력되는 데이타는 에이타입력단자 D5를 통해 입력되는 데이타와 쌍을 이루며, 데이타입력단자 D3을 통해 입력되는 데이타는 데이타입력단자 D4를 통해 입력되는 데이타와 쌍을 이룬다. 이렇게 쌍을 이룬 각각의 입력데이타들중 한 입력데이타는 비트제어신호 BCONT와 앤드게이팅되고, 다른 한 입력데이타는 반전된 비트제어신호 BCONT와 앤드게이팅된다. 서로 쌍을 이룬 다음 앤드게이팅된 입력데이타들은 오어게이트에 입력되어 오어게이팅된 후 데이타출력단자 Q0´∼Q7´를 통해 출력된다.

제5도는 본 발명에 따른 MPEG데이타 수신장치가 동작하는 경우의 파형을 나타내는 도면이고, 제6도는 본 발명에 따른 동작을 기능적으로 설명하기 위한 도면이다. 이러한 도면에 대한 보다 상세한 설명은 후술될 것이다.

먼저, 본 발명에 따른 MPEG데이타 수신장치가 널데이타를 차단시키는 기능을 수행함을 설명한다.

망으로부터 MPEG스트림이 인가되면 라인디코더(10)는 클럭 CLK와, 데이타 Data와, 동기신호 Rf Sync를 출력한다. 그러면 동기신호 Rf Sync에 의해 주기적으로 동기가 이루어지는 시프트레지스터(23)는 직렬로 입력되는 데이타 Data를 클럭 CLK에 따라 한 비트씩 시프트시킨다. 한편 카운터(61)는 클럭 CLK가 8개 들어왔을 때 제5도에 도시된 바와 같이 모든 출력단자 Q11~Q13에 "하이"레벨의 신호를 출력하고, 이 경우에 앤드게이트(62)는 "하이"레벨의 신호를 낸드게이트(64)의 A입력단으로 인가한다. 이때 MPEG스트림이 실질적으로 전송됨에 해당하는 클럭 CLK와, 데이타 Data를 제공받는 동기검출부(50)는 트리거신호 TRIG를 발생하고, 디플립플롭(63)은 이 트리거신호 TRIG를 단자 CK3로 인가받은 후 출력단자 Q20으로 "하이"레벨의 신호를 발생하여 낸드게이트(64)의 B입력단으로 인가한다. 그러면 낸드게이트(64)는 제5도에 도시된 바와 같이 "로우"레벨의 라이트신호 WR을 출력하므로 이에 응답하여 FIFO(30)는 데이타를 라이트하게 된다. 이와 같이 동기검출부(50)에 의해 동기가 검출되는 경우, 즉 "로우"레벨의 라이트신호 WR이 발생되는 경우에만 FIFO(30)는 라이트동작을 수행하므로 MPEG스트림이 수신되지 않는 경우에 전송되는 널데이타의 수신을 차단할 수 있으며, 실제의 MPEG데이타만이 수신되도록 할 수 있다.

다음에, 본 발명에 따른 MPEG데이타 수신장치가 MPEG데이타의 비트오더링에 관계없이 CPU가 데이타를 원할하게 수신할 수 있도록 하는 기능을 수행함을 설명한다.

"하이"레벨의 비트제어신호 BCONT가 인가되면 비트변환부(40)의 입력단자 D0를 통한 데이타는 출력단자 Q0로, 입력단자 D1을 통한 데이타는 출력단자 Q1으로, 입력단자 D2를 통한 데이타는 출력단자 Q2로, 입력단자 D3를 통한 데이타는 출력단자 Q3으로, 입력단자 D4를 통한 데이타는 출력단자 Q4로, 입력단자 D5를 통한 데이타는 출력단자 Q5로, 입력단자 D6을 통한 데이타는 출력단자 Q6으로, 입력단자 D7을 통한 데이타는 출력단자 Q7로 출력된다. 이와 달리 "로우"레벨의 비트제어신호 BCONT가 인가되면 입력단자 D0을 통한 데이타는 출력단자 Q7로, 입력단자 D1을 통한 데이타는 출력단자 Q6으로, 입력단자 D2를 통한 데이타는 출력단자 Q5로, 입력단자 D3를 통한 데이타는 출력단자 Q4로, 입력단자 D4를 통한 데이타는 출력단자 Q3으로, 입력단자 D5를 통한 데이타는 출력단자 Q2로, 입력단자 D6을 통한 데이타는 출력단자 Q1으로, 입력단자 D7을 통한 데이타는 출력단자 Q0로 비트변환되어 출력된다. 제6도는 비트변환부(40)로 LSB가 먼저 수신되거나, MSB가 먼저 수신되는것에 관계없이 FIFO(30)에 라이트되는 데이타가 일정한 순서를 가지는 것을 나타내는 도면으로, 제1케이스(Case 1)는 LSB가 먼저 수신되는 경우에 수행되는 동작을 나타내고, 제2케이스(Case 2)는 MSB가 먼저 수신되는 경우에 수행되는 동작을 나타낸다. 상기와 같이 비트변환부(40)가 동작하므로 LSB가 먼저 수신되는 경우와 MSB가 먼저 수신되는 경우에 관계없이 FIFO(30)는 일정한 순서로 데이타를 라이트하게 되고, 이때 CPU는 그 동작에 관여하지 않으므로 데이타구조분석시 성능이 향상될 수 있다.

다음에, 본 발명에 따른 MPEG데이타 수신장치가 MPEG스트림이 MPEG시스템스트림인지 아니면 MPEG트랜스포트스트림인지를 자동적으로 판별하는 기능을 수행함을 설명한다.

MPEG표준에 따르면 MPEG1시스템스트림의 동기바이트(Sync Byte)는 "01BA₁₆"이고, MPEG2트랜스포트스트림의 동기바이트는 "47₁₆"이다. 본 발명의 동기검출부(50)는 듀얼(Dual)구조를 가지도록 설계되는데, 한쪽에서는 "01BA₁₆"을 검출하고 다른 한쪽에서는 "47₁₆"을 검출할 수 있도록 설계되어 있다. 만약 MPEG스트림이 MPEG1시스템스트림인 경우 동기검출부(50)는 동기바이트 "01BA₁₆"를 검출한 후 이를 나타내는 동기신호 Sync A를 출력하고, MPEG스트림이 MPEG2트랜스포트스트림인 경우 동기검출부(50)는 동기바이트 "47₁₆"을 검출한 후 이를 나타내는 동기신호 Sync B를 출력한다. 그러면 CPU는 동기검출부(50)으로부터 동기신호 Sync A가 발생되는 경우 MPEG스트림이 MPEG1시스템스트림인 것으로 판별하고, 동기신호 Sync B가 발생되는 경우 MPEG스트림이 MPEG2트랜스포트스트림인 것으로 판별한다.

다음에, 본 발명에 따른 MPEG데이타 수신장치가 MPEG데이타의 수신을 원치않는 경우에 데이타의 수신을 차단하는 기능을 수행함을 설명한다.

사용자가 데이타의 수신을 원치 않는 경우 CPU는 이를 확인한 후 리세트신호 RESET를 발생한다. 그러면 라이트신호발생부(60)의 디플립플롭(63)은 클리어되어 라이트신호 WR의 발생동작을 차단하게 되며, FIFO(30)는 리세트되므로 저장영역에 저장되어 있는 데이타는 클리어된다.

한편 CPU는 FIFO(30)에서 발생되는 Half Flag와 Empty Flag를 이용하여 MPEG데이타를 일정율로 수신한다. 즉 CPU는 FIFO(30)의 영역에 데이타가 반정도 라이트된 경우에 발생되는 Half Flag에 응답하여 FIFO(30)에 라이트되어 있는 데이타를 리드한다. CPU는 FIFO(30)의 영역에 아무런 데이타도 라이트되어 있지 않음을 나타내는 Empty Flag가 발생될 때까지 수행되게 된다. 이러한 리드동작은 MPEG데이타가 수신되는 경우에 반복적으로 수행되므로 CPU는 MPEG데이타를 일정율로 수신하게 된다.

상술한 바와 같이 본 발명은 MPEG데이타가 전송되지 않는 경우에 수신되는 널데이타를 차단시킬 수 있으며, 비트오더링에 관계없이 일정하게 데이타를 정렬할 수 있으며, MPEG스트림을 자동적으로 판별할 수 있으며, MPEG데이타의 수신을 원치 않는 경우에는 데이타의 수신을 차단시킬 수 있다. 이에 따라 망으로부터 수신되는 직렬형태의 MPEG데이타를 CPU가 실시간으로 처리할 수 있는 병렬형태의 MPEG데이타로 변환할 수 있는 잇점이 있으며, 또한 MPEG데이타를 수신하여 처리할 시 시스템의 성능이 저하됨을 방지할 수 있는 잇점이 있다.

한편 본 발명의 상세한 설명에서는 구체적인 실시예에 관해 설명하였으나, 본 발명의 범위에서 벗어나지 않는 한도내에서 여러가지 변형이 가능함은 물론이다. 그러므로 본 발명의 범위는 설명된 실시예에 국한되어 정해져서는 않되며 후술하는 특허청구의 범위뿐만 아니라 이 특허청구의 범위와 균등한 것들에 의해 정해져야 한다.

Claims (17)

1. 엠펙데이타 수신장치에 있어서, 망으로부터의 엠펙스트림을 라인디코딩하여 직렬형태의 엠펙데이타를 출력하는 라인디코딩수단과, 상기 직렬형태의 엠펙데이타를 병렬형태의 데이타로 변환하는 직병렬변환수단과, 상기 직병렬변환수단에 의해 변환된 병렬형태의 데이타를 선택적으로 비트변환하여 출력하는 비트변환수단과, 상기 비트변환수단의 출력을 라이트신호에 따라 라이트하는 선입선출메모리와, 상기 엠펙스트림내에 동기바이트가 포함된 경우 상기 라이트신호를 발생시켜 상기 비트변환수단의 출력이 상기 선입선출메모리에 라이트되도록 제어하는 라이트제어수단과, 상기 선입선출메모리에 라이트되어 있는 데이타를 리드하는 중앙처리장치로 구성함을 특징으로 하는 수신장치.
2. 제1항에 있어서, 상기 라이트제어수단은, 상기 엠펙스트림내에 동기바이트가 포함되어 있는지 여부를 검출하는 동기검출수단과, 상기 동기검출수단에 의해 동기바이트가 검출되는 경우 미리 설정된 시간마다 상기라이트신호를 발생시켜 라이트신호발생수단으로 구성함을 특징으로 하는 수신장치.
3. 제2항에 있어서, 상기 동기검출수단은, 상기 엠펙스트림내에 동기바이트가 포함되어 있는지 여부를 검출하고, 그 검출되는 동기바이트가 01BA₁₆인 경우 제1동기신호를 출력하고 동기바이트가 47₁₆인 경우 제2동기신호를 출력하여 상기 중앙처리장치에 제공하는 것을 특징으로 하는 수신장치.
4. 제3항에 있어서, 상기 라이트신호발생수단은, 상기 직병렬변환수단에 의해 8비트의 엠펙데이타가 병렬형태의 데이타로 변환되고 상기 비트변환수단에 의해 비트변환되는 시간마다 상기 라이트신호를 발생하는 것을 특징으로 하는 수신장치.
5. 제4항에 있어서, 상기 중앙처리장치는, 상기 제1동기신호와 상기 제2동기신호중 어느 한 동기신호도 출력되지 않는 경우에 상기 라이트신호발생수단의 라이트신호발생동작을 차단시키는 것을 특징으로 하는 수신장치.
6. 제1항에 있어서, 상기 선입선출메모리는, 자신의 저장영역을 가지고 있으며 미리 설정된 양 이상의 데이타가 저장영역에 라이트되는 경우 이를 나타내는 제1플래그와, 자신의 저장영역에 아무런 데이타도 라이트되어 있지 않은 경우 이를 나타내는 제2플래그를 더 발생하는 것을 특징으로 하는 수신장치.
7. 제6항에 있어서, 상기 중앙처리장치는, 상기 제1플래그가 발생됨에 응답하여 상기 선입선출메모리에 라이트되어 있는 데이타를 리드하는 것을 특징으로 하는 수신장치.
8. 제1항에 있어서, 상기 비트변환수단은, 상기 직병렬변환수단에 의해 병렬형태로 변환된 데이타를 상기 중앙처리장치로부터 제공되는 비트제어신호에 따라 선택적으로 비트변환하여 출력하는 것을 특징으로 하는 수신장치.
9. 엠펙데이타 수신장치에 있어서, 망으로부터의 엠펙스트림을 라인디코딩하여 직렬형태의 엠펙데이타를 출력하는 라인디코딩수단과, 상기 직렬형태의 엠펙데이타를 병렬형태의 데이타로 변환하는 직병렬변환수단과, 상기 직병렬변환수단에 의해 변환된 병렬형태의 데이타를 비트제어신호에 따라 선택적으로 비트변환하여 출력하는 비트변환수단과, 상기 비트변환수단의 출력을 순차적으로 라이트하는 선입선출메모리와, 상기 선입선출메모리에 라이트되어 있는 데이타를 순차적으로 리드하고 상기 비트제어신호를 발생하는 중앙처리장치로 구성함을 특징으로 하는 수신장치.
10. 제9항에 있어서, 상기 선입선출메모리는, 자신의 저장영역을 가지고 있으며 미리 설정된 양 이상의 데이타가 저장영역에 라이트되는 경우 이를 나타내는 제1플래그와, 자신의 저장영역에 아무런 데이타도 라이트되어 있지 않은 경우 이를 나타내는 제2플래그를 더 발생하는 것을 특징으로 하는 수신장치.
11. 제10항에 있어서, 상기 중앙처리장치는, 상기 제1플래그가 발생됨에 응답하여 상기 선입선출메모리에 라이트되어 있는 데이타를 리드하는 것을 특징으로 하는 수신장치.
12. 엠펙데이타 수신장치에 있어서, 망으로부터의 엠펙스트림을 라인디코딩하여 직렬형태의 엠펙데이타를 출력하는 라인디코딩수단과, 상기 직렬형태의 엠펙데이타를 병렬형태의 데이타로 변환하는 직병렬변환수단과, 상기 직병렬변환수단의 출력을 라이트신호에 따라 라이트하는 선입선출메모리와, 상기 엠펙스트림내에 동기바이트가 포함되어 있는지 여부를 검출하는 동기검출수단과, 상기 동기검출수단에 의해 동기바이트가 검출되는 경우 미리 설정된 시간마다 상기 라이트신호를 발생시켜 상기 직병렬변환수단의 출력이 상기 선입선출메모리에 라이트되도록 제어하는 라이트신호발생수단과, 상기 선입선출메모리에 라이트되어 있는 데이타를 리드하는 중앙처리장치로 구성함을 특징으로 하는 수신장치.
13. 제12항에 있어서, 상기 동기검출수단은, 상기 엠펙스트림내에 동기바이트가 포함되어 있는지 여부를 검출하고, 그 검출되는 동기바이트가 01BA₁₆인 경우 제1동기신호를 출력하고 동기바이트가 47₁₆인 경우 제2동기신호를 출력하여 상기 중앙처리장치에 제공하는 것을 특징으로 하는 수신장치.
14. 제13항에 있어서, 상기 라이트신호발생수단은, 상기 직병렬변환수단에 의해 8비트의 엠펙데이타가 병렬형태의 데이타로 변환되는 시간마다 상기 라이트신호를 발생하는 것을 특징으로 하는 수신장치.
15. 제14항에 있어서, 상기 중앙처리장치는, 상기 제1동기신호와 상기 제2동기신호중 어느 한 동기신호도 출력되지 않는 경우에 상기 라이트신호발생수단의 라이트신호발생동작을 차단시키는 것을 특징으로 하는 수신장치.
16. 제12항에 있어서, 상기 선입선출메모리는, 자신의 저장영역을 가지고 있으며 미리 설정된 양 이상의 데이타가 저장영역에 라이트되는 경우 이를 나타내는 제1플래그와, 자신의 저장영역에 아무런 데이타도 라이트되어 있지 않은 경우 이를 나타내는 제2플래그를 더 발생하는 것을 특징으로 하는 수신장치.
17. 제16항에 있어서, 상기 중앙처리장치는, 상기 제1플래그가 발생됨에 응답하여 상기 선입선출메모리에 라이트되어 있는 데이타를 리드하는 것을 특징으로 하는 수신장치.