JP2000285404A - 記録装置の書き込み補償回路 - Google Patents

Abstract

(57)【要約】 【課題】 遅延発生手段の他に温度補償、位相補償を実
現する回路部を別途必要とせず、ＶＣＯを用いた書き込
み補償回路に比べて回路規模の小さい書き込み補償回路
を提供すること。 【解決手段】 本発明の書き込み補償回路は、記録装置
の書き込み補償回路であって、第１の駆動電圧ＶＤＤに
より駆動され、入力されたクロック信号５２を第１の遅
延時間だけ遅延させて出力する第１の遅延部８と、クロ
ック信号５２に基づいて、第１の遅延時間がクロック信
号５２の周期と等しくなるように第１の遅延部８に第１
の駆動電圧を供給する電圧供給部１１とを備えている。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、記録装置の書き込
み補償回路に関する。

【０００２】

【従来の技術】記録装置に記録されたデータを再生する
と、再生波形のピークシフトが生じる。このピークシフ
トを補償する方法の１つとして、ピークシフトが問題と
なる特定のビット配列のデータを記録する時に予め特定
されたビットを表す信号の位相を調整する書き込み補償
方法が知られている。

【０００３】書き込み補償方法を実現する書き込み補償
回路部の遅延発生手段は、複数のバッファを有する遅延
回路を複数個備えている。遅延発生手段は、入力データ
の特定パターンによって、それぞれの遅延回路が駆動す
るバッファの数を制御して複数の遅延信号を発生させ
る。書き込み補償回路部は、セレクタによって複数の遅
延信号から１つの信号を選択して書き込みクロックを生
成し、前記書き込みクロックにより書き込みデータを生
成する。

【０００４】書き込み補償回路部の遅延発生手段に用い
られる技術としては、"A 300Mb/s BiCMOS EPR4 Read Ch
annel for Magnetic Hard Disks" pp.378,379 Proc. of
IEEE 1998 ISSCCに記載されているようなＶＣＯを用い
た技術がある。

【０００５】

【発明が解決しようとする課題】前記ＶＣＯを用いた技
術によれば、書き込み補償量を発生させる遅延回路にお
けるクロックの遅延量を一定に保たせることができる。
これにより、電源電圧変化や、温度変化などによって生
じる回路のばらつきから遅延量の安定性が失われてしま
うことを防ぐことが可能である。しかし、前記ＶＣＯを
用いた技術を遅延発生手段に適用した場合には、温度補
償、位相補償を実現するための回路部が別途必要にな
る。

【０００６】本発明は、以下の（１）、（２）を目的と
する。

【０００７】（１）複数のバッファを持つ遅延回路に対
して、全体の遅延を常にクロック周期と同じになるよう
に設定することにより、１つあたりのバッファの遅延と
クロック周期との間に相対的な関係を持たせること。

【０００８】（２）遅延発生手段の他に温度補償、位相
補償を実現する回路部を別途必要とせず、ＶＣＯを用い
た書き込み補償回路に比べて回路規模の小さい書き込み
補償回路を提供すること。

【０００９】

【課題を解決するための手段】本発明の書き込み補償回
路は、記録装置の書き込み補償回路であって、第１の駆
動電圧により駆動され、入力されたクロック信号を第１
の遅延時間だけ遅延させて出力する第１の遅延部と、前
記クロック信号に基づいて、前記第１の遅延時間が前記
クロック信号の周期と等しくなるように前記第１の遅延
部に前記第１の駆動電圧を供給する電圧供給部とを備え
ており、これにより上記目的が達成される。

【００１０】前記電圧供給部は、第２の駆動電圧により
駆動され、入力された前記クロック信号を第２の遅延時
間だけ遅延させて出力する、前記第１の遅延部と同一の
構成を有する第２の遅延部と、前記第２の遅延時間が所
定の範囲内にあるか否かを判定する判定部と、前記判定
部の判定結果に応じて、前記第１の遅延部に供給する前
記第１の駆動電圧と、前記第２の遅延部に供給する前記
第２の駆動電圧とをそれぞれ選択する電圧選択部とを含
んでもよい。

【００１１】以下に作用を説明する。

【００１２】本発明の書き込み補償回路においては、第
１の遅延時間がクロック信号の周期と等しくなるように
電圧供給部が第１の遅延部に第１の駆動電圧を供給する
ことにより、第１の遅延部におけるクロック信号の遅延
を常にクロック周期と同じになるように設定することが
できる。

【００１３】また、第２の遅延部における第２の遅延時
間が所定の範囲内にあるか否かの判定結果に応じて、電
圧選択部が前記第１の遅延部に供給する第１の駆動電圧
を選択することにより、第１の遅延部におけるクロック
信号の遅延をクロック周期と等しく保つために、第１の
遅延部に供給する第１の駆動電圧を適時調整することが
可能である。

【００１４】

【発明の実施の形態】以下、図面を参照して、本発明の
実施の形態について説明する。

【００１５】図１は、磁気記録再生装置１００の全体を
原理的に示すブロック図である。磁気記録再生装置１０
０は、ハードディスクコントローラ（以下「ＨＤＣ」と
する。）１と、磁気ディスク４と、プリコーダ／変調回
路部２、書き込み補償部３、再生部５を含むリードチャ
ネル部２００とを備えている。

【００１６】ＨＤＣ１は、磁気ディスク４の動作を制御
する。磁気ディスク４は、磁気によりデータを記録する
記録媒体である。プリコーダ／変調回路部２、書き込み
補償部３及び再生部５は、ＨＤＣ１と磁気ディスク４と
の間に設けられている。

【００１７】プリコーダ／変調回路部２は、ＨＤＣ１よ
り信号線１０１を介してユーザデータを受けて、そのユ
ーザデータにプリコード及びデータ変調を施す。書き込
み補償部３は、プリコーダ／変調回路部２より出力され
た変調データを信号線１０２を介して入力とし、プリコ
ーダ／変調回路部２より出力されたセレクト信号を信号
線１０９を介して入力とする。書き込み補償部３には信
号線１０６を介してクロック信号５２も入力されてお
り、クロック信号５２とセレクト信号とに基づいて、変
調データから書き込みデータを生成する。書き込み補償
部３によって生成された書き込みデータは、信号線１０
３を介して磁気ディスク４に書き込まれる。ＨＤＣ１か
らのユーザデータがプリコーダ／変調回路部２、書き込
み補償部３を介して磁気ディスク４に書き込まれる上記
の信号系を書き込み系という。

【００１８】再生部５は、磁気ディスク４より読み出さ
れた読み出しデータを信号線１０４を介して入力とす
る。ＨＤＣ１は、前記再生部５より出力された信号を信
号線１０５を介して入力とする。磁気ディスク４より読
み出された読み出しデータが再生部５を介してＨＤＣ１
に読み出される上記の信号系を読み出し系という。

【００１９】図２は、図１の磁気記録再生装置が備えて
いる書き込み補償部３の構成を示す。図２に示すよう
に、書き込み補償部３は、プレシフトクロック生成部７
と、フリップフロップ８とを備えている。図２におい
て、書き込み補償部３には図１中のプリコーダ／変調回
路部２より出力された変調データ５１と、セレクト信号
５３と、システムを動作させるためのクロック信号５２
とが入力され、書き込みデータ５４が出力される。上述
したように、変調データ５１は信号線１０２を介して入
力され、セレクト信号５３は信号線１０９を介して入力
され、クロック信号５２は信号線１０６を介して入力さ
れる。プレシフトクロック生成部７は、入力されたセレ
クト信号５３とクロック信号５２とに基づいて、プレシ
フトクロックを生成し出力する。フリップフロップ８
は、信号線１０８を介して入力されたプレシフトクロッ
クによって変調データ５１をラッチし、書き込みデータ
５４を出力する。

【００２０】図３は、図２に示す書き込み補償部３が備
えているプレシフトクロック生成部７の構成を示す。図
３に示すように、プレシフトクロック生成部７はプレシ
フトクロック決定部（第１の遅延部）８と、適応電源電
圧生成部（電圧供給部）１１とを備えている。図３にお
いて、プレシフトクロック生成部７にはクロック信号５
２と、パターン６２，６３，６４とが入力され、書き込
みクロック５５が出力される。クロック信号５２は信号
線１０６を介して入力され、パターン６２，６３，６４
はそれぞれ信号線１１４，１１５，１１６を介して入力
される。ここで、パターン６２，６３，６４はそれぞれ
一定のパターンであり、磁気記録再生装置１００が備え
ているパターン生成部（不図示）において生成される。

【００２１】適応電源電圧生成部１１は、遅延回路部
（後述する）の全体の遅延信号をクロック信号５２の周
期と同じにする、駆動電圧ＶＤＤを発生させる。プレシ
フトクロック決定部８は、入力されたクロック信号５２
と、パターン６２，６３，６４と、駆動電圧ＶＤＤと、
セレクト信号５３とに基づいて、書き込みクロック５５
を生成する。

【００２２】図４Ａは、図３に示すプレシフトクロック
生成部７が備えているプレシフトクロック決定部８の構
成例を示す。図４Ａに示すプレシフトクロック決定部８
は、遅延回路１２と、セレクタ１５とを備えている。

【００２３】遅延回路１２は、信号線１０６を介して入
力されたクロック信号５２を、セレクタ１５からの入力
パターンに応じた遅延量だけ遅延させて、書き込みクロ
ック５５として出力する。遅延回路１２は、図３の適応
電源電圧生成部１１により生成された駆動電圧ＶＤＤに
よって駆動されるため、駆動電圧ＶＤＤが大きいほど遅
延量は小さくなり、駆動電圧ＶＤＤが小さいほど遅延量
は大きくなる。

【００２４】セレクタ１５は、それぞれ信号線１１４，
１１５、１１６を介して入力されたパターン６２，６
３，６４から、１つのパターンを選択して遅延回路１２
に出力する。セレクタ１５から遅延回路１２へのパター
ンの入力は信号線１１７を介して行われる。また、セレ
クタ１５におけるパターンの選択は、信号線１０９を介
して入力されるセレクト信号５３により行われる。

【００２５】図４Ｂは、図３に示すプレシフトクロック
生成部７が備えているプレシフトクロック決定部８の別
の構成例を示す。図４Ｂに示すプレシフトクロック決定
部８は、遅延回路１２，１３，１４と、セレクタ１５と
を備えている。

【００２６】図４Ｂに示す場合には、図４Ａに示す場合
と異なり、各遅延回路１２，１３，１４は概ね一定の遅
延量を有する。すなわち、各遅延回路１２，１３，１４
にはそれぞれ一定のパターン６２，６３，６４が入力さ
れているため、各遅延回路１２，１３，１４における遅
延量は概ね一定となる。但し、各遅延回路１２，１３，
１４は図４Ａにおける遅延回路１２と同様に駆動電圧Ｖ
ＤＤによって駆動されるため、駆動電圧ＶＤＤの大小に
よって遅延量は変化する。

【００２７】プレシフトクロック決定部８に入力された
クロック信号５２は、遅延回路１２，１３，１４によっ
てそれぞれ所定の遅延量だけ遅延され、信号線１１１，
１１２，１１３を介してセレクタ１５に入力される。セ
レクタ１５には、遅延されたクロック信号の他に、遅延
されていないクロック信号５２も入力される。セレクタ
１５は、信号線１０９を介して入力されるセレクト信号
５３に応じて、遅延された３つのクロック信号とクロッ
ク信号５２のうちから１つのクロックを選択し、信号線
１０８を介して書き込みクロック５５として出力する。

【００２８】図５は、図４Ａ及び図４Ｂに示す遅延回路
１２の回路構成例を示す。なお、遅延回路１３，１４の
構成は遅延回路１２の構成と同じである。

【００２９】ここで、図４Ａ及び図４Ｂにおける遅延回
路１２，１３，１４の入力側の信号線１０６は図５にお
ける１２−ｉに対応している。また、図４Ａにおける遅
延回路１２の出力側の信号線１０８及び図４Ｂにおける
遅延回路１２，１３，１４の出力側の信号線１１１，１
１２，１１３は、図５における信号線１２−ｏに対応し
ている。また、図４Ａにおいて遅延回路１２に信号パタ
ーンを得るための信号線１１７、及び図４Ｂにおいて遅
延回路１２，１３，１４に信号パターン６２，６３，６
４を得るための信号線１１４，１１５，１１６は、図５
における信号線１２−ｐに対応している。

【００３０】図５の遅延回路１２は、ｍ個のバッファ回
路１２ｂ−１〜１２ｂ−ｍと、ｍ個のスイッチ回路１２
ｓ−１〜１２ｓ−ｍとを備えている。

【００３１】図５の遅延回路１２における信号の遅延量
の決定は、スイッチ回路１２ｓ−１〜１２ｓ−ｍのうち
いずれか１つだけがオン状態となり、他のすべてがオフ
状態となることにより行われる。スイッチ回路１２ｓ−
１〜１２ｓ−ｍのうちいずれか１つがオン状態となる
と、１２−ｉから入力された信号が、オン状態になった
スイッチ回路に対応するバッファ回路１２ｂ−１〜１２
ｂ−ｍまでによって遅延されて、１２−ｏから出力され
る。例えば、スイッチ回路１２ｓ−３がオン状態になっ
た場合、１２−ｉから入力された信号は、バッファ回路
１２ｂ−１〜１２ｂ−３によって遅延されて、１２−ｏ
から出力される。

【００３２】スイッチ回路１２ｓ−１〜１２ｓ−ｍのオ
ン／オフは、信号線１２−ｐを介して入力されるパター
ンによって制御される。よって、図４Ａ及び図４Ｂの遅
延回路１２，１３，１４における遅延量は、入力パター
ン６２，６３，６４によって制御される。

【００３３】遅延回路１２は駆動電圧ＶＤＤによって駆
動されるため、上述したように、駆動電圧ＶＤＤが大き
いとき遅延回路１２の動作は速くなって遅延量は比較的
小さくなる。また、駆動電圧ＶＤＤが小さいとき遅延回
路１２の動作は遅くなって遅延量は比較的大きくなる。

【００３４】図６は、図３に示すプレシフトクロック生
成部７が備えている適応電源電圧生成部１１を示す。適
応電源電圧生成部１１は、電圧選択回路（電圧選択部）
１６と、遅延量判定回路（判定部）１７と、入力パルス
信号生成部１８と、遅延回路部（第２の遅延部）１９
と、ＯＲ回路４０とを備えている。

【００３５】入力パルス信号生成部１８は、入力された
クロック信号５２から、目標遅延量を表すパルス幅を有
する入力パルス信号Ｐ１と、駆動電圧ＶＤＤ’の更新の
ためのパルス信号Ｐ５と、駆動電圧ＶＤＤの更新のため
のパルス信号Ｐ６とを生成する。遅延回路部１９は、入
力パルス信号Ｐ１を遅延させることによって得られるパ
ルス信号を出力パルス信号Ｐ２として出力する。遅延量
判定回路１７は、入力パルス信号Ｐ１に対する出力パル
ス信号Ｐ２の遅延量が目標遅延量より大きいか否かを判
定し、判定結果を示す判定信号Ｐ３と、Ｐ３を反転させ
たパルス信号Ｐ４とを出力する。ＯＲ回路４０は、遅延
量判定回路１７より出力されるパルス信号Ｐ４と、パル
ス信号Ｐ６との論理和を演算し、パルス信号Ｐ７を出力
する。

【００３６】電圧選択回路１６は、信号線１２３，１２
５，１２７のそれぞれを介して得られる判定信号Ｐ３、
パルス信号Ｐ５，Ｐ７を入力として、目標の駆動電圧Ｖ
ＤＤ’と、駆動電圧ＶＤＤとを出力する。上述したよう
に、駆動電圧ＶＤＤは、図４Ａ及び図４Ｂの遅延回路１
２，１３，１４を駆動するための電圧である。また、駆
動電圧ＶＤＤ’は、遅延回路部１９を駆動するための電
圧である。電圧選択回路１６は、判定信号Ｐ３とパルス
信号Ｐ５とに応じて、予め用意された複数の異なる電圧
のうち１つを選択し、その選択された電圧を駆動電圧Ｖ
ＤＤ’として出力する。また、電圧選択回路１６は、判
定信号Ｐ３とパルス信号Ｐ７とに応じて、予め用意され
た複数の異なる電圧のうち１つを選択し、その選択され
た電圧を駆動電圧ＶＤＤとして出力する。

【００３７】判定信号Ｐ３は、前記の複数の電圧のう
ち、より高い電圧を出力すべきか、より低い電圧を出力
すべきかを指示するために使用される。具体的には、判
定信号Ｐ３がローレベルにあることはその複数の電圧の
うち、より低い電圧を出力することを意味し、ハイレベ
ルにあることはその複数の電圧のうち、より高い電圧を
出力することを意味する。

【００３８】遅延回路部１９は、図３及び図４Ａにおけ
る遅延回路１２，１３，１４と同様の構成を有する。遅
延回路１２，１３，１４と異なり、遅延回路部１９にお
いては、信号の遅延量は常に最大の遅延量をとるように
設定されている。例えば、遅延回路部１９が図５に示す
ような構成を有する場合、常にスイッチ１２ｓ−ｍのみ
がオンの状態になっている。

【００３９】図７は、クロック信号５２と、パルス信号
Ｐ１〜Ｐ７との関係を示すタイミングチャートである。

【００４０】パルス信号Ｐ１，Ｐ５，Ｐ６は、入力パル
ス信号生成部１８において、図７に示される関係となる
ように生成される。図７に示すように、パルス信号Ｐ１
は、目標遅延量であるクロック周期Ｔを表すパルス幅を
有する信号である。パルス信号Ｐ５は、パルス信号Ｐ１
の位相と異なった位相を有する信号である。パルス信号
Ｐ５は、駆動電圧ＶＤＤ’が更新されるタイミングを制
御するために用いられる。一方、パルス信号Ｐ６は、Ｐ
５と同様にパルス信号Ｐ１の位相とは異なった位相を有
し、パルス信号Ｐ５より１サイクル遅れた信号である。
パルス信号Ｐ６は、駆動電圧ＶＤＤが更新されるタイミ
ングを制御するために用いられる。パルス信号Ｐ６は、
パルス信号Ｐ５より１サイクル遅れていることにより、
回路の誤動作を防ぐ。

【００４１】上述したように、パルス信号Ｐ２は、遅延
回路部１９において生成される、パルス信号Ｐ１を遅延
させた信号である。また、判定信号Ｐ３は、遅延回路部
１９における遅延量が目標の遅延量より大きいか否かを
示す信号である。図７において、パルス信号Ｐ２の波形
に２か所丸印が付いているが、左側の丸印の時点におい
ては、パルス信号Ｐ１に対するパルス信号Ｐ２の遅延量
が目標遅延量よりも大きいため、判定信号Ｐ３はハイレ
ベルに変化する。また、右側の丸印の時点においては、
パルス信号Ｐ１に対するパルス信号Ｐ２の遅延量が目標
遅延量よりも小さいため、判定信号Ｐ３はローレベルに
変化する。上述したように、パルス信号Ｐ４は判定信号
Ｐ３の否定の信号であるため、図７に示すようにパルス
信号Ｐ４の波形は判定信号Ｐ３の反転した波形となる。

【００４２】パルス信号Ｐ７は、パルス信号Ｐ４とパル
ス信号Ｐ６との論理和により得られる信号である。図７
に示すように、パルス信号Ｐ７は、判定信号Ｐ４がロー
レベルである期間においてのみ、パルス信号Ｐ６に従っ
て出力される。上述したように、パルス信号Ｐ４がロー
レベルである期間（判定信号Ｐ３がハイレベルである期
間）は、駆動電圧ＶＤＤ’が上昇する期間に相当する。
駆動電圧ＶＤＤが更新されるタイミングの制御は、実際
にはパルス信号Ｐ６を元に生成されたパルス信号Ｐ７に
より行われる。そのため、駆動電圧ＶＤＤの更新は、駆
動電圧ＶＤＤ’が上昇する期間に行われる。

【００４３】図８は、図６に示す適応電源電圧生成部１
１が備えている電圧選択回路１６の構成を示す。電圧選
択回路１６は、抵抗３０と、スイッチ回路３１，３３
と、双方向制御シフト回路３２とを備えている。

【００４４】双方向制御シフト回路３２は、Ｄフリップ
フロップ３２ｆ−１〜３２ｆ−９と、２入力１出力のマ
ルチプレクサ３２ｍ−１〜３２ｍ−５と、ＯＲ回路３２
ｏ−１，３２ｏ−２とを備えている。

【００４５】Ｄフリップフロップ３２ｆ−１〜３２ｆ−
５のそれぞれには、信号線１２５を介して得られるパル
ス信号Ｐ５の立ち上がりエッジに同期して、前段又は後
段のＤフリップフロップからデータが入力される。マル
チプレクサ３２ｍ−１〜３２ｍ−５のそれぞれは、判定
信号Ｐ３のレベルに応じて、対応するＤフリップフロッ
プに格納すべきデータを選択する。ＯＲ回路３２ｏ−１
は、制御信号Ｓ４とＳ５との論理和を出力する。ＯＲ回
路３２ｏ−２は、制御信号Ｓ１とＳ２との論理和を出力
する。

【００４６】Ｄフリップフロップ３２ｆ−１〜３２ｆ−
５のうちいずれか１つには「１」の値を有するデータが
保持され、残りのＤフリップフロップには「０」の値を
有するデータが保持される。判定信号Ｐ３がローレベル
のとき（パルス信号Ｐ２の遅延量が目標遅延量よりも小
さいとき）、「１」の値を保持するＤフリップフロップ
は１つ前段（図８の下方）のＤフリップフロップとな
る。判定信号Ｐ３がハイレベルのとき（パルス信号Ｐ２
の遅延量が目標遅延量よりも大きいとき）、「１」の値
を保持するＤフリップフロップは１つ後段（図８の上
方）のＤフリップフロップとなる。Ｄフリップフロップ
３２ｆ−１〜３２ｆ−５が保持する値は、制御信号Ｓ１
〜Ｓ５としてＤフリップフロップ３２ｆ−６〜３２ｆ−
９とスイッチ回路３１とに入力される。

【００４７】一方、Ｄフリップフロップ３２ｆ−６〜３
２ｆ−９のそれぞれには、信号線１２７を介して得られ
るパルス信号Ｐ７の立ち上がりエッジに同期して、Ｄフ
リップフロップ３２ｆ−１〜３２ｆ−４が保持するデー
タがそれぞれ入力される。Ｄフリップフロップ３２ｆ−
６〜３２ｆ−９のうちいずれか１つには「１」の値を有
するデータが保持され、残りのＤフリップフロップには
「０」の値を有するデータが保持される。Ｄフリップフ
ロップ３２ｆ−６〜３２ｆ−９が保持する値は、制御信
号Ｓ６〜Ｓ９としてスイッチ回路３３に入力される。

【００４８】上記構成により、双方向制御シフト回路３
２は、判定信号Ｐ３のレベルに応じて、制御信号Ｓ１〜
Ｓ５のうちいずれか１つをハイレベルにし、残りの制御
信号をローレベルに保つように機能する。また、双方向
制御シフト回路３２は、制御信号Ｓ６〜Ｓ９のうちいず
れか１つをハイレベルにし、残りの制御信号をローレベ
ルに保つように機能する。

【００４９】図８において、抵抗３０の一端は電源電圧
ＶＣＣに接続され、抵抗３０の他端はグランド電圧に接
続されている。抵抗分割法に従って、抵抗３０の点Ｒ１
〜Ｒ５における電圧が電圧Ｖ１〜Ｖ５としてスイッチ回
路３１に供給される。また、点Ｒ１〜Ｒ４における電圧
Ｖ１〜Ｖ４はスイッチ回路３３にも供給される。ここ
で、Ｖ１＞Ｖ２＞Ｖ３＞Ｖ４＞Ｖ５である。

【００５０】スイッチ回路３１は、複数のスイッチ素子
３１−１〜３１−５を備えている。スイッチ素子３１−
１〜３１−５のそれぞれ一端には、対応する電圧Ｖ１〜
Ｖ５が供給されている。制御信号Ｓ１〜Ｓ５は、スイッ
チ素子３１−１〜３１−５のオン／オフをそれぞれ制御
するため使用されている。ハイレベルである制御信号に
対応するスイッチ素子のみがオンとなり、そのスイッチ
素子に対応する電圧が駆動電圧ＶＤＤ’として選択的に
出力される。例えば、制御信号Ｓ３がハイレベルであっ
て他の制御信号がローレベルである場合には、スイッチ
素子３１−３のみがオンになって電圧Ｖ３が駆動電圧Ｖ
ＤＤ’として出力される。

【００５１】ここで、電圧選択回路１６は、出力される
駆動電圧ＶＤＤ’の範囲を所定の範囲に制限する機能を
有していることが望ましい。駆動電圧ＶＤＤ’の範囲の
制限は、例えば、双方向制御シフト回路３２に含まれる
Ｄフリップフロップおよびセレクタの段数を制限するこ
とにより達成される。

【００５２】一方、スイッチ回路３３は、複数のスイッ
チ素子３３−１〜３３−４を備えている。スイッチ回路
３１のスイッチ素子３１−１〜３１−５と同様に、スイ
ッチ素子３３−１〜３３−４の一端には対応する電圧Ｖ
１〜Ｖ４が供給されている。制御信号Ｓ６〜Ｓ９はスイ
ッチ素子３３−１〜３３−４のオンオフを制御するため
の信号である。ハイレベルである制御信号に対応するス
イッチ素子のみがオンとなり、そのスイッチ素子に対応
する電圧が駆動電圧ＶＤＤとして選択的に出力される。
例えば、制御信号Ｓ８がハイレベルであって他の制御信
号がローレベルである場合には、スイッチ素子３３−２
のみがオンになって電圧Ｖ２が駆動電圧ＶＤＤとして出
力される。

【００５３】Ｄフリップフロップ３２ｆ−６〜３２ｆ−
９に格納されるデータは、スイッチ回路３１から出力さ
れる駆動電圧ＶＤＤ’が上昇する場合に更新される。従
って、スイッチ回路３３から出力される駆動電圧ＶＤＤ
は、スイッチ回路３１から出力される駆動電圧ＶＤＤ’
が上昇する場合に駆動電圧ＶＤＤ’の値に更新され、そ
れ以外の場合には更新されない。なお、駆動電圧ＶＤＤ
の初期値は、駆動電圧ＶＤＤ’の初期値に等しい。

【００５４】駆動電圧ＶＤＤは、図３中の遅延回路１
２，１３，１４のバッファ回路部の駆動電圧として供給
される。駆動電圧ＶＤＤ’がロックされた状態の時の駆
動電圧ＶＤＤが上述の遅延回路１２，１３，１４に供給
されている時に、遅延回路１２，１３，１４の全体の信
号の遅延はクロック信号５２の周期と同じになる。

【００５５】図９は、図６に示す適応電源電圧生成部１
１が備えている遅延量判定回路１７の構成を示す。遅延
量判定回路１７は、フリップフロップ３６を備えてい
る。フリップフロップ３６は、データ入力端子Ｄと、ク
ロック入力端子ＣＫと、出力端子Ｑと、否定出力端子Ｎ
Ｑとを有する。データ入力端子Ｄとして、遅延回路部１
９の出力パルス信号Ｐ２が入力される。クロック信号Ｃ
Ｋとして、遅延回路部１９の入力パルス信号Ｐ１が入力
される。出力端子Ｑからは、判定信号Ｐ３が出力され
る。否定出力端子ＮＱからは、パルス信号Ｐ４が出力さ
れる。

【００５６】入力パルス信号Ｐ１と出力パルス信号Ｐ２
との間の位相関係は２つの場合に分類される。１つは、
入力パルス信号Ｐ１の立ち上がりエッジにおいて出力パ
ルス信号Ｐ２がローレベルである場合（図７の右側の丸
印）であり、もう１つは、入力パルス信号Ｐ１の立ち上
がりエッジにおいて出力パルス信号Ｐ２がハイレベルで
ある場合（図７の左側の丸印）である。

【００５７】入力パルス信号Ｐ１の立ち上がりエッジに
おいて出力パルス信号Ｐ２がローレベルである場合は、
入力パルス信号Ｐ１に対する出力パルス信号Ｐ２の遅延
量（実際の遅延量）が目標遅延量より小さい場合に相当
する。入力パルス信号Ｐ１のパルス幅が目標遅延量に相
当するからである。

【００５８】入力パルス信号Ｐ１の立ち上がりエッジに
おいて出力パルス信号Ｐ２がローレベルである場合、遅
延量判定回路１７はローレベルの判定信号Ｐ３を出力す
る。遅延量判定回路１７のフリップフロップ３６が入力
パルス信号Ｐ１の立ち上がりエッジにおいて出力パルス
信号Ｐ２のレベル（ローレベル）をデータとして取り込
むからである。上述したように、ローレベルの判定信号
Ｐ３に応答して、電圧選択回路１６は、駆動電圧ＶＤ
Ｄ’をこれまでより低い電圧とするように制御する。そ
の結果、入力パルス信号Ｐ１に対する出力パルス信号Ｐ
２の遅延量が増大する。このようにして、入力パルス信
号Ｐ１に対する出力パルス信号Ｐ２の遅延量が目標遅延
量に近づくようにフィードバックされる。

【００５９】入力パルス信号Ｐ１の立ち上がりエッジに
おいて出力パルス信号Ｐ２がハイレベルである場合、遅
延量判定回路１７はハイレベルの判定信号Ｐ３を出力す
る。遅延量判定回路１７のフリップフロップ３６が入力
パルス信号Ｐ１の立ち上がりエッジにおいて出力パルス
信号Ｐ２のレベル（ハイレベル）をデータとして取り込
むからである。上述したように、ハイレベルの判定信号
Ｐ３に応答して、電圧選択回路１６は、駆動電圧ＶＤ
Ｄ’をこれまでより高い電圧とするように制御する。そ
の結果、入力パルス信号Ｐ１に対する出力パルス信号Ｐ
２の遅延量が減少する。このようにして、入力パルス信
号Ｐ１に対する出力パルス信号Ｐ２の遅延量が目標遅延
量に近づくようにフィードバックされる。

【００６０】このフィードバックの結果、遅延回路部１
９における入力パルス信号Ｐ１に対する出力パルス信号
Ｐ２の遅延量が目標遅延量に等しくなるように、駆動電
圧ＶＤＤ’の値が調整される。駆動電圧ＶＤＤの値は、
駆動電圧ＶＤＤ’が上昇する時に更新されるため、駆動
電圧ＶＤＤにより駆動される遅延回路１２，１３，１４
における遅延量はクロック周期と相対的な関係を保つこ
とができる。

【００６１】

【発明の効果】本発明によれば、複数のバッファを持つ
遅延回路に対して、全体の遅延を常にクロック周期と同
じになるように設定し、１つあたりのバッファの遅延を
クロック周期と相対的な関係を持たせることができる。
これにより、書き込み補償回路中の遅延回路における信
号の遅延量が、温度変化、電源電圧変化に対して変動す
る感度を低くし、変動に対する遅延量の精度を保つこと
ができる。

【００６２】さらに、本発明によれば、ＶＣＯを用いた
技術におけるような温度補償、位相補償を実現する補償
部を必要とせず、ＶＣＯを用いた技術に比べて小さい回
路規模の書き込み補償回路を実現できる。

【図面の簡単な説明】

【図１】磁気記録再生装置１００の全体を原理的に示す
ブロック図である。

【図２】図１の磁気記録再生装置１００が備えている書
き込み補償部３の構成を示すブロック図である。

【図３】図２の書き込み補償部３が備えているプレシフ
トクロック生成部７の構成を示すブロック図である。

【図４Ａ】図３のプレシフトクロック生成部７が備えて
いるプレシフトクロック決定部８の構成例を示すブロッ
ク図である。

【図４Ｂ】図３のプレシフトクロック生成部７が備えて
いるプレシフトクロック決定部８の別の構成例を示すブ
ロック図である。

【図５】図４Ａ、図４Ｂの遅延回路１２，１３，１４、
及び図５の遅延回路部１９の回路構成例を示す回路図で
ある。

【図６】図３のプレシフトクロック生成部７が備えてい
る適応電源電圧生成部１１を示すブロック図である。

【図７】クロック信号５２と、パルス信号Ｐ１〜Ｐ７と
の関係を示すタイミングチャートである。

【図８】図６の適応電源電圧生成部１１が備えている電
圧選択回路１６の構成を示すブロック図である。

【図９】図６の適応電源電圧生成部１１が備えている遅
延量判定回路１７の構成を示すブロック図である。

【符号の説明】

１ ハードディスクコントローラ（ＨＤＣ） ２ プリコーダ／変調回路部 ３ 書き込み補償部 ４ 磁気ディスク ５ 再生部 ７ プレシフトクロック生成部 １１ 適応電源電圧生成部 １２，１３，１４ 遅延回路 １５ セレクタ １６ 電圧選択回路 １７ 遅延量判定回路 １８ 入力パルス信号生成部 １９ 遅延回路部 ３０ 抵抗 ３１ スイッチ回路 ３２ 双方向制御シフト回路 ３３ スイッチ回路 ２００ リードチャネル部

フロントページの続き (72)発明者 山本 明 大阪府門真市大字門真1006番地 松下電器 産業株式会社内 (72)発明者 毛利 浩喜 大阪府門真市大字門真1006番地 松下電器 産業株式会社内 Ｆターム(参考） 5D031 AA04 CC02

Claims (2)

【特許請求の範囲】
1. 【請求項１】 記録装置の書き込み補償回路であって、 第１の駆動電圧により駆動され、入力されたクロック信
   号を第１の遅延時間だけ遅延させて出力する第１の遅延
   部と、 前記クロック信号に基づいて、前記第１の遅延時間が前
   記クロック信号の周期と等しくなるように前記第１の遅
   延部に前記第１の駆動電圧を供給する電圧供給部とを備
   えた、書き込み補償回路。
2. 【請求項２】 前記電圧供給部は、 第２の駆動電圧により駆動され、入力された前記クロッ
   ク信号を第２の遅延時間だけ遅延させて出力する、前記
   第１の遅延部と同一の構成を有する第２の遅延部と、 前記第２の遅延時間が所定の範囲内にあるか否かを判定
   する判定部と、 前記判定部の判定結果に応じて、前記第１の遅延部に供
   給する前記第１の駆動電圧と、前記第２の遅延部に供給
   する前記第２の駆動電圧とをそれぞれ選択する電圧選択
   部とを含む、請求項１に記載の書き込み補償回路。