JP4184532B2 - 記録装置の書き込み補償回路 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は、記録装置の書き込み補償回路に関する。
【０００２】
【従来の技術】
記録装置に記録されたデータを再生すると、再生波形のピークシフトが生じる。このピークシフトを補償する方法の１つとして、ピークシフトが問題となる特定のビット配列のデータを記録する時に予め特定されたビットを表す信号の位相を調整する書き込み補償方法が知られている。
【０００３】
書き込み補償方法を実現する書き込み補償回路部の遅延発生手段は、複数のバッファを有する遅延回路を複数個備えている。遅延発生手段は、入力データの特定パターンによって、それぞれの遅延回路が駆動するバッファの数を制御して複数の遅延信号を発生させる。書き込み補償回路部は、セレクタによって複数の遅延信号から１つの信号を選択して書き込みクロックを生成し、前記書き込みクロックにより書き込みデータを生成する。
【０００４】
書き込み補償回路部の遅延発生手段に用いられる技術としては、"A 300Mb/s BiCMOS EPR4 Read Channel for Magnetic Hard Disks" pp.378,379 Proc. of IEEE 1998 ISSCCに記載されているようなＶＣＯを用いた技術がある。
【０００５】
【発明が解決しようとする課題】
前記ＶＣＯを用いた技術によれば、書き込み補償量を発生させる遅延回路におけるクロックの遅延量を一定に保たせることができる。これにより、電源電圧変化や、温度変化などによって生じる回路のばらつきから遅延量の安定性が失われてしまうことを防ぐことが可能である。しかし、前記ＶＣＯを用いた技術を遅延発生手段に適用した場合には、温度補償、位相補償を実現するための回路部が別途必要になる。
【０００６】
本発明は、以下の（１）、（２）を目的とする。
【０００７】
（１）複数のバッファを持つ遅延回路に対して、全体の遅延を常にクロック周期と同じになるように設定することにより、１つあたりのバッファの遅延とクロック周期との間に相対的な関係を持たせること。
【０００８】
（２）遅延発生手段の他に温度補償、位相補償を実現する回路部を別途必要とせず、ＶＣＯを用いた書き込み補償回路に比べて回路規模の小さい書き込み補償回路を提供すること。
【０００９】
【課題を解決するための手段】
本発明の書き込み補償回路は、記録装置の書き込み補償回路であって、第１の駆動電圧により駆動され、入力されたクロック信号を第１の遅延時間だけ遅延させて出力する第１の遅延部と、前記クロック信号に基づいて、前記第１の遅延時間が前記クロック信号の周期と等しくなるように前記第１の遅延部に前記第１の駆動電圧を供給する電圧供給部とを備えており、これにより上記目的が達成される。
【００１０】
前記電圧供給部は、第２の駆動電圧により駆動され、入力された前記クロック信号を第２の遅延時間だけ遅延させて出力する、前記第１の遅延部と同一の構成を有する第２の遅延部と、前記第２の遅延時間が所定の範囲内にあるか否かを判定する判定部と、前記判定部の判定結果に応じて、前記第１の遅延部に供給する前記第１の駆動電圧と、前記第２の遅延部に供給する前記第２の駆動電圧とをそれぞれ選択する電圧選択部とを含んでもよい。
【００１１】
以下に作用を説明する。
【００１２】
本発明の書き込み補償回路においては、第１の遅延時間がクロック信号の周期と等しくなるように電圧供給部が第１の遅延部に第１の駆動電圧を供給することにより、第１の遅延部におけるクロック信号の遅延を常にクロック周期と同じになるように設定することができる。
【００１３】
また、第２の遅延部における第２の遅延時間が所定の範囲内にあるか否かの判定結果に応じて、電圧選択部が前記第１の遅延部に供給する第１の駆動電圧を選択することにより、第１の遅延部におけるクロック信号の遅延をクロック周期と等しく保つために、第１の遅延部に供給する第１の駆動電圧を適時調整することが可能である。
【００１４】
【発明の実施の形態】
以下、図面を参照して、本発明の実施の形態について説明する。
【００１５】
図１は、磁気記録再生装置１００の全体を原理的に示すブロック図である。磁気記録再生装置１００は、ハードディスクコントローラ（以下「ＨＤＣ」とする。）１と、磁気ディスク４と、プリコーダ／変調回路部２、書き込み補償部３、再生部５を含むリードチャネル部２００とを備えている。
【００１６】
ＨＤＣ１は、磁気ディスク４の動作を制御する。磁気ディスク４は、磁気によりデータを記録する記録媒体である。プリコーダ／変調回路部２、書き込み補償部３及び再生部５は、ＨＤＣ１と磁気ディスク４との間に設けられている。
【００１７】
プリコーダ／変調回路部２は、ＨＤＣ１より信号線１０１を介してユーザデータを受けて、そのユーザデータにプリコード及びデータ変調を施す。書き込み補償部３は、プリコーダ／変調回路部２より出力された変調データを信号線１０２を介して入力とし、プリコーダ／変調回路部２より出力されたセレクト信号を信号線１０９を介して入力とする。書き込み補償部３には信号線１０６を介してクロック信号５２も入力されており、クロック信号５２とセレクト信号とに基づいて、変調データから書き込みデータを生成する。書き込み補償部３によって生成された書き込みデータは、信号線１０３を介して磁気ディスク４に書き込まれる。ＨＤＣ１からのユーザデータがプリコーダ／変調回路部２、書き込み補償部３を介して磁気ディスク４に書き込まれる上記の信号系を書き込み系という。
【００１８】
再生部５は、磁気ディスク４より読み出された読み出しデータを信号線１０４を介して入力とする。ＨＤＣ１は、前記再生部５より出力された信号を信号線１０５を介して入力とする。磁気ディスク４より読み出された読み出しデータが再生部５を介してＨＤＣ１に読み出される上記の信号系を読み出し系という。
【００１９】
図２は、図１の磁気記録再生装置が備えている書き込み補償部３の構成を示す。図２に示すように、書き込み補償部３は、プレシフトクロック生成部７と、フリップフロップ８とを備えている。図２において、書き込み補償部３には図１中のプリコーダ／変調回路部２より出力された変調データ５１と、セレクト信号５３と、システムを動作させるためのクロック信号５２とが入力され、書き込みデータ５４が出力される。上述したように、変調データ５１は信号線１０２を介して入力され、セレクト信号５３は信号線１０９を介して入力され、クロック信号５２は信号線１０６を介して入力される。プレシフトクロック生成部７は、入力されたセレクト信号５３とクロック信号５２とに基づいて、プレシフトクロックを生成し出力する。フリップフロップ８は、信号線１０８を介して入力されたプレシフトクロックによって変調データ５１をラッチし、書き込みデータ５４を出力する。
【００２０】
図３は、図２に示す書き込み補償部３が備えているプレシフトクロック生成部７の構成を示す。図３に示すように、プレシフトクロック生成部７はプレシフトクロック決定部（第１の遅延部）８と、適応電源電圧生成部（電圧供給部）１１とを備えている。図３において、プレシフトクロック生成部７にはクロック信号５２と、パターン６２，６３，６４とが入力され、書き込みクロック５５が出力される。クロック信号５２は信号線１０６を介して入力され、パターン６２，６３，６４はそれぞれ信号線１１４，１１５，１１６を介して入力される。ここで、パターン６２，６３，６４はそれぞれ一定のパターンであり、磁気記録再生装置１００が備えているパターン生成部（不図示）において生成される。
【００２１】
適応電源電圧生成部１１は、遅延回路部（後述する）の全体の遅延信号をクロック信号５２の周期と同じにする、駆動電圧ＶＤＤを発生させる。プレシフトクロック決定部８は、入力されたクロック信号５２と、パターン６２，６３，６４と、駆動電圧ＶＤＤと、セレクト信号５３とに基づいて、書き込みクロック５５を生成する。
【００２２】
図４Ａは、図３に示すプレシフトクロック生成部７が備えているプレシフトクロック決定部８の構成例を示す。図４Ａに示すプレシフトクロック決定部８は、遅延回路１２と、セレクタ１５とを備えている。
【００２３】
遅延回路１２は、信号線１０６を介して入力されたクロック信号５２を、セレクタ１５からの入力パターンに応じた遅延量だけ遅延させて、書き込みクロック５５として出力する。遅延回路１２は、図３の適応電源電圧生成部１１により生成された駆動電圧ＶＤＤによって駆動されるため、駆動電圧ＶＤＤが大きいほど遅延量は小さくなり、駆動電圧ＶＤＤが小さいほど遅延量は大きくなる。
【００２４】
セレクタ１５は、それぞれ信号線１１４，１１５、１１６を介して入力されたパターン６２，６３，６４から、１つのパターンを選択して遅延回路１２に出力する。セレクタ１５から遅延回路１２へのパターンの入力は信号線１１７を介して行われる。また、セレクタ１５におけるパターンの選択は、信号線１０９を介して入力されるセレクト信号５３により行われる。
【００２５】
図４Ｂは、図３に示すプレシフトクロック生成部７が備えているプレシフトクロック決定部８の別の構成例を示す。図４Ｂに示すプレシフトクロック決定部８は、遅延回路１２，１３，１４と、セレクタ１５とを備えている。
【００２６】
図４Ｂに示す場合には、図４Ａに示す場合と異なり、各遅延回路１２，１３，１４は概ね一定の遅延量を有する。すなわち、各遅延回路１２，１３，１４にはそれぞれ一定のパターン６２，６３，６４が入力されているため、各遅延回路１２，１３，１４における遅延量は概ね一定となる。但し、各遅延回路１２，１３，１４は図４Ａにおける遅延回路１２と同様に駆動電圧ＶＤＤによって駆動されるため、駆動電圧ＶＤＤの大小によって遅延量は変化する。
【００２７】
プレシフトクロック決定部８に入力されたクロック信号５２は、遅延回路１２，１３，１４によってそれぞれ所定の遅延量だけ遅延され、信号線１１１，１１２，１１３を介してセレクタ１５に入力される。セレクタ１５には、遅延されたクロック信号の他に、遅延されていないクロック信号５２も入力される。セレクタ１５は、信号線１０９を介して入力されるセレクト信号５３に応じて、遅延された３つのクロック信号とクロック信号５２のうちから１つのクロックを選択し、信号線１０８を介して書き込みクロック５５として出力する。
【００２８】
図５は、図４Ａ及び図４Ｂに示す遅延回路１２の回路構成例を示す。なお、遅延回路１３，１４の構成は遅延回路１２の構成と同じである。
【００２９】
ここで、図４Ａ及び図４Ｂにおける遅延回路１２，１３，１４の入力側の信号線１０６は図５における１２−ｉに対応している。また、図４Ａにおける遅延回路１２の出力側の信号線１０８及び図４Ｂにおける遅延回路１２，１３，１４の出力側の信号線１１１，１１２，１１３は、図５における信号線１２−ｏに対応している。また、図４Ａにおいて遅延回路１２に信号パターンを得るための信号線１１７、及び図４Ｂにおいて遅延回路１２，１３，１４に信号パターン６２，６３，６４を得るための信号線１１４，１１５，１１６は、図５における信号線１２−ｐに対応している。
【００３０】
図５の遅延回路１２は、ｍ個のバッファ回路１２ｂ−１〜１２ｂ−ｍと、ｍ個のスイッチ回路１２ｓ−１〜１２ｓ−ｍとを備えている。
【００３１】
図５の遅延回路１２における信号の遅延量の決定は、スイッチ回路１２ｓ−１〜１２ｓ−ｍのうちいずれか１つだけがオン状態となり、他のすべてがオフ状態となることにより行われる。スイッチ回路１２ｓ−１〜１２ｓ−ｍのうちいずれか１つがオン状態となると、１２−ｉから入力された信号が、オン状態になったスイッチ回路に対応するバッファ回路１２ｂ−１〜１２ｂ−ｍまでによって遅延されて、１２−ｏから出力される。例えば、スイッチ回路１２ｓ−３がオン状態になった場合、１２−ｉから入力された信号は、バッファ回路１２ｂ−１〜１２ｂ−３によって遅延されて、１２−ｏから出力される。
【００３２】
スイッチ回路１２ｓ−１〜１２ｓ−ｍのオン／オフは、信号線１２−ｐを介して入力されるパターンによって制御される。よって、図４Ａ及び図４Ｂの遅延回路１２，１３，１４における遅延量は、入力パターン６２，６３，６４によって制御される。
【００３３】
遅延回路１２は駆動電圧ＶＤＤによって駆動されるため、上述したように、駆動電圧ＶＤＤが大きいとき遅延回路１２の動作は速くなって遅延量は比較的小さくなる。また、駆動電圧ＶＤＤが小さいとき遅延回路１２の動作は遅くなって遅延量は比較的大きくなる。
【００３４】
図６は、図３に示すプレシフトクロック生成部７が備えている適応電源電圧生成部１１を示す。適応電源電圧生成部１１は、電圧選択回路（電圧選択部）１６と、遅延量判定回路（判定部）１７と、入力パルス信号生成部１８と、遅延回路部（第２の遅延部）１９と、ＯＲ回路４０とを備えている。
【００３５】
入力パルス信号生成部１８は、入力されたクロック信号５２から、目標遅延量を表すパルス幅を有する入力パルス信号Ｐ１と、駆動電圧ＶＤＤ’の更新のためのパルス信号Ｐ５と、駆動電圧ＶＤＤの更新のためのパルス信号Ｐ６とを生成する。遅延回路部１９は、入力パルス信号Ｐ１を遅延させることによって得られるパルス信号を出力パルス信号Ｐ２として出力する。遅延量判定回路１７は、入力パルス信号Ｐ１に対する出力パルス信号Ｐ２の遅延量が目標遅延量より大きいか否かを判定し、判定結果を示す判定信号Ｐ３と、Ｐ３を反転させたパルス信号Ｐ４とを出力する。ＯＲ回路４０は、遅延量判定回路１７より出力されるパルス信号Ｐ４と、パルス信号Ｐ６との論理和を演算し、パルス信号Ｐ７を出力する。
【００３６】
電圧選択回路１６は、信号線１２３，１２５，１２７のそれぞれを介して得られる判定信号Ｐ３、パルス信号Ｐ５，Ｐ７を入力として、目標の駆動電圧ＶＤＤ’と、駆動電圧ＶＤＤとを出力する。上述したように、駆動電圧ＶＤＤは、図４Ａ及び図４Ｂの遅延回路１２，１３，１４を駆動するための電圧である。また、駆動電圧ＶＤＤ’は、遅延回路部１９を駆動するための電圧である。電圧選択回路１６は、判定信号Ｐ３とパルス信号Ｐ５とに応じて、予め用意された複数の異なる電圧のうち１つを選択し、その選択された電圧を駆動電圧ＶＤＤ’として出力する。また、電圧選択回路１６は、判定信号Ｐ３とパルス信号Ｐ７とに応じて、予め用意された複数の異なる電圧のうち１つを選択し、その選択された電圧を駆動電圧ＶＤＤとして出力する。
【００３７】
判定信号Ｐ３は、前記の複数の電圧のうち、より高い電圧を出力すべきか、より低い電圧を出力すべきかを指示するために使用される。具体的には、判定信号Ｐ３がローレベルにあることはその複数の電圧のうち、より低い電圧を出力することを意味し、ハイレベルにあることはその複数の電圧のうち、より高い電圧を出力することを意味する。
【００３８】
遅延回路部１９は、図３及び図４Ａにおける遅延回路１２，１３，１４と同様の構成を有する。遅延回路１２，１３，１４と異なり、遅延回路部１９においては、信号の遅延量は常に最大の遅延量をとるように設定されている。例えば、遅延回路部１９が図５に示すような構成を有する場合、常にスイッチ１２ｓ−ｍのみがオンの状態になっている。
【００３９】
図７は、クロック信号５２と、パルス信号Ｐ１〜Ｐ７との関係を示すタイミングチャートである。
【００４０】
パルス信号Ｐ１，Ｐ５，Ｐ６は、入力パルス信号生成部１８において、図７に示される関係となるように生成される。図７に示すように、パルス信号Ｐ１は、目標遅延量であるクロック周期Ｔを表すパルス幅を有する信号である。パルス信号Ｐ５は、パルス信号Ｐ１の位相と異なった位相を有する信号である。パルス信号Ｐ５は、駆動電圧ＶＤＤ’が更新されるタイミングを制御するために用いられる。一方、パルス信号Ｐ６は、Ｐ５と同様にパルス信号Ｐ１の位相とは異なった位相を有し、パルス信号Ｐ５より１サイクル遅れた信号である。パルス信号Ｐ６は、駆動電圧ＶＤＤが更新されるタイミングを制御するために用いられる。パルス信号Ｐ６は、パルス信号Ｐ５より１サイクル遅れていることにより、回路の誤動作を防ぐ。
【００４１】
上述したように、パルス信号Ｐ２は、遅延回路部１９において生成される、パルス信号Ｐ１を遅延させた信号である。また、判定信号Ｐ３は、遅延回路部１９における遅延量が目標の遅延量より大きいか否かを示す信号である。図７において、パルス信号Ｐ２の波形に２か所丸印が付いているが、左側の丸印の時点においては、パルス信号Ｐ１に対するパルス信号Ｐ２の遅延量が目標遅延量よりも大きいため、判定信号Ｐ３はハイレベルに変化する。また、右側の丸印の時点においては、パルス信号Ｐ１に対するパルス信号Ｐ２の遅延量が目標遅延量よりも小さいため、判定信号Ｐ３はローレベルに変化する。上述したように、パルス信号Ｐ４は判定信号Ｐ３の否定の信号であるため、図７に示すようにパルス信号Ｐ４の波形は判定信号Ｐ３の反転した波形となる。
【００４２】
パルス信号Ｐ７は、パルス信号Ｐ４とパルス信号Ｐ６との論理和により得られる信号である。図７に示すように、パルス信号Ｐ７は、判定信号Ｐ４がローレベルである期間においてのみ、パルス信号Ｐ６に従って出力される。上述したように、パルス信号Ｐ４がローレベルである期間（判定信号Ｐ３がハイレベルである期間）は、駆動電圧ＶＤＤ’が上昇する期間に相当する。駆動電圧ＶＤＤが更新されるタイミングの制御は、実際にはパルス信号Ｐ６を元に生成されたパルス信号Ｐ７により行われる。そのため、駆動電圧ＶＤＤの更新は、駆動電圧ＶＤＤ’が上昇する期間に行われる。
【００４３】
図８は、図６に示す適応電源電圧生成部１１が備えている電圧選択回路１６の構成を示す。電圧選択回路１６は、抵抗３０と、スイッチ回路３１，３３と、双方向制御シフト回路３２とを備えている。
【００４４】
双方向制御シフト回路３２は、Ｄフリップフロップ３２ｆ−１〜３２ｆ−９と、２入力１出力のマルチプレクサ３２ｍ−１〜３２ｍ−５と、ＯＲ回路３２ｏ−１，３２ｏ−２とを備えている。
【００４５】
Ｄフリップフロップ３２ｆ−１〜３２ｆ−５のそれぞれには、信号線１２５を介して得られるパルス信号Ｐ５の立ち上がりエッジに同期して、前段又は後段のＤフリップフロップからデータが入力される。マルチプレクサ３２ｍ−１〜３２ｍ−５のそれぞれは、判定信号Ｐ３のレベルに応じて、対応するＤフリップフロップに格納すべきデータを選択する。ＯＲ回路３２ｏ−１は、制御信号Ｓ４とＳ５との論理和を出力する。ＯＲ回路３２ｏ−２は、制御信号Ｓ１とＳ２との論理和を出力する。
【００４６】
Ｄフリップフロップ３２ｆ−１〜３２ｆ−５のうちいずれか１つには「１」の値を有するデータが保持され、残りのＤフリップフロップには「０」の値を有するデータが保持される。判定信号Ｐ３がローレベルのとき（パルス信号Ｐ２の遅延量が目標遅延量よりも小さいとき）、「１」の値を保持するＤフリップフロップは１つ前段（図８の下方）のＤフリップフロップとなる。判定信号Ｐ３がハイレベルのとき（パルス信号Ｐ２の遅延量が目標遅延量よりも大きいとき）、「１」の値を保持するＤフリップフロップは１つ後段（図８の上方）のＤフリップフロップとなる。Ｄフリップフロップ３２ｆ−１〜３２ｆ−５が保持する値は、制御信号Ｓ１〜Ｓ５としてＤフリップフロップ３２ｆ−６〜３２ｆ−９とスイッチ回路３１とに入力される。
【００４７】
一方、Ｄフリップフロップ３２ｆ−６〜３２ｆ−９のそれぞれには、信号線１２７を介して得られるパルス信号Ｐ７の立ち上がりエッジに同期して、Ｄフリップフロップ３２ｆ−１〜３２ｆ−４が保持するデータがそれぞれ入力される。Ｄフリップフロップ３２ｆ−６〜３２ｆ−９のうちいずれか１つには「１」の値を有するデータが保持され、残りのＤフリップフロップには「０」の値を有するデータが保持される。Ｄフリップフロップ３２ｆ−６〜３２ｆ−９が保持する値は、制御信号Ｓ６〜Ｓ９としてスイッチ回路３３に入力される。
【００４８】
上記構成により、双方向制御シフト回路３２は、判定信号Ｐ３のレベルに応じて、制御信号Ｓ１〜Ｓ５のうちいずれか１つをハイレベルにし、残りの制御信号をローレベルに保つように機能する。また、双方向制御シフト回路３２は、制御信号Ｓ６〜Ｓ９のうちいずれか１つをハイレベルにし、残りの制御信号をローレベルに保つように機能する。
【００４９】
図８において、抵抗３０の一端は電源電圧ＶＣＣに接続され、抵抗３０の他端はグランド電圧に接続されている。抵抗分割法に従って、抵抗３０の点Ｒ１〜Ｒ５における電圧が電圧Ｖ１〜Ｖ５としてスイッチ回路３１に供給される。また、点Ｒ１〜Ｒ４における電圧Ｖ１〜Ｖ４はスイッチ回路３３にも供給される。ここで、Ｖ１＞Ｖ２＞Ｖ３＞Ｖ４＞Ｖ５である。
【００５０】
スイッチ回路３１は、複数のスイッチ素子３１−１〜３１−５を備えている。スイッチ素子３１−１〜３１−５のそれぞれ一端には、対応する電圧Ｖ１〜Ｖ５が供給されている。制御信号Ｓ１〜Ｓ５は、スイッチ素子３１−１〜３１−５のオン／オフをそれぞれ制御するため使用されている。ハイレベルである制御信号に対応するスイッチ素子のみがオンとなり、そのスイッチ素子に対応する電圧が駆動電圧ＶＤＤ’として選択的に出力される。例えば、制御信号Ｓ３がハイレベルであって他の制御信号がローレベルである場合には、スイッチ素子３１−３のみがオンになって電圧Ｖ３が駆動電圧ＶＤＤ’として出力される。
【００５１】
ここで、電圧選択回路１６は、出力される駆動電圧ＶＤＤ’の範囲を所定の範囲に制限する機能を有していることが望ましい。駆動電圧ＶＤＤ’の範囲の制限は、例えば、双方向制御シフト回路３２に含まれるＤフリップフロップおよびセレクタの段数を制限することにより達成される。
【００５２】
一方、スイッチ回路３３は、複数のスイッチ素子３３−１〜３３−４を備えている。スイッチ回路３１のスイッチ素子３１−１〜３１−５と同様に、スイッチ素子３３−１〜３３−４の一端には対応する電圧Ｖ１〜Ｖ４が供給されている。制御信号Ｓ６〜Ｓ９はスイッチ素子３３−１〜３３−４のオンオフを制御するための信号である。ハイレベルである制御信号に対応するスイッチ素子のみがオンとなり、そのスイッチ素子に対応する電圧が駆動電圧ＶＤＤとして選択的に出力される。例えば、制御信号Ｓ８がハイレベルであって他の制御信号がローレベルである場合には、スイッチ素子３３−２のみがオンになって電圧Ｖ２が駆動電圧ＶＤＤとして出力される。
【００５３】
Ｄフリップフロップ３２ｆ−６〜３２ｆ−９に格納されるデータは、スイッチ回路３１から出力される駆動電圧ＶＤＤ’が上昇する場合に更新される。従って、スイッチ回路３３から出力される駆動電圧ＶＤＤは、スイッチ回路３１から出力される駆動電圧ＶＤＤ’が上昇する場合に駆動電圧ＶＤＤ’の値に更新され、それ以外の場合には更新されない。なお、駆動電圧ＶＤＤの初期値は、駆動電圧ＶＤＤ’の初期値に等しい。
【００５４】
駆動電圧ＶＤＤは、図３中の遅延回路１２，１３，１４のバッファ回路部の駆動電圧として供給される。駆動電圧ＶＤＤ’がロックされた状態の時の駆動電圧ＶＤＤが上述の遅延回路１２，１３，１４に供給されている時に、遅延回路１２，１３，１４の全体の信号の遅延はクロック信号５２の周期と同じになる。
【００５５】
図９は、図６に示す適応電源電圧生成部１１が備えている遅延量判定回路１７の構成を示す。遅延量判定回路１７は、フリップフロップ３６を備えている。フリップフロップ３６は、データ入力端子Ｄと、クロック入力端子ＣＫと、出力端子Ｑと、否定出力端子ＮＱとを有する。データ入力端子Ｄとして、遅延回路部１９の出力パルス信号Ｐ２が入力される。クロック信号ＣＫとして、遅延回路部１９の入力パルス信号Ｐ１が入力される。出力端子Ｑからは、判定信号Ｐ３が出力される。否定出力端子ＮＱからは、パルス信号Ｐ４が出力される。
【００５６】
入力パルス信号Ｐ１と出力パルス信号Ｐ２との間の位相関係は２つの場合に分類される。１つは、入力パルス信号Ｐ１の立ち上がりエッジにおいて出力パルス信号Ｐ２がローレベルである場合（図７の右側の丸印）であり、もう１つは、入力パルス信号Ｐ１の立ち上がりエッジにおいて出力パルス信号Ｐ２がハイレベルである場合（図７の左側の丸印）である。
【００５７】
入力パルス信号Ｐ１の立ち上がりエッジにおいて出力パルス信号Ｐ２がローレベルである場合は、入力パルス信号Ｐ１に対する出力パルス信号Ｐ２の遅延量（実際の遅延量）が目標遅延量より小さい場合に相当する。入力パルス信号Ｐ１のパルス幅が目標遅延量に相当するからである。
【００５８】
入力パルス信号Ｐ１の立ち上がりエッジにおいて出力パルス信号Ｐ２がローレベルである場合、遅延量判定回路１７はローレベルの判定信号Ｐ３を出力する。遅延量判定回路１７のフリップフロップ３６が入力パルス信号Ｐ１の立ち上がりエッジにおいて出力パルス信号Ｐ２のレベル（ローレベル）をデータとして取り込むからである。上述したように、ローレベルの判定信号Ｐ３に応答して、電圧選択回路１６は、駆動電圧ＶＤＤ’をこれまでより低い電圧とするように制御する。その結果、入力パルス信号Ｐ１に対する出力パルス信号Ｐ２の遅延量が増大する。このようにして、入力パルス信号Ｐ１に対する出力パルス信号Ｐ２の遅延量が目標遅延量に近づくようにフィードバックされる。
【００５９】
入力パルス信号Ｐ１の立ち上がりエッジにおいて出力パルス信号Ｐ２がハイレベルである場合、遅延量判定回路１７はハイレベルの判定信号Ｐ３を出力する。遅延量判定回路１７のフリップフロップ３６が入力パルス信号Ｐ１の立ち上がりエッジにおいて出力パルス信号Ｐ２のレベル（ハイレベル）をデータとして取り込むからである。上述したように、ハイレベルの判定信号Ｐ３に応答して、電圧選択回路１６は、駆動電圧ＶＤＤ’をこれまでより高い電圧とするように制御する。その結果、入力パルス信号Ｐ１に対する出力パルス信号Ｐ２の遅延量が減少する。このようにして、入力パルス信号Ｐ１に対する出力パルス信号Ｐ２の遅延量が目標遅延量に近づくようにフィードバックされる。
【００６０】
このフィードバックの結果、遅延回路部１９における入力パルス信号Ｐ１に対する出力パルス信号Ｐ２の遅延量が目標遅延量に等しくなるように、駆動電圧ＶＤＤ’の値が調整される。駆動電圧ＶＤＤの値は、駆動電圧ＶＤＤ’が上昇する時に更新されるため、駆動電圧ＶＤＤにより駆動される遅延回路１２，１３，１４における遅延量はクロック周期と相対的な関係を保つことができる。
【００６１】
【発明の効果】
本発明によれば、複数のバッファを持つ遅延回路に対して、全体の遅延を常にクロック周期と同じになるように設定し、１つあたりのバッファの遅延をクロック周期と相対的な関係を持たせることができる。これにより、書き込み補償回路中の遅延回路における信号の遅延量が、温度変化、電源電圧変化に対して変動する感度を低くし、変動に対する遅延量の精度を保つことができる。
【００６２】
さらに、本発明によれば、ＶＣＯを用いた技術におけるような温度補償、位相補償を実現する補償部を必要とせず、ＶＣＯを用いた技術に比べて小さい回路規模の書き込み補償回路を実現できる。
【図面の簡単な説明】
【図１】磁気記録再生装置１００の全体を原理的に示すブロック図である。
【図２】図１の磁気記録再生装置１００が備えている書き込み補償部３の構成を示すブロック図である。
【図３】図２の書き込み補償部３が備えているプレシフトクロック生成部７の構成を示すブロック図である。
【図４Ａ】図３のプレシフトクロック生成部７が備えているプレシフトクロック決定部８の構成例を示すブロック図である。
【図４Ｂ】図３のプレシフトクロック生成部７が備えているプレシフトクロック決定部８の別の構成例を示すブロック図である。
【図５】図４Ａ、図４Ｂの遅延回路１２，１３，１４、及び図５の遅延回路部１９の回路構成例を示す回路図である。
【図６】図３のプレシフトクロック生成部７が備えている適応電源電圧生成部１１を示すブロック図である。
【図７】クロック信号５２と、パルス信号Ｐ１〜Ｐ７との関係を示すタイミングチャートである。
【図８】図６の適応電源電圧生成部１１が備えている電圧選択回路１６の構成を示すブロック図である。
【図９】図６の適応電源電圧生成部１１が備えている遅延量判定回路１７の構成を示すブロック図である。
【符号の説明】
１ ハードディスクコントローラ（ＨＤＣ）
２ プリコーダ／変調回路部
３ 書き込み補償部
４ 磁気ディスク
５ 再生部
７ プレシフトクロック生成部
１１ 適応電源電圧生成部
１２，１３，１４ 遅延回路
１５ セレクタ
１６ 電圧選択回路
１７ 遅延量判定回路
１８ 入力パルス信号生成部
１９ 遅延回路部
３０ 抵抗
３１ スイッチ回路
３２ 双方向制御シフト回路
３３ スイッチ回路
２００ リードチャネル部
【発明の属する技術分野】
本発明は、記録装置の書き込み補償回路に関する。
【０００２】
【従来の技術】
記録装置に記録されたデータを再生すると、再生波形のピークシフトが生じる。このピークシフトを補償する方法の１つとして、ピークシフトが問題となる特定のビット配列のデータを記録する時に予め特定されたビットを表す信号の位相を調整する書き込み補償方法が知られている。
【０００３】
書き込み補償方法を実現する書き込み補償回路部の遅延発生手段は、複数のバッファを有する遅延回路を複数個備えている。遅延発生手段は、入力データの特定パターンによって、それぞれの遅延回路が駆動するバッファの数を制御して複数の遅延信号を発生させる。書き込み補償回路部は、セレクタによって複数の遅延信号から１つの信号を選択して書き込みクロックを生成し、前記書き込みクロックにより書き込みデータを生成する。
【０００４】
書き込み補償回路部の遅延発生手段に用いられる技術としては、"A 300Mb/s BiCMOS EPR4 Read Channel for Magnetic Hard Disks" pp.378,379 Proc. of IEEE 1998 ISSCCに記載されているようなＶＣＯを用いた技術がある。
【０００５】
【発明が解決しようとする課題】
前記ＶＣＯを用いた技術によれば、書き込み補償量を発生させる遅延回路におけるクロックの遅延量を一定に保たせることができる。これにより、電源電圧変化や、温度変化などによって生じる回路のばらつきから遅延量の安定性が失われてしまうことを防ぐことが可能である。しかし、前記ＶＣＯを用いた技術を遅延発生手段に適用した場合には、温度補償、位相補償を実現するための回路部が別途必要になる。
【０００６】
本発明は、以下の（１）、（２）を目的とする。
【０００７】
（１）複数のバッファを持つ遅延回路に対して、全体の遅延を常にクロック周期と同じになるように設定することにより、１つあたりのバッファの遅延とクロック周期との間に相対的な関係を持たせること。
【０００８】
（２）遅延発生手段の他に温度補償、位相補償を実現する回路部を別途必要とせず、ＶＣＯを用いた書き込み補償回路に比べて回路規模の小さい書き込み補償回路を提供すること。
【０００９】
【課題を解決するための手段】
本発明の書き込み補償回路は、記録装置の書き込み補償回路であって、第１の駆動電圧により駆動され、入力されたクロック信号を第１の遅延時間だけ遅延させて出力する第１の遅延部と、前記クロック信号に基づいて、前記第１の遅延時間が前記クロック信号の周期と等しくなるように前記第１の遅延部に前記第１の駆動電圧を供給する電圧供給部とを備えており、これにより上記目的が達成される。
【００１０】
前記電圧供給部は、第２の駆動電圧により駆動され、入力された前記クロック信号を第２の遅延時間だけ遅延させて出力する、前記第１の遅延部と同一の構成を有する第２の遅延部と、前記第２の遅延時間が所定の範囲内にあるか否かを判定する判定部と、前記判定部の判定結果に応じて、前記第１の遅延部に供給する前記第１の駆動電圧と、前記第２の遅延部に供給する前記第２の駆動電圧とをそれぞれ選択する電圧選択部とを含んでもよい。
【００１１】
以下に作用を説明する。
【００１２】
本発明の書き込み補償回路においては、第１の遅延時間がクロック信号の周期と等しくなるように電圧供給部が第１の遅延部に第１の駆動電圧を供給することにより、第１の遅延部におけるクロック信号の遅延を常にクロック周期と同じになるように設定することができる。
【００１３】
また、第２の遅延部における第２の遅延時間が所定の範囲内にあるか否かの判定結果に応じて、電圧選択部が前記第１の遅延部に供給する第１の駆動電圧を選択することにより、第１の遅延部におけるクロック信号の遅延をクロック周期と等しく保つために、第１の遅延部に供給する第１の駆動電圧を適時調整することが可能である。
【００１４】
【発明の実施の形態】
以下、図面を参照して、本発明の実施の形態について説明する。
【００１５】
図１は、磁気記録再生装置１００の全体を原理的に示すブロック図である。磁気記録再生装置１００は、ハードディスクコントローラ（以下「ＨＤＣ」とする。）１と、磁気ディスク４と、プリコーダ／変調回路部２、書き込み補償部３、再生部５を含むリードチャネル部２００とを備えている。
【００１６】
ＨＤＣ１は、磁気ディスク４の動作を制御する。磁気ディスク４は、磁気によりデータを記録する記録媒体である。プリコーダ／変調回路部２、書き込み補償部３及び再生部５は、ＨＤＣ１と磁気ディスク４との間に設けられている。
【００１７】
プリコーダ／変調回路部２は、ＨＤＣ１より信号線１０１を介してユーザデータを受けて、そのユーザデータにプリコード及びデータ変調を施す。書き込み補償部３は、プリコーダ／変調回路部２より出力された変調データを信号線１０２を介して入力とし、プリコーダ／変調回路部２より出力されたセレクト信号を信号線１０９を介して入力とする。書き込み補償部３には信号線１０６を介してクロック信号５２も入力されており、クロック信号５２とセレクト信号とに基づいて、変調データから書き込みデータを生成する。書き込み補償部３によって生成された書き込みデータは、信号線１０３を介して磁気ディスク４に書き込まれる。ＨＤＣ１からのユーザデータがプリコーダ／変調回路部２、書き込み補償部３を介して磁気ディスク４に書き込まれる上記の信号系を書き込み系という。
【００１８】
再生部５は、磁気ディスク４より読み出された読み出しデータを信号線１０４を介して入力とする。ＨＤＣ１は、前記再生部５より出力された信号を信号線１０５を介して入力とする。磁気ディスク４より読み出された読み出しデータが再生部５を介してＨＤＣ１に読み出される上記の信号系を読み出し系という。
【００１９】
図２は、図１の磁気記録再生装置が備えている書き込み補償部３の構成を示す。図２に示すように、書き込み補償部３は、プレシフトクロック生成部７と、フリップフロップ８とを備えている。図２において、書き込み補償部３には図１中のプリコーダ／変調回路部２より出力された変調データ５１と、セレクト信号５３と、システムを動作させるためのクロック信号５２とが入力され、書き込みデータ５４が出力される。上述したように、変調データ５１は信号線１０２を介して入力され、セレクト信号５３は信号線１０９を介して入力され、クロック信号５２は信号線１０６を介して入力される。プレシフトクロック生成部７は、入力されたセレクト信号５３とクロック信号５２とに基づいて、プレシフトクロックを生成し出力する。フリップフロップ８は、信号線１０８を介して入力されたプレシフトクロックによって変調データ５１をラッチし、書き込みデータ５４を出力する。
【００２０】
図３は、図２に示す書き込み補償部３が備えているプレシフトクロック生成部７の構成を示す。図３に示すように、プレシフトクロック生成部７はプレシフトクロック決定部（第１の遅延部）８と、適応電源電圧生成部（電圧供給部）１１とを備えている。図３において、プレシフトクロック生成部７にはクロック信号５２と、パターン６２，６３，６４とが入力され、書き込みクロック５５が出力される。クロック信号５２は信号線１０６を介して入力され、パターン６２，６３，６４はそれぞれ信号線１１４，１１５，１１６を介して入力される。ここで、パターン６２，６３，６４はそれぞれ一定のパターンであり、磁気記録再生装置１００が備えているパターン生成部（不図示）において生成される。
【００２１】
適応電源電圧生成部１１は、遅延回路部（後述する）の全体の遅延信号をクロック信号５２の周期と同じにする、駆動電圧ＶＤＤを発生させる。プレシフトクロック決定部８は、入力されたクロック信号５２と、パターン６２，６３，６４と、駆動電圧ＶＤＤと、セレクト信号５３とに基づいて、書き込みクロック５５を生成する。
【００２２】
図４Ａは、図３に示すプレシフトクロック生成部７が備えているプレシフトクロック決定部８の構成例を示す。図４Ａに示すプレシフトクロック決定部８は、遅延回路１２と、セレクタ１５とを備えている。
【００２３】
遅延回路１２は、信号線１０６を介して入力されたクロック信号５２を、セレクタ１５からの入力パターンに応じた遅延量だけ遅延させて、書き込みクロック５５として出力する。遅延回路１２は、図３の適応電源電圧生成部１１により生成された駆動電圧ＶＤＤによって駆動されるため、駆動電圧ＶＤＤが大きいほど遅延量は小さくなり、駆動電圧ＶＤＤが小さいほど遅延量は大きくなる。
【００２４】
セレクタ１５は、それぞれ信号線１１４，１１５、１１６を介して入力されたパターン６２，６３，６４から、１つのパターンを選択して遅延回路１２に出力する。セレクタ１５から遅延回路１２へのパターンの入力は信号線１１７を介して行われる。また、セレクタ１５におけるパターンの選択は、信号線１０９を介して入力されるセレクト信号５３により行われる。
【００２５】
図４Ｂは、図３に示すプレシフトクロック生成部７が備えているプレシフトクロック決定部８の別の構成例を示す。図４Ｂに示すプレシフトクロック決定部８は、遅延回路１２，１３，１４と、セレクタ１５とを備えている。
【００２６】
図４Ｂに示す場合には、図４Ａに示す場合と異なり、各遅延回路１２，１３，１４は概ね一定の遅延量を有する。すなわち、各遅延回路１２，１３，１４にはそれぞれ一定のパターン６２，６３，６４が入力されているため、各遅延回路１２，１３，１４における遅延量は概ね一定となる。但し、各遅延回路１２，１３，１４は図４Ａにおける遅延回路１２と同様に駆動電圧ＶＤＤによって駆動されるため、駆動電圧ＶＤＤの大小によって遅延量は変化する。
【００２７】
プレシフトクロック決定部８に入力されたクロック信号５２は、遅延回路１２，１３，１４によってそれぞれ所定の遅延量だけ遅延され、信号線１１１，１１２，１１３を介してセレクタ１５に入力される。セレクタ１５には、遅延されたクロック信号の他に、遅延されていないクロック信号５２も入力される。セレクタ１５は、信号線１０９を介して入力されるセレクト信号５３に応じて、遅延された３つのクロック信号とクロック信号５２のうちから１つのクロックを選択し、信号線１０８を介して書き込みクロック５５として出力する。
【００２８】
図５は、図４Ａ及び図４Ｂに示す遅延回路１２の回路構成例を示す。なお、遅延回路１３，１４の構成は遅延回路１２の構成と同じである。
【００２９】
ここで、図４Ａ及び図４Ｂにおける遅延回路１２，１３，１４の入力側の信号線１０６は図５における１２−ｉに対応している。また、図４Ａにおける遅延回路１２の出力側の信号線１０８及び図４Ｂにおける遅延回路１２，１３，１４の出力側の信号線１１１，１１２，１１３は、図５における信号線１２−ｏに対応している。また、図４Ａにおいて遅延回路１２に信号パターンを得るための信号線１１７、及び図４Ｂにおいて遅延回路１２，１３，１４に信号パターン６２，６３，６４を得るための信号線１１４，１１５，１１６は、図５における信号線１２−ｐに対応している。
【００３０】
図５の遅延回路１２は、ｍ個のバッファ回路１２ｂ−１〜１２ｂ−ｍと、ｍ個のスイッチ回路１２ｓ−１〜１２ｓ−ｍとを備えている。
【００３１】
図５の遅延回路１２における信号の遅延量の決定は、スイッチ回路１２ｓ−１〜１２ｓ−ｍのうちいずれか１つだけがオン状態となり、他のすべてがオフ状態となることにより行われる。スイッチ回路１２ｓ−１〜１２ｓ−ｍのうちいずれか１つがオン状態となると、１２−ｉから入力された信号が、オン状態になったスイッチ回路に対応するバッファ回路１２ｂ−１〜１２ｂ−ｍまでによって遅延されて、１２−ｏから出力される。例えば、スイッチ回路１２ｓ−３がオン状態になった場合、１２−ｉから入力された信号は、バッファ回路１２ｂ−１〜１２ｂ−３によって遅延されて、１２−ｏから出力される。
【００３２】
スイッチ回路１２ｓ−１〜１２ｓ−ｍのオン／オフは、信号線１２−ｐを介して入力されるパターンによって制御される。よって、図４Ａ及び図４Ｂの遅延回路１２，１３，１４における遅延量は、入力パターン６２，６３，６４によって制御される。
【００３３】
遅延回路１２は駆動電圧ＶＤＤによって駆動されるため、上述したように、駆動電圧ＶＤＤが大きいとき遅延回路１２の動作は速くなって遅延量は比較的小さくなる。また、駆動電圧ＶＤＤが小さいとき遅延回路１２の動作は遅くなって遅延量は比較的大きくなる。
【００３４】
図６は、図３に示すプレシフトクロック生成部７が備えている適応電源電圧生成部１１を示す。適応電源電圧生成部１１は、電圧選択回路（電圧選択部）１６と、遅延量判定回路（判定部）１７と、入力パルス信号生成部１８と、遅延回路部（第２の遅延部）１９と、ＯＲ回路４０とを備えている。
【００３５】
入力パルス信号生成部１８は、入力されたクロック信号５２から、目標遅延量を表すパルス幅を有する入力パルス信号Ｐ１と、駆動電圧ＶＤＤ’の更新のためのパルス信号Ｐ５と、駆動電圧ＶＤＤの更新のためのパルス信号Ｐ６とを生成する。遅延回路部１９は、入力パルス信号Ｐ１を遅延させることによって得られるパルス信号を出力パルス信号Ｐ２として出力する。遅延量判定回路１７は、入力パルス信号Ｐ１に対する出力パルス信号Ｐ２の遅延量が目標遅延量より大きいか否かを判定し、判定結果を示す判定信号Ｐ３と、Ｐ３を反転させたパルス信号Ｐ４とを出力する。ＯＲ回路４０は、遅延量判定回路１７より出力されるパルス信号Ｐ４と、パルス信号Ｐ６との論理和を演算し、パルス信号Ｐ７を出力する。
【００３６】
電圧選択回路１６は、信号線１２３，１２５，１２７のそれぞれを介して得られる判定信号Ｐ３、パルス信号Ｐ５，Ｐ７を入力として、目標の駆動電圧ＶＤＤ’と、駆動電圧ＶＤＤとを出力する。上述したように、駆動電圧ＶＤＤは、図４Ａ及び図４Ｂの遅延回路１２，１３，１４を駆動するための電圧である。また、駆動電圧ＶＤＤ’は、遅延回路部１９を駆動するための電圧である。電圧選択回路１６は、判定信号Ｐ３とパルス信号Ｐ５とに応じて、予め用意された複数の異なる電圧のうち１つを選択し、その選択された電圧を駆動電圧ＶＤＤ’として出力する。また、電圧選択回路１６は、判定信号Ｐ３とパルス信号Ｐ７とに応じて、予め用意された複数の異なる電圧のうち１つを選択し、その選択された電圧を駆動電圧ＶＤＤとして出力する。
【００３７】
判定信号Ｐ３は、前記の複数の電圧のうち、より高い電圧を出力すべきか、より低い電圧を出力すべきかを指示するために使用される。具体的には、判定信号Ｐ３がローレベルにあることはその複数の電圧のうち、より低い電圧を出力することを意味し、ハイレベルにあることはその複数の電圧のうち、より高い電圧を出力することを意味する。
【００３８】
遅延回路部１９は、図３及び図４Ａにおける遅延回路１２，１３，１４と同様の構成を有する。遅延回路１２，１３，１４と異なり、遅延回路部１９においては、信号の遅延量は常に最大の遅延量をとるように設定されている。例えば、遅延回路部１９が図５に示すような構成を有する場合、常にスイッチ１２ｓ−ｍのみがオンの状態になっている。
【００３９】
図７は、クロック信号５２と、パルス信号Ｐ１〜Ｐ７との関係を示すタイミングチャートである。
【００４０】
パルス信号Ｐ１，Ｐ５，Ｐ６は、入力パルス信号生成部１８において、図７に示される関係となるように生成される。図７に示すように、パルス信号Ｐ１は、目標遅延量であるクロック周期Ｔを表すパルス幅を有する信号である。パルス信号Ｐ５は、パルス信号Ｐ１の位相と異なった位相を有する信号である。パルス信号Ｐ５は、駆動電圧ＶＤＤ’が更新されるタイミングを制御するために用いられる。一方、パルス信号Ｐ６は、Ｐ５と同様にパルス信号Ｐ１の位相とは異なった位相を有し、パルス信号Ｐ５より１サイクル遅れた信号である。パルス信号Ｐ６は、駆動電圧ＶＤＤが更新されるタイミングを制御するために用いられる。パルス信号Ｐ６は、パルス信号Ｐ５より１サイクル遅れていることにより、回路の誤動作を防ぐ。
【００４１】
上述したように、パルス信号Ｐ２は、遅延回路部１９において生成される、パルス信号Ｐ１を遅延させた信号である。また、判定信号Ｐ３は、遅延回路部１９における遅延量が目標の遅延量より大きいか否かを示す信号である。図７において、パルス信号Ｐ２の波形に２か所丸印が付いているが、左側の丸印の時点においては、パルス信号Ｐ１に対するパルス信号Ｐ２の遅延量が目標遅延量よりも大きいため、判定信号Ｐ３はハイレベルに変化する。また、右側の丸印の時点においては、パルス信号Ｐ１に対するパルス信号Ｐ２の遅延量が目標遅延量よりも小さいため、判定信号Ｐ３はローレベルに変化する。上述したように、パルス信号Ｐ４は判定信号Ｐ３の否定の信号であるため、図７に示すようにパルス信号Ｐ４の波形は判定信号Ｐ３の反転した波形となる。
【００４２】
パルス信号Ｐ７は、パルス信号Ｐ４とパルス信号Ｐ６との論理和により得られる信号である。図７に示すように、パルス信号Ｐ７は、判定信号Ｐ４がローレベルである期間においてのみ、パルス信号Ｐ６に従って出力される。上述したように、パルス信号Ｐ４がローレベルである期間（判定信号Ｐ３がハイレベルである期間）は、駆動電圧ＶＤＤ’が上昇する期間に相当する。駆動電圧ＶＤＤが更新されるタイミングの制御は、実際にはパルス信号Ｐ６を元に生成されたパルス信号Ｐ７により行われる。そのため、駆動電圧ＶＤＤの更新は、駆動電圧ＶＤＤ’が上昇する期間に行われる。
【００４３】
図８は、図６に示す適応電源電圧生成部１１が備えている電圧選択回路１６の構成を示す。電圧選択回路１６は、抵抗３０と、スイッチ回路３１，３３と、双方向制御シフト回路３２とを備えている。
【００４４】
双方向制御シフト回路３２は、Ｄフリップフロップ３２ｆ−１〜３２ｆ−９と、２入力１出力のマルチプレクサ３２ｍ−１〜３２ｍ−５と、ＯＲ回路３２ｏ−１，３２ｏ−２とを備えている。
【００４５】
Ｄフリップフロップ３２ｆ−１〜３２ｆ−５のそれぞれには、信号線１２５を介して得られるパルス信号Ｐ５の立ち上がりエッジに同期して、前段又は後段のＤフリップフロップからデータが入力される。マルチプレクサ３２ｍ−１〜３２ｍ−５のそれぞれは、判定信号Ｐ３のレベルに応じて、対応するＤフリップフロップに格納すべきデータを選択する。ＯＲ回路３２ｏ−１は、制御信号Ｓ４とＳ５との論理和を出力する。ＯＲ回路３２ｏ−２は、制御信号Ｓ１とＳ２との論理和を出力する。
【００４６】
Ｄフリップフロップ３２ｆ−１〜３２ｆ−５のうちいずれか１つには「１」の値を有するデータが保持され、残りのＤフリップフロップには「０」の値を有するデータが保持される。判定信号Ｐ３がローレベルのとき（パルス信号Ｐ２の遅延量が目標遅延量よりも小さいとき）、「１」の値を保持するＤフリップフロップは１つ前段（図８の下方）のＤフリップフロップとなる。判定信号Ｐ３がハイレベルのとき（パルス信号Ｐ２の遅延量が目標遅延量よりも大きいとき）、「１」の値を保持するＤフリップフロップは１つ後段（図８の上方）のＤフリップフロップとなる。Ｄフリップフロップ３２ｆ−１〜３２ｆ−５が保持する値は、制御信号Ｓ１〜Ｓ５としてＤフリップフロップ３２ｆ−６〜３２ｆ−９とスイッチ回路３１とに入力される。
【００４７】
一方、Ｄフリップフロップ３２ｆ−６〜３２ｆ−９のそれぞれには、信号線１２７を介して得られるパルス信号Ｐ７の立ち上がりエッジに同期して、Ｄフリップフロップ３２ｆ−１〜３２ｆ−４が保持するデータがそれぞれ入力される。Ｄフリップフロップ３２ｆ−６〜３２ｆ−９のうちいずれか１つには「１」の値を有するデータが保持され、残りのＤフリップフロップには「０」の値を有するデータが保持される。Ｄフリップフロップ３２ｆ−６〜３２ｆ−９が保持する値は、制御信号Ｓ６〜Ｓ９としてスイッチ回路３３に入力される。
【００４８】
上記構成により、双方向制御シフト回路３２は、判定信号Ｐ３のレベルに応じて、制御信号Ｓ１〜Ｓ５のうちいずれか１つをハイレベルにし、残りの制御信号をローレベルに保つように機能する。また、双方向制御シフト回路３２は、制御信号Ｓ６〜Ｓ９のうちいずれか１つをハイレベルにし、残りの制御信号をローレベルに保つように機能する。
【００４９】
図８において、抵抗３０の一端は電源電圧ＶＣＣに接続され、抵抗３０の他端はグランド電圧に接続されている。抵抗分割法に従って、抵抗３０の点Ｒ１〜Ｒ５における電圧が電圧Ｖ１〜Ｖ５としてスイッチ回路３１に供給される。また、点Ｒ１〜Ｒ４における電圧Ｖ１〜Ｖ４はスイッチ回路３３にも供給される。ここで、Ｖ１＞Ｖ２＞Ｖ３＞Ｖ４＞Ｖ５である。
【００５０】
スイッチ回路３１は、複数のスイッチ素子３１−１〜３１−５を備えている。スイッチ素子３１−１〜３１−５のそれぞれ一端には、対応する電圧Ｖ１〜Ｖ５が供給されている。制御信号Ｓ１〜Ｓ５は、スイッチ素子３１−１〜３１−５のオン／オフをそれぞれ制御するため使用されている。ハイレベルである制御信号に対応するスイッチ素子のみがオンとなり、そのスイッチ素子に対応する電圧が駆動電圧ＶＤＤ’として選択的に出力される。例えば、制御信号Ｓ３がハイレベルであって他の制御信号がローレベルである場合には、スイッチ素子３１−３のみがオンになって電圧Ｖ３が駆動電圧ＶＤＤ’として出力される。
【００５１】
ここで、電圧選択回路１６は、出力される駆動電圧ＶＤＤ’の範囲を所定の範囲に制限する機能を有していることが望ましい。駆動電圧ＶＤＤ’の範囲の制限は、例えば、双方向制御シフト回路３２に含まれるＤフリップフロップおよびセレクタの段数を制限することにより達成される。
【００５２】
一方、スイッチ回路３３は、複数のスイッチ素子３３−１〜３３−４を備えている。スイッチ回路３１のスイッチ素子３１−１〜３１−５と同様に、スイッチ素子３３−１〜３３−４の一端には対応する電圧Ｖ１〜Ｖ４が供給されている。制御信号Ｓ６〜Ｓ９はスイッチ素子３３−１〜３３−４のオンオフを制御するための信号である。ハイレベルである制御信号に対応するスイッチ素子のみがオンとなり、そのスイッチ素子に対応する電圧が駆動電圧ＶＤＤとして選択的に出力される。例えば、制御信号Ｓ８がハイレベルであって他の制御信号がローレベルである場合には、スイッチ素子３３−２のみがオンになって電圧Ｖ２が駆動電圧ＶＤＤとして出力される。
【００５３】
Ｄフリップフロップ３２ｆ−６〜３２ｆ−９に格納されるデータは、スイッチ回路３１から出力される駆動電圧ＶＤＤ’が上昇する場合に更新される。従って、スイッチ回路３３から出力される駆動電圧ＶＤＤは、スイッチ回路３１から出力される駆動電圧ＶＤＤ’が上昇する場合に駆動電圧ＶＤＤ’の値に更新され、それ以外の場合には更新されない。なお、駆動電圧ＶＤＤの初期値は、駆動電圧ＶＤＤ’の初期値に等しい。
【００５４】
駆動電圧ＶＤＤは、図３中の遅延回路１２，１３，１４のバッファ回路部の駆動電圧として供給される。駆動電圧ＶＤＤ’がロックされた状態の時の駆動電圧ＶＤＤが上述の遅延回路１２，１３，１４に供給されている時に、遅延回路１２，１３，１４の全体の信号の遅延はクロック信号５２の周期と同じになる。
【００５５】
図９は、図６に示す適応電源電圧生成部１１が備えている遅延量判定回路１７の構成を示す。遅延量判定回路１７は、フリップフロップ３６を備えている。フリップフロップ３６は、データ入力端子Ｄと、クロック入力端子ＣＫと、出力端子Ｑと、否定出力端子ＮＱとを有する。データ入力端子Ｄとして、遅延回路部１９の出力パルス信号Ｐ２が入力される。クロック信号ＣＫとして、遅延回路部１９の入力パルス信号Ｐ１が入力される。出力端子Ｑからは、判定信号Ｐ３が出力される。否定出力端子ＮＱからは、パルス信号Ｐ４が出力される。
【００５６】
入力パルス信号Ｐ１と出力パルス信号Ｐ２との間の位相関係は２つの場合に分類される。１つは、入力パルス信号Ｐ１の立ち上がりエッジにおいて出力パルス信号Ｐ２がローレベルである場合（図７の右側の丸印）であり、もう１つは、入力パルス信号Ｐ１の立ち上がりエッジにおいて出力パルス信号Ｐ２がハイレベルである場合（図７の左側の丸印）である。
【００５７】
入力パルス信号Ｐ１の立ち上がりエッジにおいて出力パルス信号Ｐ２がローレベルである場合は、入力パルス信号Ｐ１に対する出力パルス信号Ｐ２の遅延量（実際の遅延量）が目標遅延量より小さい場合に相当する。入力パルス信号Ｐ１のパルス幅が目標遅延量に相当するからである。
【００５８】
入力パルス信号Ｐ１の立ち上がりエッジにおいて出力パルス信号Ｐ２がローレベルである場合、遅延量判定回路１７はローレベルの判定信号Ｐ３を出力する。遅延量判定回路１７のフリップフロップ３６が入力パルス信号Ｐ１の立ち上がりエッジにおいて出力パルス信号Ｐ２のレベル（ローレベル）をデータとして取り込むからである。上述したように、ローレベルの判定信号Ｐ３に応答して、電圧選択回路１６は、駆動電圧ＶＤＤ’をこれまでより低い電圧とするように制御する。その結果、入力パルス信号Ｐ１に対する出力パルス信号Ｐ２の遅延量が増大する。このようにして、入力パルス信号Ｐ１に対する出力パルス信号Ｐ２の遅延量が目標遅延量に近づくようにフィードバックされる。
【００５９】
入力パルス信号Ｐ１の立ち上がりエッジにおいて出力パルス信号Ｐ２がハイレベルである場合、遅延量判定回路１７はハイレベルの判定信号Ｐ３を出力する。遅延量判定回路１７のフリップフロップ３６が入力パルス信号Ｐ１の立ち上がりエッジにおいて出力パルス信号Ｐ２のレベル（ハイレベル）をデータとして取り込むからである。上述したように、ハイレベルの判定信号Ｐ３に応答して、電圧選択回路１６は、駆動電圧ＶＤＤ’をこれまでより高い電圧とするように制御する。その結果、入力パルス信号Ｐ１に対する出力パルス信号Ｐ２の遅延量が減少する。このようにして、入力パルス信号Ｐ１に対する出力パルス信号Ｐ２の遅延量が目標遅延量に近づくようにフィードバックされる。
【００６０】
このフィードバックの結果、遅延回路部１９における入力パルス信号Ｐ１に対する出力パルス信号Ｐ２の遅延量が目標遅延量に等しくなるように、駆動電圧ＶＤＤ’の値が調整される。駆動電圧ＶＤＤの値は、駆動電圧ＶＤＤ’が上昇する時に更新されるため、駆動電圧ＶＤＤにより駆動される遅延回路１２，１３，１４における遅延量はクロック周期と相対的な関係を保つことができる。
【００６１】
【発明の効果】
本発明によれば、複数のバッファを持つ遅延回路に対して、全体の遅延を常にクロック周期と同じになるように設定し、１つあたりのバッファの遅延をクロック周期と相対的な関係を持たせることができる。これにより、書き込み補償回路中の遅延回路における信号の遅延量が、温度変化、電源電圧変化に対して変動する感度を低くし、変動に対する遅延量の精度を保つことができる。
【００６２】
さらに、本発明によれば、ＶＣＯを用いた技術におけるような温度補償、位相補償を実現する補償部を必要とせず、ＶＣＯを用いた技術に比べて小さい回路規模の書き込み補償回路を実現できる。
【図面の簡単な説明】
【図１】磁気記録再生装置１００の全体を原理的に示すブロック図である。
【図２】図１の磁気記録再生装置１００が備えている書き込み補償部３の構成を示すブロック図である。
【図３】図２の書き込み補償部３が備えているプレシフトクロック生成部７の構成を示すブロック図である。
【図４Ａ】図３のプレシフトクロック生成部７が備えているプレシフトクロック決定部８の構成例を示すブロック図である。
【図４Ｂ】図３のプレシフトクロック生成部７が備えているプレシフトクロック決定部８の別の構成例を示すブロック図である。
【図５】図４Ａ、図４Ｂの遅延回路１２，１３，１４、及び図５の遅延回路部１９の回路構成例を示す回路図である。
【図６】図３のプレシフトクロック生成部７が備えている適応電源電圧生成部１１を示すブロック図である。
【図７】クロック信号５２と、パルス信号Ｐ１〜Ｐ７との関係を示すタイミングチャートである。
【図８】図６の適応電源電圧生成部１１が備えている電圧選択回路１６の構成を示すブロック図である。
【図９】図６の適応電源電圧生成部１１が備えている遅延量判定回路１７の構成を示すブロック図である。
【符号の説明】
１ ハードディスクコントローラ（ＨＤＣ）
２ プリコーダ／変調回路部
３ 書き込み補償部
４ 磁気ディスク
５ 再生部
７ プレシフトクロック生成部
１１ 適応電源電圧生成部
１２，１３，１４ 遅延回路
１５ セレクタ
１６ 電圧選択回路
１７ 遅延量判定回路
１８ 入力パルス信号生成部
１９ 遅延回路部
３０ 抵抗
３１ スイッチ回路
３２ 双方向制御シフト回路
３３ スイッチ回路
２００ リードチャネル部
Claims (2)
- 記録装置の書き込み補償回路であって、
第１の駆動電圧により駆動される第１の遅延部であって、前記第１の駆動電圧により前記第１の遅延部全体での遅延時間である第１の最大遅延時間が変化するよう構成され、入力されたクロック信号を前記第１の最大遅延時間に比例した第１の遅延時間だけ遅延させて出力する第１の遅延部と、
前記クロック信号が入力され、前記第１の最大遅延時間が前記クロック信号の周期と等しくなるように前記第１の遅延部に前記第１の駆動電圧を供給する電圧供給部と
を備えた、記録装置の書き込み補償回路。 - 前記電圧供給部は、
第２の駆動電圧により駆動される第２の遅延部であって、前記第２の駆動電圧により前記第２の遅延部全体での遅延時間である第２の最大遅延時間が変化するよう構成され、入力された前記クロック信号を前記第２の最大遅延時間だけ遅延させて出力する、前記第１の遅延部と同一の構成を有する第２の遅延部と、
前記第２の最大遅延時間が前記クロックの周期より大きいか否かを判定する判定部と、
前記判定部の判定結果に応じて、前記第１の遅延部に供給する前記第１の駆動電圧と、前記第２の遅延部に供給する前記第２の駆動電圧とをそれぞれ、前記第１及び第２の最大遅延時間が前記クロックの周期に近づくよう選択する電圧選択部と
を含む、請求項１に記載の記録装置の書き込み補償回路。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP09413399A JP4184532B2 (ja) | 1999-03-31 | 1999-03-31 | 記録装置の書き込み補償回路 |
| US09/539,206 US6970313B1 (en) | 1999-03-31 | 2000-03-30 | Write compensation circuit and signal interpolation circuit of recording device |
| US11/198,950 US7523154B2 (en) | 1999-03-31 | 2005-08-08 | Write compensation circuit and signal interpolation circuit of recording device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP09413399A JP4184532B2 (ja) | 1999-03-31 | 1999-03-31 | 記録装置の書き込み補償回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2000285404A JP2000285404A (ja) | 2000-10-13 |
| JP4184532B2 true JP4184532B2 (ja) | 2008-11-19 |
Family
ID=14101913
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP09413399A Expired - Fee Related JP4184532B2 (ja) | 1999-03-31 | 1999-03-31 | 記録装置の書き込み補償回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP4184532B2 (ja) |
-
1999
- 1999-03-31 JP JP09413399A patent/JP4184532B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JP2000285404A (ja) | 2000-10-13 |
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| Date | Code | Title | Description |
|---|---|---|---|
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|
| A977 | Report on retrieval |
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|
| A131 | Notification of reasons for refusal |
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|
| A521 | Written amendment |
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|
| A131 | Notification of reasons for refusal |
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|
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| TRDD | Decision of grant or rejection written | ||
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| A01 | Written decision to grant a patent or to grant a registration (utility model) |
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| A61 | First payment of annual fees (during grant procedure) |
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| FPAY | Renewal fee payment (event date is renewal date of database) |
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| R150 | Certificate of patent or registration of utility model |
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