JP2000277455A - オーミック電極およびその製造方法 - Google Patents
オーミック電極およびその製造方法Info
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Abstract
(57)【要約】
【課題】 ｎ型半導体電極形成と同時に４００℃以下の
低温加熱によって薄い反応層の形成が可能で、良好なオ
ーミック特性のｐ型III−Ｖ族化合物半導体の金属電極
構造を提供することである。 【解決手段】 ｐ型III−Ｖ族化合物半導体結晶基材上
に積層された複数の金属層からなり、基材側からの第一
の層にＶＢ族金属からなる層、その上に例えばＺｎを含
む第二の層、高融点金属からなる第三の層およびＡｕか
らなる第四の層が順次積層されたオーミック電極であ
る。
低温加熱によって薄い反応層の形成が可能で、良好なオ
ーミック特性のｐ型III−Ｖ族化合物半導体の金属電極
構造を提供することである。 【解決手段】 ｐ型III−Ｖ族化合物半導体結晶基材上
に積層された複数の金属層からなり、基材側からの第一
の層にＶＢ族金属からなる層、その上に例えばＺｎを含
む第二の層、高融点金属からなる第三の層およびＡｕか
らなる第四の層が順次積層されたオーミック電極であ
る。
Description
【０００１】
【発明の属する技術分野】本発明は、ｐ型III−Ｖ族、
特にＰ型ＩｎＰ系化合物の半導体を基材とする半導体装
置に好適なオーミック電極ならびに同電極を用いた半導
体装置に関する。
特にＰ型ＩｎＰ系化合物の半導体を基材とする半導体装
置に好適なオーミック電極ならびに同電極を用いた半導
体装置に関する。
【０００２】
【従来の技術】従来、ｐ型III−Ｖ族、特にＩｎＰ系化
合物半導体を基材とする例えばフォトダイオード、レー
ザーダイオードおよび発光ダイオードのような半導体装
置に用いられるオーミック電極（以下単に電極とも言
う）は、通常Ａｕ−Ｚｎ系の金属からなる積層型のもの
が用いられてきた。この電極においてＡｕを用いる理由
は以下の通りである。すなわちこの場合には、Ａｕ−Ｚ
ｎ系の金属膜を堆積した後４００〜４５０℃の温度範囲
で熱処理を行う。その際Ａｕは、ＩｎＰ系化合物半導体
基材と反応して同基材表面に存在する自然酸化膜を通っ
て同基材中へ拡散する。その結果基材と同金属膜との間
に電気的な接触が得られるからである。以上のように基
材と金属膜との間で電気的な接触を得るためには、金属
膜を構成する金属に基材と高温で反応し熱拡散するもの
を選ぶ必要がある。またこの電極においてＺｎを用いる
理由は以下の通りである。すなわちＺｎは、上記の加熱
によって基材中に拡散して基材表面に高濃度のｐ型ドー
プ層を形成する。その結果金属膜堆積後に基材との界面
に生じるショットキー障壁を通してのホールのトンネリ
ングが可能となる。その結果Ｚｎがこの基材に対してＰ
型不純物キャリヤーとして作用するからである。この場
合Ａｕのみでは上記のように電気的な接触は得られる
が、基材表面のｐ型キャリヤー濃度が低い( 通常は１０
18ｃｍー3程度の濃度)。このため金属膜と基材双方の接
触界面でのオーミックな電気接触比抵抗( 以下本発明で
は、この電気接触比抵抗を単に接触比抵抗と称す )特性
が得られない。それ故ｐ型不純物であるＺｎを基材表面
に拡散させ、基材表面のキャリヤー濃度を高める必要が
ある。
合物半導体を基材とする例えばフォトダイオード、レー
ザーダイオードおよび発光ダイオードのような半導体装
置に用いられるオーミック電極（以下単に電極とも言
う）は、通常Ａｕ−Ｚｎ系の金属からなる積層型のもの
が用いられてきた。この電極においてＡｕを用いる理由
は以下の通りである。すなわちこの場合には、Ａｕ−Ｚ
ｎ系の金属膜を堆積した後４００〜４５０℃の温度範囲
で熱処理を行う。その際Ａｕは、ＩｎＰ系化合物半導体
基材と反応して同基材表面に存在する自然酸化膜を通っ
て同基材中へ拡散する。その結果基材と同金属膜との間
に電気的な接触が得られるからである。以上のように基
材と金属膜との間で電気的な接触を得るためには、金属
膜を構成する金属に基材と高温で反応し熱拡散するもの
を選ぶ必要がある。またこの電極においてＺｎを用いる
理由は以下の通りである。すなわちＺｎは、上記の加熱
によって基材中に拡散して基材表面に高濃度のｐ型ドー
プ層を形成する。その結果金属膜堆積後に基材との界面
に生じるショットキー障壁を通してのホールのトンネリ
ングが可能となる。その結果Ｚｎがこの基材に対してＰ
型不純物キャリヤーとして作用するからである。この場
合Ａｕのみでは上記のように電気的な接触は得られる
が、基材表面のｐ型キャリヤー濃度が低い( 通常は１０
18ｃｍー3程度の濃度)。このため金属膜と基材双方の接
触界面でのオーミックな電気接触比抵抗( 以下本発明で
は、この電気接触比抵抗を単に接触比抵抗と称す )特性
が得られない。それ故ｐ型不純物であるＺｎを基材表面
に拡散させ、基材表面のキャリヤー濃度を高める必要が
ある。
【０００３】ｐ型ＩｎＰ系化合物半導体基材上にＡｕ/
Ｚｎ/Ａｕ系金属電極を設け、それらの界面での接触非
抵抗を小さくする試みは、いくつかの文献に紹介されて
いる。住友電気、第１４１号（１００〜１０４頁、１９
９２年９月刊 )は、不純物無添加のＩｎＰ系化合物半導
体結晶を基材に用いた例を紹介している。その電極は、
膜厚を制御した第一層から第三層の上にＴｉ/Ａｕから
なる第四・第五層を堆積後、窒素雰囲気中４３５℃の温
度で加熱して同層を合金化した物である。しかしながら
この電極は、基材の表面部分の合金化層( 以下反応層と
言う)の突起部分が半導体装置の動作層に達し、その結
果同装置が故障するという問題がある。
Ｚｎ/Ａｕ系金属電極を設け、それらの界面での接触非
抵抗を小さくする試みは、いくつかの文献に紹介されて
いる。住友電気、第１４１号（１００〜１０４頁、１９
９２年９月刊 )は、不純物無添加のＩｎＰ系化合物半導
体結晶を基材に用いた例を紹介している。その電極は、
膜厚を制御した第一層から第三層の上にＴｉ/Ａｕから
なる第四・第五層を堆積後、窒素雰囲気中４３５℃の温
度で加熱して同層を合金化した物である。しかしながら
この電極は、基材の表面部分の合金化層( 以下反応層と
言う)の突起部分が半導体装置の動作層に達し、その結
果同装置が故障するという問題がある。
【０００４】このため例えばＪ．Ｅｌｅｃｔｒｏｎ．Ｍ
ａｔｅｒ．第２０巻の２３７頁( １９９１年 )に紹介さ
れているように、同系金属層でＰｄ層を追加積層するこ
とによって、浅い反応層と小さな接触比抵抗の電極が得
られている。また例えばＡｐｐｌ．Ｐｈｙｓ．Ｌｅｔ
ｔ．第６６巻の３３１０頁( １９９５年刊 )によれば、
Ｇｅ/Ｐｄ/Ｚｎ/Ｐｄ系の金属層を、またＡｐｐｌ．Ｐ
ｈｙｓ．Ｌｅｔｔ．第７０巻の９９頁( １９９７年刊 )
によれば、Ｐｄ/Ｓｂ/Ｚｎ/Ｐｄ系金属層を、それぞれ
形成して浅い反応層と小さな接触比抵抗の電極が得られ
ている。
ａｔｅｒ．第２０巻の２３７頁( １９９１年 )に紹介さ
れているように、同系金属層でＰｄ層を追加積層するこ
とによって、浅い反応層と小さな接触比抵抗の電極が得
られている。また例えばＡｐｐｌ．Ｐｈｙｓ．Ｌｅｔ
ｔ．第６６巻の３３１０頁( １９９５年刊 )によれば、
Ｇｅ/Ｐｄ/Ｚｎ/Ｐｄ系の金属層を、またＡｐｐｌ．Ｐ
ｈｙｓ．Ｌｅｔｔ．第７０巻の９９頁( １９９７年刊 )
によれば、Ｐｄ/Ｓｂ/Ｚｎ/Ｐｄ系金属層を、それぞれ
形成して浅い反応層と小さな接触比抵抗の電極が得られ
ている。
【０００５】これらの電極は、いずれも４００℃を越え
る高い温度での熱処理 が必要である。しかしながら同
一半導体基材ウェファー内でｐ型電極とｎ型電極とを同
時に配設する場合が多く、例えばこのｎ型電極として広
く用いられているＡｕ/Ｇｅ/Ｎｉ系金属膜をこのような
高い温度で加熱すると、基材への同層成分の拡散が進
み、同成分が基材ウェファー内に深く浸透し同ウェファ
ー本来の実用特性が低下する問題がある。また外部との
接続部分のシート抵抗を抑え接続ワイヤーのボンデイン
グ性を改善する（接続強度を上げる）ために最上層にＡ
ｕ層を設けるが、成膜時の加熱温度が４００℃を越える
と、そのＡｕの拡散が異常に進み半導体ウェファーの特
性劣化を招くことがある。そこで例えば特開平３−１６
１７６号公報に記載のようにＡｕ/Ｚｎ/Ａｕ系電極とＡ
ｕ最上層との間にＴｉまたはＣｒからなるストッパー層
を設け、Ａｕの異常拡散を抑えようとする試みがなされ
ている。しかしながらこの電極も４３０〜４５０℃の高
温での加熱が必要である。
る高い温度での熱処理 が必要である。しかしながら同
一半導体基材ウェファー内でｐ型電極とｎ型電極とを同
時に配設する場合が多く、例えばこのｎ型電極として広
く用いられているＡｕ/Ｇｅ/Ｎｉ系金属膜をこのような
高い温度で加熱すると、基材への同層成分の拡散が進
み、同成分が基材ウェファー内に深く浸透し同ウェファ
ー本来の実用特性が低下する問題がある。また外部との
接続部分のシート抵抗を抑え接続ワイヤーのボンデイン
グ性を改善する（接続強度を上げる）ために最上層にＡ
ｕ層を設けるが、成膜時の加熱温度が４００℃を越える
と、そのＡｕの拡散が異常に進み半導体ウェファーの特
性劣化を招くことがある。そこで例えば特開平３−１６
１７６号公報に記載のようにＡｕ/Ｚｎ/Ａｕ系電極とＡ
ｕ最上層との間にＴｉまたはＣｒからなるストッパー層
を設け、Ａｕの異常拡散を抑えようとする試みがなされ
ている。しかしながらこの電極も４３０〜４５０℃の高
温での加熱が必要である。
【０００６】この温度を下げるためには、例えば既に本
発明者等が特願平１０−１８８４３号で提案したような
遷移金属を用いた電極構成にする必要がある。これらの
遷移金属は、Ａｕに比べ基材表面の酸化膜と低い温度で
反応する。通常これらの金属を用いると、４００℃以下
の低い温度で反応が進む。その結果低い接触抵抗値の電
極が得られる。また上記したｎ型電極を併用する場合の
問題も解消できる。このように比較的低い温度で熱処理
を行うためには、半導体基材上の酸化膜と電極に用いる
遷移金属との反応性が重要になる。
発明者等が特願平１０−１８８４３号で提案したような
遷移金属を用いた電極構成にする必要がある。これらの
遷移金属は、Ａｕに比べ基材表面の酸化膜と低い温度で
反応する。通常これらの金属を用いると、４００℃以下
の低い温度で反応が進む。その結果低い接触抵抗値の電
極が得られる。また上記したｎ型電極を併用する場合の
問題も解消できる。このように比較的低い温度で熱処理
を行うためには、半導体基材上の酸化膜と電極に用いる
遷移金属との反応性が重要になる。
【０００７】また基材表面の酸化膜とのかかわりを絶つ
ために、それを予め除去しておくことも通常行われる。
その場合例えば化学エッチングによって除去後、真空チ
ャンバー内に配置される。また例えば真空チャンバー内
に配置した後イオンビームやプラズマ中でスパッタリン
グする。なお化合物半導体基材表面の酸化膜の除去方法
として特開昭６２−６０２１８号公報および特開昭５８
−１４１５２９号公報には、化合物半導体基材上にＳｂ
他の分子線を照射する方法も紹介されている。化学エッ
チングによる方法は、除去後大気に触れるため、表面に
数ｎｍ程度の酸化膜が形成されるので、いずれにしても
通常は後者の処理が要る。しかしながらイオンビームや
スパッタリングによる方法は、荷電粒子が基材表面に損
傷を与え同基材表面の電気特性が低下するため望ましく
ない。特に反応層が薄い場合その影響が大きい。本発明
者等が特願平１０−１８８４３号において提案したＰｄ
／Ｚｎ／Ｐｄ系の電極でも同様な問題がある。すなわち
基材表面の自然酸化膜の厚みや組成等の制御が重要であ
る。
ために、それを予め除去しておくことも通常行われる。
その場合例えば化学エッチングによって除去後、真空チ
ャンバー内に配置される。また例えば真空チャンバー内
に配置した後イオンビームやプラズマ中でスパッタリン
グする。なお化合物半導体基材表面の酸化膜の除去方法
として特開昭６２−６０２１８号公報および特開昭５８
−１４１５２９号公報には、化合物半導体基材上にＳｂ
他の分子線を照射する方法も紹介されている。化学エッ
チングによる方法は、除去後大気に触れるため、表面に
数ｎｍ程度の酸化膜が形成されるので、いずれにしても
通常は後者の処理が要る。しかしながらイオンビームや
スパッタリングによる方法は、荷電粒子が基材表面に損
傷を与え同基材表面の電気特性が低下するため望ましく
ない。特に反応層が薄い場合その影響が大きい。本発明
者等が特願平１０−１８８４３号において提案したＰｄ
／Ｚｎ／Ｐｄ系の電極でも同様な問題がある。すなわち
基材表面の自然酸化膜の厚みや組成等の制御が重要であ
る。
【０００８】Ｊ．Ｖａｃ．Ｓｃｉ．Ｔｅｃｈｎｏｌｏｇ
ｙ第１２巻Ｎｏ．２（１９９４）、第１４１９頁におい
て、Ｆｉｓｃｈｅｒ等は、エッチング後の基材表面の酸
化を防ぐ方策を提案している。それによると、基材を硫
化アンモニウム溶液中に浸析してその表面に硫黄（Ｓ）
原子を化学吸着させ、酸化を防止している。しかしなが
ら本発明者等が確認したところ、この方法もＳ原子層が
不安定なため酸化防止には不十分であることが分かっ
た。またこの溶液からは硫化水素ガスが発生したり、硫
化物の粉末が析出するので、周辺環境を汚染する可能性
がある。
ｙ第１２巻Ｎｏ．２（１９９４）、第１４１９頁におい
て、Ｆｉｓｃｈｅｒ等は、エッチング後の基材表面の酸
化を防ぐ方策を提案している。それによると、基材を硫
化アンモニウム溶液中に浸析してその表面に硫黄（Ｓ）
原子を化学吸着させ、酸化を防止している。しかしなが
ら本発明者等が確認したところ、この方法もＳ原子層が
不安定なため酸化防止には不十分であることが分かっ
た。またこの溶液からは硫化水素ガスが発生したり、硫
化物の粉末が析出するので、周辺環境を汚染する可能性
がある。
【０００９】また特公平５−８１０４８号公報には、例
えばＩｎＰ基材上にＡｌを含む層のある場合、同層上に
Ｓｂのみからなる第一の層、Ａｕを含む第二の層を堆積
し、４５０℃で３分間の熱処理をすることによって、両
層を反応させて混晶からなる合金化層を形成し禁制帯幅
の小さいオーミック電極が紹介されている。しかしこの
方法でも熱処理温度が高いため、反応層が深くなるとと
もに前記したｎ型半導体用電極が併設されたデバイスで
は、基材ウエファーの性能劣化が懸念される。
えばＩｎＰ基材上にＡｌを含む層のある場合、同層上に
Ｓｂのみからなる第一の層、Ａｕを含む第二の層を堆積
し、４５０℃で３分間の熱処理をすることによって、両
層を反応させて混晶からなる合金化層を形成し禁制帯幅
の小さいオーミック電極が紹介されている。しかしこの
方法でも熱処理温度が高いため、反応層が深くなるとと
もに前記したｎ型半導体用電極が併設されたデバイスで
は、基材ウエファーの性能劣化が懸念される。
【００１０】
【発明が解決しようとする課題】したがって以上述べた
従来の技術では、電極形成と同時に４００℃以下の低温
加熱によって薄い反応層を形成するとともに、半導体基
材表面に存在する酸化膜の組成や構造を制御することが
できず、オーミック電極の接触抵抗や熱処理温度の制御
が困難であった。それ故良好なオーミック特性の電極を
得ることはできなかった。本発明の課題は、この問題を
解消するとともに、半導体基材表面の酸化膜の組成や構
造を制御するとともに、熱処理温度を下げて接触抵抗の
低減を図ることである。
従来の技術では、電極形成と同時に４００℃以下の低温
加熱によって薄い反応層を形成するとともに、半導体基
材表面に存在する酸化膜の組成や構造を制御することが
できず、オーミック電極の接触抵抗や熱処理温度の制御
が困難であった。それ故良好なオーミック特性の電極を
得ることはできなかった。本発明の課題は、この問題を
解消するとともに、半導体基材表面の酸化膜の組成や構
造を制御するとともに、熱処理温度を下げて接触抵抗の
低減を図ることである。
【００１１】
【課題を解決するための手段】本発明の提供するオーミ
ック電極は、ｐ型III−Ｖ族化合物半導体結晶基材(以下
これを単に基材とも言う )上に積層された複数の金属層
からなるものであり、同基材側からの第一の層がＶＢ族
元素からなり、その上に第二の層以降の層が順次積層さ
れたものである。本発明には、このＶＢ族元素として特
にＳｂ、ＢｉおよびＡｓの群から選ばれた少なくとも１
種の元素を含むもの、さらに第一層の厚みが２〜１０ｎ
ｍの範囲にあるものが含まれる。また第二の層がＺｎを
含むもの、さらにはＺｎに加え遷移金属とからなるもの
も含まれる。さらに本発明のオーミック電極には、第二
層の上に高融点金属からなる第三層と、Ａｕからなる第
四層が積層されたものも含まれる。なお第三層および第
四層の好ましい膜厚は、それぞれ２０〜２００ｎｍ、１
００〜５００ｎｍである。また本発明のオーミック電極
は、以上の構造を有するが、好ましい対象基材として特
にＩｎＰまたはＧａxＩｎ1-xＡｓyＰ1-y( ただしｘ、ｙ
は１未満の正の数または０であり、ｙはｙ＝１ー２.１
ｘを満たす数である )のいずれかのIII−Ｖ族化合物半
導体結晶からなるものを選ぶことができる。
ック電極は、ｐ型III−Ｖ族化合物半導体結晶基材(以下
これを単に基材とも言う )上に積層された複数の金属層
からなるものであり、同基材側からの第一の層がＶＢ族
元素からなり、その上に第二の層以降の層が順次積層さ
れたものである。本発明には、このＶＢ族元素として特
にＳｂ、ＢｉおよびＡｓの群から選ばれた少なくとも１
種の元素を含むもの、さらに第一層の厚みが２〜１０ｎ
ｍの範囲にあるものが含まれる。また第二の層がＺｎを
含むもの、さらにはＺｎに加え遷移金属とからなるもの
も含まれる。さらに本発明のオーミック電極には、第二
層の上に高融点金属からなる第三層と、Ａｕからなる第
四層が積層されたものも含まれる。なお第三層および第
四層の好ましい膜厚は、それぞれ２０〜２００ｎｍ、１
００〜５００ｎｍである。また本発明のオーミック電極
は、以上の構造を有するが、好ましい対象基材として特
にＩｎＰまたはＧａxＩｎ1-xＡｓyＰ1-y( ただしｘ、ｙ
は１未満の正の数または０であり、ｙはｙ＝１ー２.１
ｘを満たす数である )のいずれかのIII−Ｖ族化合物半
導体結晶からなるものを選ぶことができる。
【００１２】本発明のオーミック電極の製造方法は、ｐ
型III−Ｖ族化合物半導体結晶からなる基材上に基材側
から順にまずＶＢ族元素からなる第一の層を堆積し、そ
の上に第二の層以降の層を順次堆積して複数の金属から
なる積層体を形成する工程と、同積層体を３００〜４０
０℃の温度範囲内で熱処理を行う工程とを含む。また本
発明には、その積層体を形成する工程において、各層を
堆積するに当たって上記した種々の好ましい態様を実現
するための方法も含まれる。さらに本発明には、以上述
べたオーミック電極を具備した半導体装置も含まれる。
以下本発明のオーミック電極について詳しく説明する。
型III−Ｖ族化合物半導体結晶からなる基材上に基材側
から順にまずＶＢ族元素からなる第一の層を堆積し、そ
の上に第二の層以降の層を順次堆積して複数の金属から
なる積層体を形成する工程と、同積層体を３００〜４０
０℃の温度範囲内で熱処理を行う工程とを含む。また本
発明には、その積層体を形成する工程において、各層を
堆積するに当たって上記した種々の好ましい態様を実現
するための方法も含まれる。さらに本発明には、以上述
べたオーミック電極を具備した半導体装置も含まれる。
以下本発明のオーミック電極について詳しく説明する。
【００１３】
【発明の実施の形態】本発明の提供するオーミック電極
は、ｐ型ＩｎＰ系化合物半導体結晶を対象基材とし、そ
の上に積層された金属多層構造からなるものである。対
象とする基材には、ＩｎＰかまたはこれと他のIIIーＶ
族半導体との混晶組成物からなるｐ型半導体結晶のいず
れかがある。後者はその範囲内であれば如何なるもので
も良いが、これらの中でも特にＧａＡｓとの混晶である
化学式ＧａxＩｎ1-xＡｓyＰ1-y( ただしｘ、ｙは１未満
の正の数または０であり、ｙはｙ＝１ー２.１ｘを満た
す数である )で表される組成のものを基材として通常用
いる。
は、ｐ型ＩｎＰ系化合物半導体結晶を対象基材とし、そ
の上に積層された金属多層構造からなるものである。対
象とする基材には、ＩｎＰかまたはこれと他のIIIーＶ
族半導体との混晶組成物からなるｐ型半導体結晶のいず
れかがある。後者はその範囲内であれば如何なるもので
も良いが、これらの中でも特にＧａＡｓとの混晶である
化学式ＧａxＩｎ1-xＡｓyＰ1-y( ただしｘ、ｙは１未満
の正の数または０であり、ｙはｙ＝１ー２.１ｘを満た
す数である )で表される組成のものを基材として通常用
いる。
【００１４】この基材上に付与される金属多層構造物
は、基材側からの第一の層としてＶＢ族元素からなる層
を含む。この第一の層を構成するＶＢ族の金属元素は、
基材表面の自然酸化膜と４００℃以下の温度で反応し
て、これを還元除去する働きをする。この作用について
は、例えばＪｐｎ．Ｊ．Ａｐｐｌ．Ｐｈｙｓｉｃｓ第３
２巻（１９９３）、第３７１３頁において、Ｎｏｂｕｓ
ａｗａ等が報告している。それによると、ｎ型ＩｎＰ基
材を用いたショットキーダイオードのバリヤーが低くリ
ーク電流の多い状態を改善するため、同基材表面に厚み
４ｎｍのアンチモン（Ｓｂ）の層を形成した後３００℃
で１０分間の熱処理をすることによって、Ｓｂ自体が酸
化され、その結果基材表面のインジウム（Ｉｎ）の酸化
物が還元される。このようにＳｂは、ＩｎＰ基材表面の
インジウム酸化物と反応し易い性質を持っている。
は、基材側からの第一の層としてＶＢ族元素からなる層
を含む。この第一の層を構成するＶＢ族の金属元素は、
基材表面の自然酸化膜と４００℃以下の温度で反応し
て、これを還元除去する働きをする。この作用について
は、例えばＪｐｎ．Ｊ．Ａｐｐｌ．Ｐｈｙｓｉｃｓ第３
２巻（１９９３）、第３７１３頁において、Ｎｏｂｕｓ
ａｗａ等が報告している。それによると、ｎ型ＩｎＰ基
材を用いたショットキーダイオードのバリヤーが低くリ
ーク電流の多い状態を改善するため、同基材表面に厚み
４ｎｍのアンチモン（Ｓｂ）の層を形成した後３００℃
で１０分間の熱処理をすることによって、Ｓｂ自体が酸
化され、その結果基材表面のインジウム（Ｉｎ）の酸化
物が還元される。このようにＳｂは、ＩｎＰ基材表面の
インジウム酸化物と反応し易い性質を持っている。
【００１５】この第一の層の膜厚は、好ましくは２〜１
０ｎｍである。したがってこの層は、通常は基材表面全
面を覆わず島状に分布する。この層によって基材表面の
酸化膜の破壊が促され、その破壊された部分を経て第二
層のＺｎが基材表面に拡散し、同表面のキャリヤ濃度が
高まる。これによって基材との優れたオーミック接触が
達成される。ＶＢ族の金属元素は、沸点が低くこの下限
２ｎｍ未満の厚みでは基材の表面に殆ど付かず、上記効
果が発現し難くなる。また上限厚み１０ｎｍを越える
と、第二の層のＺｎや遷移金属の基材側への拡散が抑え
られ、基材表面のキャリヤ濃度が十分増加しない場合が
ある。この第一層には、特にＳｂ、ＢｉおよびＡｓのい
ずれかの金属の１種以上を好適に用いることができる。
０ｎｍである。したがってこの層は、通常は基材表面全
面を覆わず島状に分布する。この層によって基材表面の
酸化膜の破壊が促され、その破壊された部分を経て第二
層のＺｎが基材表面に拡散し、同表面のキャリヤ濃度が
高まる。これによって基材との優れたオーミック接触が
達成される。ＶＢ族の金属元素は、沸点が低くこの下限
２ｎｍ未満の厚みでは基材の表面に殆ど付かず、上記効
果が発現し難くなる。また上限厚み１０ｎｍを越える
と、第二の層のＺｎや遷移金属の基材側への拡散が抑え
られ、基材表面のキャリヤ濃度が十分増加しない場合が
ある。この第一層には、特にＳｂ、ＢｉおよびＡｓのい
ずれかの金属の１種以上を好適に用いることができる。
【００１６】またこの第一の層の上に付与される第二の
層は、種々の遷移金属や貴金属成分で形成することがで
きるが、好ましくはＺｎを含む金属で構成する。Ｚｎは
基材中に拡散し易く、基材表面に高濃度のｐ型キャリヤ
ーをドーピングさせ低い接触比抵抗値のオーミック電極
化を促進するのに特に適した金属である。第二の層に用
いることができるＺｎ以外の遷移金属元素としては、例
えばＣｄ、Ｍｎ、ＭｇおよびＢｅのようなものが挙げら
れる。また貴金属元素としては、例えばＰｄ、Ｃｏ、Ｐ
ｔ、Ｒｈ、ＮｉおよびＩｒのようなものが挙げられる。
第二の層にはこれらの金属をＺｎと共存させてもよい。
層は、種々の遷移金属や貴金属成分で形成することがで
きるが、好ましくはＺｎを含む金属で構成する。Ｚｎは
基材中に拡散し易く、基材表面に高濃度のｐ型キャリヤ
ーをドーピングさせ低い接触比抵抗値のオーミック電極
化を促進するのに特に適した金属である。第二の層に用
いることができるＺｎ以外の遷移金属元素としては、例
えばＣｄ、Ｍｎ、ＭｇおよびＢｅのようなものが挙げら
れる。また貴金属元素としては、例えばＰｄ、Ｃｏ、Ｐ
ｔ、Ｒｈ、ＮｉおよびＩｒのようなものが挙げられる。
第二の層にはこれらの金属をＺｎと共存させてもよい。
【００１７】本発明のオーミック電極によれば、以上の
第一・第二の金属層が順次積層されることによって、ま
た特に好ましくはさらに各層の膜厚が上述の範囲内に制
御されることによって、以上述べた各層のそれぞれの機
能が相乗されて、ｎ型金属電極付与と同時に４００℃以
下の熱処理で付与可能になるとともに、１０ー5Ωｃｍ2
台の接触比抵抗を有し、かつ反応層が０.１μｍ以下の
従来にない実用性に優れたｐ型ＩｎＰ系化合物半導体の
金属電極の提供が可能となる。
第一・第二の金属層が順次積層されることによって、ま
た特に好ましくはさらに各層の膜厚が上述の範囲内に制
御されることによって、以上述べた各層のそれぞれの機
能が相乗されて、ｎ型金属電極付与と同時に４００℃以
下の熱処理で付与可能になるとともに、１０ー5Ωｃｍ2
台の接触比抵抗を有し、かつ反応層が０.１μｍ以下の
従来にない実用性に優れたｐ型ＩｎＰ系化合物半導体の
金属電極の提供が可能となる。
【００１８】さらに本発明の提供するオーミック電極に
は、上記第一・第二の金属層からなる基本構成におい
て、第二の層の上にさらに高融点金属からなる第三の
層、Ａｕからなる第四の層を順次配置するものも含まれ
る。第三の層を形成する高融点金属には、Ｎｂ、Ｗ、Ｍ
ｏ、Ｔａ、Ｔｉ、Ｐｔ等が挙げられる。この場合第三の
層の高融点金属層は、その上に付与される最上層のＡｕ
と上記第二の層のＺｎを含む層との接触を回避させ、熱
処理時の双方の相互拡散を防止する働きをする。この層
の好ましい厚みは、２０〜２００ｎｍである。２０ｎｍ
未満では、第四の層のＡｕと第二の層の金属との間の相
互拡散を抑え難くなる。２００ｎｍを越えると、電極全
体の厚みが大きくなるので、微細加工に多用されるリフ
トオフ法でのパターン抜けが悪くなるとともに、蒸着の
効率が低下する傾向がある。最上層のＡｕ層は、電極の
シート抵抗を低減させる機能を果たすとともに、ワイヤ
ーボンデイング性を向上させる働きがあり、その働きを
十分発揮させるためには、その膜厚を１００〜５００ｎ
ｍの範囲で制御するのが望ましい。
は、上記第一・第二の金属層からなる基本構成におい
て、第二の層の上にさらに高融点金属からなる第三の
層、Ａｕからなる第四の層を順次配置するものも含まれ
る。第三の層を形成する高融点金属には、Ｎｂ、Ｗ、Ｍ
ｏ、Ｔａ、Ｔｉ、Ｐｔ等が挙げられる。この場合第三の
層の高融点金属層は、その上に付与される最上層のＡｕ
と上記第二の層のＺｎを含む層との接触を回避させ、熱
処理時の双方の相互拡散を防止する働きをする。この層
の好ましい厚みは、２０〜２００ｎｍである。２０ｎｍ
未満では、第四の層のＡｕと第二の層の金属との間の相
互拡散を抑え難くなる。２００ｎｍを越えると、電極全
体の厚みが大きくなるので、微細加工に多用されるリフ
トオフ法でのパターン抜けが悪くなるとともに、蒸着の
効率が低下する傾向がある。最上層のＡｕ層は、電極の
シート抵抗を低減させる機能を果たすとともに、ワイヤ
ーボンデイング性を向上させる働きがあり、その働きを
十分発揮させるためには、その膜厚を１００〜５００ｎ
ｍの範囲で制御するのが望ましい。
【００１９】本発明のオーミック電極によれば、第一・
第二の層の上にさらに上述の第三・第四の層が順次追加
積層されることによって、また特に好ましくはさらに追
加各層の膜厚が上述の範囲内に制御されることによっ
て、以上述べた各層のそれぞれの機能が相乗されてｎ型
金属電極付与と同時に４００℃以下の熱処理でのｐ型金
属電極の付与が可能になるとともに、１０ー4Ωｃｍ2未
満の接触比抵抗を有し、かつ反応層が０.１μｍ以下で
あり、なおかつ低いシート抵抗でワイヤーボンデイング
に優れた従来にない優れたｐ型ＩｎＰ系化合物半導体の
金属電極の提供が可能となる。
第二の層の上にさらに上述の第三・第四の層が順次追加
積層されることによって、また特に好ましくはさらに追
加各層の膜厚が上述の範囲内に制御されることによっ
て、以上述べた各層のそれぞれの機能が相乗されてｎ型
金属電極付与と同時に４００℃以下の熱処理でのｐ型金
属電極の付与が可能になるとともに、１０ー4Ωｃｍ2未
満の接触比抵抗を有し、かつ反応層が０.１μｍ以下で
あり、なおかつ低いシート抵抗でワイヤーボンデイング
に優れた従来にない優れたｐ型ＩｎＰ系化合物半導体の
金属電極の提供が可能となる。
【００２０】次に本発明のオーミック電極の製造方法に
ついて詳述する。本発明のオーミック電極の製造に当た
って、まず対象基材としてｐ型III−Ｖ族化合物半導体
結晶からなる基材、例えばＩｎＰ系化合物半導体結晶を
用意する。ＩｎＰ系化合物半導体以外の好ましいｐ型II
I−Ｖ族化合物半導体基材は前述の通りである。まず第
一に基材側からの第一の層としてＶＢ族金属からなる層
を堆積する。この上に第二の層以降の金属の層を順次堆
積する。第二の層は、Ｚｎおよび／またはＺｎ以外の例
えば前述のような金属を、さらに第三・第四の層は、例
えば前述のような金属をそれぞれ堆積する。堆積は個々
の膜厚制御の観点から第一層から順に一層ずつ行うが、
既存の薄膜形成法であればどの方法であってもよい。例
えば真空蒸着法、スパッタリング法、イオンプレーテイ
ング法の様な方法が適用できるが、通常は一層ずつ真空
蒸着で行うのが望ましい。なおこの場合の金属層のソー
スとなる原料は、抵抗加熱式にて蒸着する場合には、金
属線や金属粒子が、電子ビーム蒸着法にて蒸着する場合
には、粒子、ロッド、インゴット等の金属塊を用いる。
いずれも純度は３Ｎ以上が望ましい。
ついて詳述する。本発明のオーミック電極の製造に当た
って、まず対象基材としてｐ型III−Ｖ族化合物半導体
結晶からなる基材、例えばＩｎＰ系化合物半導体結晶を
用意する。ＩｎＰ系化合物半導体以外の好ましいｐ型II
I−Ｖ族化合物半導体基材は前述の通りである。まず第
一に基材側からの第一の層としてＶＢ族金属からなる層
を堆積する。この上に第二の層以降の金属の層を順次堆
積する。第二の層は、Ｚｎおよび／またはＺｎ以外の例
えば前述のような金属を、さらに第三・第四の層は、例
えば前述のような金属をそれぞれ堆積する。堆積は個々
の膜厚制御の観点から第一層から順に一層ずつ行うが、
既存の薄膜形成法であればどの方法であってもよい。例
えば真空蒸着法、スパッタリング法、イオンプレーテイ
ング法の様な方法が適用できるが、通常は一層ずつ真空
蒸着で行うのが望ましい。なおこの場合の金属層のソー
スとなる原料は、抵抗加熱式にて蒸着する場合には、金
属線や金属粒子が、電子ビーム蒸着法にて蒸着する場合
には、粒子、ロッド、インゴット等の金属塊を用いる。
いずれも純度は３Ｎ以上が望ましい。
【００２１】その後３００〜４００℃の範囲内の温度で
熱処理を行う。その場合の雰囲気は金属堆積層および基
材の酸化を防止するため、非酸化性ガス雰囲気かまたは
それらのガスを含む減圧雰囲気とする。雰囲気ガスに
は、例えばアルゴン、窒素、ヘリウム等の不活性ガス、
水素等の還元性ガスを通常用いる。雰囲気ガスの圧力は
１０ー2Ｔｏｒｒないし大気圧の範囲が望ましい。１０ー2
Ｔｏｒｒ未満では、容器の気密が十分でないと、外部か
らの酸素の混入の影響が現れる恐れがあり、大気圧を越
えると、容器の耐圧を上げる必要性が出てくるため、製
造コストが嵩む可能性がある。なおいずれの場合も雰囲
気調製にあたっては、金属堆積層および基材の酸化を防
止するため、一旦１０ー3Ｔｏｒｒ程度までの真空状態と
し、その後所定の雰囲気ガスを所定の圧力で投入する方
法とするのが望ましい。なお上記温度範囲に保持する(
熱処理 )時間は通常３０秒〜１０分程度であればよい。
熱処理を行う。その場合の雰囲気は金属堆積層および基
材の酸化を防止するため、非酸化性ガス雰囲気かまたは
それらのガスを含む減圧雰囲気とする。雰囲気ガスに
は、例えばアルゴン、窒素、ヘリウム等の不活性ガス、
水素等の還元性ガスを通常用いる。雰囲気ガスの圧力は
１０ー2Ｔｏｒｒないし大気圧の範囲が望ましい。１０ー2
Ｔｏｒｒ未満では、容器の気密が十分でないと、外部か
らの酸素の混入の影響が現れる恐れがあり、大気圧を越
えると、容器の耐圧を上げる必要性が出てくるため、製
造コストが嵩む可能性がある。なおいずれの場合も雰囲
気調製にあたっては、金属堆積層および基材の酸化を防
止するため、一旦１０ー3Ｔｏｒｒ程度までの真空状態と
し、その後所定の雰囲気ガスを所定の圧力で投入する方
法とするのが望ましい。なお上記温度範囲に保持する(
熱処理 )時間は通常３０秒〜１０分程度であればよい。
【００２２】
【実施例】（実施例１）図１により本発明の実施例１で
作製した代表的なオーミック電極の基本構造を説明す
る。図１は同電極断面の模式図である。ａは本発明例、
ｂは比較例である。１はｐ型ＩｎＰ系化合物半導体結晶
からなる基材であり、２は同基材上に付与されたオーミ
ック電極である。本発明例の電極は、ＶＢ族金属からな
る第一の層２１、Ｚｎからなる第二の層２２、高融点金
属Ｎｂからなる第三の層２３およびＡｕからなる第四の
層２４で構成される。比較例の電極は、この第一の層が
無く、第二の層が基材に直接形成され成分がＡｕからな
り、第三・第四の層が本発明例と同じものである。
作製した代表的なオーミック電極の基本構造を説明す
る。図１は同電極断面の模式図である。ａは本発明例、
ｂは比較例である。１はｐ型ＩｎＰ系化合物半導体結晶
からなる基材であり、２は同基材上に付与されたオーミ
ック電極である。本発明例の電極は、ＶＢ族金属からな
る第一の層２１、Ｚｎからなる第二の層２２、高融点金
属Ｎｂからなる第三の層２３およびＡｕからなる第四の
層２４で構成される。比較例の電極は、この第一の層が
無く、第二の層が基材に直接形成され成分がＡｕからな
り、第三・第四の層が本発明例と同じものである。
【００２３】試料は以下のようにして調製された。基材
としてキャリヤ濃度２×１０18ｃｍ-3であり、長さ、
幅、厚みがそれぞれ ９ｍｍ、１８ｍｍ、０.４ｍｍの
ＩｎＰ化合部物半導体結晶を準備した。また電極各層の
ソースとして純度９９.９５％のＳｂ、純度９９.９９９
％のＺｎ、ＮｂおよびＡｕを準備した。基材を真空蒸着
装置内に配置した。その後試料番号１の本発明例の試料
では、まずＳｂソースにより第一の層を５ｎｍの厚み
に、Ｚｎソースにより５ｎｍの厚み、Ａｕソースにより
１０ｎｍの厚みに二層を順次積層した第二の層を、Ｎｂ
ソースにより第三の層を５０ｎｍの厚みに、Ａｕソース
により第四の層を２００ｎｍの厚みにそれぞれ堆積させ
た。また試料番号２の比較例の試料では、この第一の層
を堆積させず第二層以降を試料１と同様に堆積した。次
いでこれらの積層体を水素ガスを５％含む窒素雰囲気
で、その全圧が１気圧となるようにガス圧力を調製し
て、２分間熱処理した。処理温度２５０〜５００℃の範
囲である。得られた電極の接触比抵抗を伝送線路モデル
法（Ｔｒａｎｓｍｉｓｓｉｏｎ Ｌｉｎｅ Ｍｏｄｅｌ）
によって測定し、処理温度別にその実測値を表１に示
す。このデータと熱処理温度との関係をプロットすると
図２のようになる。試料１では３５０℃の熱処理によっ
て接触比抵抗が５×１０-5Ωｃｍ2と最小となり、一方
試料２では、試料１より１００℃高い４５０℃の熱処理
によって接触比抵抗が最小となるが、その値は試料１の
最小値の約４倍の２２×１０-5Ωｃｍ2となることが分
かる。したがって本発明の第一の層を形成することによ
る効果が顕著であることが理解できる。
としてキャリヤ濃度２×１０18ｃｍ-3であり、長さ、
幅、厚みがそれぞれ ９ｍｍ、１８ｍｍ、０.４ｍｍの
ＩｎＰ化合部物半導体結晶を準備した。また電極各層の
ソースとして純度９９.９５％のＳｂ、純度９９.９９９
％のＺｎ、ＮｂおよびＡｕを準備した。基材を真空蒸着
装置内に配置した。その後試料番号１の本発明例の試料
では、まずＳｂソースにより第一の層を５ｎｍの厚み
に、Ｚｎソースにより５ｎｍの厚み、Ａｕソースにより
１０ｎｍの厚みに二層を順次積層した第二の層を、Ｎｂ
ソースにより第三の層を５０ｎｍの厚みに、Ａｕソース
により第四の層を２００ｎｍの厚みにそれぞれ堆積させ
た。また試料番号２の比較例の試料では、この第一の層
を堆積させず第二層以降を試料１と同様に堆積した。次
いでこれらの積層体を水素ガスを５％含む窒素雰囲気
で、その全圧が１気圧となるようにガス圧力を調製し
て、２分間熱処理した。処理温度２５０〜５００℃の範
囲である。得られた電極の接触比抵抗を伝送線路モデル
法（Ｔｒａｎｓｍｉｓｓｉｏｎ Ｌｉｎｅ Ｍｏｄｅｌ）
によって測定し、処理温度別にその実測値を表１に示
す。このデータと熱処理温度との関係をプロットすると
図２のようになる。試料１では３５０℃の熱処理によっ
て接触比抵抗が５×１０-5Ωｃｍ2と最小となり、一方
試料２では、試料１より１００℃高い４５０℃の熱処理
によって接触比抵抗が最小となるが、その値は試料１の
最小値の約４倍の２２×１０-5Ωｃｍ2となることが分
かる。したがって本発明の第一の層を形成することによ
る効果が顕著であることが理解できる。
【００２４】
【表１】
【００２５】図３はこれらのオーミック電極の拡大断面
を、模式的に示したものである。同図でａは試料１、ｂ
は試料２に対応するが、いずれも接触比抵抗が最小の場
合を比較したものである。図において一番下が基材、そ
の上の斜線で表示された部分が反応層、その上の黒い部
分が元々存在した自然酸化膜が残留した自然酸化膜層、
その上の斑点表示の部分がＮｂ層であり、最上層がＡｕ
層である。試料１の反応層は、厚みが均一で２０〜３０
ｎｍの深さで点在しており、その最大深さは０．１μｍ
未満である。これに対し試料２のそれは、厚みは均一で
あるが３０〜５０ｎｍの深さであり試料１より大きくな
っていることが分かる。また試料２では反応層の上には
自然酸化膜層（図中の黒い部分）が残っているが、試料
１ではこれが部分的に消失しており、これは本発明の効
果を裏付けるものである。
を、模式的に示したものである。同図でａは試料１、ｂ
は試料２に対応するが、いずれも接触比抵抗が最小の場
合を比較したものである。図において一番下が基材、そ
の上の斜線で表示された部分が反応層、その上の黒い部
分が元々存在した自然酸化膜が残留した自然酸化膜層、
その上の斑点表示の部分がＮｂ層であり、最上層がＡｕ
層である。試料１の反応層は、厚みが均一で２０〜３０
ｎｍの深さで点在しており、その最大深さは０．１μｍ
未満である。これに対し試料２のそれは、厚みは均一で
あるが３０〜５０ｎｍの深さであり試料１より大きくな
っていることが分かる。また試料２では反応層の上には
自然酸化膜層（図中の黒い部分）が残っているが、試料
１ではこれが部分的に消失しており、これは本発明の効
果を裏付けるものである。
【００２６】なお試料１と同じ基材を用い、上記ｐ型の
堆積層を付与するとともに、基材の別の部分にｎ型のＡ
ｕＧｅＮｉ系の堆積層を付与し、上記と同一雰囲気下３
５０℃で同時熱処理をしたところ、ｎ型側の反応層につ
いても上記ｐ型の場合と同程度の均一な厚みで、接触比
抵抗が１０ー5Ωｃｍ2台の正常なものが得られた。また
基材をＩｎＰに代えてＩｎＰとＧａＡｓとの混晶組成物
であるＧａ0.15Ｉｎ0. 85Ａｓ0.33Ｐ0.67( ｘ＝０.１
５、ｙ＝０.３３ )を用いた以外は試料番号１と同一の
金属層堆積・熱処理条件でオーミック電極を作製したと
ころ、試料番号１と同程度の各評価結果が得られた。
堆積層を付与するとともに、基材の別の部分にｎ型のＡ
ｕＧｅＮｉ系の堆積層を付与し、上記と同一雰囲気下３
５０℃で同時熱処理をしたところ、ｎ型側の反応層につ
いても上記ｐ型の場合と同程度の均一な厚みで、接触比
抵抗が１０ー5Ωｃｍ2台の正常なものが得られた。また
基材をＩｎＰに代えてＩｎＰとＧａＡｓとの混晶組成物
であるＧａ0.15Ｉｎ0. 85Ａｓ0.33Ｐ0.67( ｘ＝０.１
５、ｙ＝０.３３ )を用いた以外は試料番号１と同一の
金属層堆積・熱処理条件でオーミック電極を作製したと
ころ、試料番号１と同程度の各評価結果が得られた。
【００２７】次に上記と同様の基材上に、試料１と同程
度の各金属からなるソースを用い、第一の層、第二の層
を試料１と同様の手順で、表２に記載の金属種ならびに
厚みでそれぞれ堆積した。なお試料１０と１１の第二の
層は、ＺｎとＮｉまたはＣｏを二層にＺｎを下層にして
５ｎｍずつ堆積したものである。その後これらの積層体
を実施例１と同様の雰囲気条件下、３５０℃で２分間の
熱処理を行った。その結果得られた各試料の接触比抵抗
値と反応層の状況を表２に示す。なお厚みの均一性欄の
□印はその断面に最大深さ０.１μｍ以上の突起部の無
いことを示す。この結果より、第一層の厚みは、２〜１
０ｎｍの範囲が好ましいことが分かる。
度の各金属からなるソースを用い、第一の層、第二の層
を試料１と同様の手順で、表２に記載の金属種ならびに
厚みでそれぞれ堆積した。なお試料１０と１１の第二の
層は、ＺｎとＮｉまたはＣｏを二層にＺｎを下層にして
５ｎｍずつ堆積したものである。その後これらの積層体
を実施例１と同様の雰囲気条件下、３５０℃で２分間の
熱処理を行った。その結果得られた各試料の接触比抵抗
値と反応層の状況を表２に示す。なお厚みの均一性欄の
□印はその断面に最大深さ０.１μｍ以上の突起部の無
いことを示す。この結果より、第一層の厚みは、２〜１
０ｎｍの範囲が好ましいことが分かる。
【００２８】
【表２】
【００２９】（実施例２）実施例１と同様の基材と、実
施例１と同じＳｂ、Ｚｎのソースおよび新たな電極ソー
スとして純度９９．９９９％のＰｄを準備した。基材上
にまず実施例１と同様の手順でＳｂの第一の層を３ｎｍ
の厚みで堆積した試料１２を作製した。またこのＳｂか
らなる層に代えＰｄを堆積した試料１３も準備した。こ
れらの試料にさらに厚み１０ｎｍのＺｎからなる層、厚
み２０ｎｍのＰｄからなる層を順次堆積し、３５０〜４
２５℃の温度範囲で２分間熱処理した。調製した二種の
電極を実施例１と同様に評価し、その結果を表３ならび
に図４に示す。この結果からも本発明の第一の層を堆積
した電極が顕著に優れていることが分かる。
施例１と同じＳｂ、Ｚｎのソースおよび新たな電極ソー
スとして純度９９．９９９％のＰｄを準備した。基材上
にまず実施例１と同様の手順でＳｂの第一の層を３ｎｍ
の厚みで堆積した試料１２を作製した。またこのＳｂか
らなる層に代えＰｄを堆積した試料１３も準備した。こ
れらの試料にさらに厚み１０ｎｍのＺｎからなる層、厚
み２０ｎｍのＰｄからなる層を順次堆積し、３５０〜４
２５℃の温度範囲で２分間熱処理した。調製した二種の
電極を実施例１と同様に評価し、その結果を表３ならび
に図４に示す。この結果からも本発明の第一の層を堆積
した電極が顕著に優れていることが分かる。
【００３０】
【表３】
【００３１】なお試料１２と同じ基材を用い、上記ｐ型
の堆積層を付与するとともに、基材の別の部分にｎ型の
ＡｕＧｅＮｉ系の堆積層を付与し、上記と同一雰囲気下
３７５０℃で同時熱処理をしたところ、ｎ型側の反応層
についても上記ｐ型の場合と同程度の均一な厚みで、接
触比抵抗が１０ー6Ωｃｍ2台の正常なものが得られた。
また基材をＩｎＰに代えてＩｎＰとＧａＡｓとの混晶組
成物であるＧａ0.15Ｉｎ0.85Ａｓ0.33Ｐ0.67( ｘ＝０.
１５、ｙ＝０.３３ )を用いた以外は試料１２と同一の
金属層堆積・熱処理条件でオーミック電極を作製したと
ころ、試料１２と同程度の各評価結果が得られた。
の堆積層を付与するとともに、基材の別の部分にｎ型の
ＡｕＧｅＮｉ系の堆積層を付与し、上記と同一雰囲気下
３７５０℃で同時熱処理をしたところ、ｎ型側の反応層
についても上記ｐ型の場合と同程度の均一な厚みで、接
触比抵抗が１０ー6Ωｃｍ2台の正常なものが得られた。
また基材をＩｎＰに代えてＩｎＰとＧａＡｓとの混晶組
成物であるＧａ0.15Ｉｎ0.85Ａｓ0.33Ｐ0.67( ｘ＝０.
１５、ｙ＝０.３３ )を用いた以外は試料１２と同一の
金属層堆積・熱処理条件でオーミック電極を作製したと
ころ、試料１２と同程度の各評価結果が得られた。
【００３２】（実施例３）試料１と同じ基材上に第二層
までの層を堆積した試片を用意した。すなわちまず基材
上にＳｂの厚み３ｎｍの第一の層、その上に厚み５ｎｍ
のＺｎと厚み１０ｎｍのＡｕからなる第二の層を堆積し
たものを作製した。その後さらにこの第二の層の上に表
４に記載の金属種・厚みの第三の層と第四の層を堆積し
た。これらの積層体を、実施例１の試料１と同じ条件で
熱処理した。なお第三の層および第四の層に用いたソー
スは、いずれも純度９９．９９５％以上のものであっ
た。得られた各電極試料の反応層の状況を確認したとこ
ろ、いずれの試料も試料１と同程度であった。さらに接
触比抵抗をワイヤーのボンデイング性の評価結果を表４
に示す。ワイヤーのボンデイング性については、線径２
０μｍのＡｕワイヤーを熱圧着して最上層のＡｕ層外表
面に取り付け、基材側を固定し同ワイヤーを電極最表面
に垂直な方向に引っ張る方法で確認した。その結果、各
試料ともいずれも実用レベルの２ｇを越える引張荷重に
耐え得るものであることが確認された。特に第三の層と
第四の層の厚みが、それぞれ２０〜２００ｎｍ、１００
〜５００ｎｍの範囲内に制御することによって、シート
抵抗値が小さく、特にワイヤーボンデイング性にも優れ
たオーミック電極の得られることが分かる。なお表中ワ
イヤーボンデイング性欄の○印は４ｇを越える荷重まで
電極が剥離しなかったもの、□印は３ｇを越え４ｇ未満
の荷重で、△は２ｇ以上３ｇ未満の荷重でそれぞれ電極
が剥離したものである。
までの層を堆積した試片を用意した。すなわちまず基材
上にＳｂの厚み３ｎｍの第一の層、その上に厚み５ｎｍ
のＺｎと厚み１０ｎｍのＡｕからなる第二の層を堆積し
たものを作製した。その後さらにこの第二の層の上に表
４に記載の金属種・厚みの第三の層と第四の層を堆積し
た。これらの積層体を、実施例１の試料１と同じ条件で
熱処理した。なお第三の層および第四の層に用いたソー
スは、いずれも純度９９．９９５％以上のものであっ
た。得られた各電極試料の反応層の状況を確認したとこ
ろ、いずれの試料も試料１と同程度であった。さらに接
触比抵抗をワイヤーのボンデイング性の評価結果を表４
に示す。ワイヤーのボンデイング性については、線径２
０μｍのＡｕワイヤーを熱圧着して最上層のＡｕ層外表
面に取り付け、基材側を固定し同ワイヤーを電極最表面
に垂直な方向に引っ張る方法で確認した。その結果、各
試料ともいずれも実用レベルの２ｇを越える引張荷重に
耐え得るものであることが確認された。特に第三の層と
第四の層の厚みが、それぞれ２０〜２００ｎｍ、１００
〜５００ｎｍの範囲内に制御することによって、シート
抵抗値が小さく、特にワイヤーボンデイング性にも優れ
たオーミック電極の得られることが分かる。なお表中ワ
イヤーボンデイング性欄の○印は４ｇを越える荷重まで
電極が剥離しなかったもの、□印は３ｇを越え４ｇ未満
の荷重で、△は２ｇ以上３ｇ未満の荷重でそれぞれ電極
が剥離したものである。
【００３３】
【表４】
【００３４】なお試料１４および２０と同じ堆積層が付
与された基材の別の部分にｎ型のＡｕＧｅＮｉ系の堆積
層を付与し、上記と同一条件で同時熱処理をしたとこ
ろ、ｎ型側の反応層についても上記ｐ型の場合と同程度
の均一な厚みで、接触比抵抗が１０ー5Ωｃｍ2台の正常
なものが得られた。また基材をＩｎＰに代えてＩｎＰと
ＧａＡｓとの混晶組成物であるＧａ0.15Ｉｎ0.85Ａｓ
0.33Ｐ0.67( ｘ＝０.１５、ｙ＝０.３３ )を用いた以外
は上記と同じ金属層堆積・熱処理条件でオーミック電極
を作製した試料でも、１０ー6Ωｃｍ2台の接触比抵抗が
確認された。それぞれの試料に対応する表４の値と同程
度の各評価結果が得られた。
与された基材の別の部分にｎ型のＡｕＧｅＮｉ系の堆積
層を付与し、上記と同一条件で同時熱処理をしたとこ
ろ、ｎ型側の反応層についても上記ｐ型の場合と同程度
の均一な厚みで、接触比抵抗が１０ー5Ωｃｍ2台の正常
なものが得られた。また基材をＩｎＰに代えてＩｎＰと
ＧａＡｓとの混晶組成物であるＧａ0.15Ｉｎ0.85Ａｓ
0.33Ｐ0.67( ｘ＝０.１５、ｙ＝０.３３ )を用いた以外
は上記と同じ金属層堆積・熱処理条件でオーミック電極
を作製した試料でも、１０ー6Ωｃｍ2台の接触比抵抗が
確認された。それぞれの試料に対応する表４の値と同程
度の各評価結果が得られた。
【００３５】（実施例４）実施例１で作製した試料番号
１および実施例２で作製した試料番号１２のオーミック
電極を用い、図５に示す受光素子( ＩｎＧａＡｓ/Ｉｎ
Ｐフォトダイオード )を作製した。図５において、１は
ＩｎＰ基材、２は上記本発明のｐ型オーミック電極、４
はパッシベーション膜、５はＩｎＰ窓層、６はｐ型半導
体領域、７はＩｎＧａＡｓ受光層、８はＩｎＰバッファ
ー層、９は基材上にＡｕ/Ｇｅ/Ｎｉ系金属膜を成膜した
ｎ型オーミック電極である。同図に記載のように、この
素子はｎ型ＩｎＰ半導体基材１上に、ｎ型ＩｎＰからな
るバッファー層８、ｎ型ＩｎＧａＡｓからなる受光層
７、ｎ型ＩｎＰからなる窓層５を積層して形成されてい
る。この層内の所定の領域にＺｎの拡散によりｐ型半導
体領域６が形成されている。またこのｐ型半導体領域６
の上には本発明のｐ型オーミック電極２が形成されてお
り、半導体基材１の裏面にはｎ型のオーミック電極９が
形成されている。ｐ型オーミック電極２の内側には反射
防止膜１０が、同外側にはパッシベーション膜４が形成
されている。ｐ型オーミック電極２は、上記の本発明の
試料番号２６の電極が装着されている。
１および実施例２で作製した試料番号１２のオーミック
電極を用い、図５に示す受光素子( ＩｎＧａＡｓ/Ｉｎ
Ｐフォトダイオード )を作製した。図５において、１は
ＩｎＰ基材、２は上記本発明のｐ型オーミック電極、４
はパッシベーション膜、５はＩｎＰ窓層、６はｐ型半導
体領域、７はＩｎＧａＡｓ受光層、８はＩｎＰバッファ
ー層、９は基材上にＡｕ/Ｇｅ/Ｎｉ系金属膜を成膜した
ｎ型オーミック電極である。同図に記載のように、この
素子はｎ型ＩｎＰ半導体基材１上に、ｎ型ＩｎＰからな
るバッファー層８、ｎ型ＩｎＧａＡｓからなる受光層
７、ｎ型ＩｎＰからなる窓層５を積層して形成されてい
る。この層内の所定の領域にＺｎの拡散によりｐ型半導
体領域６が形成されている。またこのｐ型半導体領域６
の上には本発明のｐ型オーミック電極２が形成されてお
り、半導体基材１の裏面にはｎ型のオーミック電極９が
形成されている。ｐ型オーミック電極２の内側には反射
防止膜１０が、同外側にはパッシベーション膜４が形成
されている。ｐ型オーミック電極２は、上記の本発明の
試料番号２６の電極が装着されている。
【００３６】このダイオードを２００℃の温度下、−１
５Ｖバイアスの高温連続通電試験を行った結果、２００
０時間後の素子の劣化は生じず、ＡｕＺｎ系オーミック
電極を上回る高い実用信頼性の電極であることが分かっ
た。
５Ｖバイアスの高温連続通電試験を行った結果、２００
０時間後の素子の劣化は生じず、ＡｕＺｎ系オーミック
電極を上回る高い実用信頼性の電極であることが分かっ
た。
【００３７】
【発明の効果】以上述べてきたように、本発明のｐ型オ
ーミック電極は、ＩｎＰ系化合物半導体基材上に４００
℃以下の熱処理温度でｎ型オーミック電極と同時に付与
することができる。またその接触比抵抗は、１０ー5Ωｃ
ｍ2台と小さく、かつ反応層の厚みが０.１μｍ以下と均
一で薄いため、従来のｐ型オーミック電極に比べ格段に
高い実用信頼性のＩｎＰ系化合物半導体の金属電極を提
供することができる。
ーミック電極は、ＩｎＰ系化合物半導体基材上に４００
℃以下の熱処理温度でｎ型オーミック電極と同時に付与
することができる。またその接触比抵抗は、１０ー5Ωｃ
ｍ2台と小さく、かつ反応層の厚みが０.１μｍ以下と均
一で薄いため、従来のｐ型オーミック電極に比べ格段に
高い実用信頼性のＩｎＰ系化合物半導体の金属電極を提
供することができる。
【図１】従来のｐ型オーミック電極の断面を模式的に示
す図である。
す図である。
【図２】本発明の実施例１のオーミック電極の熱処理温
度と接触比抵抗との関係を示す図である。
度と接触比抵抗との関係を示す図である。
【図３】本発明の実施例１のオーミック電極の構造を模
式的に示す図である。
式的に示す図である。
【図４】本発明の実施例２のオーミック電極の熱処理温
度と接触比抵抗との関係を示す図である。
度と接触比抵抗との関係を示す図である。
【図５】本発明のｐ型オーミック電極を用いた受光素子
を示す図である。
を示す図である。
１：ＩｎＰ系化合物半導体基材 ２：ｐ型オーミック電極 ３：反応層 ４：パッシベーション膜 ５：ＩｎＰ窓層 ６：ｐ型半導体領域 ７：ＩｎＧａＡｓ受光層 ８：ＩｎＰバッファー層 ９：ｎ型オーミック電極 １０：反射防止膜 ２１：ｐ型オーミック電極の第一の層 ２２：ｐ型オーミック電極の第二の層 ２３：ｐ型オーミック電極の第三の層 ２４：ｐ型オーミック電極の第四の層
───────────────────────────────────────────────────── フロントページの続き Ｆターム(参考） 4M104 AA04 BB04 BB13 BB36 CC01 DD34 DD79 DD90 FF17 GG04 GG05 HH15
Claims (15)
- 【請求項１】 ｐ型III−Ｖ族化合物半導体結晶からな
る基材上に積層された複数の金属層からなるオーミック
電極であって、該基材側からの第一の層がＶＢ族元素か
らなり、その上に第二の層以降の層が順次積層されたオ
ーミック電極。 - 【請求項２】 前記第一の層は、Ｓｂ、ＢｉおよびＡｓ
の群から選ばれた少なくとも１種の元素を含む請求項１
に記載のオーミック電極。 - 【請求項３】 前記第一の層は、その厚みが２〜１０ｎ
ｍである請求項１または２に記載のオーミック電極。 - 【請求項４】 前記第二の層が、Ｚｎを含む請求項１な
いし３のいずれかに記載のオーミック電極。 - 【請求項５】 前記第二の層が、Ｚｎと遷移金属とから
なる請求項４に記載のオーミック電極。 - 【請求項６】 前記第二層の上に高融点金属からなる第
三層およびＡｕからなる第四層が積層された請求項１な
いし５のいずれかに記載のオーミック電極。 - 【請求項７】 前記第三層、第四層は、その厚みがそれ
ぞれ２０〜２００ｎｍ、１００〜５００ｎｍである請求
項６に記載のオーミック電極。 - 【請求項８】 前記基材は、ＩｎＰまたはＧａxＩｎ1-x
ＡｓyＰ1-y( ただしｘ、ｙは１未満の正の数または０で
あり、ｙはｙ＝１ー２.１ｘを満たす数 )のいずれかか
らなる請求項１ないし７のいずれかに記載のオーミック
電極。 - 【請求項９】 ｐ型III−Ｖ族化合物半導体結晶からな
る基材上に積層された複数の金属層からなるオーミック
電極の製造方法であって、該基材側からの第一の層とし
てＶＢ族元素からなる層を堆積し、その上に第二の層以
降の層を順次堆積して複数の金属からなる積層体を形成
する工程と、該積層体を３００〜４００℃の温度範囲内
で熱処理する工程とを含むオーミック電極の製造方法。 - 【請求項１０】 前記積層体を形成する工程は、第一の
層がＳｂ、ＢｉおよびＡｓの群から選ばれた少なくとも
１種の元素を含む請求項９に記載のオーミック電極の製
造方法。 - 【請求項１１】 前記積層体を形成する工程は、第一の
層の上に第二の層としてＺｎを含む層を堆積する請求項
９または１０に記載のオーミック電極の製造方法。 - 【請求項１２】 前記第二の層は、Ｚｎと遷移金属とが
積層して堆積された層である請求項１１に記載のオーミ
ック電極の製造方法。 - 【請求項１３】 前記積層体を形成する工程は、第二の
層の上にさらに高融点金属からなる第三の層、Ａｕから
なる第四の層が堆積された層とする請求項１１または１
２に記載のオーミック電極の製造方法。 - 【請求項１４】 前記基材は、ＩｎＰまたはＧａxＩｎ
1-xＡｓyＰ1-y( ただしｘ、ｙは１未満の正の数または
０であり、ｙはｙ＝１ー２.１ｘを満たす数 )のいずれ
かからなる請求項９ないし１３のいずれかに記載のオー
ミック電極の製造方法。 - 【請求項１５】 請求項１ないし８のいずれかに記載の
オーミック電極を具備した半導体装置。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP08097499A JP3654037B2 (ja) | 1999-03-25 | 1999-03-25 | オーミック電極とその製造方法、および半導体装置 |
| CA002300592A CA2300592A1 (en) | 1999-03-25 | 2000-03-13 | Ohmic electrode, method of manufacturing the same and semiconductor device |
| US09/526,382 US6365969B1 (en) | 1999-03-25 | 2000-03-16 | Ohmic electrode, method of manufacturing the same and semiconductor device |
| EP00105559A EP1039516A1 (en) | 1999-03-25 | 2000-03-16 | Ohmic electrode, method of manufacturing the same and semiconductor device |
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| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP08097499A JP3654037B2 (ja) | 1999-03-25 | 1999-03-25 | オーミック電極とその製造方法、および半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2000277455A true JP2000277455A (ja) | 2000-10-06 |
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|---|---|---|---|
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|---|---|
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| EP (1) | EP1039516A1 (ja) |
| JP (1) | JP3654037B2 (ja) |
| CA (1) | CA2300592A1 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6365969B1 (en) * | 1999-03-25 | 2002-04-02 | Sumitomo Electric Industries, Ltd. | Ohmic electrode, method of manufacturing the same and semiconductor device |
| JP2002231728A (ja) * | 2000-11-28 | 2002-08-16 | Semiconductor Energy Lab Co Ltd | 半導体装置の作製方法 |
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