JP2000276401A - キャッシュメモリ制御方法および装置 - Google Patents
キャッシュメモリ制御方法および装置Info
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- JP2000276401A JP2000276401A JP11079368A JP7936899A JP2000276401A JP 2000276401 A JP2000276401 A JP 2000276401A JP 11079368 A JP11079368 A JP 11079368A JP 7936899 A JP7936899 A JP 7936899A JP 2000276401 A JP2000276401 A JP 2000276401A
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- cache
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Abstract
(57)【要約】
【課題】 システムバスの使用率を下げてシステム全体
としての性能を高めることができるキャッシュメモリ制
御方法および装置を提供する。 【解決手段】 主記憶部のあるブロックに対し一意的に
マッピングされるエリアが決められているキャッシュメ
モリが、複数セット存在する場合のキャッシュメモリ制
御方法において、発せられるメモリリード命令に、キャ
ッシュメモリ常駐とする属性を付随させ、対応するセッ
ト間で最も古いブロックを追い出すように制御する。
としての性能を高めることができるキャッシュメモリ制
御方法および装置を提供する。 【解決手段】 主記憶部のあるブロックに対し一意的に
マッピングされるエリアが決められているキャッシュメ
モリが、複数セット存在する場合のキャッシュメモリ制
御方法において、発せられるメモリリード命令に、キャ
ッシュメモリ常駐とする属性を付随させ、対応するセッ
ト間で最も古いブロックを追い出すように制御する。
Description
【０００１】
【発明の属する技術分野】この発明は、キャッシュメモ
リ制御方法および装置に関し、特に、キャッシュメモリ
が複数セット存在する場合にキャッシュメモリを制御す
るキャッシュメモリ制御方法および装置に関する。
リ制御方法および装置に関し、特に、キャッシュメモリ
が複数セット存在する場合にキャッシュメモリを制御す
るキャッシュメモリ制御方法および装置に関する。
【０００２】
【従来の技術】従来、キャッシュメモリのマッピング方
法には種々あるが、一般的にはセットアソシアティブ方
法が採用されている。この方法は、主記憶部のあるブロ
ックに対して、一意的にマッピングされるエリアが決め
られているダイレクトマッピング方法のキャッシュメモ
リが、複数セット存在するものである。
法には種々あるが、一般的にはセットアソシアティブ方
法が採用されている。この方法は、主記憶部のあるブロ
ックに対して、一意的にマッピングされるエリアが決め
られているダイレクトマッピング方法のキャッシュメモ
リが、複数セット存在するものである。
【０００３】このセットの全てに有効なブロックが登録
されているとき、新たなブロックを登録する場合は、こ
のセット間で最も古いブロックを追い出すように制御し
ている。
されているとき、新たなブロックを登録する場合は、こ
のセット間で最も古いブロックを追い出すように制御し
ている。
【０００４】
【発明が解決しようとする課題】しかしながら、この従
来の方法では、使用頻度が高いブロックにおいても、こ
のセット間で最も古いブロックであると認識された場
合、追い出されてしまうことになる。
来の方法では、使用頻度が高いブロックにおいても、こ
のセット間で最も古いブロックであると認識された場
合、追い出されてしまうことになる。
【０００５】また、プロセッサ間通信エリアを通信の受
信側のプロセッサで所有していない場合、プロセッサ間
通信割り込みを受けた後に、このエリアの読み出し要求
が受信側のプロセッサ全てから発行されることになっ
て、システムバスの使用率が上がってしまう。これは、
プロセッサ数が多いほど顕著である。
信側のプロセッサで所有していない場合、プロセッサ間
通信割り込みを受けた後に、このエリアの読み出し要求
が受信側のプロセッサ全てから発行されることになっ
て、システムバスの使用率が上がってしまう。これは、
プロセッサ数が多いほど顕著である。
【０００６】この発明の目的は、システムバスの使用率
を下げてシステム全体としての性能を高めることができ
るキャッシュメモリ制御方法および装置を提供すること
である。
を下げてシステム全体としての性能を高めることができ
るキャッシュメモリ制御方法および装置を提供すること
である。
【０００７】
【課題を解決するための手段】上記目的を達成するた
め、この発明に係るキャッシュメモリ制御方法は、主記
憶部のあるブロックに対し一意的にマッピングされるエ
リアが決められているキャッシュメモリが、複数セット
存在する場合のキャッシュメモリ制御方法において、発
せられるメモリリード命令に、キャッシュメモリ常駐と
する属性を付随させ、対応するセット間で最も古いブロ
ックを追い出すように制御することを特徴としている。
め、この発明に係るキャッシュメモリ制御方法は、主記
憶部のあるブロックに対し一意的にマッピングされるエ
リアが決められているキャッシュメモリが、複数セット
存在する場合のキャッシュメモリ制御方法において、発
せられるメモリリード命令に、キャッシュメモリ常駐と
する属性を付随させ、対応するセット間で最も古いブロ
ックを追い出すように制御することを特徴としている。
【０００８】上記構成を有することにより、主記憶部の
あるブロックに対し一意的にマッピングされるエリアが
決められているキャッシュメモリが、複数セット存在す
る場合のキャッシュメモリ制御方法において、発せられ
るメモリリード命令に付随する、キャッシュメモリ常駐
とする属性に基づき、対応するセット間で最も古いブロ
ックを追い出すように制御される。
あるブロックに対し一意的にマッピングされるエリアが
決められているキャッシュメモリが、複数セット存在す
る場合のキャッシュメモリ制御方法において、発せられ
るメモリリード命令に付随する、キャッシュメモリ常駐
とする属性に基づき、対応するセット間で最も古いブロ
ックを追い出すように制御される。
【０００９】これにより、登録されたキャッシュメモリ
ラインをキャッシュメモリ常駐とすることとなり、メモ
リアクセスやプロセッサ間通信の高速化を実現し、シス
テムバスの使用率を下げて、システム全体としての性能
を高めることができる。
ラインをキャッシュメモリ常駐とすることとなり、メモ
リアクセスやプロセッサ間通信の高速化を実現し、シス
テムバスの使用率を下げて、システム全体としての性能
を高めることができる。
【００１０】また、この発明に係るキャッシュメモリ制
御装置により、上記キャッシュメモリ制御方法を実現す
ることができる。
御装置により、上記キャッシュメモリ制御方法を実現す
ることができる。
【００１１】
【発明の実施の形態】以下、この発明の実施の形態につ
いて図面を参照して説明する。
いて図面を参照して説明する。
【００１２】図１は、この発明の実施の形態に係るキャ
ッシュメモリ制御方法を実現する情報処理システムのブ
ロック図である。図１に示すように、情報処理システム
１０は、プロセッサ１１、キャッシュメモリ制御部１
２、キャッシュメモリ１３、主記憶部１４を有してい
る。
ッシュメモリ制御方法を実現する情報処理システムのブ
ロック図である。図１に示すように、情報処理システム
１０は、プロセッサ１１、キャッシュメモリ制御部１
２、キャッシュメモリ１３、主記憶部１４を有してい
る。
【００１３】プロセッサ１１は、キャッシュメモリ制御
部１２に接続され、キャッシュメモリ制御部１２は、キ
ャッシュメモリ１３に接続され、キャッシュメモリ制御
部１２、キャッシュメモリ１３及び主記憶部１４は、シ
ステムバス１５を介して接続されている。
部１２に接続され、キャッシュメモリ制御部１２は、キ
ャッシュメモリ１３に接続され、キャッシュメモリ制御
部１２、キャッシュメモリ１３及び主記憶部１４は、シ
ステムバス１５を介して接続されている。
【００１４】図２は、図１のキャッシュメモリ制御部及
びキャッシュメモリの構成を示すブロック図である。図
２に示すように、キャッシュメモリ制御部１２は、命令
レジスタ１６、コマンド解析部１７、第１ヒット判定部
１８、第２ヒット判定部１９、セレクタ部２０、データ
レジスタ２１、ＬＲＵ（ｌｅａｓｔ ｒｅｃｅｎｔｌｙ
ｕｓｅｄ：最低使用頻度）制御部２２、及びキャッシ
ュメモリ追い出し制御部２３を有する。
びキャッシュメモリの構成を示すブロック図である。図
２に示すように、キャッシュメモリ制御部１２は、命令
レジスタ１６、コマンド解析部１７、第１ヒット判定部
１８、第２ヒット判定部１９、セレクタ部２０、データ
レジスタ２１、ＬＲＵ（ｌｅａｓｔ ｒｅｃｅｎｔｌｙ
ｕｓｅｄ：最低使用頻度）制御部２２、及びキャッシ
ュメモリ追い出し制御部２３を有する。
【００１５】キャッシュメモリ１３は、それぞれアドレ
スアレイ部２４−１，２４−２，…（２個のみ図示）と
データアレイ部２５−１，２５−２，…（２個のみ図
示）を有する複数のセットＳ１，Ｓ２，…（２個のみ図
示）、及びＬＲＵ部２６を有する。
スアレイ部２４−１，２４−２，…（２個のみ図示）と
データアレイ部２５−１，２５−２，…（２個のみ図
示）を有する複数のセットＳ１，Ｓ２，…（２個のみ図
示）、及びＬＲＵ部２６を有する。
【００１６】命令レジスタ２１は、コマンドバス２７に
載せられプロセッサ１１から送出されたコマンド及びア
ドレスを格納する。コマンド解析部１７は、命令レジス
タ１６のコマンドを解析する。
載せられプロセッサ１１から送出されたコマンド及びア
ドレスを格納する。コマンド解析部１７は、命令レジス
タ１６のコマンドを解析する。
【００１７】第１ヒット判定部１８は、キャッシュメモ
リ１３のセットＳ１のアドレスアレイ部２４−１と、命
令レジスタ１６中のアドレスを比較して、キャッシュヒ
ット判定を行う。第２ヒット判定部１９は、キャッシュ
メモリ１３のセットＳ２のアドレスアレイ部２４−２
と、命令レジスタ１６中のアドレスを比較して、キャッ
シュヒット判定を行う。
リ１３のセットＳ１のアドレスアレイ部２４−１と、命
令レジスタ１６中のアドレスを比較して、キャッシュヒ
ット判定を行う。第２ヒット判定部１９は、キャッシュ
メモリ１３のセットＳ２のアドレスアレイ部２４−２
と、命令レジスタ１６中のアドレスを比較して、キャッ
シュヒット判定を行う。
【００１８】セレクタ部２０は、キャッシュヒット時に
セットの選択を行う。つまり、セットＳ１がヒットであ
ればデータアレイ部２５−１が選択され、セットＳ２が
ヒットであればデータアレイ部２５−２が選択される。
データレジスタ２１は、セレクタ部２０で選択されたセ
ットのデータを格納する。
セットの選択を行う。つまり、セットＳ１がヒットであ
ればデータアレイ部２５−１が選択され、セットＳ２が
ヒットであればデータアレイ部２５−２が選択される。
データレジスタ２１は、セレクタ部２０で選択されたセ
ットのデータを格納する。
【００１９】データレジスタ２１に格納されたデータ
は、データバス２８に乗せられ、データバス２８を介し
てプロセッサ１１に渡される。ＬＲＵ制御部２２は、キ
ャッシュメモリ１３の各セットの間で最も古いセットを
選択する。キャッシュメモリ追い出し制御部２３は、Ｌ
ＲＵ制御部２２で決定したセットのキャッシュメモリの
追い出し動作を司る。
は、データバス２８に乗せられ、データバス２８を介し
てプロセッサ１１に渡される。ＬＲＵ制御部２２は、キ
ャッシュメモリ１３の各セットの間で最も古いセットを
選択する。キャッシュメモリ追い出し制御部２３は、Ｌ
ＲＵ制御部２２で決定したセットのキャッシュメモリの
追い出し動作を司る。
【００２０】ＬＲＵ部２６は、ＬＲＵ制御部２２で選択
された最も古いセット、及びキャッシュメモリ常駐とす
るセット番号を記憶する。これにより、キャッシュメモ
リ制御部１２は、キャッシュメモリ常駐とされたセット
を、最も新しいセットとして制御する。
された最も古いセット、及びキャッシュメモリ常駐とす
るセット番号を記憶する。これにより、キャッシュメモ
リ制御部１２は、キャッシュメモリ常駐とされたセット
を、最も新しいセットとして制御する。
【００２１】図３は、マルチプロセッサの情報処理シス
テムにおけるプロセッサ間通信を説明するためのブロッ
ク図である。図３に示すように、マルチプロセッサの情
報処理システム３０は、複数のプロセッサ部Ａ，Ｂ，Ｃ
（３個のみ図示）及び主記憶部１４からなる。
テムにおけるプロセッサ間通信を説明するためのブロッ
ク図である。図３に示すように、マルチプロセッサの情
報処理システム３０は、複数のプロセッサ部Ａ，Ｂ，Ｃ
（３個のみ図示）及び主記憶部１４からなる。
【００２２】プロセッサ部Ａは、プロセッサ１１ａ、キ
ャッシュメモリ制御部１２ａ、及びキャッシュメモリ１
３ｃを有し、プロセッサ部Ｂは、プロセッサ１１ｂ、キ
ャッシュメモリ制御部１２ｂ、及びキャッシュメモリ１
３ｂを有し、プロセッサ部Ｃは、プロセッサ１１ｃ、キ
ャッシュメモリ制御部１２ｃ、及びキャッシュメモリ１
３ｃを有する。
ャッシュメモリ制御部１２ａ、及びキャッシュメモリ１
３ｃを有し、プロセッサ部Ｂは、プロセッサ１１ｂ、キ
ャッシュメモリ制御部１２ｂ、及びキャッシュメモリ１
３ｂを有し、プロセッサ部Ｃは、プロセッサ１１ｃ、キ
ャッシュメモリ制御部１２ｃ、及びキャッシュメモリ１
３ｃを有する。
【００２３】各プロセッサ１１ａ，１１ｂ，１１ｃは、
それぞれキャッシュメモリ制御部１２ａ，１２ｂ，１２
ｃに接続され、各キャッシュメモリ制御部１２ａ，１２
ｂ，１２ｃは、それぞれキャッシュメモリ１３ａ，１３
ｂ，１３ｃに接続され、各キャッシュメモリ制御部１２
ａ，１２ｂ，１２ｃ、各キャッシュメモリ１３ａ，１３
ｂ，１３ｃ、及び主記憶部１４は、システムバス１５を
介し接続されている。
それぞれキャッシュメモリ制御部１２ａ，１２ｂ，１２
ｃに接続され、各キャッシュメモリ制御部１２ａ，１２
ｂ，１２ｃは、それぞれキャッシュメモリ１３ａ，１３
ｂ，１３ｃに接続され、各キャッシュメモリ制御部１２
ａ，１２ｂ，１２ｃ、各キャッシュメモリ１３ａ，１３
ｂ，１３ｃ、及び主記憶部１４は、システムバス１５を
介し接続されている。
【００２４】次に、上述した情報処理システムのキャッ
シュ制御方法を、図２に示すキャッシュメモリ制御部及
びキャッシュメモリの動作に基づいて説明する。
シュ制御方法を、図２に示すキャッシュメモリ制御部及
びキャッシュメモリの動作に基づいて説明する。
【００２５】プロセッサ１１は、キャッシュメモリ常駐
にしたいキャッシュメモリラインに対する、メモリリー
ド命令を発行したい場合、メモリリード命令のキャッシ
ュメモリ常駐要求ビットを‘１’とする。この命令が、
コマンドバス２７に乗ると、コマンドバス２７を介し
て、キャッシュメモリ制御部１２の命令レジスタ１６に
格納される。
にしたいキャッシュメモリラインに対する、メモリリー
ド命令を発行したい場合、メモリリード命令のキャッシ
ュメモリ常駐要求ビットを‘１’とする。この命令が、
コマンドバス２７に乗ると、コマンドバス２７を介し
て、キャッシュメモリ制御部１２の命令レジスタ１６に
格納される。
【００２６】コマンド解析部１７は、命令レジスタ１６
中のコマンドがメモリリード命令である場合、キャッシ
ュメモリ１３のアドレスアレイ部２４−１、２４−２を
索引する。第１ヒット判定部１８及び第２ヒット判定部
１９の何れかがヒットと判定した場合、キャッシュメモ
リ１３のデータアレイ部２５−１又はデータアレイ部２
５−２からデータを読み出し、セレクタ部２０でヒット
したセットを選択し、データレジスタ２１に格納する。
中のコマンドがメモリリード命令である場合、キャッシ
ュメモリ１３のアドレスアレイ部２４−１、２４−２を
索引する。第１ヒット判定部１８及び第２ヒット判定部
１９の何れかがヒットと判定した場合、キャッシュメモ
リ１３のデータアレイ部２５−１又はデータアレイ部２
５−２からデータを読み出し、セレクタ部２０でヒット
したセットを選択し、データレジスタ２１に格納する。
【００２７】データレジスタ２１のデータは、データバ
ス２８に乗り、データバス２８を介して、プロセッサ１
１に渡される。このとき、ＬＲＵ制御部２２は、命令レ
ジスタ１６のキャッシュメモリ常駐要求ビット１６ａが
‘１’とされているので、キャッシュヒットとなったセ
ットを、キャッシュメモリ常駐としてＬＲＵ部２６へ登
録する。これにより、ＬＲＵ制御部２２は、このセット
を今後最も新しいセットとして制御する。
ス２８に乗り、データバス２８を介して、プロセッサ１
１に渡される。このとき、ＬＲＵ制御部２２は、命令レ
ジスタ１６のキャッシュメモリ常駐要求ビット１６ａが
‘１’とされているので、キャッシュヒットとなったセ
ットを、キャッシュメモリ常駐としてＬＲＵ部２６へ登
録する。これにより、ＬＲＵ制御部２２は、このセット
を今後最も新しいセットとして制御する。
【００２８】第１ヒット判定部１８及び第２ヒット判定
部１９が、ミスヒットと判定した場合、ＬＲＵ制御部２
２はＬＲＵ部２６を参照し、各セット間で最も古いセッ
トを選択する。選択されたセットは、キャッシュメモリ
追い出し制御部２３で追い出される。
部１９が、ミスヒットと判定した場合、ＬＲＵ制御部２
２はＬＲＵ部２６を参照し、各セット間で最も古いセッ
トを選択する。選択されたセットは、キャッシュメモリ
追い出し制御部２３で追い出される。
【００２９】なお、キャッシュメモリ常駐要求ビット１
６ａが‘１’とされているので、今回登録するセット
を、キャッシュメモリ常駐としてＬＲＵ部２６へ登録す
る。これにより、ＬＲＵ制御部２２は、このセットを今
後最も新しいセットとして制御する。
６ａが‘１’とされているので、今回登録するセット
を、キャッシュメモリ常駐としてＬＲＵ部２６へ登録す
る。これにより、ＬＲＵ制御部２２は、このセットを今
後最も新しいセットとして制御する。
【００３０】更に、上述した情報処理システムのキャッ
シュ制御方法を、図３に基づき、同報のプロセッサ間通
信で応用する場合について述べる。プロセッサ１１ａ、
プロセッサ１１ｂ及びプロセッサ１１ｃは、プロセッサ
間通信エリアを、上記の方法でそれぞれキャッシュメモ
リ１３ａ、キャッシュメモリ１３ｂ及びキャッシュメモ
リ１３ｃに、キャッシュメモリ常駐として登録する。
シュ制御方法を、図３に基づき、同報のプロセッサ間通
信で応用する場合について述べる。プロセッサ１１ａ、
プロセッサ１１ｂ及びプロセッサ１１ｃは、プロセッサ
間通信エリアを、上記の方法でそれぞれキャッシュメモ
リ１３ａ、キャッシュメモリ１３ｂ及びキャッシュメモ
リ１３ｃに、キャッシュメモリ常駐として登録する。
【００３１】先ず、プロセッサ１１ａが同報のプロセッ
サ間通信を行う場合、このプロセッサ間通信エリアにメ
モリライト命令を出す。このとき、キャッシュメモリが
ライトバック方式で更新型プロトコルを採用するとき
は、システムバス１５にメモリライト命令は出ていか
ず、自身のキャッシュメモリ１３ａのみを更新する。
サ間通信を行う場合、このプロセッサ間通信エリアにメ
モリライト命令を出す。このとき、キャッシュメモリが
ライトバック方式で更新型プロトコルを採用するとき
は、システムバス１５にメモリライト命令は出ていか
ず、自身のキャッシュメモリ１３ａのみを更新する。
【００３２】次に、プロセッサ１１ａは、プロセッサ１
１ｂ及びプロセッサ１１ｃに、プロセッサ間通信割り込
みを発行する。これを受けたプロセッサ１１ｂ及びプロ
セッサ１１ｃは、同報のプロセッサ間通信の処理をする
わけだが、プロセッサ１１ｂが時間的に早く動作し始め
たとする。すると、プロセッサ１１ｂは、プロセッサ間
通信エリアへメモリリード命令を発行する。
１ｂ及びプロセッサ１１ｃに、プロセッサ間通信割り込
みを発行する。これを受けたプロセッサ１１ｂ及びプロ
セッサ１１ｃは、同報のプロセッサ間通信の処理をする
わけだが、プロセッサ１１ｂが時間的に早く動作し始め
たとする。すると、プロセッサ１１ｂは、プロセッサ間
通信エリアへメモリリード命令を発行する。
【００３３】しかし、同キャッシュメモリラインは、キ
ャッシュメモリ１３ａ上が有効な状態であり、キャッシ
ュメモリ１３ｂ及び主記憶部１４上は無効な状態であ
る。故に、キャッシュメモリ制御部１２ｂは、メモリリ
ード命令を発行する。
ャッシュメモリ１３ａ上が有効な状態であり、キャッシ
ュメモリ１３ｂ及び主記憶部１４上は無効な状態であ
る。故に、キャッシュメモリ制御部１２ｂは、メモリリ
ード命令を発行する。
【００３４】これにより、プロセッサ間通信エリアがシ
ステムバス上に乗せられ、これをキャッシュメモリ１３
ｂが拾うと同時に、キャッシュメモリ１３ｃも拾うこと
になる。従って、時間的に遅く動作するプロセッサ１１
ｃは、プロセッサ間通信エリアを読み出すとき、キャッ
シュメモリ１３ｃに登録されているので、キャッシュヒ
ットしてデータを取り出すことができる。
ステムバス上に乗せられ、これをキャッシュメモリ１３
ｂが拾うと同時に、キャッシュメモリ１３ｃも拾うこと
になる。従って、時間的に遅く動作するプロセッサ１１
ｃは、プロセッサ間通信エリアを読み出すとき、キャッ
シュメモリ１３ｃに登録されているので、キャッシュヒ
ットしてデータを取り出すことができる。
【００３５】このように、この発明によれば、登録され
たキャッシュメモリラインをキャッシュメモリ常駐とす
ることで、メモリアクセスやプロセッサ間通信の高速化
を実現し、システムバスの使用率を下げることで、シス
テム全体としての性能を上げることができる。
たキャッシュメモリラインをキャッシュメモリ常駐とす
ることで、メモリアクセスやプロセッサ間通信の高速化
を実現し、システムバスの使用率を下げることで、シス
テム全体としての性能を上げることができる。
【００３６】つまり、プロセッサ１１がメモリリード命
令を発行するとき、この命令にキャッシュメモリ常駐と
する属性を付随させると、これを受けたキャッシュメモ
リ制御部１２は、主記憶部１４からこのキャッシュメモ
リラインを読み出し、キャッシュメモリ１３へ登録する
と共に、キャッシュメモリ常駐とするための情報を付加
する。
令を発行するとき、この命令にキャッシュメモリ常駐と
する属性を付随させると、これを受けたキャッシュメモ
リ制御部１２は、主記憶部１４からこのキャッシュメモ
リラインを読み出し、キャッシュメモリ１３へ登録する
と共に、キャッシュメモリ常駐とするための情報を付加
する。
【００３７】これにより、キャッシュメモリ１３からの
追い出しが抑止され、このキャッシュメモリラインへの
メモリアクセスを、常にキャッシュヒットして実現する
ことが可能となる。
追い出しが抑止され、このキャッシュメモリラインへの
メモリアクセスを、常にキャッシュヒットして実現する
ことが可能となる。
【００３８】また、プロセッサ間通信エリアを同様の方
法でキャッシュメモリ常駐とすることにより、同報のプ
ロセッサ間通信を行う場合、プロセッサ間通信の発行側
及び受信側のキャッシュミスヒットによるキャッシュメ
モリラインの読み出し回数を低減することが可能とな
る。
法でキャッシュメモリ常駐とすることにより、同報のプ
ロセッサ間通信を行う場合、プロセッサ間通信の発行側
及び受信側のキャッシュミスヒットによるキャッシュメ
モリラインの読み出し回数を低減することが可能とな
る。
【００３９】
【発明の効果】以上説明したように、この発明によれ
ば、主記憶部のあるブロックに対し一意的にマッピング
されるエリアが決められているキャッシュメモリが、複
数セット存在する場合のキャッシュメモリ制御方法にお
いて、発せられるメモリリード命令に付随する、キャッ
シュメモリ常駐とする属性に基づき、対応するセット間
で最も古いブロックを追い出すように制御されるので、
登録されたキャッシュメモリラインをキャッシュメモリ
常駐とすることとなり、メモリアクセスやプロセッサ間
通信の高速化を実現し、システムバスの使用率を下げ、
システム全体としての性能を高めることができる。
ば、主記憶部のあるブロックに対し一意的にマッピング
されるエリアが決められているキャッシュメモリが、複
数セット存在する場合のキャッシュメモリ制御方法にお
いて、発せられるメモリリード命令に付随する、キャッ
シュメモリ常駐とする属性に基づき、対応するセット間
で最も古いブロックを追い出すように制御されるので、
登録されたキャッシュメモリラインをキャッシュメモリ
常駐とすることとなり、メモリアクセスやプロセッサ間
通信の高速化を実現し、システムバスの使用率を下げ、
システム全体としての性能を高めることができる。
【００４０】また、この発明に係るキャッシュメモリ制
御装置により、上記キャッシュメモリ制御方法を実現す
ることができる。
御装置により、上記キャッシュメモリ制御方法を実現す
ることができる。
【図１】この発明の実施の形態に係るキャッシュメモリ
制御方法を実現する情報処理システムのブロック図であ
る。
制御方法を実現する情報処理システムのブロック図であ
る。
【図２】図１のキャッシュメモリ制御部及びキャッシュ
メモリの構成を示すブロック図である。
メモリの構成を示すブロック図である。
【図３】マルチプロセッサの情報処理システムにおける
プロセッサ間通信を説明するためのブロック図である。
プロセッサ間通信を説明するためのブロック図である。
１０ 情報処理システム １１，１１ａ，１１ｂ，１１ｃ プロセッサ １２，１２ａ，１２ｂ，１２ｃ キャッシュメモリ制御
部 １３，１３ａ，１３ｂ，１３ｃ キャッシュメモリ １４ 主記憶部 １５ システムバス １６ 命令レジスタ １６ａ キャッシュメモリ常駐要求ビット １７ コマンド解析部 １８ 第１ヒット判定部 １９ 第２ヒット判定部 ２０ セレクタ部 ２１ データレジスタ ２２ ＬＲＵ制御部 ２３ キャッシュメモリ追い出し制御部 ２４−１，２４−２，… アドレスアレイ部 ２５−１，２５−２，… データアレイ部 ２６ ＬＲＵ部 ２７ コマンドバス ２８ データバス ３０ マルチプロセッサの情報処理システム Ａ，Ｂ，Ｃ プロセッサ部 Ｓ１，Ｓ２，… セット
部 １３，１３ａ，１３ｂ，１３ｃ キャッシュメモリ １４ 主記憶部 １５ システムバス １６ 命令レジスタ １６ａ キャッシュメモリ常駐要求ビット １７ コマンド解析部 １８ 第１ヒット判定部 １９ 第２ヒット判定部 ２０ セレクタ部 ２１ データレジスタ ２２ ＬＲＵ制御部 ２３ キャッシュメモリ追い出し制御部 ２４−１，２４−２，… アドレスアレイ部 ２５−１，２５−２，… データアレイ部 ２６ ＬＲＵ部 ２７ コマンドバス ２８ データバス ３０ マルチプロセッサの情報処理システム Ａ，Ｂ，Ｃ プロセッサ部 Ｓ１，Ｓ２，… セット
Claims (6)
- 【請求項１】主記憶部のあるブロックに対し一意的にマ
ッピングされるエリアが決められているキャッシュメモ
リが、複数セット存在する場合のキャッシュメモリ制御
方法において、 発せられるメモリリード命令に、キャッシュメモリ常駐
とする属性を付随させ、対応するセット間で最も古いブ
ロックを追い出すように制御することを特徴とするキャ
ッシュメモリ制御方法。 - 【請求項２】前記メモリリード命令を受けると、前記主
記憶部からこのキャッシュメモリラインを読み出し、前
記キャッシュメモリへ登録すると共に、キャッシュメモ
リ常駐とするための情報を付加することを特徴とする請
求項１に記載のキャッシュメモリ制御方法。 - 【請求項３】主記憶部のあるブロックに対し一意的にマ
ッピングされるエリアが決められているキャッシュメモ
リが、複数セット存在する場合に、前記キャッシュメモ
リを制御するキャッシュメモリ制御装置において、 発せられるメモリリード命令に、キャッシュメモリ常駐
とする属性を付随させ、対応するセット間で最も古いブ
ロックを追い出すように制御するキャッシュメモリ制御
手段を有することを特徴とするキャッシュメモリ制御装
置。 - 【請求項４】前記キャッシュメモリ制御手段は、キャッ
シュメモリ常駐要求ビットが付加されたメモリリード命
令が格納される命令レジスタを有することを特徴とする
請求項３に記載のキャッシュメモリ制御装置。 - 【請求項５】前記キャッシュメモリ制御手段は、 前記命令レジスタのコマンドを解析するコマンド解析部
と、 前記キャッシュメモリのアドレスアレイ部及び前記命令
レジスタ中のアドレスを比較し、キャッシュヒット判定
を行う複数のヒット判定部と、 キャッシュヒット時にセットの選択を行うセレクタ部
と、 前記セレクタ部で選択されたセットのデータを格納する
データレジスタと、 前記キャッシュメモリの各セットの間で最も古いセット
を選択するＬＲＵ制御部と、 前記ＬＲＵ制御部で決定したセットのキャッシュメモリ
の追い出しを行うキャッシュメモリ追い出し制御部とを
有することを特徴とする請求項４に記載のキャッシュメ
モリ制御装置。 - 【請求項６】それぞれメモリリード命令を発するプロセ
ッサ、キャッシュメモリ、及び請求項３から５のいずれ
かに記載されたキャッシュメモリ制御装置を有する複数
のプロセッサ部と、 主記憶部と、 前記各プロセッサ部及び前記主記憶部を接続するシステ
ムバスとを有することを特徴とするマルチプロセッサの
情報処理システム。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11079368A JP2000276401A (ja) | 1999-03-24 | 1999-03-24 | キャッシュメモリ制御方法および装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11079368A JP2000276401A (ja) | 1999-03-24 | 1999-03-24 | キャッシュメモリ制御方法および装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2000276401A true JP2000276401A (ja) | 2000-10-06 |
Family
ID=13687946
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11079368A Pending JP2000276401A (ja) | 1999-03-24 | 1999-03-24 | キャッシュメモリ制御方法および装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2000276401A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP5516728B2 (ja) * | 2010-06-10 | 2014-06-11 | 富士通株式会社 | マルチコアプロセッサシステム、制御プログラム、および制御方法 |
-
1999
- 1999-03-24 JP JP11079368A patent/JP2000276401A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP5516728B2 (ja) * | 2010-06-10 | 2014-06-11 | 富士通株式会社 | マルチコアプロセッサシステム、制御プログラム、および制御方法 |
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