JP2000269751A - 電圧・電流変換回路 - Google Patents
電圧・電流変換回路Info
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- JP2000269751A JP2000269751A JP11069059A JP6905999A JP2000269751A JP 2000269751 A JP2000269751 A JP 2000269751A JP 11069059 A JP11069059 A JP 11069059A JP 6905999 A JP6905999 A JP 6905999A JP 2000269751 A JP2000269751 A JP 2000269751A
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Abstract
(57)【要約】
【課題】 本発明は、差動回路を構成する一対のトラン
ジスタの動作電流の誤差に起因する出力電流の電流オフ
セットを低減できる電圧・電流変換回路を提供すること
を目的とする。 【解決手段】 入力電圧の差に応じた出力電流に基づい
て、出力電流が大なるほど抵抗Ｒｇの両端間に発生する
電圧を大きくするように可変する可変制御回路Ｑ５〜Ｑ
８，Ｑ１０、２０〜２２、Ｄ１，Ｄ２、Ｒ１を有する。
このように、入力電圧の差に応じた出力電流に基づい
て、出力電流が大なるほど一対のトランジスタＱ１，Ｑ
２間を接続する抵抗Ｒｇの両端間に発生する電圧を大き
くするように可変するため、入力電圧の差に拘わらず抵
抗Ｒｇに流れる電流の誤差電流を低減でき、出力電流の
電流オフセットを低減できる。
ジスタの動作電流の誤差に起因する出力電流の電流オフ
セットを低減できる電圧・電流変換回路を提供すること
を目的とする。 【解決手段】 入力電圧の差に応じた出力電流に基づい
て、出力電流が大なるほど抵抗Ｒｇの両端間に発生する
電圧を大きくするように可変する可変制御回路Ｑ５〜Ｑ
８，Ｑ１０、２０〜２２、Ｄ１，Ｄ２、Ｒ１を有する。
このように、入力電圧の差に応じた出力電流に基づい
て、出力電流が大なるほど一対のトランジスタＱ１，Ｑ
２間を接続する抵抗Ｒｇの両端間に発生する電圧を大き
くするように可変するため、入力電圧の差に拘わらず抵
抗Ｒｇに流れる電流の誤差電流を低減でき、出力電流の
電流オフセットを低減できる。
Description
【０００１】
【発明の属する技術分野】本発明は電圧・電流変換回路
に関し、特に、差動回路を構成する一対のトランジスタ
に印加される入力電圧の差に応じた電流を出力する電圧
・電流変換回路に関する。
に関し、特に、差動回路を構成する一対のトランジスタ
に印加される入力電圧の差に応じた電流を出力する電圧
・電流変換回路に関する。
【０００２】
【従来の技術】従来より、周波数可変ローパスフィルタ
や電子ボリューム等に適用される電圧・電流変換回路と
して図３に示す回路が知られている。図３において、一
対の入力端子１０，１１に入力電圧Ｖｉｎ１，Ｖｉｎ２
が印加される。入力端子１０，１１それぞれは差動回路
を構成するｎｐｎトランジスタＱ１，Ｑ２のベースに接
続されている。トランジスタＱ１，Ｑ２のコレクタはｐ
ｎｐトランジスタＱ３，Ｑ４のコレクタに接続されてい
る。トランジスタＱ３，Ｑ４はベースを共通接続される
と共にトランジスタＱ３のコレクタに接続され、それぞ
れのエミッタを電源Ｖｃｃに接続され、カレントミラー
回路を構成している。
や電子ボリューム等に適用される電圧・電流変換回路と
して図３に示す回路が知られている。図３において、一
対の入力端子１０，１１に入力電圧Ｖｉｎ１，Ｖｉｎ２
が印加される。入力端子１０，１１それぞれは差動回路
を構成するｎｐｎトランジスタＱ１，Ｑ２のベースに接
続されている。トランジスタＱ１，Ｑ２のコレクタはｐ
ｎｐトランジスタＱ３，Ｑ４のコレクタに接続されてい
る。トランジスタＱ３，Ｑ４はベースを共通接続される
と共にトランジスタＱ３のコレクタに接続され、それぞ
れのエミッタを電源Ｖｃｃに接続され、カレントミラー
回路を構成している。
【０００３】トランジスタＱ４のコレクタには電流Ｉｏ
ｕｔを出力する出力端子１４が接続されている。トラン
ジスタＱ１，Ｑ２のエミッタは抵抗Ｒｇの両端に接続さ
れると共に、定電流Ｉ，Ｉ’（Ｉ’≒Ｉ）を流す定電流
源１２，１３に接続されている。ここで、入力端子１
０，１１間に入力電圧差ｄＶ（＝Ｖｉｎ１−Ｖｉｎ２）
が印加されると、抵抗Ｒｇに電圧ｄＶに応じた電流Ｉｇ
（＝ｄＶ／Ｒｇ）が流れ、この電流Ｉｇに基づき出力電
流Ｉｏｕｔが流れる。
ｕｔを出力する出力端子１４が接続されている。トラン
ジスタＱ１，Ｑ２のエミッタは抵抗Ｒｇの両端に接続さ
れると共に、定電流Ｉ，Ｉ’（Ｉ’≒Ｉ）を流す定電流
源１２，１３に接続されている。ここで、入力端子１
０，１１間に入力電圧差ｄＶ（＝Ｖｉｎ１−Ｖｉｎ２）
が印加されると、抵抗Ｒｇに電圧ｄＶに応じた電流Ｉｇ
（＝ｄＶ／Ｒｇ）が流れ、この電流Ｉｇに基づき出力電
流Ｉｏｕｔが流れる。
【０００４】
【発明が解決しようとする課題】上記の従来回路では、
定電流源１２，１３の流すトランジスタＱ１，Ｑ２の動
作電流である定電流Ｉ，Ｉ’の誤差により、常時、抵抗
Ｒｇに誤差電流ｄＩ（＝Ｉ−Ｉ’）が流れ、出力電流Ｉ
ｏｕｔにオフセットが生じる。この誤差電流ｄＩは、定
電流Ｉ，Ｉ’それぞれの電流値に比例して大きくなる。
従って、定電流Ｉ，Ｉ’それぞれの電流値を小さくすれ
ば誤差電流ｄＩは小さくなる。
定電流源１２，１３の流すトランジスタＱ１，Ｑ２の動
作電流である定電流Ｉ，Ｉ’の誤差により、常時、抵抗
Ｒｇに誤差電流ｄＩ（＝Ｉ−Ｉ’）が流れ、出力電流Ｉ
ｏｕｔにオフセットが生じる。この誤差電流ｄＩは、定
電流Ｉ，Ｉ’それぞれの電流値に比例して大きくなる。
従って、定電流Ｉ，Ｉ’それぞれの電流値を小さくすれ
ば誤差電流ｄＩは小さくなる。
【０００５】しかし、入力端子１０，１１間の入力電圧
差ｄＶに対して、Ｉ・Ｒｇ＞ｄＶの関係を満足しなけれ
ば、上記回路は正常に動作しないため、定電流Ｉ，Ｉ’
を限りなく小さくすることはできず、このため出力電流
Ｉｏｕｔに生じる電流オフセットを低減できないという
問題があった。本発明は、上記の点に鑑みなされたもの
で、差動回路を構成する一対のトランジスタの動作電流
の誤差に起因する出力電流の電流オフセットを低減でき
る電圧・電流変換回路を提供することを目的とする。
差ｄＶに対して、Ｉ・Ｒｇ＞ｄＶの関係を満足しなけれ
ば、上記回路は正常に動作しないため、定電流Ｉ，Ｉ’
を限りなく小さくすることはできず、このため出力電流
Ｉｏｕｔに生じる電流オフセットを低減できないという
問題があった。本発明は、上記の点に鑑みなされたもの
で、差動回路を構成する一対のトランジスタの動作電流
の誤差に起因する出力電流の電流オフセットを低減でき
る電圧・電流変換回路を提供することを目的とする。
【０００６】
【課題を解決するための手段】請求項１に記載の発明
は、差動回路を構成する一対のトランジスタに印加され
る入力電圧の差に応じた電流を前記一対のトランジスタ
間を接続する抵抗に流し、前記抵抗に流れる電流と略同
一の電流を出力する電圧・電流変換回路において、前記
入力電圧の差に応じた出力電流に基づいて、前記出力電
流が大なるほど前記抵抗の両端間に発生する電圧を大き
くするように可変する可変制御回路を有する。
は、差動回路を構成する一対のトランジスタに印加され
る入力電圧の差に応じた電流を前記一対のトランジスタ
間を接続する抵抗に流し、前記抵抗に流れる電流と略同
一の電流を出力する電圧・電流変換回路において、前記
入力電圧の差に応じた出力電流に基づいて、前記出力電
流が大なるほど前記抵抗の両端間に発生する電圧を大き
くするように可変する可変制御回路を有する。
【０００７】このように、入力電圧の差に応じた出力電
流に基づいて、出力電流が大なるほど一対のトランジス
タ間を接続する抵抗の両端間に発生する電圧を大きくす
るように可変するため、入力電圧の差に拘わらず抵抗に
流れる電流の誤差電流を低減でき、出力電流の電流オフ
セットを低減できる。請求項２に記載の発明は、請求項
１記載の電圧・電流変換回路において、前記可変制御回
路は、前記入力電圧の差に応じた出力電流に基づいて、
前記出力電流が大なるほど前記一対のトランジスタそれ
ぞれの動作電流を大きくするように可変する。
流に基づいて、出力電流が大なるほど一対のトランジス
タ間を接続する抵抗の両端間に発生する電圧を大きくす
るように可変するため、入力電圧の差に拘わらず抵抗に
流れる電流の誤差電流を低減でき、出力電流の電流オフ
セットを低減できる。請求項２に記載の発明は、請求項
１記載の電圧・電流変換回路において、前記可変制御回
路は、前記入力電圧の差に応じた出力電流に基づいて、
前記出力電流が大なるほど前記一対のトランジスタそれ
ぞれの動作電流を大きくするように可変する。
【０００８】このため、出力電流が大なるほど抵抗の両
端間に発生する電圧を大きくすることを簡単な構成で実
現でき、入力電圧の差に拘わらず抵抗に流れる電流の誤
差電流を低減でき、出力電流の電流オフセットを低減で
きる。
端間に発生する電圧を大きくすることを簡単な構成で実
現でき、入力電圧の差に拘わらず抵抗に流れる電流の誤
差電流を低減でき、出力電流の電流オフセットを低減で
きる。
【０００９】
【発明の実施の形態】図１は本発明の電圧・電流変換回
路の一実施例の回路図を示す。同図中、図３と同一部分
には同一符号を付す。図１において、一対の入力端子１
０，１１に入力電圧Ｖｉｎ１，Ｖｉｎ２が印加される。
入力端子１０，１１それぞれは差動回路を構成するｎｐ
ｎトランジスタＱ１，Ｑ２のベースに接続されている。
トランジスタＱ１，Ｑ２のコレクタはｐｎｐトランジス
タＱ３，Ｑ４のコレクタに接続されている。トランジス
タＱ３，Ｑ４はベースを共通接続されると共にトランジ
スタＱ３のコレクタに接続され、それぞれのエミッタを
電源Ｖｃｃに接続されてカレントミラー回路を構成して
いる。
路の一実施例の回路図を示す。同図中、図３と同一部分
には同一符号を付す。図１において、一対の入力端子１
０，１１に入力電圧Ｖｉｎ１，Ｖｉｎ２が印加される。
入力端子１０，１１それぞれは差動回路を構成するｎｐ
ｎトランジスタＱ１，Ｑ２のベースに接続されている。
トランジスタＱ１，Ｑ２のコレクタはｐｎｐトランジス
タＱ３，Ｑ４のコレクタに接続されている。トランジス
タＱ３，Ｑ４はベースを共通接続されると共にトランジ
スタＱ３のコレクタに接続され、それぞれのエミッタを
電源Ｖｃｃに接続されてカレントミラー回路を構成して
いる。
【００１０】トランジスタＱ４のコレクタには電流Ｉｏ
ｕｔを出力する出力端子１４が接続されている。トラン
ジスタＱ１，Ｑ２のエミッタは抵抗Ｒｇの両端に接続さ
れると共に、トランジスタＱ１，Ｑ２に動作電流を供給
する可変電流源としてのｎｐｎトランジスタＱ１１，Ｑ
１２のコレクタに接続されている。トランジスタＱ１
１，Ｑ１２のエミッタは接地されている。
ｕｔを出力する出力端子１４が接続されている。トラン
ジスタＱ１，Ｑ２のエミッタは抵抗Ｒｇの両端に接続さ
れると共に、トランジスタＱ１，Ｑ２に動作電流を供給
する可変電流源としてのｎｐｎトランジスタＱ１１，Ｑ
１２のコレクタに接続されている。トランジスタＱ１
１，Ｑ１２のエミッタは接地されている。
【００１１】上記の出力端子１４は、電流・電圧変換回
路を構成する演算増幅器（オペアンプ）２０の反転入力
端子に接続されている。このオペアンプ２０の非反転入
力端子には基準電圧Ｖｒｅｆが印加されている。また、
オペアンプ２０の反転入力端子は抵抗Ｒ１を介して後述
するトランジスタＱ５のエミッタに接続されており、オ
ペアンプ２０は基準電圧Ｖｒｅｆと抵抗Ｒ１による降下
電圧との差電圧を出力する。オペアンプ２０の出力端子
はダイオードＤ１のカソード及びダイオードＤ２のアノ
ードに接続されている。このダイオードＤ１のアノード
は定電流源２１を介して電源Ｖｃｃに接続されると共に
ｎｐｎトランジスタＱ５のベースに接続されている。ま
た、ダイオードＤ２のカソードは定電流源２２を介して
接地されると共にｐｎｐトランジスタＱ６のベースに接
続されている。
路を構成する演算増幅器（オペアンプ）２０の反転入力
端子に接続されている。このオペアンプ２０の非反転入
力端子には基準電圧Ｖｒｅｆが印加されている。また、
オペアンプ２０の反転入力端子は抵抗Ｒ１を介して後述
するトランジスタＱ５のエミッタに接続されており、オ
ペアンプ２０は基準電圧Ｖｒｅｆと抵抗Ｒ１による降下
電圧との差電圧を出力する。オペアンプ２０の出力端子
はダイオードＤ１のカソード及びダイオードＤ２のアノ
ードに接続されている。このダイオードＤ１のアノード
は定電流源２１を介して電源Ｖｃｃに接続されると共に
ｎｐｎトランジスタＱ５のベースに接続されている。ま
た、ダイオードＤ２のカソードは定電流源２２を介して
接地されると共にｐｎｐトランジスタＱ６のベースに接
続されている。
【００１２】トランジスタＱ５のコレクタはｐｎｐトラ
ンジスタＱ７のコレクタに接続されている。トランジス
タＱ７のベースはｐｎｐトランジスタＱ８のベースと共
通接続されると共にトランジスタＱ７のコレクタに接続
され、トランジスタＱ７，Ｑ８それぞれのエミッタは電
源Ｖｃｃに接続されて、カレントミラー回路を構成して
いる。
ンジスタＱ７のコレクタに接続されている。トランジス
タＱ７のベースはｐｎｐトランジスタＱ８のベースと共
通接続されると共にトランジスタＱ７のコレクタに接続
され、トランジスタＱ７，Ｑ８それぞれのエミッタは電
源Ｖｃｃに接続されて、カレントミラー回路を構成して
いる。
【００１３】トランジスタＱ５のエミッタはトランジス
タＱ６のエミッタに接続され、トランジスタＱ６のコレ
クタ及びトランジスタＱ８のコレクタはｎｐｎトランジ
スタＱ１０のコレクタに接続されている。トランジスタ
Ｑ１０のベースはコレクタに接続され、トランジスタＱ
１０，Ｑ１１，Ｑ１２はベースを共通接続され、エミッ
タを接地されて、カレントミラ−回路を構成している。
タＱ６のエミッタに接続され、トランジスタＱ６のコレ
クタ及びトランジスタＱ８のコレクタはｎｐｎトランジ
スタＱ１０のコレクタに接続されている。トランジスタ
Ｑ１０のベースはコレクタに接続され、トランジスタＱ
１０，Ｑ１１，Ｑ１２はベースを共通接続され、エミッ
タを接地されて、カレントミラ−回路を構成している。
【００１４】ここで、可変電流源としてのｎｐｎトラン
ジスタＱ１１，Ｑ１２のコレクタ電流をＩｖ，Ｉｖ’と
する。入力端子１０，１１間に入力電圧差ｄＶ（＝Ｖｉ
ｎ１−Ｖｉｎ２）が印加されると、抵抗Ｒｇに電圧ｄＶ
に応じた電流Ｉｇ（＝ｄＶ／Ｒｇ）が流れ、この電流Ｉ
ｇに基づき出力電流Ｉｏｕｔが流れる。トランジスタＱ
５のエミッタとトランジスタＱ６のエミッタとの接続点
Ｐ（つまり抵抗Ｒ１の一端）には、入力電圧差ｄＶが０
でＩｏｕｔ＝０のときであってもダイオードＤ１，Ｄ２
による一定のバイアス電流Ｉｂが流れており、ｄＶ≠０
でＩｏｕｔ≠０の場合は電流（Ｉｂ＋｜Ｉｏｕｔ｜）が
流れる。これは、入力電圧差ｄＶが正でＩｏｕｔが正の
場合にトランジスタＱ６がオン、トランジスタＱ５がオ
フとなって接続点ＰにＩｂ＋Ｉｏｕｔが流れ、入力電圧
差ｄＶが負でＩｏｕｔが負の場合にトランジスタＱ６が
オフ、トランジスタＱ５がオンとなって接続点ＰにＩｂ
−（−Ｉｏｕｔ）が流れるからである。
ジスタＱ１１，Ｑ１２のコレクタ電流をＩｖ，Ｉｖ’と
する。入力端子１０，１１間に入力電圧差ｄＶ（＝Ｖｉ
ｎ１−Ｖｉｎ２）が印加されると、抵抗Ｒｇに電圧ｄＶ
に応じた電流Ｉｇ（＝ｄＶ／Ｒｇ）が流れ、この電流Ｉ
ｇに基づき出力電流Ｉｏｕｔが流れる。トランジスタＱ
５のエミッタとトランジスタＱ６のエミッタとの接続点
Ｐ（つまり抵抗Ｒ１の一端）には、入力電圧差ｄＶが０
でＩｏｕｔ＝０のときであってもダイオードＤ１，Ｄ２
による一定のバイアス電流Ｉｂが流れており、ｄＶ≠０
でＩｏｕｔ≠０の場合は電流（Ｉｂ＋｜Ｉｏｕｔ｜）が
流れる。これは、入力電圧差ｄＶが正でＩｏｕｔが正の
場合にトランジスタＱ６がオン、トランジスタＱ５がオ
フとなって接続点ＰにＩｂ＋Ｉｏｕｔが流れ、入力電圧
差ｄＶが負でＩｏｕｔが負の場合にトランジスタＱ６が
オフ、トランジスタＱ５がオンとなって接続点ＰにＩｂ
−（−Ｉｏｕｔ）が流れるからである。
【００１５】トランジスタＱ６のコレクタ電流は、トラ
ンジスタＱ８のコレクタ電流（＝トランジスタＱ５のコ
レクタ電流）と加算されて、トランジスタＱ１０のコレ
クタ電流はＩｂ＋｜Ｉｏｕｔ｜で表される。トランジス
タＱ１０，Ｑ１１，Ｑ１２はカレントミラー構成である
ため、トランジスタＱ１１，Ｑ１２のコレクタ電流はＩ
ｂ＋｜Ｉｏｕｔ｜となる。
ンジスタＱ８のコレクタ電流（＝トランジスタＱ５のコ
レクタ電流）と加算されて、トランジスタＱ１０のコレ
クタ電流はＩｂ＋｜Ｉｏｕｔ｜で表される。トランジス
タＱ１０，Ｑ１１，Ｑ１２はカレントミラー構成である
ため、トランジスタＱ１１，Ｑ１２のコレクタ電流はＩ
ｂ＋｜Ｉｏｕｔ｜となる。
【００１６】この出力電流ＩｏｕｔとトランジスタＱ１
１，Ｑ１２それぞれのコレクタ電流Ｉｖ，Ｉｖ’との関
係を図２に示す。つまり、トランジスタＱ１１，Ｑ１２
のコレクタ電流は、出力電流Ｉｏｕｔの絶対値が大きく
なるほど大きくなり、入力電圧差ｄＶ＝０のとき最小の
Ｉｂとなる。ここで、トランジスタＱ１１，Ｑ１２の特
性の誤差によりトランジスタＱ１１，Ｑ１２のコレクタ
電流Ｉｖ，Ｉｖ’に誤差がある場合には、上記コレクタ
電流Ｉｖ，Ｉｖ’に誤差を生じ、抵抗Ｒｇに誤差電流ｄ
Ｉｇ（＝Ｉｖ−Ｉｖ’）が流れ、出力電流Ｉｏｕｔにオ
フセットが生じるが、コレクタ電流Ｉｖ，Ｉｖ’は、Ｉ
ｖ・Ｒｇ＞ｄＶを満足する最小値となるように、入力電
圧差ｄＶ及び出力電流Ｉｏｕｔに応じて可変されるた
め、特に入力電圧差ｄＶが小さい状態では、誤差電流ｄ
Ｉｇが従来に比して大幅に小さくなる。このため、出力
電流Ｉｏｕｔに生じる電流オフセットを従来に比して大
幅に低減できる。
１，Ｑ１２それぞれのコレクタ電流Ｉｖ，Ｉｖ’との関
係を図２に示す。つまり、トランジスタＱ１１，Ｑ１２
のコレクタ電流は、出力電流Ｉｏｕｔの絶対値が大きく
なるほど大きくなり、入力電圧差ｄＶ＝０のとき最小の
Ｉｂとなる。ここで、トランジスタＱ１１，Ｑ１２の特
性の誤差によりトランジスタＱ１１，Ｑ１２のコレクタ
電流Ｉｖ，Ｉｖ’に誤差がある場合には、上記コレクタ
電流Ｉｖ，Ｉｖ’に誤差を生じ、抵抗Ｒｇに誤差電流ｄ
Ｉｇ（＝Ｉｖ−Ｉｖ’）が流れ、出力電流Ｉｏｕｔにオ
フセットが生じるが、コレクタ電流Ｉｖ，Ｉｖ’は、Ｉ
ｖ・Ｒｇ＞ｄＶを満足する最小値となるように、入力電
圧差ｄＶ及び出力電流Ｉｏｕｔに応じて可変されるた
め、特に入力電圧差ｄＶが小さい状態では、誤差電流ｄ
Ｉｇが従来に比して大幅に小さくなる。このため、出力
電流Ｉｏｕｔに生じる電流オフセットを従来に比して大
幅に低減できる。
【００１７】更に、入力電圧差ｄＶが小さい状態では、
差動回路を構成するトランジスタＱ１，Ｑ２の動作電流
であるコレクタ電流Ｉｖ，Ｉｖ’が小さくなるため、従
来に比して差動回路の消費電流を低減することができ
る。上記実施例では、トランジスタＱ１１，Ｑ１２のコ
レクタ電流Ｉｖ，Ｉｖ’を入力電圧差ｄＶ及び出力電流
Ｉｏｕｔに応じて可変しているが、これに代えて、トラ
ンジスタＱ１１，Ｑ１２のコレクタ電流Ｉｖ，Ｉｖ’を
一定とし、かつ、Ｉｖ・Ｒｇ＞ｄＶを満足するように、
抵抗Ｒｇの抵抗値を入力電圧差ｄＶ及び出力電流Ｉｏｕ
ｔに応じて可変するように構成しても良い。但し、上記
実施例の方が回路構成は簡単になる。
差動回路を構成するトランジスタＱ１，Ｑ２の動作電流
であるコレクタ電流Ｉｖ，Ｉｖ’が小さくなるため、従
来に比して差動回路の消費電流を低減することができ
る。上記実施例では、トランジスタＱ１１，Ｑ１２のコ
レクタ電流Ｉｖ，Ｉｖ’を入力電圧差ｄＶ及び出力電流
Ｉｏｕｔに応じて可変しているが、これに代えて、トラ
ンジスタＱ１１，Ｑ１２のコレクタ電流Ｉｖ，Ｉｖ’を
一定とし、かつ、Ｉｖ・Ｒｇ＞ｄＶを満足するように、
抵抗Ｒｇの抵抗値を入力電圧差ｄＶ及び出力電流Ｉｏｕ
ｔに応じて可変するように構成しても良い。但し、上記
実施例の方が回路構成は簡単になる。
【００１８】なお、トランジスタＱ５〜Ｑ８，Ｑ１０、
オペアンプ２０、定電流源２１，２２、ダイオードＤ
１，Ｄ２及び抵抗Ｒ１が請求項に記載の可変制御回路に
対応する。
オペアンプ２０、定電流源２１，２２、ダイオードＤ
１，Ｄ２及び抵抗Ｒ１が請求項に記載の可変制御回路に
対応する。
【００１９】
【発明の効果】上述の如く、請求項１に記載の発明は、
入力電圧の差に応じた出力電流に基づいて、前記出力電
流が大なるほど前記抵抗の両端間に発生する電圧を大き
くするように可変する可変制御回路を有する。このよう
に、入力電圧の差に応じた出力電流に基づいて、出力電
流が大なるほど一対のトランジスタ間を接続する抵抗の
両端間に発生する電圧を大きくするように可変するた
め、入力電圧の差に拘わらず抵抗に流れる電流の誤差電
流を低減でき、出力電流の電流オフセットを低減でき
る。
入力電圧の差に応じた出力電流に基づいて、前記出力電
流が大なるほど前記抵抗の両端間に発生する電圧を大き
くするように可変する可変制御回路を有する。このよう
に、入力電圧の差に応じた出力電流に基づいて、出力電
流が大なるほど一対のトランジスタ間を接続する抵抗の
両端間に発生する電圧を大きくするように可変するた
め、入力電圧の差に拘わらず抵抗に流れる電流の誤差電
流を低減でき、出力電流の電流オフセットを低減でき
る。
【００２０】請求項２に記載の発明では、可変制御回路
は、前記入力電圧の差に応じた出力電流に基づいて、前
記出力電流が大なるほど前記一対のトランジスタそれぞ
れの動作電流を大きくするように可変する。このため、
出力電流が大なるほど抵抗の両端間に発生する電圧を大
きくすることを簡単な構成で実現でき、入力電圧の差に
拘わらず抵抗に流れる電流の誤差電流を低減でき、出力
電流の電流オフセットを低減できる。
は、前記入力電圧の差に応じた出力電流に基づいて、前
記出力電流が大なるほど前記一対のトランジスタそれぞ
れの動作電流を大きくするように可変する。このため、
出力電流が大なるほど抵抗の両端間に発生する電圧を大
きくすることを簡単な構成で実現でき、入力電圧の差に
拘わらず抵抗に流れる電流の誤差電流を低減でき、出力
電流の電流オフセットを低減できる。
【図１】本発明の電圧・電流変換回路の一実施例の回路
図である。
図である。
【図２】本発明の出力電流とトランジスタのコレクタ電
流の特性図である。
流の特性図である。
【図３】従来の電圧・電流変換回路の一例の回路図であ
る。
る。
Ｄ１，Ｄ２ ダイオード Ｑ１，Ｑ２，Ｑ５，Ｑ１０〜Ｑ１２ ｎｐｎトランジス
タ Ｑ３，Ｑ４，Ｑ６〜Ｑ８ ｐｎｐトランジスタ Ｒｇ，Ｒ１ 抵抗 ２０ 演算増幅器（オペアンプ） ２１，２２ 定電流源
タ Ｑ３，Ｑ４，Ｑ６〜Ｑ８ ｐｎｐトランジスタ Ｒｇ，Ｒ１ 抵抗 ２０ 演算増幅器（オペアンプ） ２１，２２ 定電流源
───────────────────────────────────────────────────── フロントページの続き Ｆターム(参考） 5J039 CC02 DA05 DC05 KK16 KK17 KK18 KK19 MM10 5J091 AA01 CA13 FA06 HA08 HA19 HA25 KA01 KA02 KA05 KA09 MA21 TA02
Claims (2)
- 【請求項１】 差動回路を構成する一対のトランジスタ
に印加される入力電圧の差に応じた電流を前記一対のト
ランジスタ間を接続する抵抗に流し、前記抵抗に流れる
電流と略同一の電流を出力する電圧・電流変換回路にお
いて、 前記入力電圧の差に応じた出力電流に基づいて、前記出
力電流が大なるほど前記抵抗の両端間に発生する電圧を
大きくするように可変する可変制御回路を有することを
特徴とする電圧・電流変換回路。 - 【請求項２】 請求項１記載の電圧・電流変換回路にお
いて、 前記可変制御回路は、前記入力電圧の差に応じた出力電
流に基づいて、前記出力電流が大なるほど前記一対のト
ランジスタそれぞれの動作電流を大きくするように可変
することを特徴とする電圧・電流変換回路。
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| JP06905999A JP4206553B2 (ja) | 1999-03-15 | 1999-03-15 | 電圧・電流変換回路 |
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| Publication Number | Publication Date |
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| JP2000269751A true JP2000269751A (ja) | 2000-09-29 |
| JP4206553B2 JP4206553B2 (ja) | 2009-01-14 |
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| JP (1) | JP4206553B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7420419B2 (en) | 2003-12-04 | 2008-09-02 | Nec Corporation | Variable gain voltage/current converter circuit having current compensation circuit for compensating for change in DC current flowing into active element for performing voltage/current conversion |
-
1999
- 1999-03-15 JP JP06905999A patent/JP4206553B2/ja not_active Expired - Fee Related
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7420419B2 (en) | 2003-12-04 | 2008-09-02 | Nec Corporation | Variable gain voltage/current converter circuit having current compensation circuit for compensating for change in DC current flowing into active element for performing voltage/current conversion |
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