JP2000269494A - 半導体素子 - Google Patents

半導体素子

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JP2000269494A
JP2000269494A JP11073283A JP7328399A JP2000269494A JP 2000269494 A JP2000269494 A JP 2000269494A JP 11073283 A JP11073283 A JP 11073283A JP 7328399 A JP7328399 A JP 7328399A JP 2000269494 A JP2000269494 A JP 2000269494A
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conductivity type
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Shoichi Yamaguchi
正一 山口
Tsuneo Ogura
常雄 小倉
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Toshiba Corp
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Toshiba Corp
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    • H01L29/66Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
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Abstract

(57)【要約】 (修正有) 【課題】 高い電流利得と高いターンオフ能力とを同時
に備える半導体素子を提供する。 【解決手段】 高抵抗のn型ベース層1と、n型ベース
層1の一方の表面上に形成されたn型ドレイン層2と、
n型ベース層1の他方の表面に選択的に形成された各p
型ベース層3と、各p型ベース層3の表面に選択的に形
成された各n型ソース層4と、n型ベース層1の他方の
表面で各p型ベース層3とは異なる位置に選択的に形成
された各p型インジェクション層7と、n型ソース層4
とp型インジェクション層7の間のp型ベース層3及び
n型ベース層1上に形成された第1のゲート電極(絶縁
ゲート電極)6と、n型ドレイン層1上に形成されたド
レイン電極9と、n型ソース層4上に形成されたソース
電極10と、p型インジェクション層7に形成された第
2のゲート電極8とを備え、前記p型ベース層3と前記
p型インジェクション層7の少なくとも一方が平面的に
分割形成されている。

Description

【発明の詳細な説明】
【0001】
【発明の属する技術分野】本発明は、パワー半導体素子
に係り、特に電力用スイッチング素子として好適なバイ
ポーラ型の半導体素子に関する。
【0002】
【従来の技術】近年のパワーエレクトロニクス分野にお
ける電源機器の小型化、高性能化への要求を受けて、パ
ワー半導体素子では、高耐圧、大電流化と共に、低損失
化、高速化、高破壊耐量化に対する性能改善が注力され
ている。特に、半導体素子の低損失化を図るためには、
オン電圧(定常損失)とターンオフ損失を低減させる必
要があり、様々な素子構造が開発、検討されている。
【0003】その中で、現在、最も多く、広い分野で用
いられている代表的な中容量素子として、パワートラン
ジスタについて述べる。
【0004】図22は、npn型のパワートランジスタ
の構成を示す断面図である。このパワートランジスタで
は、高抵抗のn型ベース層1aの表面に高濃度のn型コ
レクタ層2aが形成されている。n型ベース層1aの他
方の面にはp型ベース層3aが形成され、p型ベース層
3a表面にはn型エミッタ層4aが選択的に形成されて
いる。p型ベース層3a表面におけるn型エミッタ層4
aとは異なる領域上にはベース電極8aが設けられてい
る。また、n型コレクタ層2a上にはコレクタ電極9a
が設けられ、n型エミッタ層4a上にはエミッタ電極1
0aが設けられている。
【0005】このパワートランジスタは、以下のように
動作する。
【0006】コレクタ電極9aに正電圧が印加され、エ
ミッタ電極10aに零電圧が印加されているとする。タ
ーンオンの際には、p型ベース層3aとn型エミッタ層
4aとからなるpn接合のビルトイン電圧よりも大きい
値の正電圧がベース電極8aに印加される。
【0007】これにより、図23に示すように、ベース
電極8aからp型ベース層3aを介してn型エミッタ層
4aに正孔が注入され、n型エミッタ層4aからp型ベ
ース層3aに電子eが注入される。一部の電子eは、p
型ベース層3a中で正孔hと再結合して消滅するが、p
型ベース層3aの接合深さが比較的浅く形成され、また
コレクタ電極9aが正電位にバイアスされていることか
ら、電子eはp型ベース層3aからn型ベース層1aに
注入されてn型コレクタ層2aを通ってコレクタ電極9
aに流出する。また、nベース層1a中に電子eが注入
されると、電荷中性条件をみたすように、正孔hもn型
ベース層1a中に注入される。この動作により、伝導度
変調が生じ、パワートランジスタがオン状態(導通状
態)になる。
【0008】一方、ターンオフの際には、p型ベース層
3aとn型エミッタ層4aからなるpn接合の耐圧より
も小さい値の負電圧がベース電極8aに印加される。こ
れにより、ベース・エミッタ間が逆バイアスされ、n型
エミッタ層4aからの電子注入が停止されると共に、n
型ベース層1a内に蓄積されていた正孔hがベース電極
8aから排出され、素子がターンオフする。
【0009】このパワートランジスタでは、p型ベース
層3aからn型ベース層1aに正孔hが注入されること
により、n型ベース層1aで伝導度変調が生じるため、
オン電圧が低く、大きな電流を制御できるという特長が
ある。
【0010】しかしながら、従来のパワートランジスタ
では、オン状態においてベース電極8aから注入される
正孔電流のうち、かなりの割合がn型ベース層1aには
注入されずに、p型ベース層3a中で電子eと再結合し
たり、p型ベース層3aを通って直接n型エミッタ層4
aへ流れ込む。同様に、エミッタ電極10aから注入さ
れる電子電流のうち、かなりの割合がn型ベース層1a
には注入されずに、p型ベース層3a中で正孔hと再結
合したり、p型ベース層3aを通って直接ベース電極8
aへ流れ込む。このため、大きなベース電流を必要と
し、電流利得(直流電流増幅率:hFE=IC/IB)
が小さいという問題がある。
【0011】また、ターンオフの際、ベース電極8aに
はベース・エミッタ間耐圧を越える負電圧を印加するこ
とが不可能なため、ターンオフ能力が低いという問題が
ある。
【0012】
【発明が解決しようとする課題】以上のように、従来の
半導体素子では、電流利得が小さいという問題と、ター
ンオフ能力が低いという問題とがある。
【0013】本発明は、上記事情を考慮してなされたも
ので、従来よりも電流利得を増大でき、且つターンオフ
能力を向上し得る半導体素子を提供することを目的とす
る。
【0014】
【課題を解決するための手段】請求項1に対応する発明
は、高抵抗の第1導電型ベース層と、前記第1導電型ベ
ース層の一方の表面上に形成された第1導電型ドレイン
層と、前記第1導電型ベース層の他方の表面に形成され
た第2導電型ベース層と、前記第2導電型ベース層の表
面に形成された第1導電型ソース層と、前記第1導電型
ベース層の他方の表面で前記第2導電型ベース層から所
定距離離れて形成された第2導電型インジェクション層
と、前記第1導電型ソース層と前記第2導電型インジェ
クション層の間の前記第2導電型ベース層及び前記第1
導電型ベース層上にゲート絶縁膜を介して設けられた第
1のゲート電極(絶縁ゲート電極)と、前記第1導電型
ドレイン層に形成された第1の主電極と、前記第1導電
型ソース層に形成された第2の主電極と、前記第2導電
型インジェクション層に形成された第2のゲート電極と
を備えた半導体素子に関する。
【0015】この半導体素子において、請求項1に対応
する発明は、前記第2導電型ベース層と第2導電型イン
ジェクション層の両方、或いはどちらか一方が、平面的
に分割形成され、複数の前記第2導電型ベース層同士、
或いは複数の前記第2導電型インジェクション層同士
が、互いに所定距離離れて配置された半導体素子であ
る。
【0016】また、請求項2に対応する発明は、請求項
1に対応する半導体素子において、平面的に分割形成さ
れた複数の前記第2導電型ベース層、或いは、平面的に
分割形成された複数の前記第2導電型インジェクション
層が、その全周にわたって前記第1導電型ベース層と接
している半導体素子である。
【0017】さらに、請求項3に対応する発明は、請求
項1に対応する半導体素子において、前記第1導電型ソ
ース層、或いは、前記第2導電型インジェクション層の
占める面積比率が前記第1のゲート電極(絶縁ゲート電
極)の占める面積比率よりも小さい半導体素子である。
【0018】また、請求項4に対応する発明は、高抵抗
の第1導電型ベース層と、前記第1導電型ベース層の一
方の表面上に形成された第1導電型ドレイン層と、前記
第1導電型ベース層の他方の表面に形成された第2導電
型ベース層と、前記第2導電型ベース層の表面に形成さ
れた第1導電型ソース層と、前記第1導電型ベース層の
他方の表面で前記第2導電型ベース層から所定距離離れ
て形成された第2導電型インジェクション層と、前記第
2導電型ベース層と前記第2導電型インジェクション層
の間の前記第1導電型ベース層の表面に形成された第2
導電型ウェル層と、前記第1導電型ドレイン層に形成さ
れた第1の主電極と、前記第1導電型ソース層に形成さ
れた第2の主電極と、前記第2導電型インジェクション
層に形成されたゲート電極とを備えた半導体素子であ
る。
【0019】(作用)請求項1に対応する発明は、第2
導電型ベース層とは別に第2導電型インジェクション層
を設け、さらに、この第2導電型インジェクション層上
に少数キャリアの注入・排出用の第2のゲート電極を設
ける。オン状態では、第2のゲート電極から注入される
全正孔電流が第1導電型ベース層に注入されて、第1導
電型ベース層の伝導度変調に寄与するので、ゲート電流
が小さくてすみ、高い電流利得を実現することができ
る。また、ターンオフ時には、第2のゲート電極に、ベ
ース・エミッタ間耐圧を越える負電圧を印加でき、高い
ターンオフ能力を得ることができる。さらに、この請求
項1に対応する発明は、第2導電型ベース層と第2導電
型インジェクション層の両方、或いは何れか一方が平面
的に分割形成されているので、キャリア再結合が低減さ
れ電流利得がいっそう増大すると同時に、ターンオフ時
に少数キャリアが効率よく排出されて、より高いターン
オフ能力が実現される。
【0020】また、請求項2に対応する発明は、平面的
に分割形成された複数の前記第2導電型ベース層、或い
は、平面的に分割形成された複数の前記第2導電型イン
ジェクション層が、その全周にわたって前記第1導電型
ベース層と接するように形成されるので、電流利得とタ
ーンオフ能力がいっそう増大する。
【0021】さらに、請求項3に対応する発明は、前記
第1導電型ソース層、或いは、前記第2導電型インジェ
クション層の占める面積比率が前記第1のゲート電極
(絶縁ゲート電極)の占める面積比率よりも小さく形成
されるので、電流利得とターンオフ能力がよりいっそう
増大する。
【0022】また、請求項4に対応する発明は、第2導
電型ベース層と第2導電型インジェクション層の間の前
記第1導電型ベース層の表面に第2導電型ウェル層が形
成される。オン状態では、第2のゲート電極から注入さ
れる少数キャリアの大部分が第1導電型ベース層に直接
注入されるので、ゲート電流が小さくすみ、高い電流利
得を実現することができる。また、ターンオフ時には、
第1導電型ベース層のみでなく第2導電型ウェル層を介
して少数キャリアが排出されるので、高いターンオフ能
力を得ることができる。
【0023】
【発明の実施の形態】以下、本発明の実施の形態につい
て図面を参照しながら説明する。なお、以下の全ての実
施の形態では第1導電型層としてn型、第2導電型層と
してp型を用いている。
【0024】(第1の実施形態)図1は、本発明の第1
の実施形態に係る半導体素子の平面図、図2は図1の実
施の形態における要部構造を示す断面図(A−A'断面
図)である。本実施形態は、高抵抗のn型ベース層1の
一方の面に高濃度のn型ドレイン層2が形成されてい
る。n型ベース層1の他方の面にはp型ベース層3が選
択的に形成され、p型ベース層3内にはn型ソース層4
が形成されている。このトランジスタ構造において、n
型ベース層1表面に、p型ベース層3から所定距離離れ
た位置にp型インジェクション層7が形成されている。
なお、この所定距離としては、例えば少数キャリアであ
る正孔の拡散長程度が設定される。さらに、n型ソース
層4とp型インジェクション層7の間のp型ベース層2
及びn型ベース層1上には、ゲート絶縁膜5を介して第
1のゲート電極6(絶縁ゲート電極6)が設けられてい
る。すなわち、第1のゲート電極6、p型ベース層3、
n型ベース層1、n型ソース層4により、CH1をチャ
ネル領域とする電子注入用nチャネルMOSFETが構
成されると同時に、第1のゲート電極6、p型ベース層
3、n型ベース層1、p型インジェクション層7によっ
て、CH2をチャネル領域とする正孔排出用、兼、電位
固定用pチャネルMOSFETが構成されている。ま
た、n型ドレイン層2にはドレイン電極9が形成され、
n型ソース層4にはソース電極10が形成されている。
さらに、p型インジェクション層7には第2のゲート電
極8が形成されている。特に、図1に示すように本実施
形態では、p型インジェクション層7が矩形状に分割形
成され、且つ、複数のp型インジェクション層7は互い
に所定距離離して配置されている。
【0025】次に、このような半導体素子の動作を図3
のタイムチャートを用いて説明する。図3中の各線は、
上から順に、第1のゲート電極6のゲート電圧VG1
第2のゲート電極8のゲート電圧VG2、第2のゲート
電極8のゲート電流IG2、ドレイン電圧V、ドレイ
ン電流Iを示している。
【0026】ターンオン時(時刻t=t21)には、第
1及び第2のゲート電極6、8にソースに対して正の電
圧を印加する。これにより、図4に示すように、n型ソ
ース層4から第1のゲート電極6直下のnチャネルCH
1を介してn型ベース層1に電子eが注入されると同時
に、p型インジェクション層7からn型ベース層1に正
孔が注入されて、素子がターンオンする。
【0027】これに伴い、p型ベース層3の電位がpn
接合のビルトイン電圧以上まで上昇し、n型ソース層4
からp型ベース層3に電子eが直接注入される。
【0028】この結果、n型ベース層1で伝導度変調が
起こり、低オン電圧で通電される。このとき、第2のゲ
ート電極8から注入された正孔電流は、従来素子と異な
り、全てn型ベース層1に注入される。しかも、p型イ
ンジェクション層7がp型ベース層3から所定距離離れ
て形成されているため、図5に示すように、n型ベース
層1の深い位置まで正孔hが注入されて伝導度変調を起
こす。
【0029】以上の機構により、本発明では従来素子よ
りオン電圧が低減される。例えば図6に示すように、一
般的なIGBTのようなpn接合による電圧降下がな
く、零電圧から電流が立ち上るので、低いオン電圧を得
ることができる。
【0030】また言い替えると、従来素子と同じオン電
圧を得るために必要なゲート電流が低減され、電流利得
(直流電流増幅率:hFS=I/I)を増大でき
る。例えば、図7は図2に示す半導体素子における電流
利得に関してn型ソース層4幅に対する依存性を示す図
である。本発明者らの研究によれば、電流利得は、セル
幅に対するn型ソース層4の比率(Wn+/Wcel
l)と、p型インジェクション層7幅の比率(Wp+/
Wcell)との両方に大きく依存する。これは、n型
ソース層4やp型ベース層3、p型インジェクション層
7の幅が大きい場合、高濃度層ほどキャリアライフタイ
ムは小さいので、第2のゲート電極から注入された正孔
がこれらの層の中で再結合し、電流利得が低下してしま
うためである。なお、電流利得のp型インジェクション
層7幅による依存性も、図7と同様な特性を有する。
【0031】これらn型ソース層4幅とp型インジェク
ション層7幅に対する電流利得の依存性から、素子の平
面構造(2次元構造)において、セル面積に占めるn型
ソース層4の面積比(Sn+/Scell)とp型イン
ジェクション層7の面積比(Sp+/Scell)を小
さく形成することによって、電流利得は著しく増大す
る。
【0032】本発明によれば、p型ベース層3とp型イ
ンジェクション層7とを互いに所定距離離して形成し、
n型ソース層4幅とp型インジェクション層7幅とを共
に小さく形成できるので、高い電流利得を得ることがで
きる。例えば、Wcell=25μm、Wn+=2.5
μm、Wp+=2.5μmの寸法で形成すれば良い。さ
らに、図1に示すように、p型インジェクション層7を
矩形状に形成し互いに所定距離離して、平面的に分割配
置することにより、p型インジェクション層7の面積比
率が縮小され、電流利得がいっそう向上する。例えば、
p型インジェクション層7の奥行き方向の繰り返しピッ
チを25μm、幅を5μmで形成すれば良い。これによ
って、p型インジェクション層7の面積比率(Sp+/
Scell)が0.05となり、100を越える電流利
得が得られる。
【0033】一方、第1の実施形態に対応する半導体素
子は、ターンオフ時、第1及び第2のゲート電極6、8
に負電圧を印加する(時刻t=t22)。これにより、
図8に示すように、nベース層1中に蓄積されていた正
孔hがp型インジェクション層7を介して第2のゲート
電極8から素子外に排出される。この正孔hの排出に伴
って、p型ベース層3の電位がpn接合のビルトイン電
圧以下まで低下する結果、n型ソース層4からの電子注
入が止まり、素子がターンオフする(t=t 〜t
24)。
【0034】このターンオフ時には、第2のゲート電極
8には、従来素子とは異なり、ベース・エミッタ間耐圧
を越える負電圧を印加できるだけでなく、CH2を介し
ても正孔hが排出されるので、従来素子よりも高いター
ンオフ能力をもつ半導体素子を実現することができる。
【0035】さらに、オフ状態では、ターンオフ時に引
き続き、第1及び第2のゲート電極6、8にソースに対
して負の電圧を印加する(t=t25〜)。これによ
り、p型ベース層3の電位が、第1のゲート電極6直下
のpチャネルCH2とp型インジェクション層7を介し
て、負の電位に固定されるので、ノイズによる誤点弧を
防止することができる。
【0036】上述したように、第1の実施形態によれ
ば、オン状態では、n型ベース層1の深い位置まで電子
e・正孔hの双方のキャリアが蓄積されて伝導度変調が
起き、且つ、p型ベース層3、n型ソース層4、p型イ
ンジェクション層7の各高濃度層におけるキャリア再結
合が低減されるので、高い電流利得(直流電流増幅率)
を実現することができる。
【0037】また、ターンオフ時には、第2のゲート電
極8にベース・エミッタ耐圧を越える大きな負電圧を印
加でき、且つpチャネルMOSFETを介しても正孔h
が排出されるので、高いターンオフ能力が得られる。
【0038】さらにまた、オフ状態では、第1及び第2
のゲート電極6、8にソースに対して負の電圧を印加す
ることにより、p型ベース層3の電位が負の電位に固定
されるので、ノイズによる誤点弧を防止することができ
る。
【0039】図9は、第1の実施形態における半導体素
子の変形構成を示す断面図である。図2のp型インジェ
クション層7に代って、比較的低濃度のp型インジェク
ション層3bと比較的高濃度且つ浅く形成されたp型イ
ンジェクション層7とが形成されている。これによっ
て、高濃度p型インジェクション層7の体積が小さくな
るので、キャリア再結合が低減され、高い電流利得が得
られる。さらに、低濃度p型インジェクション層3bを
p型ベース層3と同時形成することによって、工程が簡
略化される。
【0040】(第2の実施形態)図10は本発明の第2
の実施形態に係る半導体素子の構成を示す平面図であ
り、図中のA−A'断面が図2に示す断面図と対応して
いる。
【0041】すなわち、本実施の形態は、図2に示す断
面構造の平面構成を規定したものであり、具体的には図
10に示すように、p型ベース層3及びn型ソース層4
が矩形状に形成され、相互に所定距離離して分割配置さ
れている。例えば、A−A'断面においてWcell=
25μm、Wn+=2.5μm、Wp+=2.5μmの
寸法で形成し、さらに、図10に示す奥行き方向におい
て、p型ベース層3及びn型ソース層4の繰り返しピッ
チを25μm、幅を5μmで形成すれば良い。これによ
って、p型ベース層3及びn型ソース層4内におけるキ
ャリア再結合が低減されるので、高い電流利得が実現さ
れる。上記の例で言えば、p型ベース層3及びn型ソー
ス層4の面積比率(Sn+/Scell)が0.05と
なり、100を越える電流利得が得られる。
【0042】また、ターンオフ時には、矩形状のn型ソ
ース層4の4辺からpチャネルMOSFETを介して正
孔hが排出されるので、高いターンオフ能力が得られ
る。
【0043】(第3の実施形態)図11は本発明の第3
の実施形態に係る半導体素子の構成を示す平面図であ
り、図中のA−A'断面が図2に示す断面図と対応して
いる。
【0044】すなわち、本実施の形態は、図2に示す断
面構造の平面構成を規定したものであり、具体的には図
11に示すように、p型ベース層3及びn型ソース層4
とp型インジェクション層7の各層が矩形状に形成さ
れ、相互に所定距離離して分割配置されている。例え
ば、A−A'断面においてWcell=25μm、Wn
+=2.5μm、Wp+=2.5μmの寸法で形成し、
さらに、図11に示す奥行き方向において、n型ソース
層4同士、及び、p型インジェクション層7同士の繰り
返しピッチを25μm、幅を5μmで形成すれば良い。
これによって、p型ベース層3、n型ソース層4内、及
びp型インジェクション層7内におけるキャリア再結合
が低減されるので、高い電流利得が実現される。上記の
例で言えば、n型ソース層4の面積比率(Sn+/Sc
ell)とp型インジェクション層7の面積比率(Sp
+/Scell)が何れも0.05となり、140を越
える電流利得が得られる。例えば、図12は、図11に
示す半導体素子における電流利得に関してn型ソース層
4幅とp型インジェクション層7幅とに対する依存性を
示す図である。本発明者らの研究によれば、p型ベース
層3、n型ソース層4及びp型インジェクション層7
を、平面的(2次元的)に分割形成して面積比率を低減
させることによって、電流利得を著しく増大させること
ができる。
【0045】さらに、図11に示す実施形態では、n型
ソース層4が微小な矩形状に形成されており、ターンオ
フ時には、これら複数の矩形状n型ソース層4の4辺か
ら正孔hが引き出されるので、いっそう高いターンオフ
能力が実現される。特に、従来数10μmのオーダーで
形成されているn型ソース層4の幅を20μm以下に形
成すれば、ターンオフ能力向上の効果がいっそう顕著に
なる。また、ハードドライブ(すなわち1あるいは1に
近い電流利得)でターンオフ駆動させることによって、
ターンオフ時の破壊を防止できる。
【0046】(第4の実施形態)図13は本発明の第4
の実施形態に係る半導体素子の構成を示す平面図であ
り、図中のA−A'断面が図2に示す断面図と対応して
いる。
【0047】すなわち、本実施の形態は、図2に示す断
面構造の平面構成を規定したものであり、具体的には図
13に示すように、p型ベース層3及びn型ソース層4
とp型インジェクション層7の各層が円形状をもって形
成され、相互に所定距離離して分割配置されている。こ
れによって、p型ベース層3、n型ソース層4内、及び
p型インジェクション層7内におけるキャリア再結合が
低減されるので、高い電流利得が実現される。さらに、
ターンオフ時には、円形状のn型ソース層4の円周に沿
って均一に正孔が引き出されるので、いっそう高いター
ンオフ能力が実現される。
【0048】(第5の実施形態)図14は本発明の第5
の実施形態に係る半導体素子の構成を示す平面図であ
り、図中のA−A'断面が図2に示す断面図と対応して
いる。
【0049】すなわち、本実施の形態は、図2に示す断
面構造の平面構成を規定したものであり、具体的には図
14に示すように、p型ベース層3及びn型ソース層4
とp型インジェクション層7の各層が矩形状に分割形成
され、相互に所定距離離し、且つn型ソース層4とp型
インジェクション層7とで繰返しピッチの半周期分ずら
した形で配置される。これによって、p型ベース層3、
n型ソース層4内、及びp型インジェクション層7内に
おけるキャリア再結合が低減されるだけでなく、n型ソ
ース層4が平面的に均一な密度で配置されるので、オン
状態におけるキャリア分布が均一化して、いっそう高い
電流利得が実現される。
【0050】さらに、図14に示す実施形態では、1つ
のn型ソース層4の島が4つのp型インジェクション層
7の島に囲まれて配置されるので、ターンオフ時に効率
よく正孔hが引き出され、高いターンオフ能力が実現さ
れる。
【0051】(第6の実施形態)図15は本発明の第6
の実施形態に係る半導体素子の構成を示す平面図であ
り、図中のA−A'断面が図2に示す断面図と対応して
いる。
【0052】すなわち、本実施の形態は、図2に示す断
面構造の平面構成を規定したものであり、具体的には図
15に示すように、p型ベース層3とn型ソース層4及
びp型インジェクション層7の各層が多角形の形状をも
って形成され、相互に所定距離離して分割配置されてい
る。
【0053】本実施形態では、1つのn型ソース層4の
島が複数のp型インジェクション層7の島に囲まれて配
置されるので、ターンオフ時に効率よく正孔hが引き出
され、いっそう高いターンオフ能力が実現される。
【0054】(第7の実施形態)図16は、本発明の第
7の実施形態に係る半導体素子の平面図、図17は図1
6の実施の形態における要部構造を示す断面図(B−
B'断面図)である。本実施形態は、高抵抗のn型ベー
ス層1の一方の面に高濃度のn型ドレイン層2が形成さ
れている。n型ベース層1の他方の面にはp型ベース層
3が選択的に形成され、p型ベース層3内にはn型ソー
ス層4が形成されている。このトランジスタ構造におい
て、n型ベース層1表面に、p型ベース層3から所定距
離離れた位置にp型インジェクション層7が形成されて
いる。なお、この所定距離としては、例えば少数キャリ
アである正孔の拡散長程度が設定される。さらに、p型
ベース層3とp型インジェクション層7の間のn型ベー
ス層1上には、低濃度あるいは接合深さの浅いp型ウェ
ル層11が形成されている。また、n型ドレイン層2に
はドレイン電極9が形成され、n型ソース層4にはソー
ス電極10が形成されている。さらに、p型インジェク
ション層7には第2のゲート電極8が形成されている。
特に、図1に示すように本実施形態では、p型インジェ
クション層7が矩形状に分割形成され、且つ、複数のp
型インジェクション層7は互いに所定距離離して配置さ
れている。
【0055】次に、このような半導体素子の動作を図1
8のタイムチャートを用いて説明する。図18中の各線
は、上から順に、ゲート電極8のゲート電圧V、ゲー
ト電極8のゲート電流I、ドレイン電圧V、ドレイ
ン電流Iを示している。
【0056】ターンオン時(時刻t=t21)には、ゲ
ート電極8にソースに対して正の電圧を印加する。これ
により、p型ベース層3の電位がpn接合のビルトイン
電圧以上まで上昇する結果、図19に示すように、n型
ソース層4からp型ベース層3を介してn型ベース層1
に電子eが注入されると同時に、p型インジェクション
層7からn型ベース層1に正孔が注入されて、素子がタ
ーンオンする。
【0057】この結果、n型ベース層1で伝導度変調が
起こり、低オン電圧で通電される。このとき、ゲート電
極8から注入された正孔電流は、従来素子と異なり、ほ
とんど大部分がn型ベース層1に注入される。しかも、
p型インジェクション層7がp型ベース層3から所定距
離離れて形成されているため、n型ベース層1の深い位
置まで正孔hが注入されて伝導度変調を起こす。以上の
機構により、本発明では従来素子よりオン電圧が低減さ
れる。
【0058】また言い替えると、従来素子と同じオン電
圧を得るために必要なゲート電流が低減され、電流利得
を増大できる。ここで、n型ソース層4幅及びp型イン
ジェクション層7幅に対する電流利得の依存性は、図7
に示したものとほぼ同様である。
【0059】したがって本発明によれば、p型ベース層
3とp型インジェクション層7とを互いに所定距離離し
て形成し、n型ソース層4幅とp型インジェクション層
7幅とを共に小さく形成できるので、高い電流利得を得
ることができる。さらに、図16に示すように、p型イ
ンジェクション層7を矩形状に形成し互いに所定距離離
して、平面的に分割配置することにより、p型インジェ
クション層7の面積比率が縮小され、電流利得がいっそ
う向上する。
【0060】一方、第7の実施形態に対応する半導体素
子は、ターンオフ時、ゲート電極8に負電圧を印加する
(時刻t=t22)。これにより、図20に示すよう
に、nベース層1中に蓄積されていた正孔hがp型イン
ジェクション層7を介してゲート電極8から素子外に排
出される。この正孔hの排出に伴って、p型ベース層3
の電位がpn接合のビルトイン電圧以下まで低下する結
果、n型ソース層4からの電子注入が止まり、素子がタ
ーンオフする(t=t23〜t24)。
【0061】このターンオフ時に、ゲート電極8には、
従来素子とは異なり、ベース・エミッタ間耐圧を越える
負電圧を印加できるだけでなく、p型ウェル層11を介
しても正孔hが排出されるので、従来素子よりも高いタ
ーンオフ能力をもつ半導体素子を実現することができ
る。
【0062】さらに、オフ状態では、ターンオフ時に引
き続き、ゲート電極8にソースに対して負の電圧を印加
する(t=t25〜)。これにより、p型ベース層3の
電位がp型ウェル層11とp型インジェクション層7を
介して、負の電位に固定されるので、ノイズによる誤点
弧を防止することができる。
【0063】上述したように、第7の実施形態によれ
ば、オン状態では、n型ベース層1の深い位置まで電子
e・正孔hの双方のキャリアが蓄積されて伝導度変調が
起き、且つ、p型ベース層3、n型ソース層4、p型イ
ンジェクション層7の各高濃度層におけるキャリア再結
合が低減されるので、高い電流利得(直流電流増幅率)
を実現することができる。
【0064】また、ターンオフ時には、ゲート電極8に
ベース・エミッタ耐圧を越える大きな負電圧を印加で
き、且つp型ウェル層11を介しても正孔hが排出され
るので、高いターンオフ能力が得られる。
【0065】さらに、オフ状態では、ゲート電極8にソ
ースに対して負の電圧を印加することにより、p型ベー
ス層3の電位が負の電位に固定されるので、ノイズによ
る誤点弧を防止することができる。
【0066】(第8の実施形態)図21は本発明の第8
の実施形態に係る半導体素子の構成を示す平面図であ
り、図中のB−B'断面が図17に示す断面図と対応し
ている。
【0067】すなわち、本実施の形態は、図17に示す
断面構造の平面構成を規定したものであり、具体的には
図21に示すように、p型ベース層3及びn型ソース層
4とp型インジェクション層7の各層が矩形状に形成さ
れ、相互に所定距離離して分割配置されている。これに
よって、p型ベース層3、n型ソース層4内、及びp型
インジェクション層7内におけるキャリア再結合が低減
されるので、高い電流利得が実現される。特に、本発明
者らの研究によれば、p型ベース層3、n型ソース層4
及びp型インジェクション層7を、平面的(2次元的)
に分割形成して面積比率を低減させることによって、電
流利得を著しく増大させることができる。
【0068】さらに、図21に示す実施形態では、n型
ソース層4が微小な矩形状に形成されており、ターンオ
フ時には、これら複数の矩形状n型ソース層4の4辺か
ら正孔hが引き出されるので、いっそう高いターンオフ
能力が実現される。特に、従来数10μmのオーダーで
形成されているn型ソース層4の幅を20μm以下に形
成すれば、ターンオフ能力向上の効果がいっそう顕著に
なる。また、ハードドライブ(すなわち1あるいは1に
近い電流利得)でターンオフ駆動させることによって、
ターンオフ時の破壊を防止できる。
【0069】
【発明の効果】以上詳述したように本発明によれば、オ
ン状態では、n型ベース層1の深い位置まで電子・正孔
双方のキャリアが蓄積されて伝導度変調が起き、且つ、
p型ベース層3及びn型ソース層4とp型インジェクシ
ョン層7の各高濃度層におけるキャリア再結合が低減さ
れるので、高い電流利得(直流電流増幅率)を実現する
ことができる。また、ターンオフ時には、第2のゲート
電極8にベース・エミッタ耐圧を越える大きな負電圧を
印加でき、且つn型ソース層4の全周から効率よく正孔
が引き出されるので、高いターンオフ能力が得られる。
【図面の簡単な説明】
【図1】本発明の第1の実施の形態に係る半導体素子の
構成を示す平面図。
【図2】同実施の形態に係る半導体素子の要部構造を示
す断面図。
【図3】同実施の形態における動作およびゲート駆動方
法を示すタイムチャート。
【図4】同実施の形態におけるオン状態のキャリアの流
れを示す模式図。
【図5】同実施の形態におけるオン状態のキャリア濃度
分布を示す図。
【図6】同実施の形態における半導体素子の電流−電圧
特性と従来のIGBTの電流−電圧特性とを比較して示
す特性図。
【図7】同実施の形態における電流利得のn型ソース層
幅依存性を示す特性図。
【図8】同実施の形態におけるターンオフ時のキャリア
の流れを示す模式図。
【図9】同実施の形態における半導体素子の変形構成を
示す断面図。
【図10】本発明の第2の実施の形態に係る半導体素子
の構成を示す平面図。
【図11】本発明の第3の実施の形態に係る半導体素子
の構成を示す平面図。
【図12】同実施の形態における電流利得のn型ソース
層・p型ゲート層幅依存性を示す特性図。
【図13】本発明の第4の実施の形態に係る半導体素子
の構成を示す平面図。
【図14】本発明の第5の実施の形態に係る半導体素子
の構成を示す平面図。
【図15】本発明の第6の実施の形態に係る半導体素子
の構成を示す平面図。
【図16】本発明の第7の実施の形態に係る半導体素子
の構成を示す平面図。
【図17】同実施の形態に係る半導体素子の要部構造を
示す断面図。
【図18】本発明の第8の実施の形態に係る半導体素子
の構成を示す平面図。
【図19】同実施の形態における動作およびゲート駆動
方法を示すタイムチャート。
【図20】同実施の形態におけるオン状態のキャリアの
流れを示す模式図。
【図21】同実施の形態におけるターンオフ時のキャリ
アの流れを示す模式図。
【図22】従来のnpn型のパワートランジスタの構成
を示す断面図。
【図23】従来のnpn型のパワートランジスタにおけ
るオン状態のキャリアの流れを示す模式図。
【符号の説明】
1 高抵抗n型ベース層 2 n型ドレイン層 3 p型ベース層 4 n型ソース層 5 p型インジェクション層(キャリア注入層) 6 ゲート絶縁膜 7 第1のゲート電極(絶縁ゲート電極) 8 第2のゲート電極 9 ドレイン電極 10 ソース電極 11 p型ウェル層 1a 高抵抗n型ベース層 2a n型ドレイン層 3a p型ベース層 4a n型ソース層 8a ベース電極 9a ドレイン電極 10a ソース電極

Claims (4)

    【特許請求の範囲】
  1. 【請求項1】 高抵抗の第1導電型ベース層と、前記第
    1導電型ベース層の一方の表面上に形成された第1導電
    型ドレイン層と、前記第1導電型ベース層の他方の表面
    に形成された第2導電型ベース層と、前記第2導電型ベ
    ース層の表面に形成された第1導電型ソース層と、前記
    第1導電型ベース層の他方の表面で前記第2導電型ベー
    ス層から離間して形成された第2導電型インジェクショ
    ン層と、前記第1導電型ソース層と前記第2導電型イン
    ジェクション層の間の前記第2導電型ベース層及び前記
    第1導電型ベース層上にゲート絶縁膜を介して設けられ
    た第1のゲート電極と、前記第1導電型ドレイン層に形
    成された第1の主電極と、前記第1導電型ソース層に形
    成された第2の主電極と、前記第2導電型インジェクシ
    ョン層に形成された第2のゲート電極とを備えた半導体
    素子であって、前記第2導電型ベース層と前記第2導電
    型インジェクション層の両方、或いはどちらか一方が、
    平面的に分割形成され、複数の前記第2導電型ベース層
    同士、或いは複数の前記第2導電型インジェクション層
    同士が、互いに離間して配置されていることを特徴とす
    る半導体素子。
  2. 【請求項2】 平面的に分割形成された複数の前記第2
    導電型ベース層、或いは、平面的に分割形成された複数
    の前記第2導電型インジェクション層が、その全周にわ
    たって前記第1導電型ベース層と接していることを特徴
    とする請求項1記載の半導体素子。
  3. 【請求項3】 前記第1導電型ソース層、或いは前記第
    2導電型インジェクション層の占める面積比率が前記第
    1のゲート電極の占める面積比率よりも小さいことを特
    徴とする請求項1記載の半導体素子。
  4. 【請求項4】 高抵抗の第1導電型ベース層と、前記第
    1導電型ベース層の一方の表面上に形成された第1導電
    型ドレイン層と、前記第1導電型ベース層の他方の表面
    に形成された第2導電型ベース層と、前記第2導電型ベ
    ース層の表面に形成された第1導電型ソース層と、前記
    第1導電型ベース層の他方の表面で前記第2導電型ベー
    ス層から離間して形成された第2導電型インジェクショ
    ン層と、前記第2導電型ベース層と前記第2導電型イン
    ジェクション層の間の前記第1導電型ベース層の表面に
    形成された第2導電型ウェル層と、前記第1導電型ドレ
    イン層に形成された第1の主電極と、前記第1導電型ソ
    ース層に形成された第2の主電極と、前記第2導電型イ
    ンジェクション層に形成されたゲート電極と、を備えた
    ことを特徴とする半導体素子。
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6566177B1 (en) * 1999-10-25 2003-05-20 International Business Machines Corporation Silicon-on-insulator vertical array device trench capacitor DRAM

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Publication number Priority date Publication date Assignee Title
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