JP2000269494A - 半導体素子 - Google Patents

Abstract

(57)【要約】 （修正有） 【課題】 高い電流利得と高いターンオフ能力とを同時
に備える半導体素子を提供する。 【解決手段】 高抵抗のｎ型ベース層１と、ｎ型ベース
層１の一方の表面上に形成されたｎ型ドレイン層２と、
ｎ型ベース層１の他方の表面に選択的に形成された各ｐ
型ベース層３と、各ｐ型ベース層３の表面に選択的に形
成された各ｎ型ソース層４と、ｎ型ベース層１の他方の
表面で各ｐ型ベース層３とは異なる位置に選択的に形成
された各ｐ型インジェクション層７と、ｎ型ソース層４
とｐ型インジェクション層７の間のｐ型ベース層３及び
ｎ型ベース層１上に形成された第１のゲート電極（絶縁
ゲート電極）６と、ｎ型ドレイン層１上に形成されたド
レイン電極９と、ｎ型ソース層４上に形成されたソース
電極１０と、ｐ型インジェクション層７に形成された第
２のゲート電極８とを備え、前記ｐ型ベース層３と前記
ｐ型インジェクション層７の少なくとも一方が平面的に
分割形成されている。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、パワー半導体素子
に係り、特に電力用スイッチング素子として好適なバイ
ポーラ型の半導体素子に関する。

【０００２】

【従来の技術】近年のパワーエレクトロニクス分野にお
ける電源機器の小型化、高性能化への要求を受けて、パ
ワー半導体素子では、高耐圧、大電流化と共に、低損失
化、高速化、高破壊耐量化に対する性能改善が注力され
ている。特に、半導体素子の低損失化を図るためには、
オン電圧（定常損失）とターンオフ損失を低減させる必
要があり、様々な素子構造が開発、検討されている。

【０００３】その中で、現在、最も多く、広い分野で用
いられている代表的な中容量素子として、パワートラン
ジスタについて述べる。

【０００４】図２２は、ｎｐｎ型のパワートランジスタ
の構成を示す断面図である。このパワートランジスタで
は、高抵抗のｎ型ベース層１ａの表面に高濃度のｎ型コ
レクタ層２ａが形成されている。ｎ型ベース層１ａの他
方の面にはｐ型ベース層３ａが形成され、ｐ型ベース層
３ａ表面にはｎ型エミッタ層４ａが選択的に形成されて
いる。ｐ型ベース層３ａ表面におけるｎ型エミッタ層４
ａとは異なる領域上にはベース電極８ａが設けられてい
る。また、ｎ型コレクタ層２ａ上にはコレクタ電極９ａ
が設けられ、ｎ型エミッタ層４ａ上にはエミッタ電極１
０ａが設けられている。

【０００５】このパワートランジスタは、以下のように
動作する。

【０００６】コレクタ電極９ａに正電圧が印加され、エ
ミッタ電極１０ａに零電圧が印加されているとする。タ
ーンオンの際には、ｐ型ベース層３ａとｎ型エミッタ層
４ａとからなるｐｎ接合のビルトイン電圧よりも大きい
値の正電圧がベース電極８ａに印加される。

【０００７】これにより、図２３に示すように、ベース
電極８ａからｐ型ベース層３ａを介してｎ型エミッタ層
４ａに正孔が注入され、ｎ型エミッタ層４ａからｐ型ベ
ース層３ａに電子ｅが注入される。一部の電子ｅは、ｐ
型ベース層３ａ中で正孔ｈと再結合して消滅するが、ｐ
型ベース層３ａの接合深さが比較的浅く形成され、また
コレクタ電極９ａが正電位にバイアスされていることか
ら、電子ｅはｐ型ベース層３ａからｎ型ベース層１ａに
注入されてｎ型コレクタ層２ａを通ってコレクタ電極９
ａに流出する。また、ｎベース層１ａ中に電子ｅが注入
されると、電荷中性条件をみたすように、正孔ｈもｎ型
ベース層１ａ中に注入される。この動作により、伝導度
変調が生じ、パワートランジスタがオン状態（導通状
態）になる。

【０００８】一方、ターンオフの際には、ｐ型ベース層
３ａとｎ型エミッタ層４ａからなるｐｎ接合の耐圧より
も小さい値の負電圧がベース電極８ａに印加される。こ
れにより、ベース・エミッタ間が逆バイアスされ、ｎ型
エミッタ層４ａからの電子注入が停止されると共に、ｎ
型ベース層１ａ内に蓄積されていた正孔ｈがベース電極
８ａから排出され、素子がターンオフする。

【０００９】このパワートランジスタでは、ｐ型ベース
層３ａからｎ型ベース層１ａに正孔ｈが注入されること
により、ｎ型ベース層１ａで伝導度変調が生じるため、
オン電圧が低く、大きな電流を制御できるという特長が
ある。

【００１０】しかしながら、従来のパワートランジスタ
では、オン状態においてベース電極８ａから注入される
正孔電流のうち、かなりの割合がｎ型ベース層１ａには
注入されずに、ｐ型ベース層３ａ中で電子ｅと再結合し
たり、ｐ型ベース層３ａを通って直接ｎ型エミッタ層４
ａへ流れ込む。同様に、エミッタ電極１０ａから注入さ
れる電子電流のうち、かなりの割合がｎ型ベース層１ａ
には注入されずに、ｐ型ベース層３ａ中で正孔ｈと再結
合したり、ｐ型ベース層３ａを通って直接ベース電極８
ａへ流れ込む。このため、大きなベース電流を必要と
し、電流利得（直流電流増幅率：ｈＦＥ＝ＩＣ／ＩＢ）
が小さいという問題がある。

【００１１】また、ターンオフの際、ベース電極８ａに
はベース・エミッタ間耐圧を越える負電圧を印加するこ
とが不可能なため、ターンオフ能力が低いという問題が
ある。

【００１２】

【発明が解決しようとする課題】以上のように、従来の
半導体素子では、電流利得が小さいという問題と、ター
ンオフ能力が低いという問題とがある。

【００１３】本発明は、上記事情を考慮してなされたも
ので、従来よりも電流利得を増大でき、且つターンオフ
能力を向上し得る半導体素子を提供することを目的とす
る。

【００１４】

【課題を解決するための手段】請求項１に対応する発明
は、高抵抗の第１導電型ベース層と、前記第１導電型ベ
ース層の一方の表面上に形成された第１導電型ドレイン
層と、前記第１導電型ベース層の他方の表面に形成され
た第２導電型ベース層と、前記第２導電型ベース層の表
面に形成された第１導電型ソース層と、前記第１導電型
ベース層の他方の表面で前記第２導電型ベース層から所
定距離離れて形成された第２導電型インジェクション層
と、前記第１導電型ソース層と前記第２導電型インジェ
クション層の間の前記第２導電型ベース層及び前記第１
導電型ベース層上にゲート絶縁膜を介して設けられた第
１のゲート電極（絶縁ゲート電極）と、前記第１導電型
ドレイン層に形成された第１の主電極と、前記第１導電
型ソース層に形成された第２の主電極と、前記第２導電
型インジェクション層に形成された第２のゲート電極と
を備えた半導体素子に関する。

【００１５】この半導体素子において、請求項１に対応
する発明は、前記第２導電型ベース層と第２導電型イン
ジェクション層の両方、或いはどちらか一方が、平面的
に分割形成され、複数の前記第２導電型ベース層同士、
或いは複数の前記第２導電型インジェクション層同士
が、互いに所定距離離れて配置された半導体素子であ
る。

【００１６】また、請求項２に対応する発明は、請求項
１に対応する半導体素子において、平面的に分割形成さ
れた複数の前記第２導電型ベース層、或いは、平面的に
分割形成された複数の前記第２導電型インジェクション
層が、その全周にわたって前記第１導電型ベース層と接
している半導体素子である。

【００１７】さらに、請求項３に対応する発明は、請求
項１に対応する半導体素子において、前記第１導電型ソ
ース層、或いは、前記第２導電型インジェクション層の
占める面積比率が前記第１のゲート電極（絶縁ゲート電
極）の占める面積比率よりも小さい半導体素子である。

【００１８】また、請求項４に対応する発明は、高抵抗
の第１導電型ベース層と、前記第１導電型ベース層の一
方の表面上に形成された第１導電型ドレイン層と、前記
第１導電型ベース層の他方の表面に形成された第２導電
型ベース層と、前記第２導電型ベース層の表面に形成さ
れた第１導電型ソース層と、前記第１導電型ベース層の
他方の表面で前記第２導電型ベース層から所定距離離れ
て形成された第２導電型インジェクション層と、前記第
２導電型ベース層と前記第２導電型インジェクション層
の間の前記第１導電型ベース層の表面に形成された第２
導電型ウェル層と、前記第１導電型ドレイン層に形成さ
れた第１の主電極と、前記第１導電型ソース層に形成さ
れた第２の主電極と、前記第２導電型インジェクション
層に形成されたゲート電極とを備えた半導体素子であ
る。

【００１９】（作用）請求項１に対応する発明は、第２
導電型ベース層とは別に第２導電型インジェクション層
を設け、さらに、この第２導電型インジェクション層上
に少数キャリアの注入・排出用の第２のゲート電極を設
ける。オン状態では、第２のゲート電極から注入される
全正孔電流が第１導電型ベース層に注入されて、第１導
電型ベース層の伝導度変調に寄与するので、ゲート電流
が小さくてすみ、高い電流利得を実現することができ
る。また、ターンオフ時には、第２のゲート電極に、ベ
ース・エミッタ間耐圧を越える負電圧を印加でき、高い
ターンオフ能力を得ることができる。さらに、この請求
項１に対応する発明は、第２導電型ベース層と第２導電
型インジェクション層の両方、或いは何れか一方が平面
的に分割形成されているので、キャリア再結合が低減さ
れ電流利得がいっそう増大すると同時に、ターンオフ時
に少数キャリアが効率よく排出されて、より高いターン
オフ能力が実現される。

【００２０】また、請求項２に対応する発明は、平面的
に分割形成された複数の前記第２導電型ベース層、或い
は、平面的に分割形成された複数の前記第２導電型イン
ジェクション層が、その全周にわたって前記第１導電型
ベース層と接するように形成されるので、電流利得とタ
ーンオフ能力がいっそう増大する。

【００２１】さらに、請求項３に対応する発明は、前記
第１導電型ソース層、或いは、前記第２導電型インジェ
クション層の占める面積比率が前記第１のゲート電極
（絶縁ゲート電極）の占める面積比率よりも小さく形成
されるので、電流利得とターンオフ能力がよりいっそう
増大する。

【００２２】また、請求項４に対応する発明は、第２導
電型ベース層と第２導電型インジェクション層の間の前
記第１導電型ベース層の表面に第２導電型ウェル層が形
成される。オン状態では、第２のゲート電極から注入さ
れる少数キャリアの大部分が第１導電型ベース層に直接
注入されるので、ゲート電流が小さくすみ、高い電流利
得を実現することができる。また、ターンオフ時には、
第１導電型ベース層のみでなく第２導電型ウェル層を介
して少数キャリアが排出されるので、高いターンオフ能
力を得ることができる。

【００２３】

【発明の実施の形態】以下、本発明の実施の形態につい
て図面を参照しながら説明する。なお、以下の全ての実
施の形態では第１導電型層としてｎ型、第２導電型層と
してｐ型を用いている。

【００２４】（第１の実施形態）図１は、本発明の第１
の実施形態に係る半導体素子の平面図、図２は図１の実
施の形態における要部構造を示す断面図（Ａ−Ａ'断面
図）である。本実施形態は、高抵抗のｎ型ベース層１の
一方の面に高濃度のｎ型ドレイン層２が形成されてい
る。ｎ型ベース層１の他方の面にはｐ型ベース層３が選
択的に形成され、ｐ型ベース層３内にはｎ型ソース層４
が形成されている。このトランジスタ構造において、ｎ
型ベース層１表面に、ｐ型ベース層３から所定距離離れ
た位置にｐ型インジェクション層７が形成されている。
なお、この所定距離としては、例えば少数キャリアであ
る正孔の拡散長程度が設定される。さらに、ｎ型ソース
層４とｐ型インジェクション層７の間のｐ型ベース層２
及びｎ型ベース層１上には、ゲート絶縁膜５を介して第
１のゲート電極６（絶縁ゲート電極６）が設けられてい
る。すなわち、第１のゲート電極６、ｐ型ベース層３、
ｎ型ベース層１、ｎ型ソース層４により、ＣＨ１をチャ
ネル領域とする電子注入用ｎチャネルＭＯＳＦＥＴが構
成されると同時に、第１のゲート電極６、ｐ型ベース層
３、ｎ型ベース層１、ｐ型インジェクション層７によっ
て、ＣＨ２をチャネル領域とする正孔排出用、兼、電位
固定用ｐチャネルＭＯＳＦＥＴが構成されている。ま
た、ｎ型ドレイン層２にはドレイン電極９が形成され、
ｎ型ソース層４にはソース電極１０が形成されている。
さらに、ｐ型インジェクション層７には第２のゲート電
極８が形成されている。特に、図１に示すように本実施
形態では、ｐ型インジェクション層７が矩形状に分割形
成され、且つ、複数のｐ型インジェクション層７は互い
に所定距離離して配置されている。

【００２５】次に、このような半導体素子の動作を図３
のタイムチャートを用いて説明する。図３中の各線は、
上から順に、第１のゲート電極６のゲート電圧Ｖ_Ｇ１、
第２のゲート電極８のゲート電圧Ｖ_Ｇ２、第２のゲート
電極８のゲート電流Ｉ_Ｇ２、ドレイン電圧Ｖ_Ｄ、ドレイ
ン電流Ｉ_Ｄを示している。

【００２６】ターンオン時（時刻ｔ＝ｔ_２１）には、第
１及び第２のゲート電極６、８にソースに対して正の電
圧を印加する。これにより、図４に示すように、ｎ型ソ
ース層４から第１のゲート電極６直下のｎチャネルＣＨ
１を介してｎ型ベース層１に電子ｅが注入されると同時
に、ｐ型インジェクション層７からｎ型ベース層１に正
孔が注入されて、素子がターンオンする。

【００２７】これに伴い、ｐ型ベース層３の電位がｐｎ
接合のビルトイン電圧以上まで上昇し、ｎ型ソース層４
からｐ型ベース層３に電子ｅが直接注入される。

【００２８】この結果、ｎ型ベース層１で伝導度変調が
起こり、低オン電圧で通電される。このとき、第２のゲ
ート電極８から注入された正孔電流は、従来素子と異な
り、全てｎ型ベース層１に注入される。しかも、ｐ型イ
ンジェクション層７がｐ型ベース層３から所定距離離れ
て形成されているため、図５に示すように、ｎ型ベース
層１の深い位置まで正孔ｈが注入されて伝導度変調を起
こす。

【００２９】以上の機構により、本発明では従来素子よ
りオン電圧が低減される。例えば図６に示すように、一
般的なＩＧＢＴのようなｐｎ接合による電圧降下がな
く、零電圧から電流が立ち上るので、低いオン電圧を得
ることができる。

【００３０】また言い替えると、従来素子と同じオン電
圧を得るために必要なゲート電流が低減され、電流利得
（直流電流増幅率：ｈ_ＦＳ＝Ｉ_Ｄ／Ｉ_Ｇ）を増大でき
る。例えば、図７は図２に示す半導体素子における電流
利得に関してｎ型ソース層４幅に対する依存性を示す図
である。本発明者らの研究によれば、電流利得は、セル
幅に対するｎ型ソース層４の比率（Ｗｎ＋／Ｗｃｅｌ
ｌ）と、ｐ型インジェクション層７幅の比率（Ｗｐ＋／
Ｗｃｅｌｌ）との両方に大きく依存する。これは、ｎ型
ソース層４やｐ型ベース層３、ｐ型インジェクション層
７の幅が大きい場合、高濃度層ほどキャリアライフタイ
ムは小さいので、第２のゲート電極から注入された正孔
がこれらの層の中で再結合し、電流利得が低下してしま
うためである。なお、電流利得のｐ型インジェクション
層７幅による依存性も、図７と同様な特性を有する。

【００３１】これらｎ型ソース層４幅とｐ型インジェク
ション層７幅に対する電流利得の依存性から、素子の平
面構造（２次元構造）において、セル面積に占めるｎ型
ソース層４の面積比（Ｓｎ＋／Ｓｃｅｌｌ）とｐ型イン
ジェクション層７の面積比（Ｓｐ＋／Ｓｃｅｌｌ）を小
さく形成することによって、電流利得は著しく増大す
る。

【００３２】本発明によれば、ｐ型ベース層３とｐ型イ
ンジェクション層７とを互いに所定距離離して形成し、
ｎ型ソース層４幅とｐ型インジェクション層７幅とを共
に小さく形成できるので、高い電流利得を得ることがで
きる。例えば、Ｗｃｅｌｌ＝２５μｍ、Ｗｎ＋＝２．５
μｍ、Ｗｐ＋＝２．５μｍの寸法で形成すれば良い。さ
らに、図１に示すように、ｐ型インジェクション層７を
矩形状に形成し互いに所定距離離して、平面的に分割配
置することにより、ｐ型インジェクション層７の面積比
率が縮小され、電流利得がいっそう向上する。例えば、
ｐ型インジェクション層７の奥行き方向の繰り返しピッ
チを２５μｍ、幅を５μｍで形成すれば良い。これによ
って、ｐ型インジェクション層７の面積比率（Ｓｐ＋／
Ｓｃｅｌｌ）が０．０５となり、１００を越える電流利
得が得られる。

【００３３】一方、第１の実施形態に対応する半導体素
子は、ターンオフ時、第１及び第２のゲート電極６、８
に負電圧を印加する（時刻ｔ＝ｔ_２２）。これにより、
図８に示すように、ｎベース層１中に蓄積されていた正
孔ｈがｐ型インジェクション層７を介して第２のゲート
電極８から素子外に排出される。この正孔ｈの排出に伴
って、ｐ型ベース層３の電位がｐｎ接合のビルトイン電
圧以下まで低下する結果、ｎ型ソース層４からの電子注
入が止まり、素子がターンオフする（ｔ＝ｔ_{２ ３}〜ｔ
_２４）。

【００３４】このターンオフ時には、第２のゲート電極
８には、従来素子とは異なり、ベース・エミッタ間耐圧
を越える負電圧を印加できるだけでなく、ＣＨ２を介し
ても正孔ｈが排出されるので、従来素子よりも高いター
ンオフ能力をもつ半導体素子を実現することができる。

【００３５】さらに、オフ状態では、ターンオフ時に引
き続き、第１及び第２のゲート電極６、８にソースに対
して負の電圧を印加する（ｔ＝ｔ_２５〜）。これによ
り、ｐ型ベース層３の電位が、第１のゲート電極６直下
のｐチャネルＣＨ２とｐ型インジェクション層７を介し
て、負の電位に固定されるので、ノイズによる誤点弧を
防止することができる。

【００３６】上述したように、第１の実施形態によれ
ば、オン状態では、ｎ型ベース層１の深い位置まで電子
ｅ・正孔ｈの双方のキャリアが蓄積されて伝導度変調が
起き、且つ、ｐ型ベース層３、ｎ型ソース層４、ｐ型イ
ンジェクション層７の各高濃度層におけるキャリア再結
合が低減されるので、高い電流利得（直流電流増幅率）
を実現することができる。

【００３７】また、ターンオフ時には、第２のゲート電
極８にベース・エミッタ耐圧を越える大きな負電圧を印
加でき、且つｐチャネルＭＯＳＦＥＴを介しても正孔ｈ
が排出されるので、高いターンオフ能力が得られる。

【００３８】さらにまた、オフ状態では、第１及び第２
のゲート電極６、８にソースに対して負の電圧を印加す
ることにより、ｐ型ベース層３の電位が負の電位に固定
されるので、ノイズによる誤点弧を防止することができ
る。

【００３９】図９は、第１の実施形態における半導体素
子の変形構成を示す断面図である。図２のｐ型インジェ
クション層７に代って、比較的低濃度のｐ型インジェク
ション層３ｂと比較的高濃度且つ浅く形成されたｐ型イ
ンジェクション層７とが形成されている。これによっ
て、高濃度ｐ型インジェクション層７の体積が小さくな
るので、キャリア再結合が低減され、高い電流利得が得
られる。さらに、低濃度ｐ型インジェクション層３ｂを
ｐ型ベース層３と同時形成することによって、工程が簡
略化される。

【００４０】（第２の実施形態）図１０は本発明の第２
の実施形態に係る半導体素子の構成を示す平面図であ
り、図中のＡ−Ａ'断面が図２に示す断面図と対応して
いる。

【００４１】すなわち、本実施の形態は、図２に示す断
面構造の平面構成を規定したものであり、具体的には図
１０に示すように、ｐ型ベース層３及びｎ型ソース層４
が矩形状に形成され、相互に所定距離離して分割配置さ
れている。例えば、Ａ−Ａ'断面においてＷｃｅｌｌ＝
２５μｍ、Ｗｎ＋＝２．５μｍ、Ｗｐ＋＝２．５μｍの
寸法で形成し、さらに、図１０に示す奥行き方向におい
て、ｐ型ベース層３及びｎ型ソース層４の繰り返しピッ
チを２５μｍ、幅を５μｍで形成すれば良い。これによ
って、ｐ型ベース層３及びｎ型ソース層４内におけるキ
ャリア再結合が低減されるので、高い電流利得が実現さ
れる。上記の例で言えば、ｐ型ベース層３及びｎ型ソー
ス層４の面積比率（Ｓｎ＋／Ｓｃｅｌｌ）が０．０５と
なり、１００を越える電流利得が得られる。

【００４２】また、ターンオフ時には、矩形状のｎ型ソ
ース層４の４辺からｐチャネルＭＯＳＦＥＴを介して正
孔ｈが排出されるので、高いターンオフ能力が得られ
る。

【００４３】（第３の実施形態）図１１は本発明の第３
の実施形態に係る半導体素子の構成を示す平面図であ
り、図中のＡ−Ａ'断面が図２に示す断面図と対応して
いる。

【００４４】すなわち、本実施の形態は、図２に示す断
面構造の平面構成を規定したものであり、具体的には図
１１に示すように、ｐ型ベース層３及びｎ型ソース層４
とｐ型インジェクション層７の各層が矩形状に形成さ
れ、相互に所定距離離して分割配置されている。例え
ば、Ａ−Ａ'断面においてＷｃｅｌｌ＝２５μｍ、Ｗｎ
＋＝２．５μｍ、Ｗｐ＋＝２．５μｍの寸法で形成し、
さらに、図１１に示す奥行き方向において、ｎ型ソース
層４同士、及び、ｐ型インジェクション層７同士の繰り
返しピッチを２５μｍ、幅を５μｍで形成すれば良い。
これによって、ｐ型ベース層３、ｎ型ソース層４内、及
びｐ型インジェクション層７内におけるキャリア再結合
が低減されるので、高い電流利得が実現される。上記の
例で言えば、ｎ型ソース層４の面積比率（Ｓｎ＋／Ｓｃ
ｅｌｌ）とｐ型インジェクション層７の面積比率（Ｓｐ
＋／Ｓｃｅｌｌ）が何れも０．０５となり、１４０を越
える電流利得が得られる。例えば、図１２は、図１１に
示す半導体素子における電流利得に関してｎ型ソース層
４幅とｐ型インジェクション層７幅とに対する依存性を
示す図である。本発明者らの研究によれば、ｐ型ベース
層３、ｎ型ソース層４及びｐ型インジェクション層７
を、平面的（２次元的）に分割形成して面積比率を低減
させることによって、電流利得を著しく増大させること
ができる。

【００４５】さらに、図１１に示す実施形態では、ｎ型
ソース層４が微小な矩形状に形成されており、ターンオ
フ時には、これら複数の矩形状ｎ型ソース層４の４辺か
ら正孔ｈが引き出されるので、いっそう高いターンオフ
能力が実現される。特に、従来数１０μｍのオーダーで
形成されているｎ型ソース層４の幅を２０μｍ以下に形
成すれば、ターンオフ能力向上の効果がいっそう顕著に
なる。また、ハードドライブ（すなわち１あるいは１に
近い電流利得）でターンオフ駆動させることによって、
ターンオフ時の破壊を防止できる。

【００４６】（第４の実施形態）図１３は本発明の第４
の実施形態に係る半導体素子の構成を示す平面図であ
り、図中のＡ−Ａ'断面が図２に示す断面図と対応して
いる。

【００４７】すなわち、本実施の形態は、図２に示す断
面構造の平面構成を規定したものであり、具体的には図
１３に示すように、ｐ型ベース層３及びｎ型ソース層４
とｐ型インジェクション層７の各層が円形状をもって形
成され、相互に所定距離離して分割配置されている。こ
れによって、ｐ型ベース層３、ｎ型ソース層４内、及び
ｐ型インジェクション層７内におけるキャリア再結合が
低減されるので、高い電流利得が実現される。さらに、
ターンオフ時には、円形状のｎ型ソース層４の円周に沿
って均一に正孔が引き出されるので、いっそう高いター
ンオフ能力が実現される。

【００４８】（第５の実施形態）図１４は本発明の第５
の実施形態に係る半導体素子の構成を示す平面図であ
り、図中のＡ−Ａ'断面が図２に示す断面図と対応して
いる。

【００４９】すなわち、本実施の形態は、図２に示す断
面構造の平面構成を規定したものであり、具体的には図
１４に示すように、ｐ型ベース層３及びｎ型ソース層４
とｐ型インジェクション層７の各層が矩形状に分割形成
され、相互に所定距離離し、且つｎ型ソース層４とｐ型
インジェクション層７とで繰返しピッチの半周期分ずら
した形で配置される。これによって、ｐ型ベース層３、
ｎ型ソース層４内、及びｐ型インジェクション層７内に
おけるキャリア再結合が低減されるだけでなく、ｎ型ソ
ース層４が平面的に均一な密度で配置されるので、オン
状態におけるキャリア分布が均一化して、いっそう高い
電流利得が実現される。

【００５０】さらに、図１４に示す実施形態では、１つ
のｎ型ソース層４の島が４つのｐ型インジェクション層
７の島に囲まれて配置されるので、ターンオフ時に効率
よく正孔ｈが引き出され、高いターンオフ能力が実現さ
れる。

【００５１】（第６の実施形態）図１５は本発明の第６
の実施形態に係る半導体素子の構成を示す平面図であ
り、図中のＡ−Ａ'断面が図２に示す断面図と対応して
いる。

【００５２】すなわち、本実施の形態は、図２に示す断
面構造の平面構成を規定したものであり、具体的には図
１５に示すように、ｐ型ベース層３とｎ型ソース層４及
びｐ型インジェクション層７の各層が多角形の形状をも
って形成され、相互に所定距離離して分割配置されてい
る。

【００５３】本実施形態では、１つのｎ型ソース層４の
島が複数のｐ型インジェクション層７の島に囲まれて配
置されるので、ターンオフ時に効率よく正孔ｈが引き出
され、いっそう高いターンオフ能力が実現される。

【００５４】（第７の実施形態）図１６は、本発明の第
７の実施形態に係る半導体素子の平面図、図１７は図１
６の実施の形態における要部構造を示す断面図（Ｂ−
Ｂ'断面図）である。本実施形態は、高抵抗のｎ型ベー
ス層１の一方の面に高濃度のｎ型ドレイン層２が形成さ
れている。ｎ型ベース層１の他方の面にはｐ型ベース層
３が選択的に形成され、ｐ型ベース層３内にはｎ型ソー
ス層４が形成されている。このトランジスタ構造におい
て、ｎ型ベース層１表面に、ｐ型ベース層３から所定距
離離れた位置にｐ型インジェクション層７が形成されて
いる。なお、この所定距離としては、例えば少数キャリ
アである正孔の拡散長程度が設定される。さらに、ｐ型
ベース層３とｐ型インジェクション層７の間のｎ型ベー
ス層１上には、低濃度あるいは接合深さの浅いｐ型ウェ
ル層１１が形成されている。また、ｎ型ドレイン層２に
はドレイン電極９が形成され、ｎ型ソース層４にはソー
ス電極１０が形成されている。さらに、ｐ型インジェク
ション層７には第２のゲート電極８が形成されている。
特に、図１に示すように本実施形態では、ｐ型インジェ
クション層７が矩形状に分割形成され、且つ、複数のｐ
型インジェクション層７は互いに所定距離離して配置さ
れている。

【００５５】次に、このような半導体素子の動作を図１
８のタイムチャートを用いて説明する。図１８中の各線
は、上から順に、ゲート電極８のゲート電圧Ｖ_Ｇ、ゲー
ト電極８のゲート電流Ｉ_Ｇ、ドレイン電圧Ｖ_Ｄ、ドレイ
ン電流Ｉ_Ｄを示している。

【００５６】ターンオン時（時刻ｔ＝ｔ_２１）には、ゲ
ート電極８にソースに対して正の電圧を印加する。これ
により、ｐ型ベース層３の電位がｐｎ接合のビルトイン
電圧以上まで上昇する結果、図１９に示すように、ｎ型
ソース層４からｐ型ベース層３を介してｎ型ベース層１
に電子ｅが注入されると同時に、ｐ型インジェクション
層７からｎ型ベース層１に正孔が注入されて、素子がタ
ーンオンする。

【００５７】この結果、ｎ型ベース層１で伝導度変調が
起こり、低オン電圧で通電される。このとき、ゲート電
極８から注入された正孔電流は、従来素子と異なり、ほ
とんど大部分がｎ型ベース層１に注入される。しかも、
ｐ型インジェクション層７がｐ型ベース層３から所定距
離離れて形成されているため、ｎ型ベース層１の深い位
置まで正孔ｈが注入されて伝導度変調を起こす。以上の
機構により、本発明では従来素子よりオン電圧が低減さ
れる。

【００５８】また言い替えると、従来素子と同じオン電
圧を得るために必要なゲート電流が低減され、電流利得
を増大できる。ここで、ｎ型ソース層４幅及びｐ型イン
ジェクション層７幅に対する電流利得の依存性は、図７
に示したものとほぼ同様である。

【００５９】したがって本発明によれば、ｐ型ベース層
３とｐ型インジェクション層７とを互いに所定距離離し
て形成し、ｎ型ソース層４幅とｐ型インジェクション層
７幅とを共に小さく形成できるので、高い電流利得を得
ることができる。さらに、図１６に示すように、ｐ型イ
ンジェクション層７を矩形状に形成し互いに所定距離離
して、平面的に分割配置することにより、ｐ型インジェ
クション層７の面積比率が縮小され、電流利得がいっそ
う向上する。

【００６０】一方、第７の実施形態に対応する半導体素
子は、ターンオフ時、ゲート電極８に負電圧を印加する
（時刻ｔ＝ｔ_２２）。これにより、図２０に示すよう
に、ｎベース層１中に蓄積されていた正孔ｈがｐ型イン
ジェクション層７を介してゲート電極８から素子外に排
出される。この正孔ｈの排出に伴って、ｐ型ベース層３
の電位がｐｎ接合のビルトイン電圧以下まで低下する結
果、ｎ型ソース層４からの電子注入が止まり、素子がタ
ーンオフする（ｔ＝ｔ_２３〜ｔ_２４）。

【００６１】このターンオフ時に、ゲート電極８には、
従来素子とは異なり、ベース・エミッタ間耐圧を越える
負電圧を印加できるだけでなく、ｐ型ウェル層１１を介
しても正孔ｈが排出されるので、従来素子よりも高いタ
ーンオフ能力をもつ半導体素子を実現することができ
る。

【００６２】さらに、オフ状態では、ターンオフ時に引
き続き、ゲート電極８にソースに対して負の電圧を印加
する（ｔ＝ｔ_２５〜）。これにより、ｐ型ベース層３の
電位がｐ型ウェル層１１とｐ型インジェクション層７を
介して、負の電位に固定されるので、ノイズによる誤点
弧を防止することができる。

【００６３】上述したように、第７の実施形態によれ
ば、オン状態では、ｎ型ベース層１の深い位置まで電子
ｅ・正孔ｈの双方のキャリアが蓄積されて伝導度変調が
起き、且つ、ｐ型ベース層３、ｎ型ソース層４、ｐ型イ
ンジェクション層７の各高濃度層におけるキャリア再結
合が低減されるので、高い電流利得（直流電流増幅率）
を実現することができる。

【００６４】また、ターンオフ時には、ゲート電極８に
ベース・エミッタ耐圧を越える大きな負電圧を印加で
き、且つｐ型ウェル層１１を介しても正孔ｈが排出され
るので、高いターンオフ能力が得られる。

【００６５】さらに、オフ状態では、ゲート電極８にソ
ースに対して負の電圧を印加することにより、ｐ型ベー
ス層３の電位が負の電位に固定されるので、ノイズによ
る誤点弧を防止することができる。

【００６６】（第８の実施形態）図２１は本発明の第８
の実施形態に係る半導体素子の構成を示す平面図であ
り、図中のＢ−Ｂ'断面が図１７に示す断面図と対応し
ている。

【００６７】すなわち、本実施の形態は、図１７に示す
断面構造の平面構成を規定したものであり、具体的には
図２１に示すように、ｐ型ベース層３及びｎ型ソース層
４とｐ型インジェクション層７の各層が矩形状に形成さ
れ、相互に所定距離離して分割配置されている。これに
よって、ｐ型ベース層３、ｎ型ソース層４内、及びｐ型
インジェクション層７内におけるキャリア再結合が低減
されるので、高い電流利得が実現される。特に、本発明
者らの研究によれば、ｐ型ベース層３、ｎ型ソース層４
及びｐ型インジェクション層７を、平面的（２次元的）
に分割形成して面積比率を低減させることによって、電
流利得を著しく増大させることができる。

【００６８】さらに、図２１に示す実施形態では、ｎ型
ソース層４が微小な矩形状に形成されており、ターンオ
フ時には、これら複数の矩形状ｎ型ソース層４の４辺か
ら正孔ｈが引き出されるので、いっそう高いターンオフ
能力が実現される。特に、従来数１０μｍのオーダーで
形成されているｎ型ソース層４の幅を２０μｍ以下に形
成すれば、ターンオフ能力向上の効果がいっそう顕著に
なる。また、ハードドライブ（すなわち１あるいは１に
近い電流利得）でターンオフ駆動させることによって、
ターンオフ時の破壊を防止できる。

【００６９】

【発明の効果】以上詳述したように本発明によれば、オ
ン状態では、ｎ型ベース層１の深い位置まで電子・正孔
双方のキャリアが蓄積されて伝導度変調が起き、且つ、
ｐ型ベース層３及びｎ型ソース層４とｐ型インジェクシ
ョン層７の各高濃度層におけるキャリア再結合が低減さ
れるので、高い電流利得（直流電流増幅率）を実現する
ことができる。また、ターンオフ時には、第２のゲート
電極８にベース・エミッタ耐圧を越える大きな負電圧を
印加でき、且つｎ型ソース層４の全周から効率よく正孔
が引き出されるので、高いターンオフ能力が得られる。

【図面の簡単な説明】

【図１】本発明の第１の実施の形態に係る半導体素子の
構成を示す平面図。

【図２】同実施の形態に係る半導体素子の要部構造を示
す断面図。

【図３】同実施の形態における動作およびゲート駆動方
法を示すタイムチャート。

【図４】同実施の形態におけるオン状態のキャリアの流
れを示す模式図。

【図５】同実施の形態におけるオン状態のキャリア濃度
分布を示す図。

【図６】同実施の形態における半導体素子の電流−電圧
特性と従来のＩＧＢＴの電流−電圧特性とを比較して示
す特性図。

【図７】同実施の形態における電流利得のｎ型ソース層
幅依存性を示す特性図。

【図８】同実施の形態におけるターンオフ時のキャリア
の流れを示す模式図。

【図９】同実施の形態における半導体素子の変形構成を
示す断面図。

【図１０】本発明の第２の実施の形態に係る半導体素子
の構成を示す平面図。

【図１１】本発明の第３の実施の形態に係る半導体素子
の構成を示す平面図。

【図１２】同実施の形態における電流利得のｎ型ソース
層・ｐ型ゲート層幅依存性を示す特性図。

【図１３】本発明の第４の実施の形態に係る半導体素子
の構成を示す平面図。

【図１４】本発明の第５の実施の形態に係る半導体素子
の構成を示す平面図。

【図１５】本発明の第６の実施の形態に係る半導体素子
の構成を示す平面図。

【図１６】本発明の第７の実施の形態に係る半導体素子
の構成を示す平面図。

【図１７】同実施の形態に係る半導体素子の要部構造を
示す断面図。

【図１８】本発明の第８の実施の形態に係る半導体素子
の構成を示す平面図。

【図１９】同実施の形態における動作およびゲート駆動
方法を示すタイムチャート。

【図２０】同実施の形態におけるオン状態のキャリアの
流れを示す模式図。

【図２１】同実施の形態におけるターンオフ時のキャリ
アの流れを示す模式図。

【図２２】従来のｎｐｎ型のパワートランジスタの構成
を示す断面図。

【図２３】従来のｎｐｎ型のパワートランジスタにおけ
るオン状態のキャリアの流れを示す模式図。

【符号の説明】

１ 高抵抗ｎ型ベース層 ２ ｎ型ドレイン層 ３ ｐ型ベース層 ４ ｎ型ソース層 ５ ｐ型インジェクション層（キャリア注入層） ６ ゲート絶縁膜 ７ 第１のゲート電極（絶縁ゲート電極） ８ 第２のゲート電極 ９ ドレイン電極 １０ ソース電極 １１ ｐ型ウェル層 １ａ 高抵抗ｎ型ベース層 ２ａ ｎ型ドレイン層 ３ａ ｐ型ベース層 ４ａ ｎ型ソース層 ８ａ ベース電極 ９ａ ドレイン電極 １０ａ ソース電極

Claims (4)

【特許請求の範囲】
1. 【請求項１】 高抵抗の第１導電型ベース層と、前記第
   １導電型ベース層の一方の表面上に形成された第１導電
   型ドレイン層と、前記第１導電型ベース層の他方の表面
   に形成された第２導電型ベース層と、前記第２導電型ベ
   ース層の表面に形成された第１導電型ソース層と、前記
   第１導電型ベース層の他方の表面で前記第２導電型ベー
   ス層から離間して形成された第２導電型インジェクショ
   ン層と、前記第１導電型ソース層と前記第２導電型イン
   ジェクション層の間の前記第２導電型ベース層及び前記
   第１導電型ベース層上にゲート絶縁膜を介して設けられ
   た第１のゲート電極と、前記第１導電型ドレイン層に形
   成された第１の主電極と、前記第１導電型ソース層に形
   成された第２の主電極と、前記第２導電型インジェクシ
   ョン層に形成された第２のゲート電極とを備えた半導体
   素子であって、前記第２導電型ベース層と前記第２導電
   型インジェクション層の両方、或いはどちらか一方が、
   平面的に分割形成され、複数の前記第２導電型ベース層
   同士、或いは複数の前記第２導電型インジェクション層
   同士が、互いに離間して配置されていることを特徴とす
   る半導体素子。
2. 【請求項２】 平面的に分割形成された複数の前記第２
   導電型ベース層、或いは、平面的に分割形成された複数
   の前記第２導電型インジェクション層が、その全周にわ
   たって前記第１導電型ベース層と接していることを特徴
   とする請求項１記載の半導体素子。
3. 【請求項３】 前記第１導電型ソース層、或いは前記第
   ２導電型インジェクション層の占める面積比率が前記第
   １のゲート電極の占める面積比率よりも小さいことを特
   徴とする請求項１記載の半導体素子。
4. 【請求項４】 高抵抗の第１導電型ベース層と、前記第
   １導電型ベース層の一方の表面上に形成された第１導電
   型ドレイン層と、前記第１導電型ベース層の他方の表面
   に形成された第２導電型ベース層と、前記第２導電型ベ
   ース層の表面に形成された第１導電型ソース層と、前記
   第１導電型ベース層の他方の表面で前記第２導電型ベー
   ス層から離間して形成された第２導電型インジェクショ
   ン層と、前記第２導電型ベース層と前記第２導電型イン
   ジェクション層の間の前記第１導電型ベース層の表面に
   形成された第２導電型ウェル層と、前記第１導電型ドレ
   イン層に形成された第１の主電極と、前記第１導電型ソ
   ース層に形成された第２の主電極と、前記第２導電型イ
   ンジェクション層に形成されたゲート電極と、を備えた
   ことを特徴とする半導体素子。