JP2000267987A

JP2000267987A - ダイレクト・メモリ・アクセス制御

Info

Publication number: JP2000267987A
Application number: JP2000026831A
Authority: JP
Inventors: Emrys John Williams; エミリィズ・ジョン・ウィリアムズ; Crosland Andrew; アンドリュ・クロスランド
Original assignee: Sun Microsystems Inc
Current assignee: Sun Microsystems Inc
Priority date: 1999-02-03
Filing date: 2000-02-03
Publication date: 2000-09-29
Also published as: US6363438B1; EP1026596B1; DE60039465D1; EP1026596A3; EP1026596A2

Abstract

(57)【要約】【課題】ＤＭＡコントローラを含むシステムやＤＭＡ
コントローラへのＤＭＡコマンドの転送に関連付けられ
た諸問題を軽減するシステムを提供する。【解決手段】システムはプロセッサとコンマンド・バ
ッファを備えている。コマンド・バッファは主プロセッ
サ・メモリ内でリング・バッファとされ、バスでプロセ
ッサによって直接アクセスされる。このＤＭＡコントロ
ーラは、コマンド・バッファ内のダイレクト・メモリ・
アクセス・コマンド・シーケンスのヘッドとテールをア
ドレス指定するためのヘッド・ポインタとテール・ポイ
ンタを保持するヘッド・レジスタとテール・レジスタを
備える。このＤＭＡコントローラは、その内にローカル
に保持されたＤＭＡテール・ポインタを使用して、これ
らのＤＭＡコマンドにアクセスする。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、ダイレクト・メモ
リ・アクセス（ＤＭＡ）制御に関する。詳細には、ＤＭ
Ａコントローラ、ＤＭＡコントローラを含むコンピュー
タ・システム、およびＤＭＡ制御の方法に関する。

【０００２】

【従来の技術】ＤＭＡコントローラは、たとえば入出力
バスなどに接続された装置を、コンピュータ・システム
のプロセッサにあるメモリおよび／または他の資源に直
接アクセスできるようにするために、コンピュータ・シ
ステム内に備えられている。ＤＭＡコントローラは、こ
のような入出力装置と一体型にすることも分離型にする
ことも可能である。ＤＭＡコントローラは、例えば転送
を記憶するためのメモリを使いやすくするために、他の
構成に適用することもできる。本発明は一般に、ＤＭＡ
コントローラおよびその動作方法に適用される。

【０００３】したがって非限定的な例を上げると、ＤＭ
Ａコントローラを備えたコンピュータ・システムの一般
的な一構成は、プロセッサ・バスを介してメモリに接続
されたプロセッサを含むであろう。プロセッサ・バスに
接続された入出力コントローラは、プロセッサ・バスと
その他のバス、たとえば「ＳＢｕｓ」プロトコルと呼ば
れるシステム・バス・プロトコルの下で動作可能なバス
（ＳＢｕｓ）との間にブリッジを形成することがある。
ＤＭＡコントローラはＳＢｕｓにも接続可能であって、
入出力装置が接続された入出力バスにも別のブリッジを
備えることができる。プロセッサは、通常の動作ではメ
モリへの書込みおよびメモリからの読取りを行う。しか
しダイレクト・メモリ・アクセス・コントローラは、入
出力装置用のメモリに対して読取り／書込みアクセスを
提供するためにＤＭＡ動作を実行する。

【０００４】ＤＭＡコントローラは、機能可能にするた
めにプロセッサからＤＭＡコマンド（記述子とも呼ばれ
る）を受け取る必要がある。たとえばＤＭＡコマンド
は、ダイレクト仮想メモリ・アクセス（Ｄｉｒｅｃｔ
ＶｉｒｔｕａｌＭｅｍｏｒｙＡｃｃｅｓｓ（ＤＶＭ
Ａ））および入出力バス・アクセスのための開始アドレ
スならびに所与の最大値までの転送長さを指定すること
ができる。ＤＭＡコマンドは、たとえば主メモリの制御
バッファ内に保持し、その後プロセッサの制御の下でＤ
ＭＡコントローラに転送するように提案されてきた。し
かしこのような構成の場合、ＤＭＡコマンドをプロセッ
サからＤＭＡコントローラに転送すると、システムのパ
フォーマンスに無視できない影響を及ぼす可能性があ
る。これは、ＤＭＡコマンドの転送に関連して、プロセ
ッサとＤＭＡコントローラとの間にある１つまたは複数
のバスにハンドシェーキングを与えるのに必要な入出力
トラフィックによるものである。コマンド・バッファの
使用に関するもう１つの問題は、ＤＭＡコマンドのコマ
ンド・バッファに追加する場合およびコマンド・バッフ
ァから除去する場合のバッファのアドレス指定である。
これは、コマンド・バッファで動作可能なＤＭＡコント
ローラに共通の問題である。

【０００５】

【発明が解決しようとする課題】本発明の一目的は、Ｄ
ＭＡコントローラ、このようなＤＭＡコントローラを含
むシステム、ならびに、ＤＭＡコントローラへのＤＭＡ
コマンドの転送に関連付けられた前述の問題を軽減する
このようなシステムの動作方法を提供することである。

【０００６】

【課題を解決するための手段】本発明の特定かつ好まし
い態様は、付属の特許請求の範囲にある独立項および従
属項に記載されている。従属項からの特徴の組み合わせ
は、適切に、かつ特許請求の範囲に明示的に記載されて
いるとおりに限らずに、独立項の特徴と組み合わせても
よい。

【０００７】本発明の一態様によれば、コンピュータ・
システムにダイレクト・メモリ・アクセス（ＤＭＡ）が
用意される。このコンピュータ・システムはプロセッサ
およびＤＭＡコマンド・シーケンスを保持するためのコ
マンド・バッファを含む。ＤＭＡコントローラは、制御
論理と、コマンド・バッファ内にあるＤＭＡコマンド・
シーケンスのヘッドおよびテールをそれぞれ指示するた
めのヘッド・ポインタおよびテール・ポインタを保持す
る、ヘッド・ポインタ・レジスタおよびテール・ポイン
タ・レジスタとを含む。この制御論理は、テール・レジ
スタ内のテール・ポインタに応答して、コマンド・バッ
ファからＤＭＡコントローラに転送されるＤＭＡコマン
ドにアクセスする。

【０００８】ＤＭＡコントローラにテール・ポインタを
用意することにより、ＤＭＡコントローラは独自の制御
の下で、プロセッサを参照することなく、ＤＭＡコマン
ドに直接アクセスできるようになる。ＤＭＡコマンドを
コマンド・バッファに格納する場合、コマンド・バッフ
ァはプロセッサによって直接アドレス指定することがで
きる。したがってＤＭＡコントローラは、ＤＭＡコント
ローラ内にローカルに保持されているＤＭＡテール・ポ
インタを使用して、これらのＤＭＡコマンドにアクセス
することができる。ヘッド・ポインタは、コマンド・バ
ッファ内のＤＭＡコマンド・シーケンスのヘッド（すな
わちプロセッサによってＤＭＡコマンドがバッファに追
加される場所）を指示し、テール・ポインタは、コマン
ド・バッファ内のコマンド・シーケンスのテール（すな
わちＤＭＡコントローラによってＤＭＡコマンドがコマ
ンド・バッファから取り出される場所）を指示するもの
であることを理解されよう。このように、ＤＭＡコマン
ドを転送するためにプロセッサとＤＭＡコントローラと
の間にハンドシェーキングを行う必要なしに、プロセッ
サはＤＭＡコマンドのバッファリングが可能であり、次
いでＤＭＡコントローラはこれらのコマンドにいつでも
アクセス可能である。

【０００９】コマンド・バッファは、バッファがモジュ
ロ・アドレス指定によってアドレス指定可能なリング・
バッファとして構成されることが好ましい。これによ
り、バッファのアドレス領域の終わりに達したときにバ
ッファの始めのアドレスに戻るようにポインタを自動的
に構成することができるので、バッファのアドレス指定
が容易になる。特に好都合な方法では、アドレス指定が
ベース・アドレスおよびオフセットを基準にして実行さ
れ、第２の所定値（たとえばｎ、ここでｎはリング・バ
ッファのサイズである）に達するとオフセットは折り返
されるかまたは第１の所定値（たとえば０）に戻る。モ
ジュロ・アドレス指定を使用すると、プロセッサとＤＭ
Ａコントローラとの間でポインタの制御を分離するのが
容易になる。一実施形態では、プロセッサがヘッド・ポ
インタの更新を担当し、ＤＭＡコントローラがテール・
ポインタの更新を担当することができる。

【００１０】本発明の一実施態様では、ＤＭＡコントロ
ーラの制御論理は、それぞれヘッド・レジスタ内および
テール・レジスタ内にあるヘッド・ポインタとテール・
ポインタとを比較するのに動作可能である。この制御論
理は、ＤＭＡコマンド・シーケンスが実際にはＤＭＡコ
マンドを格納していない（すなわちコマンド・バッファ
が空である）ことを示すときに、ヘッド・ポインタとテ
ール・ポインタが同等であると応答するように構成する
ことができる。この場合ＤＭＡコントローラは、コマン
ド・バッファからＤＭＡコマンドにアクセスするための
ＤＭＡ動作を実行する必要がないことを知っている。こ
こで、ヘッド・ポインタとテール・ポインタが「同等」
であるということは、これらのポインタがコマンド・バ
ッファ内にある同じＤＭＡコマンド・バッファ格納場所
を効果的に示すということである。これは、ポインタの
数値が同じであるか、異なるアドレス指定モードが採用
されている場合には互いに所定の関係を有するという意
味である。

【００１１】本発明のこの実施態様では、制御論理は、
少なくとも１つのＤＭＡコマンドがＤＭＡコマンド・シ
ーケンス内にあることを示す場合に、ヘッド・ポインタ
とテール・ポインタが同等でないと応答するように動作
可能である。この場合ＤＭＡ制御論理は、コマンド・バ
ッファ内にあるＤＭＡコマンド・シーケンスのテールか
らＤＭＡコントローラに転送されるＤＭＡコマンドにア
クセスするために、テール・レジスタ内にあるテール・
ポインタを使用する。これによってＤＭＡコントローラ
は、コマンド・バッファにアクセスする必要なしに、Ｄ
ＭＡコマンドをコマンド・バッファからＤＭＡコントロ
ーラに転送できるか否かをローカルに特定することがで
きる。

【００１２】さらにＤＭＡコントローラは、ダイレクト
・メモリ・アクセス・コマンドが読み取られたコマンド
・バッファ内のある位置に、完了インジケータを書き込
むように動作可能である。これは、どのＤＭＡコマンド
が完了したのかを示すのに使用可能である。

【００１３】さらにＤＭＡコントローラは、コマンド・
バッファ内のある位置からのダイレクト・メモリ・アク
セス・コマンドが完了した後に、テール・ポインタ値を
更新するようにも動作可能である。

【００１４】本発明の特定の一実施形態において、コマ
ンド・バッファは主メモリ内に備えられ、第１バスがプ
ロセッサとこのメモリとを接続する。プロセッサは、プ
ロセッサ・レジスタ内またはメモリ内に保持されている
ミラー・ヘッド・ポインタおよびミラー・テール・ポイ
ンタを使用して、この第１バスを介してＤＭＡコマンド
をコマンド・バッファ内に直接格納し、ＤＭＡコントロ
ーラ内のヘッド・ポインタを直接更新することができ
る。ＤＭＡコントローラは、第１バスに直接または間接
的に接続される。したがって、ＤＭＡコントローラは、
ＤＭＡコントローラ内にローカルに保持されているＤＭ
Ａテール・ポインタを使用して、これらのＤＭＡコマン
ドにアクセスすることができる。このように、ＤＭＡコ
マンドを転送するためにプロセッサとＤＭＡコントロー
ラとの間にある第１バスにハンドシェーキングを行う必
要なしに、プロセッサはＤＭＡコマンドのバッファリン
グが可能であり、次いでＤＭＡコントローラはこれらの
コマンドにいつでもアクセス可能である。ＤＭＡコント
ローラは、１つまたは複数のＤＭＡ装置も接続される第
２バスに接続することができる。

【００１５】その他の実施態様では、ＤＭＡコントロー
ラを入出力装置と一体型にしてもよい。

【００１６】その他の実施態様では、ＤＭＡコントロー
ラをプロセッサと一体型にすることができる。このよう
な場合、ＤＭＡコマンド・バッファを内部プロセッサ記
憶域、たとえば特殊目的のバッファ内に保持することが
できる。

【００１７】本発明の他の態様によれば、前述のよう
に、プロセッサと、ダイレクト・メモリ・アクセス（Ｄ
ＭＡ）コマンド・シーケンスをバッファリングするため
のコマンド・バッファと、ＤＭＡコントローラとを含む
コンピュータ・システムが提供される。

【００１８】前述のように、特定の一実施態様では、コ
マンド・バッファをメモリ内に構成し、第１バスでプロ
セッサとメモリとを接続することができる。このプロセ
ッサは、ＤＭＡコマンドをコマンド・バッファに追加
し、ＤＭＡコントローラのヘッド・レジスタ内にあるヘ
ッド・ポインタを更新するように動作可能である。ＤＭ
Ａコントローラは、１つまたは複数の入出力装置が接続
されている第２バスに接続することができる。別法とし
て、ＤＭＡコントローラを入出力装置に内蔵することも
でき、ＤＭＡをプロセッサに内蔵することもできる。

【００１９】本発明の特定の実施態様では、第１バスと
ＤＭＡコントローラとの間に第３バスが備えられ、入出
力制御ブリッジがこの第１バスと第３バスとの間を接続
し、ＤＭＡコントローラがこの第３バスと第２バスとの
間を接続する。

【００２０】コマンド・バッファからのＤＭＡコマンド
の完了に関連して、ＤＭＡコントローラがそれ自体のテ
ール・ポインタの更新を担当することができる。コマン
ド・バッファ内へのＤＭＡコマンドの格納に関連して、
プロセッサがＤＭＡコントローラ内のヘッド・ポインタ
の更新を担当することができる。さらにプロセッサは、
ミラー・ヘッド・レジスタ内にミラー・ヘッド・ポイン
タを維持し、このプロセッサがミラー・ヘッド・ポイン
タに応答してＤＭＡコマンドをコマンド・バッファのヘ
ッドに追加するように動作可能である。

【００２１】プロセッサはレジスタまたはメモリ内にミ
ラー・テール・ポインタを維持し、このミラー・テール
・ポインタがコマンド・バッファ内にスペースが残って
いないことを示していると思われた場合にのみ、ＤＭＡ
コントローラのテール・ポインタからこのミラー・テー
ル・ポインタを更新することができる。見込みとして
は、そのときまでにＤＭＡコントローラがそれ自体のテ
ール・ポインタを進めており、実際にはスペースが使用
可能になっているであろう。これによって、プロセッサ
によるＤＭＡコントローラ・レジスタの読取りが最小限
に抑えられる。

【００２２】ＤＭＡコントローラ内でのヘッド・レジス
タの更新に関係するバスのオーバヘッドが発生するが、
これは、プロセッサの制御の下でプロセッサからＤＭＡ
コントローラへＤＭＡコマンドを転送することに関連付
けられたバス・オーバヘッドに比べればごくわずかなも
のである。これは、ポインタがＤＭＡコマンドよりも小
さいこと、ポインタをそれぞれのＤＭＡコマンドに送信
する必要がないことを含む、いくつかの理由から生じ
る。またＤＭＡコントローラは、ＤＭＡコマンドをダウ
ンロードする時期を選択することができる。さらに、ヘ
ッド・ポインタおよびテール・ポインタの制御を分離す
ることによって、ＤＭＡコントローラを効率よく動作さ
せることが容易になる。ヘッド・ポインタとテール・ポ
インタのアドレス指定は、コマンド・バッファのモジュ
ロ・アドレス指定が使用された場合（たとえばコマンド
・バッファがリング・バッファとして構成された場合）
に特に効率的である。

【００２３】ＤＭＡコントローラは、入出力転送に使用
するのに加えて、あるいはその代わりに、転送を記憶す
るためのメモリに使用することができる。

【００２４】本発明の他の態様によれば、プロセッサ
と、ＤＭＡコマンド・シーケンスを保持するためのコマ
ンド・バッファと、ＤＭＡコントローラとを含むコンピ
ュータ・システム内で、ダイレクト・メモリ・アクセス
（ＤＭＡ）を制御する方法が提供されている。この方法
は、プロセッサが、少なくとも１つのＤＭＡコマンド
を、コマンド・バッファ内のＤＭＡコマンド・シーケン
スのヘッドに追加するステップと、ＤＭＡコントローラ
が、ＤＭＡコントローラ内のテール・レジスタに保持さ
れているテール・ポインタを使用するＤＭＡによって、
コマンド・バッファ内のＤＭＡコマンド・シーケンスの
テールから、ＤＭＡコマンドを転送するステップとを含
む。

【００２５】

【発明の実施の形態】本発明の例示的な実施の形態を、
添付の図面を参照し例示的なものとしてのみ以下に示す
が、ここで参照符号などは要素などに関するものとす
る。

【００２６】本発明の実施の形態について、フォールト
・トレラント・コンピュータ・システムの一部を形成す
るのに適したコンピュータ・システムの構成例を参照し
ながら下記に記載する。ただし、本発明はこのような実
施の形態に限定されるものではなく、ＤＭＡコントロー
ラを採用したどのようなコンピュータ・システムにでも
実装可能であることに留意されたい。

【００２７】図１は、コンピュータ・システム１０の例
を示す概略図である。図１に示されたコンピュータ・シ
ステム１０は、本実施形態ではＣＰＵ１およびＣＰＵ
２である第１プロセッサ１２および第２プロセッサ１
４を含む。代替の実施形態では、たとえば一つのＣＰＵ
だけであってもよい。プロセッサ１２とプロセッサ１４
は、ＵＰＡ（ＵｎｉｖｅｒｓａｌＰｒｏｃｅｓｓｏｒ
Ａｒｃｈｉｔｅｃｔｕｒｅ）プロトコルの下で使用可
能な第１バス２２に接続されている。さらに主メモリ１
６も、メモリ・インターフェース２０を介してこの第１
バス２２に接続されている。システム入出力コントロー
ラ３０は、第１バス２２とシステム・バス（ＳＢｕｓ）
３２との間でブリッジの役目を果たす。システム・コン
トローラ１８は第１バス２２に接続され、さらに制御ラ
イン２４、２６、２８、および２９を介してプロセッサ
１２、プロセッサ１４、主メモリ１６、およびシステム
入出力コントローラ３０にもそれぞれ接続されている。

【００２８】ＳＢｕｓ３２に別の構成要素（図示せ
ず）を接続するために、１つまたは複数のスロット（た
とえばスロット３４）を備えることができる。プロセッ
サ入出力バス・ブリッジ３６がＳＢｕｓ３２に接続さ
れる。これにより、１つまたは複数の周辺装置５０を接
続するための周辺バス（ＰＢｕｓ）３３へ接続される。
プロセッサ入出力ブリッジ３６は、入出力バス４０を介
した１つまたは複数の周辺装置４６および４８へのプロ
セッサ入出力のアクセスを行う。

【００２９】入出力バス４０上にある周辺装置がプロセ
ッサ１０へ、具体的にはプロセッサ１０の主メモリ１６
へＤＭＡアクセスを行うために、入出力バス４０とＳＢ
ｕｓ３２との間にダイレクト・メモリ・アクセス・コン
トローラ（ＤＭＡＣ）３８も接続されている。このＤＭ
ＡＣ３８は別のバス・ブリッジを形成する。

【００３０】フォールト・トレラント・コンピュータ・
システムの場合、入出力バスを１対のフォールト・トレ
ラント冗長バスとして構成することができる。その際、
コンピュータ・システム１０の多様なインスタンスをそ
のバスに接続する。

【００３１】図２は、ＤＭＡＣ３８をさらに詳細に例示
した図である。ＤＭＡＣ３８は、ローダ・マシン６２
（以下ローダ６２と呼ぶ）およびムーバ・マシン６４
（以下ムーバ６４と呼ぶ）を備える。ローダ６２とムー
バ６４はそれぞれ、プロセッサ入出力インターフェース
（それぞれ６６および６８）を有し、これによってプロ
セッサ１０がローダおよびムーバを直接制御できる。

【００３２】本発明の一実施形態では、ローダ６２はロ
ーダ・コントローラ８４を備え、これによってローダ６
２が主メモリ１６からＤＭＡＣ３８へＤＭＡコマンド
をロードできる。具体的に言えばローダ・コントローラ
８４は、プロセッサ１０の主メモリ１６からムーバ６４
内のムーバ・レジスタ７４へＤＭＡコマンドをロードす
るように動作する。

【００３３】ローダ６２はレジスタ７２も備える。具体
的にこれらは、主メモリ１６内にあるコマンド・バッフ
ァ９２をアドレス指定するためのベース・ポインタ７５
用のベース・レジスタ７６と、コマンド・バッファ９２
内にあるＤＭＡコマンド・シーケンスのテールをアドレ
ス指定するテール・ポインタ７７用のテール・ポインタ
・レジスタ７８と、コマンド・バッファ９２内にあるコ
マンド・シーケンスのヘッドをアドレス指定するヘッド
・ポインタ７９用のヘッド・ポインタ・レジスタ８０と
を含む。ローダ６２にはその他のレジスタ８２も備えら
れている。

【００３４】ムーバ６４は、バス間で大量のデータを移
動させるのに使用できる。これを実行するためのムーバ
転送機構８５を含む。ムーバ６４はムーバ・コントロー
ラ８６を備える。これはムーバ・レジスタ７４内のＤＭ
Ａコマンドに従ってＤＭＡ操作を制御するために使用可
能である。ムーバ６４用のＤＭＡコマンドは、プロセッ
サ１０によってセットアップされた１６バイト構造であ
る。ＤＭＡコマンドはムーバ６４に、入出力バス４０と
ＳＢｕｓＤＶＭＡ（ダイレクト仮想メモリ・アクセ
ス）アドレスとの間でどちらかの方向にデータを移動さ
せ、主メモリに中継する。このＤＭＡコマンドは、プロ
セッサ１０によってムーバ・レジスタ７４に直接書き込
むか、あるいは主メモリ１６内のコマンド・バッファに
書き込んでから、ローダ６２によってムーバ・レジスタ
７４にロードすることができる。

【００３５】ＤＭＡコマンドは、ＤＶＭＡおよびフォー
ルト・トレラント入出力バス・アクセスに任意の開始ア
ドレスを指定することができる。これは、アラインメン
トの制約なしに、所与の最大値までの任意の転送長さを
指定することができる。ＤＭＡコマンドは、 − 主メモリのＤＶＭＡアドレスと、 − 入出力バス・アドレスと、 − バイト・カウントと、 − ＤＶＭＡアクション・バイトとを含むことができ
る。

【００３６】ＤＶＭＡアクション・バイトは、（転送方
向に関する）方向インジケータ、妥当性ビット、割込み
イネーブル・ビット、およびライトバック・イネーブル
・ビットを含むコマンドおよび状況情報を備える。

【００３７】本発明の実施形態は、プロセッサ１０とＤ
ＭＡＣ３８との間でＤＭＡコマンドを転送する際のオ
ーバヘッドを最小限に抑えるために、ＤＭＡコマンドを
効率的に転送するための特定の機構を含む。

【００３８】図３に示すように、主メモリの領域はコマ
ンド・バッファ９２として構成される。コマンド・バッ
ファ９２として構成された主メモリ１６のこの領域は、
オペレーティング・システム９０の制約およびＤＭＡコ
ントローラによる主メモリ１６の使い方により、主メモ
リ内に配置される。たとえば、現在の例では、このコマ
ンド・バッファは８Ｋバイト境界で配置された８Ｋバイ
ト・ページとして定義される。図３は、ＤＭＡＣ３６
内に保持されているベース・レジスタ７６、テール・レ
ジスタ７８、およびヘッド・レジスタ８０も例示してい
る。プロセッサは、ミラー・ベース・レジスタ１０６、
ミラー・ヘッド・レジスタ１１０、およびミラー・テー
ル・レジスタ１０８内にそれぞれミラー・ベース・ポイ
ンタ１０５、ミラー・ヘッド・ポインタ１０９、および
ミラー・テール・ポインタ１０７を保持していることに
留意されたい。

【００３９】本発明の一実施形態では、ＤＭＡＣ３８
のムーバ６４内にあるコマンド・バッファ・ベース・レ
ジスタ（ベース・レジスタ）７６が、主メモリ１６内に
あるコマンド・バッファ９２のベース９１のアドレス指
定を可能にする。図４は、このベース・レジスタ７６を
例示した図である。これは、ビット０〜１２が０であり
（すなわち８Ｋ境界）、ビット１３〜２９が主メモリ１
６内の個々のページをアドレス指定する３０ビット・レ
ジスタである。

【００４０】テール・ポインタ７７およびヘッド・ポイ
ンタ７９（ＤＭＡＣ３８のテール・レジスタ７８およ
びヘッド・レジスタ８０にそれぞれ保持されている）
が、それぞれ、コマンド・バッファ９２内に保持されて
いるＤＭＡコマンド・シーケンスのテール９８およびヘ
ッド１００のアドレス指定を可能にする。ＤＭＡコマン
ド・シーケンスのヘッドは、このシーケンスの終端に関
係しており、ここでＤＭＡコマンドがコマンド・バッフ
ァに追加（格納）される。ＤＭＡコマンド・シーケンス
のテールは、このシーケンスの終端に関係しており、こ
こでＤＭＡコマンドがコマンド・バッファから取り出さ
れる（読み取られる）。以下に記載するように、コマン
ド・バッファはリング・バッファとしても構成される
（すなわち、モジュロ・アドレス指定によりアドレス指
定される）。

【００４１】ベース・レジスタ７６は、コマンド・バッ
ファ９２内のＤＭＡコマンドを見つけるためにＤＭＡＣ
３８が発行するＳＢｕｓＤＶＭＡアドレスを含む。

【００４２】テール・レジスタ７８内のテール・ポイン
タ７７は、現在処理されているＤＭＡコマンド（たとえ
ばＤＭＡコマンド１０２）のインデックスを提供する。
テール・レジスタ７８のテール・ポインタ７７における
それぞれの増分は、主メモリにおける１６バイト増分を
表し、これは１つのＤＭＡコマンドに対応する。テール
・ポインタ値がゼロの場合は、そのコマンドがベース・
レジスタ７６の指示するアドレスにあることを表す。

【００４３】図５は、テール・レジスタ７８を例示する
図である。ビット０〜３（すなわち１６バイト境界）が
ゼロであり、ビット４〜１２がコマンド・バッファ９２
内のインデックス値を示すことに留意されたい。

【００４４】ヘッド・レジスタ８０は最後のＤＭＡコマ
ンド（たとえばＤＭＡコマンド１０４）のインデックス
を含み、これは主メモリ１６内のコマンド・バッファ９
２で有効である。ヘッド・レジスタ８０内のヘッド・ポ
インタによって与えられるアドレス指定は、テール・レ
ジスタ７８のテール・ポインタ７７について説明したと
おりである。ヘッド・レジスタ８０を例示した図６を見
るとわかるように、これは図５に例示したテール・レジ
スタ７８と同じ形式である。

【００４５】ヘッド・ポインタ７９およびテール・ポイ
ンタ７７の制御は、コマンド・バッファ９２をリング・
バッファとして構成する（すなわちモジュロ・アドレス
指定が提供されている）ためのようなものであり、これ
によってポインタは、コマンド・バッファ９２の一方の
端から他方の端へ折り返す。すなわち、アドレスは０〜
ｎ（ここでｎは最大インデックス値に対応する）まで増
加し、その後０に戻る。もちろんこのインデックス表示
は、ｎから０という逆方向に進み、その後ｎに戻っても
同じである。

【００４６】ＤＭＡコントローラがアイドル状態であ
り、現在のコマンドについて進行中のすべてのＤＭＡを
完了した状況で、ヘッド・レジスタ８０およびテール・
レジスタ７８にあるヘッド・ポインタ７９およびテール
・ポインタ７７が、それぞれコマンド・バッファ９２内
の同じ位置を指示している場合、このコマンド・バッフ
ァには有効なＤＭＡコマンドがなく、ＤＭＡコントロー
ラはその時点で転送する必要のあるＤＭＡコマンドがな
いことを理解する。

【００４７】以下に説明するように、ヘッド・レジスタ
８０およびテール・レジスタ７８が使用される方法は異
なる。具体的には、ヘッド・レジスタ８０はプロセッサ
１０によって管理されるが、テール・レジスタ７８はＤ
ＭＡＣ３８によって管理される。

【００４８】次に、図１に示したシステムの動作につい
て、具体的にはＤＭＡＣ３８の動作について、一般的
に説明する。

【００４９】前述のように、ＤＭＡＣ３８はローダ６
２およびムーバ６４を備え、プロセッサ１２、１４がＤ
ＭＡＣ３８に対して提供するＤＭＡコマンドに応答し
て動作することができる。ＤＭＡコマンドは、アライン
メントに関する制約なしに、ＤＶＭＡおよび入出力バス
・アクセスに対して任意の開始アドレスを指定し、所与
の最大値までの任意の転送長さを指定することができ
る。ムーバ６４は、実行可能な最大幅の転送および最長
のバーストを使用して、実行可能な最高の転送を処理す
る。読取り値が好都合なアドレスで終わらない場合、実
行可能な最速のバースト転送を使用するために、ムーバ
６４によって、ＤＭＡコマンドに指定されたデータより
も多くのデータが転送のどちらかの端で読み取られてい
る可能性がある。過剰読取りになると、次の適切な境界
（たとえばＳＢｕｓでは６４バイト境界、入出力バスで
は８バイト境界）まで何も読み取らない。書込みは正確
に処理される。したがって、ムーバ６４は、予測される
データを可能な限り最速の方法で書き込むのに適した、
小規模なＳＢｕｓサイクルと入出力バス・サイクルの組
合わせであれば何でも使用する。

【００５０】必要であれば、ローダ６２は、完了状況の
主メモリ内にあるＤＭＡコマンドを更新することができ
る。ＤＭＡコマンドに指定されていれば、ムーバ６４が
ＳＢｕｓ割込みを生成することもできる。この割込みが
プロセッサ１０に達したときに、ＤＭＡコマンドは完了
しており、メモリへの書込みが要求されていることが保
証されているが、主メモリに達する完了状況とプロセッ
サに達する割込みとの間のタイミングの関係は決められ
ていない。

【００５１】ＤＭＡの実行中、プロセッサは、主メモリ
１６内にあるコマンド・バッファ９２の待ち行列にＤＭ
Ａコマンドを入れることが可能であって、単一プロセッ
サ入出力書込みを使用して、すなわち新しいヘッド・ポ
インタをヘッド・レジスタ８０に書き込むことによっ
て、その存在についての信号をローダ６２に送信するこ
とができる。ムーバ６４が１つのコマンドに対するＤＭ
Ａを完了したときに、ヘッド・ポインタ７９とテール・
ポインタ７７との間に何らかの差異があればそれを分析
することによって、ローダは即時に次のＤＭＡコマンド
をムーバ・レジスタ７４にロードし、プロセッサによる
何らかの支援を待たずに、新たにＤＭＡを開始すること
ができる。言い換えれば、ローダ６２は、ヘッド・ポイ
ンタ７９とテール・ポインタ７７との間の差異を使用し
て、ＤＭＡコマンドがコマンド・バッファ９２からダウ
ンロードされるのを待っていることを示す。

【００５２】図７Ａおよび図７Ｂは、プロセッサ１０お
よびＤＭＡＣ３８の動作を例示した流れ図である。

【００５３】図７Ａは、プロセッサ１０が実行する各ス
テップを表す。

【００５４】ステップＳ１で、プロセッサは新しいＤＭ
Ａコマンド（たとえばＤＭＡコマンド１０３）をコマン
ド・バッファ９２に書き込む。プロセッサは、ミラー・
ヘッド・レジスタ１１０の内容（すなわちミラー・ヘッ
ド・ポインタ１０９）によって識別されるオフセット
で、ＤＭＡコマンドをコマンド・バッファ９２に書き込
む。コマンド・バッファのベースは、ミラー・ベース・
レジスタ１０６の内容（すなわちミラー・ベース・ポイ
ンタ１０５）によって識別される。

【００５５】ステップＳ２で、プロセッサはミラー・ヘ
ッド・レジスタ１１０内のミラー・ヘッド・ポインタ１
０９を増分する。コマンド・バッファ９２内の次の位置
は、ミラー・ヘッド・レジスタ１１０の内容を１６バイ
トだけ増分することによって識別されるので、現時点で
最後のＤＭＡコマンド１０４を超えて次の位置を指示す
る。

【００５６】ステップＳ３で、プロセッサはミラー・ヘ
ッド・レジスタ１１０の内容とミラー・テール・レジス
タ１０８の内容とを比較する。

【００５７】これらが同等であれば（本実施の形態の場
合はこれらが等しければ）、コマンド・バッファ内には
それ以上スペースがない可能性があることを意味する。
これを調べるには、ミラー・テール・レジスタ１０８の
内容とテール・レジスタ７８の内容とを確実に対応させ
る必要がある。したがってステップＳ４で、プロセッサ
はテール・レジスタ７８の現在の内容をミラー・テール
・レジスタ１０８にコピーする。最後にミラー・テール
・レジスタ１０８が更新されてから、ＤＭＡＣ３８がテ
ール・レジスタ７８内のテール・ポインタ７７を変更し
た場合は、ミラー・ヘッド・レジスタ１１０の内容とミ
ラー・テール・レジスタ１０８の内容が同等ではないは
ずである。ステップＳ３およびＳ４によって形成される
ループは、ステップＳ３のテストによって、ヘッド・レ
ジスタ１１０の内容とテール・レジスタ１０８の内容が
同等でないことが示されるまで繰り返される。

【００５８】ステップＳ３のテストによって、ミラー・
ヘッド・ポインタ１０９がミラー・テール・ポインタ１
０７と同等でないことが示されると、プロセッサはステ
ップＳ５で、コマンド・バッファ９２に書き込まれるＤ
ＭＡコマンドが他にもあるかどうかを判定する。他にも
ある場合は、ステップＳ１に制御が戻される。他にない
場合、プロセッサはステップＳ６で、ＤＭＡＣのヘッド
・ポインタ７９がミラー・ヘッド・ポインタ１０９に対
応するように更新するために、ミラー・ヘッド・レジス
タ１１０の内容をＤＭＡＣ３８のヘッド・レジスタ８
０にコピーする。

【００５９】その結果、プロセッサ１０は、１つまたは
複数のＤＭＡコマンドをバッファ９２のヘッドに追加
し、ＤＭＡＣヘッド・レジスタ８０への単一書込みによ
って、ＤＭＡＣ３８にすべてのコマンドを使用できる
ことを示すことがわかる。これによって、入出力帯域幅
要件を最小限に抑えることができる。

【００６０】プロセッサ１０は、コマンド・バッファ９
２内にスペースが存在するか否かを判定するために、各
インスタントでＤＭＡＣテール・ポインタ７７をミラー
リングする必要はない。プロセッサ１０はほとんどの場
合に、前述のステップＳ１〜Ｓ６を使用して、ミラー・
テール・レジスタ１０８内に保持されているミラー・テ
ール・ポインタ１０７を使用することができる。プロセ
ッサ１０は、ミラー・ヘッド・レジスタ１１０の内容と
ミラー・テール・レジスタ１０８の内容とを比較するこ
とで、コマンド・バッファ９２にスペースがあるか否か
を判定する。これらのミラー・レジスタ１１０および１
０８内にあるミラー・ポインタ値が同等でない場合（こ
の例では等しくない場合）、ミラー・ヘッド・レジスタ
１１０のミラー・ヘッド・ポインタが指すアドレスにあ
るコマンド・バッファ９２にはスペースがある。プロセ
ッサは、ＤＭＡＣ３８のヘッド・レジスタ８０に書き
込む際にミラー・ヘッド・ポインタ１０９それ自体を更
新するが、通常はミラー・テール・ポインタ１０７は修
正しない。ミラー・ヘッド・ポインタ１０９とミラー・
テール・ポインタ１０７との所定の関係が検出されると
（この例では、ミラー・ヘッド・ポインタ値とミラー・
テール・ポインタ値が等しい場合）、プロセッサ１０
は、テール・ポインタ７７を最後にチェックしてからＤ
ＭＡＣ３８がこれを更新したか否かをチェックする。
プロセッサ１０は、テール・ポインタ７７の現在値を見
つけて、これをミラー・テール・レジスタ１０８にコピ
ーするかまたは書き込むために、ＤＭＡＣ３８にある
テール・レジスタ７８に対して単一読取りアクセスを実
行することができる。プロセッサ１０がＤＭＡ要求を生
成するのとほぼ同じ速度でＤＭＡＣ３８が要求を処理
していれば、プロセッサ１０は、リング・バッファ９２
のローテーションが１回完了するごとにＤＭＡテール・
レジスタ７８にアクセスするだけでよい。これによっ
て、入出力帯域幅要件がさらに最小限に抑えられる。

【００６１】図７Ｂは、ＤＭＡＣ３８が実行するステ
ップを表す。

【００６２】ステップＳ１１でローダ６２は、ヘッド・
ポインタ７９とテール・ポインタ７７とを比較すること
ができる。ヘッド・ポインタ７９とテール・ポインタ７
７が同等であれば、現在、主メモリからムーバ６４への
転送を待っているＤＭＡコマンドはないことが判定され
る。したがって、ＤＭＡＣローダ６２は、ヘッド・ポイ
ンタ７９とテール・ポインタ７７との間に差異が生じる
まで待機する。ここで同等であると言うことは、ポイン
タが、コマンド・バッファ内にある共通のＤＭＡコマン
ド格納位置を効果的に指し示しているという意味である
ことがわかる。本実施形態の場合、これは両者が同じ値
を有していることを意味する。ただし他の実施形態で
は、使用されるアドレス指定モードに応じて、互いに所
定の関係を保った値を有することができる。

【００６３】ヘッド・ポインタ７９とテール・ポインタ
７７が同等でない場合（すなわち本実施形態では異なる
値を有する場合）、ローダ６２はステップＳ１２でテー
ル・ポインタ７７を使用し、ＤＭＡの読取り操作によっ
て、コマンド・バッファ９２内にある最後のコマンドに
アクセスする。したがってＤＭＡＣローダ６２は、次の
ＤＭＡコマンド（たとえばＤＭＡコマンド１０２）を主
メモリ１６からムーバ・レジスタ７４に転送することが
できる。

【００６４】ムーバがＤＭＡコマンドに指定されたデー
タの移動を完了するステップＳ１３に続いて、ローダは
ステップＳ１４で、「実行済み」または「完了」という
指示を、ＤＭＡコマンドがそこから読み取られたばかり
のコマンド・バッファ位置に書き込むことができる。プ
ロセッサはこれを使用して、ＤＭＡＣ３８によってど
のＤＭＡデータが首尾良く転送されたか否かを監視する
ことができる。

【００６５】ステップＳ１５で、ＤＭＡＣローダ６２
は、テール・ポインタ７７がコマンド・バッファ９２内
の新しいテールを指し示すように更新する。

【００６６】上記ステップＳ１１〜Ｓ１５は、図１のロ
ーダ・コントローラ８４が提供する機能を決めるもので
ある。

【００６７】前述のように、ヘッド・ポインタ７９およ
びテール・ポインタ７７は、モジュロ・アドレス指定を
使用して、コマンド・バッファ９２をリング・バッファ
として構成することができる。この方式では、主メモリ
からＤＭＡＣ３８への転送を待っているコマンドの文
字列は、コマンド・バッファ用に割り振られたメモリ・
スペース内で折り返すことができる。したがって、ヘッ
ド・ポインタ７９およびテール・ポインタ７７の修正
は、コマンド・バッファ９２に割り振られたメモリ・ス
ペースに基づく「モジュロ」方式で実行されるのが効果
的である。

【００６８】前述のように、プロセッサ１０は、１つま
たは複数のＤＭＡコマンドのシーケンスをコマンド・バ
ッファ９２に書き込むのに使用することができる。この
コマンド・シーケンスは、転送されたＤＭＡコマンドの
最後のアドレスだけをＤＭＡＣ３８のヘッド・レジス
タ８０に送信して書き込むことができる。テール・ポイ
ンタ７７は、次のコマンドのアドレスを形成するために
使用されるので、ＤＭＡコマンドごとに更新される。Ｄ
ＭＡＣローダ６２は、一連のＤＭＡコマンドをコマンド
・バッファ９２からＤＭＡＣムーバ６４に転送するのに
使用することができる。この場合、ＤＭＡコマンドのシ
ーケンスがコマンド・バッファ９２からＤＭＡＣムーバ
６４に転送され、最後のＤＭＡコマンドが完了した後
に、割込みを生成するか、または主メモリ内の最終コマ
ンドの完了状況を更新することができる。

【００６９】次に、ＤＭＡＣローダ６２およびＤＭＡＣ
ムーバ６４で提供されるその他のレジスタについて簡単
に説明する。

【００７０】ＤＭＡＣローダ６２内のその他レジスタ８
２は、現在のローダ状況を示すローダ状況レジスタを含
むことができる。ローダは２つの主要な状態、すなわち
受動状態と能動状態の間で移動する。パワーオン・リセ
ット・コマンド、同期化リセット・コマンド、任意のデ
ータ転送エラー・コマンド、あるいは直接プロセッサ・
コマンドによって、ローダを能動状態に移動させること
ができる。

【００７１】能動状態では、ローダはＤＭＡコマンドを
処理中であっても処理中でなくてもよい。すべてのコマ
ンドが完了すると、ヘッド・レジスタ８０の内容（すな
わちヘッド・ポインタ７９）はテール・レジスタ７８の
内容（すなわちテール・ポインタ７７）と同等になる。
ローダは、プロセッサ１０が新しい値をヘッド・レジス
タ８０に書き込むのを能動状態で無期限に待機し、書き
込まれた後、ローダは新しいＤＭＡコマンドを処理す
る。能動状態は、ローダにとって通常の状態である。

【００７２】ＤＭＡＣムーバ６４内にあるムーバ・レジ
スタ７４は、いくつかの異なるレジスタを備える。

【００７３】ＤＭＡＣ＿ＡＣＴＩＯＮレジスタは、現在
のムーバ動作を決める。このレジスタは、ＤＭＡＣロー
ダ６２によって自動的にロードされ、主メモリ内にある
ＤＭＡＣコマンドのアクション・バイトに依存してい
る。ＤＭＡＣ＿ＡＣＴＩＯＮレジスタは、コマンドおよ
び状況情報を含む。これは、方向インジケータ、妥当性
インジケータ、割込みイネーブル・インジケータ、およ
びライトバック・イネーブル・インジケータを含むこと
ができる。方向インジケータは転送方向を示す。妥当性
インジケータは、コマンドの妥当性をチェックすること
ができる。割込みイネーブル・インジケータは、ＤＭＡ
動作完了時にＤＭＡムーバが割込みを生成するか否かを
示す。ライトバック・イネーブル・インジケータは、コ
マンド完了後に、完了状況がコマンド・バッファに書き
戻されるか否かを示す。ＤＭＡＣムーバはアクション・
コマンドを完了すると、終了状況でＤＭＡＣ＿ＡＣＴＩ
ＯＮを更新する。書戻し（ライトバック）が許可される
と、ＤＭＡローダはＤＭＡＣ＿ＡＣＴＩＯＮレジスタ内
で、更新されたＤＭＡＣ＿ＡＣＴＩＯＮを主メモリ１６
に書き戻す。ＤＭＡＣ＿ＡＣＴＩＯＮレジスタは、その
他の状況インジケータに使用する状況ビットをさらに含
むことができる。

【００７４】ＤＭＡＣ＿ＤＶＭＡレジスタは、ＤＭＡに
使用されるＳＢｕｓＤＶＭＡアドレスを決める。このＤ
ＶＭＡアドレスは、システム入出力コントローラ３０内
にある入出力メモリ管理ユニットによって、実アドレス
に変換される。このレジスタは、ＤＭＡＣローダ６２に
よって、コマンド・バッファ９２にあるＤＭＡコマンド
から自動的にロードされる。

【００７５】ＤＭＡＣ＿ＩＯＡＤレジスタは、ＤＭＡに
使用する入出力バスＤＶＭＡアドレスを決める。このレ
ジスタも、ローダによって、コマンド・バッファ９２に
あるＤＭＡコマンドから自動的にロードされる。

【００７６】ＤＭＡＣ＿ＣＯＵＮＴレジスタは、ＤＭＡ
Ｃ転送バイトをカウントする。これは、ＤＭＡコマンド
に関して転送されるバイト数を与える。このレジスタ
も、ＤＭＡＣローダ６２によって、コマンド・バッファ
９２にあるＤＭＡコマンドから自動的にロードされる。

【００７７】前述のように、プロセッサ１０は、ミラー
・ベース・ポインタ１０５、ミラー・テール・ポインタ
１０７、およびミラー・ヘッド・ポインタ１０９を、ミ
ラー・ベース・レジスタ１０６、ミラー・テール・レジ
スタ１０８、およびミラー・ヘッド・レジスタ１１０内
でそれぞれ維持する。図３に示すように、これらのレジ
スタは主メモリ内に保持することができる。別法とし
て、これらをＣＰＵレジスタで形成することができる。

【００７８】図８は、ＤＭＡＣ３６のその他の態様を
さらに詳細に例示した図である。具体的に言えば、図８
はＤＭＡ転送機構８５をより詳細に例示した図である。

【００７９】図８に示すように、第１のＳＢｕｓインタ
ーフェース２０２は、ＳＢｕｓ３２からデータを受け
取るために接続されている。第２のＳＢｕｓインターフ
ェース２０４は、ＳＢｕｓ３２にデータを転送するた
めに接続されている。これらのＳＢｕｓインターフェー
スは、ムーバ・コントローラ８６が供給するクロック信
号ＣＳによってクロックされている。図３に示すよう
に、ＳＢｕｓは単一バス３２である。ただし、ＳＢｕｓ
は制御ライン、アドレス・ライン、およびデータ・ライ
ンを備えていてもよく、ＳＢｕｓインターフェース２０
２および２０４は多重クロックト・クロック動作バッフ
ァとして構成することが可能であって、それぞれのバッ
ファが１つまたは複数の制御ライン、アドレス・ライ
ン、およびデータ・ラインに対して責任を負っている。
ＳＢｕｓインターフェース２０２の出力は、マルチプレ
クサ２１０への第１の入力を形成するために、ライン２
０６を介して供給される。このマルチプレクサ２１０へ
の第２の入力は、アキュムレータ２４０の出力に接続さ
れたパス２０８によって形成される。

【００８０】マルチプレクサ２１０への第１の入力と第
２の入力の選択は、ムーバ・コントローラ８６による多
重信号ＭＳ出力によって実行される。マルチプレクサ２
１０の出力２１１は、バッファ・ステージ２１２に供給
される。バッファ・ステージ２１２は、クロックト入力
ゲート２１４、バッファ記憶域（たとえば容量が１２８
×８バイトのランダム・アクセス・メモリ）、およびク
ロックト出力ゲート２１８を含む。クロックト入力ゲー
ト２１４およびクロックト出力ゲート２１８は、ムーバ
・コントローラ８６からのクロック信号ＣＳを受け取
る。

【００８１】バッファ・ステージ２１２の出力は、第２
のマルチプレクサ２３０への第１の入力２２６と、保持
レジスタ２２２への入力２２４となる。保持レジスタ２
２２は、ムーバ・コントローラ８６からのクロック信号
ＣＳによってクロックされる。保持レジスタ２２２の出
力は、第２のＳＢｕｓインターフェース２０４への入力
２２０を形成する。

【００８２】第２のマルチプレクサ２３０への第２の入
力２２８は、第１の入出力バス・インターフェース２５
０からの出力によって形成される。

【００８３】第２のマルチプレクサ２３０からの第１の
出力と第２の出力の選択も、ムーバ・コントローラ８６
からの多重信号（ＭＳ）によって実行される。第２のマ
ルチプレクサ２３０の出力２３２は、シフタ／ローテー
タ２３４に供給される。このシフタ／ローテータ２３４
は、選択可能なバレルシフトを行うための制御可能なバ
レル・シフタである。シフタ／ローテータ２３４は、ム
ーバ・コントローラ８６からシフト制御信号２３６を受
け取る。シフタ／ローテータ２３４からの出力２３８
は、アキュムレータ２４０に供給される。アキュムレー
タ２４０は、ムーバ・コントローラ８６からバイト・イ
ネーブル信号２４２を受け取り、ムーバ・コントローラ
８６からフェーズ信号２４４も受け取る。アキュムレー
タ２４０からの出力は、第１のマルチプレクサ２１０へ
の第２の出力２０８を形成し、第２の入出力バス・イン
ターフェース２４８への入力２４６も形成する。第１の
入出力バス・インターフェース２５０と第２の入出力バ
ス・インターフェース２４８も、ムーバ・コントローラ
８６からのクロック信号ＣＳによってクロックされる。
入出力バス・インターフェース２４８からの出力２５２
は、入出力バス４０にデータを置くことであり、第１の
入力バス・インターフェース２５０への入力２５４は、
入出力バス４０からのデータを受け取ることである。

【００８４】次に、ムーバ転送機構８５の動作について
下記に記載する。ムーバ・コントローラ８６は、ムーバ
転送機構８５の動作を制御するために、ムーバ６４のム
ーバ・レジスタ７４内にあるデータに応答して動作する
ことに留意されたい。

【００８５】図９は、シフタ／ローテータ２３４を示す
概略図である。図４に示すように、シフタ／ローテータ
２３４への入力２３２およびシフタ／ローテータ２３４
からの出力２３８は、マルチバイト出力である。ムーバ
・コントローラ８６からのシフト入力２３６は、シフト
制御信号２３６によって選択されたシフタ／ローテータ
２３４内でのバレルシフト動作を制御するために使用す
ることができる。

【００８６】図１０は、アキュムレータ２４０を例示し
た図である。シフタ／ローテータ２３４からアキュムレ
ータ２４０への入力２３８は、平行にバイト・マスク２
３９へ供給される。バイト・マスクを使用して、バイト
・イネーブル信号２４２にしたがって、その入力から１
つまたは複数のバイトを選択することができる。アキュ
ムレータ・レジスタ２４１を使用して、フェーズ信号２
４４により、バイト・マスク２３９が供給するバイトを
選択的に累積し、出力することができる。この例では、
マスキングはバイトごとに実行されるが、他の実施形態
では、例えばビットごとに選択することができることに
留意されたい。フェーズ信号はアキュムレータ・レジス
タ２４１の異なるフェーズの動作を累積し、その後累積
されたビットを出力するように制御する。バイト・イネ
ーブル信号２４２およびフェーズ信号２４４は、ムーバ
・コントローラ８６によって供給される。アキュムレー
タ・レジスタ２４１からの出力は、ライン２０８および
２４６に供給される。

【００８７】図８では、斜線で印を付けたように、すべ
ての内部データ・パス・ラインが６４ビット幅（すなわ
ち８バイト幅）である。ただし、バス３２および４０上
のデータ・ラインおよびアドレス・ラインは、別のバス
・インターフェースを使用して別々に制御できることが
可能であって、この場合、バスとインターフェースとを
結ぶラインが内部データ幅とは異なる場合があることに
留意されたい。さらにまた、この例の内部データ幅は、
可能な内部データ幅の単なる一例であって、代わりに他
の内部データ幅（たとえば３２ビットまたは１２８ビッ
ト）を使用してもよいことを理解されたい。

【００８８】図１１は、ソース・バス（ＳＢｕｓ３２
または入出力バス４０のいずれでもよい）とそれらのバ
スの他方にある宛先との間で実行可能な転送を例示した
図である。この例では、実施形態が６４ビット幅のデー
タ・パスであるので、８バイト幅のデータ・ソースが表
示されている。ただし、上記で提案したように、他の実
施形態では他のデータ幅が採用されることがある。もち
ろんＤＭＡ転送は、ＤＭＡＣ３８の位置に応じて、他
のバス間でも実行可能である。

【００８９】ソース情報２６０はワード０のバイト４か
ら開始していることに留意されたい。これに対して宛先
情報は、ワード１０のバイト６から開始している。した
がって、単にバイトをワードごとにソースから宛先に転
送することはできないことがわかる。ムーバ転送機構
は、ソース・アドレスから宛先アドレスへのデータの転
送を非常に効率よく実行するように構成される。

【００９０】次に、シフタ／ローテータ２３４とアキュ
ムレータ２４０の動作について、図１２を参照しながら
説明する。

【００９１】図１２で、第１列は、転送の第１期、第２
期、第３期、および第４期でのシフタ／ローテータ２３
４への入力２３２を表す。第２列は、これら４期におけ
るシフタ／ローテータ２３４の出力２３８を示す。第３
列は、第１期〜第４期について、第１フェーズおよび第
２フェーズでアキュムレータ２４０に供給されるバイト
・イネーブル信号２４２を表す。第４列は、４期の各フ
ェーズにおける、アキュムレータ・レジスタ２４１の内
容を例示する。第５列の矢印は、第１期〜第４期それぞ
れの第１フェーズ中に、アキュムレータ２４０の内容を
２４５で出力することを表す。第１列に示した１．１、
１．２、２．１などの参照番号は、第１期の第１フェー
ズ、第１期の第２フェーズ、第２期の第１フェーズなど
を表す。次に、図１２についてより詳細に説明する。

【００９２】以上のことから、第１期（１．１で示す）
では、シフタ・ローテータ２３４への入力はソース・ワ
ード０の内容（すなわち＊＊＊ＡＢＣＤＥ）である。シ
フタ／ローテータ２３４はこの情報を右へ２バイト分バ
レルシフトして、２３８の列１．１に示した信号（すな
わちＤＥ＊＊＊ＡＢＣ）を提供する。この情報は、シフ
タ／ローテータ２３４の出力で即時に使用できる。同時
に、この第１フェーズでは、２４２の行１．１に図示さ
れたバイト・イネーブル信号（０００００１１１）が、
アキュムレータ２４０のバイト・セレクタ２３９に供給
される。これによってアキュムレータ２４０に、アキュ
ムレータ・レジスタ２４１内に、バイトイネーブル信号
の「１」で識別される位置で使用可能なバイトを累積さ
せ、バイトイネーブル信号の「０」に対応するバイト位
置にある内容は選択しないようにさせる。アキュムレー
タ・レジスタ２４１の内容は、第１の宛先バイト１０
（すなわち＊＊＊＊＊ＡＢＣ）を形成するために（２４
５の行１．１に示すように）即時に出力される。

【００９３】１回の実行で３バイトが出力されるように
表示されている。これを望まないあるいはこれが不可能
な他の実施形態の場合、ムーバ・コントローラ８６は信
号を供給して、出力に３バイトが１回に１バイト選択さ
れるようにすることができる。

【００９４】行１．２に示すように、動作の第２フェー
ズでは、シフタ／ローテータ２３４への入力およびここ
からの出力はそのままである。ただし、アキュムレータ
に供給されるバイト・イネーブル信号２４２は１１００
００００に変わる。その結果、アキュムレータ２４０に
入力される最初の２バイト（ＤおよびＥ）がセレクタ２
３９によって選択され、アキュムレータ・レジスタ２４
１に累積される。ただし、これらの信号は出力されず、
代わりに動作の次のフェーズになるまでアキュムレータ
・レジスタ内に保持される。

【００９５】動作の次のフェーズは、ステップ２の第１
フェーズを形成する。行２．１に示すように、シフタ／
ローテータ２３４への入力２３２は、ソース・バスから
のワード１（すなわちＦＧＨＩＪＫＬＭ）に関する情報
に変わる。シフタ／ローテータ２３４からの出力２３８
は、この入力を右へ２バイト分バレルシフトしたもの
（すなわちＬＭＦＧＨＩＪＫ）に対応する。このフェー
ズで、図７の２４２に示すように、バイトイネーブル信
号が００１１１１１１に変わり、これによってセレクタ
２３９は、アキュムレータ・ユニット２４１で累積する
ために信号ＦＧＨＩＪＫを選択する。これで宛先への第
２のワードの供給は完了し、次いで列２．１の２４５に
矢印で示されたように、８バイトのワードとして出力さ
れる。

【００９６】図１２での考察により、このプロセスがど
のようにして２．２、３．１、３．２、および４．１の
各フェーズへと続行されるかが理解されよう。第４の宛
先バイト（バイト１３）に出力される情報は、フェーズ
４．１が終わった時点ですでにアキュムレータに格納さ
れているので、フェーズ４．２では必要ないことに留意
されたい。したがってこの例では、列４．１の２４５に
矢印で示されているように、この情報は即時に出力され
る。他の例で、１ワードが８バイトより少ないワードが
出力される場合、特定の実施形態により、１バイト、２
バイト、および／または４バイトのグループで出力する
ことができる。

【００９７】したがって、バス３２とバス４０との間で
の転送、またはバス４０とバス４２との間での転送の場
合、ソースアラインメントから宛先アラインメントに転
送するために、情報がいかに効率よくバレルシフトされ
て累積されるかが理解されよう。

【００９８】バイトの詳細な動きは、実施の形態によっ
て異なる。たとえば、どちらのバスもバースト・モード
で動作している場合、前述のようにアキュムレータ２４
０を２つのフェーズで動作させるようにすることができ
る。第１フェーズでは、シフタから入出力データ・ワー
ドｘのｎバイトを入手する。第２フェーズでは、入出力
データ・ワード（ｘ＋１）から（８−ｎ）バイトを入手
する。次いでアキュムレータの内容がバッファ２１６に
転送され、（ｘ＋１）からｎバイトを即時に入手する、
といった具合である。値ｎはシフトに関係し、ソース・
バスおよび宛先バス上にある開始アドレスのバイト・オ
フセットに依存する。

【００９９】シフト信号２３６、バイト・イネーブル信
号２４２、およびフェーズ信号２４４は、すべてムーバ
・コントローラ８６によって提供されることに留意され
たい。このムーバ・コントローラ８６を使用して、ソー
ス・アドレスおよび宛先アドレス、これらの信号を生成
するための転送方向、ならびに図８に例示した他のユニ
ットに供給されるクロック信号ＣＳおよび多重信号ＭＳ
を含む、ムーバ・レジスタ７４に格納されたデータに応
答することができる。

【０１００】図１３は、ムーバ・コントローラの動作を
まとめた構成図である。ステップＳ２１では、ムーバ・
コントローラがムーバ・レジスタ７４からソース・アド
レスおよび宛先アドレスを取り出す。Ｓ２２では、バス
３２とバス４０との間の転送方向を決定する。この情報
は、一般にムーバ・レジスタ７４のうちの１つの転送方
向指示によって決定される。ただし代わりに、関係する
バス・プロトコルを使用することができるソース・アド
レスおよび宛先アドレスから直接取り出すことも可能で
ある。

【０１０１】Ｓ２３では、ムーバ・コントローラが、シ
フタ／ローテータ内で実行されるシフトおよび転送され
るブロック・シーケンスのサイズを決定する。

【０１０２】この情報は、基礎のしっかりしたアルゴリ
ズム、所与の正確なソース・アドレスおよび宛先アドレ
ス、ならびに転送方向により、容易に計算できることに
留意されたい。転送用ブロックの決定は、バス間での転
送をできる限り効率的に実行するように確定される。

【０１０３】図１４に示すように、転送は異なるブロッ
ク・サイズで実行することが可能であって、使用可能な
バス・プロトコルおよび使用可能なハードウェア設計幅
の範囲内で実行される、これらのサイズによるブロック
転送の可用性に依存する。これは自由に選択することが
できる。

【０１０４】図１４に示すように、転送ブロックは１バ
イト・サイズ、８バイト・サイズ、および６４バイト・
サイズが可能であると考えられる。他の実施形態では、
１バイトよりも量が少ない場合にビット転送も可能であ
る。図１４に概略を示したように、理論上の転送には、
以下のステップが含まれる。

【０１０５】ステップＳ３１では、「８バイト」ブロッ
ク境界に達するまで、１バイト・サイズ・ブロックでの
初期転送が実行される。

【０１０６】ステップＳ３２では、「６４バイト」ブロ
ック境界に達するまで、８バイト・ブロック・サイズで
バイトを転送することができる。

【０１０７】ステップＳ３３では、転送の終わりに近づ
き、８バイト・ブロック・サイズに戻る必要が生じるま
で、６４バイト・ブロックで転送が実行される。

【０１０８】ステップＳ３４では、残りのバイトを１バ
イト・サイズのブロックで転送する必要が生じるまで、
８バイト・ブロックが転送される。

【０１０９】ステップＳ３５では、残りのバイトが転送
される。

【０１１０】前述のように、ステップＳ３１より前に最
初のステップを設定することおよび／またはステップＳ
３５より後に最終ステップを設定することによって、ビ
ットごとの転送を行うことができる。

【０１１１】以上のことから、実行される転送のサイズ
が決まっていてソース・アドレスと宛先アドレスが正確
であり、８バイト境界および６４バイト境界を基準に分
布されていれば、上記の１つまたは複数ステージの組合
わせは、ムーバ・コントローラ８６が容易に決定するこ
とができる。好適なアラインメントがすでに実行されて
いる場合、図９に示した１つまたは複数のステップが省
略できることは明らかである。

【０１１２】図１３に戻ると、いったんステップＳ２３
が決定されると、ステップＳ２４で制御信号の詳細なシ
ーケンスを順番に生成し、ステップＳ２５で転送を実行
することができる。

【０１１３】前述のように、バス３２とバス４０との間
の転送方向を決定する必要がある。ＳＢｕｓ３２から
入出力バス４０へ転送しても、その逆でもよい。

【０１１４】多重信号ＭＳを第１のマルチプレクサ２１
０および第２のマルチプレクサ２３０に提供することに
よって、転送方向の制御が実行される。図１５は、入出
力バス４０からＳＢｕｓ３２へのデータ転送を示す図
である。これを実行するために、第１のマルチプレクサ
２１０を制御して、アキュムレータ２４０の出力である
第２の入力を選択する。第２のマルチプレクサ２３０を
制御して、入出力バス・インターフェース２５０から第
２の入力２２８を選択する。

【０１１５】その結果、入出力バス・インターフェース
２５０で入出力バス４０から受け取られた転送されるべ
きバイトが第２のマルチプレクサ２３０に供給され、今
度はこれがそれらのバイトをシフタ／ローテータ２３４
に供給する。図６および図７に関してすでに述べたシフ
ト／ローテーションおよび累積プロセスがシフタ／ロー
テータおよびアキュムレータで実行され、アキュムレー
タから出力されたバイトが第１のマルチプレクサ２１０
に供給される。ＳＢｕｓインターフェース２４０を介し
てＳＢｕｓ３２へ転送するために保持レジスタ２２２
へ転送されるデータ・ブロックを形成するために、第１
のマルチプレクサ２１０からの出力がバッファ２１６で
バッファリングされる。バッファ２１２および保持レジ
スタ２２２は、異なるバス速度およびバス・アクセスの
可用性を考慮に入れるために、入出力バスとＳＢｕｓ
３２との間でのデータのバッファリングを可能にする。

【０１１６】図１５では、ライン２０１、２０６、２２
６、２４６、および２５２は破線で表示されていること
に留意されたい。これは、データが入出力バス４０から
ＳＢｕｓ３２に転送される場合に、データがこれらの
パスに沿って転送されないことを表している。

【０１１７】図１６は、データ転送がＳＢｕｓ３２と
入出力バス４０との間で実行される場合の、代替状況を
例示した図である。この場合、ライン２０１、２０６、
２２６、２４６、および２５２は実線で表示されてお
り、これに対してライン２５４、２２８、２０８、２２
４、２２０、および２０３は破線で表示されていること
に留意されたい。これは、ＳＢｕｓ３２から入出力バ
ス４０へ情報が転送される際に、データは破線に沿って
流れないことを示している。

【０１１８】したがって、図１６に示された状況では、
データはＳＢｕｓ３２からライン２０１を通ってＳＢ
ｕｓインターフェース２０２で受け取られる。ＳＢｕｓ
インターフェース２０２からのデータは、ライン２０６
を介して第１のマルチプレクサ２１０に供給される。こ
の場合、多重信号ＭＳは、第１の入力を選択するために
第１のマルチプレクサ２１０に供給される。したがっ
て、マルチプレクサ２１０の入力２０６で受け取られた
データはその出力２１１に供給され、バッファ・ユニッ
ト２１２でバッファリングされる。このデータは、シフ
タ／ローテータおよびアキュムレータ２４０を通って入
出力バス４０へ転送される一定に流れるように、バッフ
ァ・ユニット２１２から出力される。したがって、バッ
ファ・ユニット２１２から出力されるデータは、第２の
マルチプレクサ２３０の第１の入力２２６に供給され
る。多重信号ＭＳは、その第１の入力２２６を選択する
ために、第２のマルチプレクサ２３０に供給される。し
たがって、マルチプレクサ２３０の第１の入力２２６の
データは、その出力２３２に供給される。図６および図
７に関する前述のシフト／ローテーションおよび累積動
作は、シフタ／ローテータ２３４およびアキュムレータ
２４０によって実行される。そこから出力されるデータ
は、ライン２５２を介して入出力バス４０へ出力するた
めに、ライン２４５および２４６を介して入出力バス・
インターフェース２４８に供給される。

【０１１９】したがって、ソース・バスからデータを入
手し、これを宛先バスに出力するための所望のアライン
メントに再アラインメントするために、ＦＩＦＯバッフ
ァ２１６と調和して使用されるシフト／累積機構２３４
〜２４０について記述してきた。具体的な例では、２つ
のバスはＳＢｕｓ３２と入出力バス４０である。ソー
スはこれらバスのうちのいずれか一方、宛先はこれらバ
スのうちの他方とすることができる。ただし本発明は一
般に、どのような好適なバス・プロトコルの下でも動作
可能なバスに適用可能であることを理解されよう。

【０１２０】この例では、ＳＢｕｓで使用される本来の
バイト・アラインメントは６４バイトであり、この機構
は可能であればどこでも６４バイトのバースト転送を使
用できるようにする。本実施例の入出力バスは８バイト
にアラインメントされる。本実施例では、入出力バス転
送は５１２バイト長さまで可能であり、８バイト境界上
で開始および終了する。ただし他の実施例では、サイズ
の異なるバスの転送が実行できる。第１のモード（ＤＭ
Ａ読取りモード）の場合、入出力バスがソースであり、
ＳＢｕｓは宛先である。シフタ／ローテータ２３４は、
開始ソース・アドレスおよび開始宛先アドレスの相対的
バイト・アラインメントに応じてデータをローテーショ
ンする、８バイトのバレル・シフタである。入出力バス
転送は、ソース・アドレスから読み取る際に使用するこ
とができる。図１２を参照すると、転送の始めおよび終
わりに何らかの特別なデータを読み取れることに留意さ
れたい。バイトは、宛先アドレスが８バイトにアライン
メントされるまで、アキュムレータ内で入手される。次
いでこのアキュムレータの内容が、バッファ２１６に転
送される。その後このバッファの内容は、６４バイト・
アドレス境界に達するまで、バイト転送または８バイト
転送を使用してＳＢｕｓに書き込まれるが、この時点で
６４バイトのバースト転送が使用される。

【０１２１】両方のバスがバースト・モードの場合、ア
キュムレータは２フェーズで動作する。第１フェーズで
は、シフタから入出力データ・ワードｘのｎバイトを入
手する。第２フェーズでは、入出力データ・ワード（ｘ
＋１）から（８−ｎ）バイトを入手する。次いでこのア
キュムレータの内容がＦＩＦＯバッファに転送され、即
時に（ｘ＋１）からｎバイトを入手する、といった具合
である。値ｎはシフトに関係し、ソース・バスおよび宛
先バス上にある開始アドレスのバイト・オフセットに依
存する。

【０１２２】ＤＭＡ書込みモードでの動作は、ＳＢｕｓ
がソースであり入出力バスが宛先であること以外は同じ
である。ＳＢｕｓ読取りは必ず６４バイト・バースト上
で開始する。転送の始めと終わりに何らかの特別なバイ
トが読み取られることがある。データはＦＩＦＯバッフ
ァ２１６に読み込まれ、シフタ／ローテータ２３４およ
びアキュムレータ２４０を通って進み、入出力バスに書
き込まれる。８バイト・アドレス境界に達するまで個々
のバイト（またはバイトのグループ）が入出力バスに書
き込まれ、この時点で残りが８バイト未満になるまで８
バイトのバースト転送が使用される。その後残りのバイ
トは１バイトずつ転送される。

【０１２３】ここまで、２つのバス間でバイトを転送す
るための非常に効果的で柔軟な方法について説明してき
た。バイト境界、８バイト境界、および６４バイト境界
での転送を参照しながら説明してきたが、転送はその他
の境界でも実行可能であり、バイトのサブユニット、た
とえばビットごとでも実行可能であることが理解されよ
う。

【０１２４】ＤＭＡコマンドをプロセッサ１０からＤＭ
ＡＣ３８へ効率よく転送することができるＤＭＡアー
キテクチャについて説明してきた。記載された実施形態
では、プロセッサ１０は、１つの１６バイトＤＭＡコマ
ンドまたは一連の１６バイトＤＭＡコマンドを転送する
必要はなく、１つのヘッド・ポインタ（すなわちこの例
では１２ビット）を転送した後に、ローカル・プロセッ
サ・メモリに保持されているコマンド・バッファ５６に
ＤＭＡコマンドを書き込むだけでよい。その後ＤＭＡＣ
３８は、ＤＭＡＣの都合のよいときに、ＤＭＡ動作を
使用してＤＭＡコマンドを転送することができる。した
がって本発明の一実施形態は、個々のＤＭＡコマンドの
転送に関して、バスの使用とハンドシェーキングとを関
連付けることはない。またＤＭＡＣは、ＤＭＡＣ内に保
持されているヘッド・ポインタとテール・ポインタとを
比較するだけで、ＤＭＡコマンドが転送を待機している
ことを自動的に識別することができる。

【０１２５】以上、本発明を含むコンピュータ・システ
ムの特定の例示的構成について説明してきたが、本発明
がこうした構成を有するコンピュータ・システムのみに
適用可能なものではないことを理解されよう。

【０１２６】ＤＭＡＣ３８は、図１に示した分離型装
置３８のように実装する代わりに、入出力装置の一部ま
たはプロセッサの一部として内蔵することができる。こ
のような実施形態では、すでに述べた制御の効率が依然
として適用される。

【０１２７】図１７は、コンピュータ・システム３１０
の例示的構成を示す図であり、ここでＤＭＡＣ３３８
は入出力装置３４６の一部として実装されている。図１
７に示すように、プロセッサ３１２と、メモリ３１６
と、入出力装置３４６のＤＭＡＣ３３８とは、プロセ
ッサ・バス３２２を介して相互に接続される。ＤＭＡＣ
およびプロセッサは、前述の図２から図７を参照しなが
ら説明したように、ポインタと制御の構成を含むことが
できる。ＤＭＡと入出力装置の入出力要素３４８との間
の双方向の動作は、ＤＭＡＣ３３８によって制御する
ことができる。すでに述べた制御の効率がこの実施形態
に適用される。

【０１２８】図１８は、コンピュータ・システム４１０
の他の例示的構成を示す図であり、ここでＤＭＡＣ４
３８はプロセッサ４１２の一部として実装されている。
ＣＰＵ４１４およびＤＭＡＣ４３８は、バス・コン
トローラ４４０を介して相互に接続される。このプロセ
ッサ４１２のバス・コントローラ４４０と、メモリ４１
６と、１つまたは複数の入出力装置４４６とは、バス４
２２を介して相互に接続される。ＤＭＡ動作は、たとえ
ばこのメモリ４１６と入出力装置４４６との間で実行可
能である。

【０１２９】図１９は、コンピュータ・システム５１０
の他の例示的構成を示す図である。この場合、プロセッ
サ５１２と、メモリ５１６と、ＤＭＡＣと、１つまたは
複数の入出力装置５４６とは、バス５２２を介して相互
に接続される。このＤＭＡＣ５３８は、メモリ５１６と
入出力装置５４６との間でＤＭＡの転送を制御するのに
動作可能である。

【０１３０】図１７〜図１９で、矢印Ａはそれぞれ、Ｄ
ＭＡＣｘ３８をメモリｘ１６から入出力装置ｘ４６へ
読み取る際の動作を示す。

【０１３１】いずれの実施形態でもＤＭＡＣは、メモリ
と入出力装置との間でデータが移動する場合だけでな
く、メモリ内で移動する場合にも動作可能である。ＤＭ
ＡＣがプロセッサと分離して実装される場合（たとえ
ば、図１、図１７、および図１９）、データは主メモリ
からＤＭＡＣへ流れ、その後ＤＭＡＣから主メモリに書
き戻されるため、ＤＭＡＣには第２のバス・ポートが不
要である。

【０１３２】ＤＭＡＣは、主メモリと入出力装置との間
でデータをコピーするためのものであっても、常時単一
ポート装置として実装することができる。このような場
合、メモリ転送と入出力転送のどちらにもこの単一ポー
トが使用される。その結果、システム帯域幅の最適な使
用が達成されない可能性がある。ただし、好ましい実施
形態に関して説明したコマンド・バッファ制御の単純化
という点では、このような実施形態は依然として魅力的
であると言えよう。

【０１３３】実際、本発明の特定の実施形態について説
明してきたが、添付の特許請求の範囲に定義されている
ように、本発明の精神および範囲を逸脱しなければ、多
くの修正、追加、および／または置換が実行できること
を理解されよう。

【図面の簡単な説明】

【図１】本発明を組み込んだコンピュータ・システムの
例示的構成を示す概略構成図である。

【図２】図１のシステムのＤＭＡコントローラを示す概
略構成図である。

【図３】主メモリにおけるコマンド・バッファを示す概
略図である。

【図４】ベース・レジスタを示す図である。

【図５】テール・レジスタを示す図である。

【図６】ヘッド・レジスタを示す図である。

【図７】ＤＭＡコマンドをＤＭＡコントローラに転送す
るための、図１のコンピュータ・システムの動作を図示
した流れ図である。

【図８】図２のＤＭＡコントローラのＤＭＡ転送機構を
示す概略構成図である。

【図９】図８の機構のシフタ／ローテータを示す概略構
成図である。

【図１０】図８の機構のアキュムレータを示す概略図で
ある。

【図１１】データを転送するためのソース・バイトおよ
び宛先バイトの位置合わせを示す図である。

【図１２】シフタ／ローテータおよびアキュムレータの
動作を示す図である。

【図１３】データを転送するための制御動作を示す流れ
図である。

【図１４】可能なブロック転送動作を示す図である。

【図１５】第１バスと第２バスとの間で転送するため
の、図８の機構の構成図である。

【図１６】第１バスと第２バスとの間で転送するため
の、図３の機構の構成図である。

【図１７】本発明を組み込んだコンピュータ・システム
の他の例示的構成を示す概略構成図である。

【図１８】本発明を組み込んだコンピュータ・システム
の他の例示的構成を示す概略構成図である。

【図１９】本発明を組み込んだコンピュータ・システム
の他の例示的構成を示す概略構成図である。

【符号の説明】

１０コンピュータ・システム１２第１プロセッサ１４第２プロセッサ１６主メモリ１８システム・コントローラ２０メモリ・インターフェース２２第１バス２４制御ライン２６制御ライン２８制御ライン２９制御ライン３０システム入出力コントローラ３２システム・バス（ＳＢｕｓ）３３周辺バス（ＰＢｕｓ）３４スロット３６プロセッサ入出力ブリッジ３８ダイレクト・メモリ・アクセス・コントローラ
（ＤＭＡＣ）４０入出力バス４６周辺装置４８周辺装置５０周辺装置３１０コンピュータ・システム３１２プロセッサ３１６メモリ３２２プロセッサ・バス３３８ＤＭＡＣ（ダイレクト・メモリ・アクセス・コ
ントローラ）３４６入出力装置３４８入出力要素

フロントページの続き (71)出願人 591064003 901 ＳＡＮＡＮＴＯＮＩＯＲＯＡＤＰＡＬＯＡＬＴＯ，ＣＡ 94303，Ｕ. Ｓ．Ａ. (72)発明者エミリィズ・ジョン・ウィリアムズアメリカ合衆国・94089・カリフォルニア州・サニーベイル・モースアベニュ３ −205番・1063 (72)発明者アンドリュ・クロスランドイギリス国・エイチピイ17 ８イーエックス・バッキンガムシャー・ハデンハム・シアーストック・118

Claims

【特許請求の範囲】

【請求項１】ＤＭＡコマンド・シーケンスを保持する
ためのプロセッサとコマンド・バッファを備えたコンピ
ュータ・システムのダイレクト・メモリ・アクセス（Ｄ
ＭＡ）コントローラであって、ＤＭＡコントローラは、
テール・レジスタ内のテール・ポインタに応答して、コ
マンド・バッファからＤＭＡコントローラに転送される
ＤＭＡコマンドにアクセスする制御論理と、コマンド・
バッファ内のＤＭＡコマンド・シーケンスのヘッドを示
すヘッド・ポインタを保持するためのヘッド・レジスタ
と、コマンド・バッファ内のＤＭＡコマンド・シーケン
スのテールを示すテール・ポインタを保持するためのテ
ール・レジスタとを含むＤＭＡコントローラ。
【請求項２】コマンド・バッファがリング・バッファ
として構成される請求項１に記載のＤＭＡコントロー
ラ。
【請求項３】制御論理が、ヘッド・レジスタおよびテ
ール・レジスタ内のヘッド・ポインタとテール・ポイン
タとをそれぞれ比較し、ヘッド・ポインタとテール・ポ
インタに応答して、それらが同等であるときＤＭＡコマ
ンド・シーケンスがＤＭＡコマンドを含まないことを示
すように動作可能な請求項１に記載のＤＭＡコントロー
ラ。
【請求項４】制御論理が、ヘッド・レジスタおよびテ
ール・レジスタ内のヘッド・ポインタとテール・ポイン
タとをそれぞれ比較し、ヘッド・ポインタとテール・ポ
インタが同等でないことに応答して、少なくとも１つの
ＤＭＡコマンドがＤＭＡコマンド・シーケンス内にある
ことを示し、次いでコマンド・バッファ内にあるＤＭＡ
コマンド・シーケンスのテールからＤＭＡコントローラ
に転送されるＤＭＡコマンドにアクセスするために、テ
ール・レジスタ内にあるテール・ポインタを使用するよ
うに動作可能な請求項１に記載のＤＭＡコントローラ。
【請求項５】さらに制御論理が、ＤＭＡコマンドが読
み取られたコマンド・バッファ内のある位置に、完了イ
ンジケータを書き込むように動作可能な請求項４に記載
のＤＭＡコントローラ。
【請求項６】さらに制御論理が、コマンド・バッファ
内のある位置からのＤＭＡコマンドが完了した後に、テ
ール・レジスタ内のテール・ポインタを更新するように
動作可能な請求項４に記載のＤＭＡコントローラ。
【請求項７】制御論理が、コマンド・バッファをリン
グ・バッファとして構成するように、コマンド・バッフ
ァのモジュロ・アドレスを指定するためにテール・ポイ
ンタを制御するように動作可能な請求項１に記載のＤＭ
Ａコントローラ。
【請求項８】プロセッサと、ダイレクト・メモリ・ア
クセス（ＤＭＡ）コマンド・シーケンスをバッファリン
グするためのコマンド・バッファと、ＤＭＡコントロー
ラとを含むコンピュータ・システムであって、ＤＭＡコ
ントローラが、テール・レジスタ内のテール・ポインタ
に応答して、コマンド・バッファからＤＭＡコントロー
ラに転送されるＤＭＡコマンドにアクセスする制御論理
と、コマンド・バッファ内のＤＭＡコマンド・シーケン
スのヘッドを示すヘッド・ポインタを保持するためのヘ
ッド・レジスタと、コマンド・バッファ内のＤＭＡコマ
ンド・シーケンスのテールを示すテール・ポインタを保
持するためのテール・レジスタとを含むコンピュータ・
システム。
【請求項９】コマンド・バッファがリング・バッファ
として構成される請求項８に記載のコンピュータ・シス
テム。
【請求項１０】プロセッサが、コマンド・バッファに
ＤＭＡコマンドを追加し、ＤＭＡコントローラのヘッド
・レジスタ内にあるヘッド・ポインタを更新するように
動作可能な請求項８に記載のコンピュータ・システム。
【請求項１１】プロセッサが、コマンド・バッファに
複数のＤＭＡコマンドを追加し、次いでＤＭＡコントロ
ーラのヘッド・レジスタ内にあるヘッド・ポインタを更
新するように動作可能な請求項８に記載のコンピュータ
・システム。
【請求項１２】プロセッサが、ミラー・ヘッド・レジ
スタ内にミラー・ヘッド・ポインタを維持し、プロセッ
サがミラー・ヘッド・ポインタに応答してコマンド・バ
ッファ内にあるコマンド・シーケンスのヘッドにＤＭＡ
コマンドを追加するように動作可能な請求項８に記載の
コンピュータ・システム。
【請求項１３】さらにプロセッサが、ミラー・テール
・レジスタ内にミラー・テール・ポインタを維持し、プ
ロセッサが、ミラー・ヘッド・ポインタとミラー・テー
ル・ポインタとの間の所定の関係に応答して、ミラー・
テール・レジスタ内のミラー・テール・ポインタを更新
するために、ＤＭＡコントローラ内にあるテール・レジ
スタから現在のテール・ポインタ値を取り出す請求項１
２に記載のコンピュータ・システム。
【請求項１４】ＤＭＡコントローラの制御論理が、ヘ
ッド・レジスタおよびテール・レジスタ内のヘッド・ポ
インタとテール・ポインタとをそれぞれ比較し、ヘッド
・ポインタとテール・ポインタに応答し、それらが同等
であるときコマンド・バッファ内に転送できるＤＭＡコ
マンドがないことを示すように動作可能な請求項８に記
載のコンピュータ・システム。
【請求項１５】ＤＭＡコントローラの制御論理が、ヘ
ッド・レジスタおよびテール・レジスタ内のヘッド・ポ
インタとテール・ポインタとをそれぞれ比較し、ヘッド
・ポインタとテール・ポインタが同等でないことに応答
してコマンド・バッファ内に転送できるＤＭＡコマンド
が少なくとも１つあることを示し、次いでコマンド・バ
ッファからＤＭＡコントローラに転送されるＤＭＡコマ
ンドにアクセスするために、テール・レジスタ内にある
テール・ポインタを使用するように動作可能な請求項８
に記載のコンピュータ・システム。
【請求項１６】さらにＤＭＡコントローラの制御論理
が、ＤＭＡコマンドが読み取られたコマンド・バッファ
内のある位置に、完了インジケータを書き込むように動
作可能な請求項１５に記載のコンピュータ・システム。
【請求項１７】さらにＤＭＡコントローラの制御論理
が、コマンド・バッファ内のある位置からのＤＭＡコマ
ンドが完了した後に、テール・ポインタ値を更新するよ
うに動作可能な請求項１５に記載のコンピュータ・シス
テム。
【請求項１８】ポインタが、コマンド・バッファをリ
ング・バッファとして構成するために、コマンド・バッ
ファのモジュロ・アドレスを指定するように制御される
請求項８に記載のコンピュータ・システム。
【請求項１９】コマンド・バッファがメモリ内で構成
され、プロセッサ・バスがプロセッサとメモリとを接続
する請求項８に記載のコンピュータ・システム。
【請求項２０】ＤＭＡコントローラがプロセッサ・バ
スに接続された請求項１９に記載のコンピュータ・シス
テム。
【請求項２１】少なくとも１つの入出力装置がプロセ
ッサ・バスに接続された請求項２０に記載のコンピュー
タ・システム。
【請求項２２】少なくとも１つの入出力装置が入出力
バスに接続され、ＤＭＡコントローラがプロセッサ・バ
スと入出力バスとの間に配置された請求項１９に記載の
コンピュータ・システム。
【請求項２３】プロセッサ・バスとＤＭＡコントロー
ラとの間の第３バスと、プロセッサ・バスと第３バスと
の間に配置された入出力制御ブリッジと、第３バスと入
出力バスとの間に配置されたＤＭＡコントローラとを含
む請求項２２に記載のコンピュータ・システム。
【請求項２４】ＤＭＡコントローラがプロセッサに内
蔵された請求項８に記載のコンピュータ・システム。
【請求項２５】ＤＭＡコントローラが、入出力装置に
内蔵された請求項８に記載のコンピュータ・システム。
【請求項２６】プロセッサと、ＤＭＡコマンド・シー
ケンスを保持するためのコマンド・バッファと、ＤＭＡ
コントローラとを含むコンピュータ・システム内で、ダ
イレクト・メモリ・アクセス（ＤＭＡ）を制御する方法
であって、プロセッサが、少なくとも１つのＤＭＡコマンドを、コ
マンド・バッファ内のＤＭＡコマンド・シーケンスのヘ
ッドに追加するステップと、ＤＭＡコントローラが、ＤＭＡコントローラ内のテール
・レジスタに保持されているテール・ポインタを使用す
るＤＭＡによって、コマンド・バッファ内のＤＭＡコマ
ンド・シーケンスのテールから、ＤＭＡコマンドを転送
するステップとを含む方法。
【請求項２７】コマンド・バッファをリング・バッフ
ァとして構成するステップを含む請求項２６に記載の方
法。
【請求項２８】プロセッサが、コマンド・バッファ内
のＤＭＡコマンド・シーケンスのヘッドにＤＭＡコマン
ドを追加するステップと、ＤＭＡコントローラ内のヘッ
ド・ポインタを更新するステップとを含む請求項２６に
記載の方法。
【請求項２９】プロセッサが、コマンド・バッファ内
のコマンド・シーケンスのヘッドに複数のＤＭＡコマン
ドを追加するステップと、その後ＤＭＡコントローラ内
のヘッド・ポインタを更新するステップとを含む請求項
２８に記載の方法。
【請求項３０】プロセッサが、ミラー・ヘッド・レジ
スタ内にミラー・ヘッド・ポインタを維持するステップ
と、プロセッサがミラー・ヘッド・ポインタに応答して
コマンド・バッファ内にあるＤＭＡコマンド・シーケン
スのヘッドにＤＭＡコマンドを追加するステップとを含
む請求項２８に記載の方法。
【請求項３１】さらにプロセッサが、ミラー・テール
・レジスタ内にミラー・テール・ポインタを維持するス
テップと、プロセッサが、ミラー・ヘッド・ポインタと
ミラー・テール・ポインタとの間の所定の関係に応答し
て、ミラー・テール・レジスタ内のミラー・テール・ポ
インタを更新するために、ＤＭＡコントローラ内にある
テール・レジスタから現在のテール・ポインタ値を取り
出すステップとを含む請求項３０に記載の方法。
【請求項３２】ＤＭＡコントローラが、ヘッド・レジ
スタ内のヘッド・ポインタとテール・レジスタ内のテー
ル・ポインタとを比較するステップと、ヘッド・ポイン
タとテール・ポインタが同等であることに応答して、コ
マンド・バッファ内のＤＭＡコマンド・シーケンスにＤ
ＭＡコマンドがないことを示すステップとを含む請求項
２６に記載の方法。
【請求項３３】ＤＭＡコントローラが、ヘッド・レジ
スタ内のヘッド・ポインタとテール・レジスタ内のテー
ル・ポインタとを比較するステップと、ヘッド・ポイン
タとテール・ポインタが同等でないことに応答してコマ
ンド・バッファ内のＤＭＡコマンド・シーケンスに少な
くとも１つのＤＭＡコマンドがあることを示すステップ
と、次いでＤＭＡコントローラがテール・ポインタを使
用して、コマンド・バッファのテールからＤＭＡコマン
ドにアクセスするステップとを含む請求項２６に記載の
方法。
【請求項３４】ＤＭＡコントローラが、コマンド・バ
ッファから、ＤＭＡコマンドを完了した後にテール・ポ
インタを更新するステップを含む請求項２６に記載の方
法。
【請求項３５】ＤＭＡコントローラが、ＤＭＡコマン
ドが読み取られたコマンド・バッファ内のある位置に完
了インジケーションを書き込むステップを含む請求項２
６に記載の方法。
【請求項３６】コマンド・バッファをリング・バッフ
ァとして構成するために、コマンド・バッファのモジュ
ロ・アドレス指定を提供するようにポインタを修正する
ステップを含む請求項２６に記載の方法。