JP2000267815A - ディスクアレイ制御装置 - Google Patents
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- Computer Networks & Wireless Communication (AREA)
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Abstract
(57)【要約】
【課題】 ディスクアレイ制御装置において、２重化さ
れた共有メモリのメアクセスの応答時間の短縮と、処理
トランザクション数の増加にある。 【解決手段】 ホストコンピュータ／ディスク装置との
複数のインタフェース部と、各インタフェース部とそれ
ぞれアクセスパスにより１対１に接続される２重化され
た共有メモリ部と、上記複数のインタフェース部に接続
されるセレクタと、上記セレクタに接続されるキャッシ
ュメモリとを設ける。上記複数のインタフェース部と上
記セレクタとの間のアクセスパスの本数は、上記キャッ
シュメモリと上記セレクタとの間のアクセスパスの本数
よりも多くする。上記複数のインタフェース部の上記プ
ロセッサは、上記２重化された共有メモリ部に２重ライ
トを行う。 【効果】 メモリアクセスの応答時間の短縮、処理トラ
ンザクション数の増加を図れる。
れた共有メモリのメアクセスの応答時間の短縮と、処理
トランザクション数の増加にある。 【解決手段】 ホストコンピュータ／ディスク装置との
複数のインタフェース部と、各インタフェース部とそれ
ぞれアクセスパスにより１対１に接続される２重化され
た共有メモリ部と、上記複数のインタフェース部に接続
されるセレクタと、上記セレクタに接続されるキャッシ
ュメモリとを設ける。上記複数のインタフェース部と上
記セレクタとの間のアクセスパスの本数は、上記キャッ
シュメモリと上記セレクタとの間のアクセスパスの本数
よりも多くする。上記複数のインタフェース部の上記プ
ロセッサは、上記２重化された共有メモリ部に２重ライ
トを行う。 【効果】 メモリアクセスの応答時間の短縮、処理トラ
ンザクション数の増加を図れる。
Description
【０００１】
【発明の属する技術分野】本発明は、ホストコンピュー
タ又はディスク装置とのインタフェース部を制御する複
数のＣＰＵと、制御情報を格納する複数のメモリを含ん
で構成されるディスクアレイ制御装置に関する。
タ又はディスク装置とのインタフェース部を制御する複
数のＣＰＵと、制御情報を格納する複数のメモリを含ん
で構成されるディスクアレイ制御装置に関する。
【０００２】
【従来の技術】共有メモリ型マルチプロセッサシステム
を用いるディスクアレイ制御装置として、図２１に示す
構成のものが知られている。図２１に示す制御装置で
は、複数のＣＰＵ−ＰＫ（パッケージ）２１０１と、制
御情報を格納する共有メモリを搭載する共有メモリパッ
ケージ（ＳＭ−ＰＫ）＃Ａ ２１０３、及び共有メモリ
パッケージ（ＳＭ−ＰＫ）＃Ｂ ２１０４とが、共有メ
モリバス２１０２を介して接続されている。各ＣＰＵ−
ＰＫは、ホストコンピュータ又はディスク装置の何れか
に接続される。各ＣＰＵ−ＰＫは、複数のＣＰＵを有し
ており、各ＣＰＵは、共有メモリに格納されている制御
情報を用いて、ホストコンピュータ又はディスク装置か
らのデータ転送、又はホストコンピュータ又はディスク
装置へのデータ転送を制御等を行う。
を用いるディスクアレイ制御装置として、図２１に示す
構成のものが知られている。図２１に示す制御装置で
は、複数のＣＰＵ−ＰＫ（パッケージ）２１０１と、制
御情報を格納する共有メモリを搭載する共有メモリパッ
ケージ（ＳＭ−ＰＫ）＃Ａ ２１０３、及び共有メモリ
パッケージ（ＳＭ−ＰＫ）＃Ｂ ２１０４とが、共有メ
モリバス２１０２を介して接続されている。各ＣＰＵ−
ＰＫは、ホストコンピュータ又はディスク装置の何れか
に接続される。各ＣＰＵ−ＰＫは、複数のＣＰＵを有し
ており、各ＣＰＵは、共有メモリに格納されている制御
情報を用いて、ホストコンピュータ又はディスク装置か
らのデータ転送、又はホストコンピュータ又はディスク
装置へのデータ転送を制御等を行う。
【０００３】また、従来のメモリ制御装置では、メモリ
アクセスの応答時間の短縮、処理トランザクション数の
増大を図るため、複数のＣＰＵとメモリとの間を複数の
バスで接続したものがある。また、処理トランザクショ
ン数を増加させるには、処理トランザクションをそれら
複数のバスに最適に振り分ける必要がある。トランザク
ションを振り分ける技術に関しては、特開平９−１４６
８６３号公報に、各パスの使用、未使用のフラグを見て
トランザクションを振り分ける旨が開示されている。
アクセスの応答時間の短縮、処理トランザクション数の
増大を図るため、複数のＣＰＵとメモリとの間を複数の
バスで接続したものがある。また、処理トランザクショ
ン数を増加させるには、処理トランザクションをそれら
複数のバスに最適に振り分ける必要がある。トランザク
ションを振り分ける技術に関しては、特開平９−１４６
８６３号公報に、各パスの使用、未使用のフラグを見て
トランザクションを振り分ける旨が開示されている。
【０００４】また、、従来のメモリ制御装置では、信頼
性を向上させるため、バスを２系統化、メモリを２重化
したものがある。このようなメモリ制御装置は、例え
ば、特開平９−３２５９１６号公報に、メモリアクセス
に関して２本のバスを使うことにより、処理トランザク
ション数を増大させ、同時にデータの信頼性を向上する
ために重要なデータは２個のメモリに２重化ライトして
いる。この様な方式では非同期な複数メモリに同一デー
タを書くため、同時に複数の２重ライトが発生するとデ
ータの不一致またはデットロックを起こす可能性があ
る。ここでは２重ライトについて、メモリアドレス毎に
使用するバスを固定することによりアクセス経路を単一
化し、データの不一致またはデットロックの問題を避け
ている。
性を向上させるため、バスを２系統化、メモリを２重化
したものがある。このようなメモリ制御装置は、例え
ば、特開平９−３２５９１６号公報に、メモリアクセス
に関して２本のバスを使うことにより、処理トランザク
ション数を増大させ、同時にデータの信頼性を向上する
ために重要なデータは２個のメモリに２重化ライトして
いる。この様な方式では非同期な複数メモリに同一デー
タを書くため、同時に複数の２重ライトが発生するとデ
ータの不一致またはデットロックを起こす可能性があ
る。ここでは２重ライトについて、メモリアドレス毎に
使用するバスを固定することによりアクセス経路を単一
化し、データの不一致またはデットロックの問題を避け
ている。
【０００５】しかし、このような方式では、多数のアク
セスが発生した場合、バスでの処理がシリアルになり応
答時間、処理トランザクション数に関して性能ボトルネ
ックとなる。またバスを２重化したとはいえ、バスの故
障が発生した場合、接続しているＣＰＵはすべて影響を
受けることになる。
セスが発生した場合、バスでの処理がシリアルになり応
答時間、処理トランザクション数に関して性能ボトルネ
ックとなる。またバスを２重化したとはいえ、バスの故
障が発生した場合、接続しているＣＰＵはすべて影響を
受けることになる。
【０００６】性能、信頼性の向上を図ったものとして
と、CPUとメモリの間を一対一に接続するスター接続方
式がある。特開昭５８−１６３６２号公報には、各ＣＰ
Ｕから２重化された各メモリに対し、１本づつパスが接
続されている。この方式は、上述の方式に比較して同時
にアクセスできるパス数が増え、処理トランザクション
数もさらに増大する。また、各ＣＰＵ毎にパスが接続さ
れているので、本方式は、上述の方式に比較し、１本の
パスの故障により影響を受けるＣＰＵの範囲は狭く、信
頼性も高い。さらに、この技術では，２重ライト処理時
のデータの不一致またはデットロックを避けるために、
共有メモリ間インターフェィスをもうけている。
と、CPUとメモリの間を一対一に接続するスター接続方
式がある。特開昭５８−１６３６２号公報には、各ＣＰ
Ｕから２重化された各メモリに対し、１本づつパスが接
続されている。この方式は、上述の方式に比較して同時
にアクセスできるパス数が増え、処理トランザクション
数もさらに増大する。また、各ＣＰＵ毎にパスが接続さ
れているので、本方式は、上述の方式に比較し、１本の
パスの故障により影響を受けるＣＰＵの範囲は狭く、信
頼性も高い。さらに、この技術では，２重ライト処理時
のデータの不一致またはデットロックを避けるために、
共有メモリ間インターフェィスをもうけている。
【０００７】
【発明が解決しようとする課題】ディスクアレイ制御装
置において、共有メモリではキャッシュメモリほど大量
のデータの転送は必要としないが、トランザクション数
を増加させ、一回の転送の応答時間の短縮が必要であ
る。したがって、特開昭５８−１６３６２号公報に記載
されている技術のように、各ＣＰＵと共有メモリとの間
を１対１接続するのが適している。
置において、共有メモリではキャッシュメモリほど大量
のデータの転送は必要としないが、トランザクション数
を増加させ、一回の転送の応答時間の短縮が必要であ
る。したがって、特開昭５８−１６３６２号公報に記載
されている技術のように、各ＣＰＵと共有メモリとの間
を１対１接続するのが適している。
【０００８】一方、各ＣＰＵとキャッシュメモリとの間
では、大量のデータを高速に転送する必要があるので、
これらの間のアクセスパス数を増やす必要がある。その
ためには、特開昭５８−１６３６２号公報に記載されて
いる技術のように、これらの間を１対１接続するのが適
している。
では、大量のデータを高速に転送する必要があるので、
これらの間のアクセスパス数を増やす必要がある。その
ためには、特開昭５８−１６３６２号公報に記載されて
いる技術のように、これらの間を１対１接続するのが適
している。
【０００９】しかし、キャッシュメモリを構成するパッ
ケージに実装できるコネクタ数、又は、各メモリを構成
するＬＳＩに実装できるピン数の数には物理的に限りが
あるので、各ＣＰＵと共有メモリとの間のアクセスパス
数を増やすことには限界がある。
ケージに実装できるコネクタ数、又は、各メモリを構成
するＬＳＩに実装できるピン数の数には物理的に限りが
あるので、各ＣＰＵと共有メモリとの間のアクセスパス
数を増やすことには限界がある。
【００１０】また、上述のように，処理トランザクショ
ン数を増加し、信頼性を向上するには，バス接続方式よ
りスター接続方式の方が優れているが、特開昭５８-１
６３６２号公報に開示された技術では、2重ライト処理
用に共有メモリ間にインターフェィスを設けているた
め、このインターフェィスに障害が発生すると共有メモ
リ全体が使用できなくなるという問題がある。また、2
重ライト時には両方の共有メモリをすべてロックして他
のアクセスを拒絶するため、処理トランザクション数が
減少するという問題もある。さらに、パスの本数を単純
に増やしても、先ほどのバス方式の様に２重ライトをシ
リアルに処理する必要があるので、トランザクション数
はそれほど増加しない。また各ＣＰＵと共有メモリ間の
パスは１本なので，そのパスに障害が発生した場合，デ
ータにアクセスできなくなる可能性がある。
ン数を増加し、信頼性を向上するには，バス接続方式よ
りスター接続方式の方が優れているが、特開昭５８-１
６３６２号公報に開示された技術では、2重ライト処理
用に共有メモリ間にインターフェィスを設けているた
め、このインターフェィスに障害が発生すると共有メモ
リ全体が使用できなくなるという問題がある。また、2
重ライト時には両方の共有メモリをすべてロックして他
のアクセスを拒絶するため、処理トランザクション数が
減少するという問題もある。さらに、パスの本数を単純
に増やしても、先ほどのバス方式の様に２重ライトをシ
リアルに処理する必要があるので、トランザクション数
はそれほど増加しない。また各ＣＰＵと共有メモリ間の
パスは１本なので，そのパスに障害が発生した場合，デ
ータにアクセスできなくなる可能性がある。
【００１１】そこで、本発明の目的は、複数のＣＰＵと
２重化された各メモリとの間を、メモリアクセスの応答
時間の短縮と、処理トランザクション数を増加させるこ
とにある。
２重化された各メモリとの間を、メモリアクセスの応答
時間の短縮と、処理トランザクション数を増加させるこ
とにある。
【００１２】また、２重ライト時にデータの不一致また
はデットロックを起こさないパスの選択制御手段を提供
することにある。
はデットロックを起こさないパスの選択制御手段を提供
することにある。
【００１３】
【課題を解決するための手段】上記問題を解決するため
に、本発明はＣＰＵと各共有メモリパスを接続し、制御
を行う共有メモリバスインターフェィス部に各パスの使
用状況を示すパスロックテーブルを設け、共有メモリと
各共有メモリパスを接続し制御する共有メモリ制御回路
にメモリのロック情報を示すメモリロックテーブルを設
ける。２重ライト以外の処理（１重リード、１重ライ
ト、アトミックモディファイ）の場合は各パスの中で処
理待ちトランザクション数を示す、バスキュー長の短い
パスを選択する。２重ライト、２重アトミックモディフ
ァイの場合、パスを選択する時に上記パスロックテーブ
ルを参照し、既に処理中の２重ライト数が一定数以下な
ら２重処理を開始し一定数以上なら待つ。さらに２重ラ
イトするパスを選択する際に、すでに処理中の２重ライ
ト処理とは異なるパスで処理を行う様にパスを選択す
る。
に、本発明はＣＰＵと各共有メモリパスを接続し、制御
を行う共有メモリバスインターフェィス部に各パスの使
用状況を示すパスロックテーブルを設け、共有メモリと
各共有メモリパスを接続し制御する共有メモリ制御回路
にメモリのロック情報を示すメモリロックテーブルを設
ける。２重ライト以外の処理（１重リード、１重ライ
ト、アトミックモディファイ）の場合は各パスの中で処
理待ちトランザクション数を示す、バスキュー長の短い
パスを選択する。２重ライト、２重アトミックモディフ
ァイの場合、パスを選択する時に上記パスロックテーブ
ルを参照し、既に処理中の２重ライト数が一定数以下な
ら２重処理を開始し一定数以上なら待つ。さらに２重ラ
イトするパスを選択する際に、すでに処理中の２重ライ
ト処理とは異なるパスで処理を行う様にパスを選択す
る。
【００１４】
【発明の実施の形態】以下、本発明の実施例について説
明する。
明する。
【００１５】まず、最初に、本発明のディスクアレイ制
御装置の全体構成例を図２を用いて説明する。ディスク
アレイ制御装置６１０は、上位装置５００と、磁気ディ
スク５７０、５８０等に接続されている。５００は汎用
コンピュータ、ワークステーション、パーソナルコンピ
ュータに代表される上位装置（ホスト）であり、二次記
憶装置に対してリード、ライト等の命令を発行し、結果
を受けとる。ＣＨＡ−ＰＫ５１０、５２０はチャネルア
ダプタパッケージであり、上位装置５００からの命令を
受け取り、キャッシュ５５０、共有メモリ５６０、ＤＫ
Ａ-ＰＫ５３０、５４０をアクセスする。ＤＫＡ-ＰＫ５
３０、５４０はディスクアダプタパッケージであり、共
有メモリ５６０またはＣＨＡ-ＰＫ５１０、５２０から
の命令により、磁気ディスク５７０、５８０、５９０、
６００をアクセスする。ここでＣＨＡ-ＰＫ５１０、５
２０、ＤＫＡ-ＰＫ５３０、５４０は図１のＣＰＵ−Ｐ
Ｋ１０等と同じ構成になっている。５１１、５１２、５
１３、５１４、５２１、５２２、５２３、５２４、５３
３、５３４、５４３、５４４はＣＰＵであり各パッケー
ジを制御する。ＤＤＴＡ５１５、５２５、５３３、５４
３は、上位装置５００または磁気ディスク５７０、５８
０、５９０、６００とキャッシュ５５０との間のデータ
の送受信を行う。ＭＰＡ５１６、５２６、５３４、５４
４は、各ＣＰＵと共有メモリ５６０との間の共有データ
のやり取りを制御する。５５０はキャッシュであり、上
位装置５００または磁気ディスク５７０、５８０、５９
０、６００のデータを一時的に格納する。Ｓｅｌｅｃｔ
ｏｒ５５１、５５２、５５３、５５４は、ＤＤＴＡ５１
５、５２５、５３３、５４３とCache５５５、５５６、
５５７、５５８との間の接続を制御する。５５５、５５
６、５５７、５５８はＣａｃｈｅであり、各Ｓｅｌｅｃ
ｔｏｒから来るデータを格納する制御回路とメモリであ
る。５６０は共有メモリであり上位装置５００との応
答、キャッシュ５５０、磁気ディスク５７０、５８０、
５９０、６００のデータのアクセスに関する制御データ
を格納する。５６１、５６２はＳＭＡ-A、Ｂであり、各
ＭＰＡから来る制御データを格納する制御回路とメモリ
である。ここでＳＭＡ-A５６１、ＳＭＡ-Ｂ５６２は図
１のＳＭＡ-ＰＫ＃Ａ１２０、ＳＭＡ-ＰＫ＃Ｂ１４０と
同じ構成を取っている。５７０、５８０、５９０、６０
０は磁気ディスクであり、データを格納し必要とあれば
キャッシュ５５０にデータをロードする。
御装置の全体構成例を図２を用いて説明する。ディスク
アレイ制御装置６１０は、上位装置５００と、磁気ディ
スク５７０、５８０等に接続されている。５００は汎用
コンピュータ、ワークステーション、パーソナルコンピ
ュータに代表される上位装置（ホスト）であり、二次記
憶装置に対してリード、ライト等の命令を発行し、結果
を受けとる。ＣＨＡ−ＰＫ５１０、５２０はチャネルア
ダプタパッケージであり、上位装置５００からの命令を
受け取り、キャッシュ５５０、共有メモリ５６０、ＤＫ
Ａ-ＰＫ５３０、５４０をアクセスする。ＤＫＡ-ＰＫ５
３０、５４０はディスクアダプタパッケージであり、共
有メモリ５６０またはＣＨＡ-ＰＫ５１０、５２０から
の命令により、磁気ディスク５７０、５８０、５９０、
６００をアクセスする。ここでＣＨＡ-ＰＫ５１０、５
２０、ＤＫＡ-ＰＫ５３０、５４０は図１のＣＰＵ−Ｐ
Ｋ１０等と同じ構成になっている。５１１、５１２、５
１３、５１４、５２１、５２２、５２３、５２４、５３
３、５３４、５４３、５４４はＣＰＵであり各パッケー
ジを制御する。ＤＤＴＡ５１５、５２５、５３３、５４
３は、上位装置５００または磁気ディスク５７０、５８
０、５９０、６００とキャッシュ５５０との間のデータ
の送受信を行う。ＭＰＡ５１６、５２６、５３４、５４
４は、各ＣＰＵと共有メモリ５６０との間の共有データ
のやり取りを制御する。５５０はキャッシュであり、上
位装置５００または磁気ディスク５７０、５８０、５９
０、６００のデータを一時的に格納する。Ｓｅｌｅｃｔ
ｏｒ５５１、５５２、５５３、５５４は、ＤＤＴＡ５１
５、５２５、５３３、５４３とCache５５５、５５６、
５５７、５５８との間の接続を制御する。５５５、５５
６、５５７、５５８はＣａｃｈｅであり、各Ｓｅｌｅｃ
ｔｏｒから来るデータを格納する制御回路とメモリであ
る。５６０は共有メモリであり上位装置５００との応
答、キャッシュ５５０、磁気ディスク５７０、５８０、
５９０、６００のデータのアクセスに関する制御データ
を格納する。５６１、５６２はＳＭＡ-A、Ｂであり、各
ＭＰＡから来る制御データを格納する制御回路とメモリ
である。ここでＳＭＡ-A５６１、ＳＭＡ-Ｂ５６２は図
１のＳＭＡ-ＰＫ＃Ａ１２０、ＳＭＡ-ＰＫ＃Ｂ１４０と
同じ構成を取っている。５７０、５８０、５９０、６０
０は磁気ディスクであり、データを格納し必要とあれば
キャッシュ５５０にデータをロードする。
【００１６】ＤＤＴＡ５１５、５２５等とＣａｃｈｅ５
５５、５５６等との間では、大量のデータを高速に転送
する必要があるので、ＤＤＴＡ５１５、５２５等とＣａ
ｃｈｅ５５５、５５６等との間のアクセスパス数を増や
す必要がある。そのためには、ＤＤＴＡ５１５、５２５
等とＣａｃｈｅ５５５、５５６等との間を１対１接続す
るのが適している。しかし、Ｃａｃｈｅ５５５、５５６
等を構成するパッケージに実装できるコネクタ数、又
は、キャッシュ１１３を構成するＬＳＩに実装できるピ
ン数の数には物理的に限りがあるので、ＤＤＴＡ５１
５、５２５等とＣａｃｈｅ５５５、５５６等との間のア
クセスパス数を増やすことには限界がある。そこで、Ｄ
ＤＴＡ５１５、５２５等とＣａｃｈｅ５５５、５５６等
との間にセレクタ５５１、５５２等を設け、ＤＤＴＡ５
１５、５２５等とセレクタ５５１、５５２等との間を１
対１接続することにより、ＤＤＴＡ５１５、５２５等と
セレクタ５５１、５５２等との間のアクセスパス数を増
やす。一方、セレクタ５５１、５５２等で、複数のＤＤ
ＴＡ５１５、５２５等からのアクセス要求を所定数に絞
ることにより、Ｃａｃｈｅ５５５、５５６等とセレクタ
５５１、５５２等との間のアクセスパス数を、ＤＤＴＡ
５１５、５５２等とＣａｃｈｅ５５５、５５６等との間
のアクセスパス数よりも減らし、上述のコネクタ数、又
はピン数の問題を解決している。
５５、５５６等との間では、大量のデータを高速に転送
する必要があるので、ＤＤＴＡ５１５、５２５等とＣａ
ｃｈｅ５５５、５５６等との間のアクセスパス数を増や
す必要がある。そのためには、ＤＤＴＡ５１５、５２５
等とＣａｃｈｅ５５５、５５６等との間を１対１接続す
るのが適している。しかし、Ｃａｃｈｅ５５５、５５６
等を構成するパッケージに実装できるコネクタ数、又
は、キャッシュ１１３を構成するＬＳＩに実装できるピ
ン数の数には物理的に限りがあるので、ＤＤＴＡ５１
５、５２５等とＣａｃｈｅ５５５、５５６等との間のア
クセスパス数を増やすことには限界がある。そこで、Ｄ
ＤＴＡ５１５、５２５等とＣａｃｈｅ５５５、５５６等
との間にセレクタ５５１、５５２等を設け、ＤＤＴＡ５
１５、５２５等とセレクタ５５１、５５２等との間を１
対１接続することにより、ＤＤＴＡ５１５、５２５等と
セレクタ５５１、５５２等との間のアクセスパス数を増
やす。一方、セレクタ５５１、５５２等で、複数のＤＤ
ＴＡ５１５、５２５等からのアクセス要求を所定数に絞
ることにより、Ｃａｃｈｅ５５５、５５６等とセレクタ
５５１、５５２等との間のアクセスパス数を、ＤＤＴＡ
５１５、５５２等とＣａｃｈｅ５５５、５５６等との間
のアクセスパス数よりも減らし、上述のコネクタ数、又
はピン数の問題を解決している。
【００１７】一方、共有メモリではキャッシュメモリほ
ど大量のデータの転送は必要としないが、トランザクシ
ョン数を増加させ、一回の転送の応答時間の短縮が必要
である。そこで、ＳＭＡ−Ａ５６１、ＳＭＡ−Ｂ５６２
と各ＣＰＵ−ＰＫとの間は、セレクタ部での遅延を避け
るため、セレクタを介さずに接続している。ただし、Ｍ
ＰＡとＳＭＡ−Ａ、ＳＭＡ−Ｂとの間にも、セレクタを
設ける構成してもよい。
ど大量のデータの転送は必要としないが、トランザクシ
ョン数を増加させ、一回の転送の応答時間の短縮が必要
である。そこで、ＳＭＡ−Ａ５６１、ＳＭＡ−Ｂ５６２
と各ＣＰＵ−ＰＫとの間は、セレクタ部での遅延を避け
るため、セレクタを介さずに接続している。ただし、Ｍ
ＰＡとＳＭＡ−Ａ、ＳＭＡ−Ｂとの間にも、セレクタを
設ける構成してもよい。
【００１８】なお、以下の説明で利用するディスクアレ
イ制御装置の構成図では、キャッシュメモリを省略して
いる。
イ制御装置の構成図では、キャッシュメモリを省略して
いる。
【００１９】［実施例１］図１は、本発明のディスクア
レイ制御装置の一実施例を示している。
レイ制御装置の一実施例を示している。
【００２０】１０，４０，５０はＣＰＵパッケージ（Ｃ
ＰＵ-ＰＫ＃１、＃２、＃３）であり，複数のＣＰＵ，
メモリ等からなる。１５，１８はＣＰＵであり各メモリ
のリード，ライト，演算，命令実行を行う。２０，２３
はローカルメモリであり各ＣＰＵに必要な情報，プログ
ラムを格納する。２５，２８はローカルバス回路であり
ＣＰＵ１５，ローカルメモリ２０，共有メモリインター
フェィス３０を接続し，互いのデータのやり取りを管理
する。３０は共有メモリインターフェィス（ＭＰＡ）で
あり，ＣＰＵ１５，１８等と共有メモリパス（６０〜１
１５）との間を接続しデータのやり取りを制御する。共
有メモリインターフェィス３０は内部にバスロックテー
ブルを持ち，パスの選択，排他処理を行う際に用いる。
６０，６５，７０，７５，８０，８５，９０，９５，１
００，１０５，１１０，１１５は共有メモリバスであ
り，ＣＰＵ１５，１８と共有メモリ１３０，１５０との
間で送信されるデータは、この共有メモリバスを用いて
送信される。１２０はＳＭA-ＰＫ＃Ａ、１４０はＳＭA-
ＰＫ＃Ｂであり、各ＭＰＡから来る制御データを格納す
る制御回路とメモリである。ＳＭＡ-ＰＫ＃Ａ１２０と
ＳＭＡ-ＰＫ＃Ｂ１４０はメモリの一部が互いに対とな
っており、２重化されている。１２５は共有メモリ制御
回路Ａ（ＳＭＡ-Ａ），１４５は共有メモリ制御回路Ｂ
（ＳＭＡ-Ａ）であり各ＣＰＵパッケージからくる共有
メモリアクセスを処理する。１２６、１４６はメモリロ
ックテーブルであり、共有メモリのロック情報を管理す
る。１３０、１５０は共有メモリであり、各ＣＰＵ間で
共有する制御情報等を格納する。
ＰＵ-ＰＫ＃１、＃２、＃３）であり，複数のＣＰＵ，
メモリ等からなる。１５，１８はＣＰＵであり各メモリ
のリード，ライト，演算，命令実行を行う。２０，２３
はローカルメモリであり各ＣＰＵに必要な情報，プログ
ラムを格納する。２５，２８はローカルバス回路であり
ＣＰＵ１５，ローカルメモリ２０，共有メモリインター
フェィス３０を接続し，互いのデータのやり取りを管理
する。３０は共有メモリインターフェィス（ＭＰＡ）で
あり，ＣＰＵ１５，１８等と共有メモリパス（６０〜１
１５）との間を接続しデータのやり取りを制御する。共
有メモリインターフェィス３０は内部にバスロックテー
ブルを持ち，パスの選択，排他処理を行う際に用いる。
６０，６５，７０，７５，８０，８５，９０，９５，１
００，１０５，１１０，１１５は共有メモリバスであ
り，ＣＰＵ１５，１８と共有メモリ１３０，１５０との
間で送信されるデータは、この共有メモリバスを用いて
送信される。１２０はＳＭA-ＰＫ＃Ａ、１４０はＳＭA-
ＰＫ＃Ｂであり、各ＭＰＡから来る制御データを格納す
る制御回路とメモリである。ＳＭＡ-ＰＫ＃Ａ１２０と
ＳＭＡ-ＰＫ＃Ｂ１４０はメモリの一部が互いに対とな
っており、２重化されている。１２５は共有メモリ制御
回路Ａ（ＳＭＡ-Ａ），１４５は共有メモリ制御回路Ｂ
（ＳＭＡ-Ａ）であり各ＣＰＵパッケージからくる共有
メモリアクセスを処理する。１２６、１４６はメモリロ
ックテーブルであり、共有メモリのロック情報を管理す
る。１３０、１５０は共有メモリであり、各ＣＰＵ間で
共有する制御情報等を格納する。
【００２１】図３は、図１の構成を更に詳細に説明した
ものである。
ものである。
【００２２】ＣＰＵ-ＰＫ＃１（１０）内の共有メモリ
バスインターフェィス（MPA)内には、バスロックテーブ
ル３１以外に、各パス毎に処理待ちトランザクションを
登録するキューがある。３２はＡ面バス０キュー、３３
はＡ面バス１キュー、３４はＢ面パス０キュー、３５は
Ｂ面バス１キューである。ＭＰＡ３０はこのキュー並ん
でいる順番通りにトランザクションを各パスに通す。ま
たこのキューで処理を待っているトランザクションの数
をバスキュー長としてカウントし、バスロックテーブル
３１に記録する。また現在処理中のアクセスの種類や、
キュー内にある２重アクセスの数等もバスロックテーブ
ル３１に記録する。ＣＰＵ-ＰＫ１０からＳＭＡ-ＰＫ１
２５、１４５へは各２本のパスがあり、よって最大で同
時に４回のアクセスが処理できることになる。各パスか
らのアクセス要求を受けた共有メモリ制御回路-Ａ１２
５、共有メモリ制御回路-Ａ１４５はアクセス要求の優
先順位を決めて、共有メモリ１３０、１５０のアクセス
を行う。その際メモリロックテーブルにアクセス中のア
ドレスを記憶し、他のアクセスがそのアドレスを後から
要求しても排他する。また２重ライトの場合、Ａ面の共
有メモリ１３０、Ｂ面の共有メモリ１５０の内、先にラ
イトする方をマスタとし後でライトする方をスレーブと
する。この順番はユーザが設定したデータ長によってマ
スタ、スレーブが入れ替わる。図３の例ではＡ面の0x0
0..000から0xA0..000までがマスタ面であるとすると、
次の0xB0..000まではスレーブ面となる。その時Ｂ面は0
x00..000から0xA0..000までがスレーブ面であり、次の0
xB0..000まではマスタ面となる。この方式によって従来
ではシリアルに処理していた２重ライトを、条件によっ
ては並列に処理することが可能となる。図３の例では２
重ライト、リード領域についてのみ示しているが、１重
ライト、リード領域の場合Ａ面とＢ面では異なるアドレ
スが割り当てられるので、上記に示したようなマスタ、
スレーブの設定はない。
バスインターフェィス（MPA)内には、バスロックテーブ
ル３１以外に、各パス毎に処理待ちトランザクションを
登録するキューがある。３２はＡ面バス０キュー、３３
はＡ面バス１キュー、３４はＢ面パス０キュー、３５は
Ｂ面バス１キューである。ＭＰＡ３０はこのキュー並ん
でいる順番通りにトランザクションを各パスに通す。ま
たこのキューで処理を待っているトランザクションの数
をバスキュー長としてカウントし、バスロックテーブル
３１に記録する。また現在処理中のアクセスの種類や、
キュー内にある２重アクセスの数等もバスロックテーブ
ル３１に記録する。ＣＰＵ-ＰＫ１０からＳＭＡ-ＰＫ１
２５、１４５へは各２本のパスがあり、よって最大で同
時に４回のアクセスが処理できることになる。各パスか
らのアクセス要求を受けた共有メモリ制御回路-Ａ１２
５、共有メモリ制御回路-Ａ１４５はアクセス要求の優
先順位を決めて、共有メモリ１３０、１５０のアクセス
を行う。その際メモリロックテーブルにアクセス中のア
ドレスを記憶し、他のアクセスがそのアドレスを後から
要求しても排他する。また２重ライトの場合、Ａ面の共
有メモリ１３０、Ｂ面の共有メモリ１５０の内、先にラ
イトする方をマスタとし後でライトする方をスレーブと
する。この順番はユーザが設定したデータ長によってマ
スタ、スレーブが入れ替わる。図３の例ではＡ面の0x0
0..000から0xA0..000までがマスタ面であるとすると、
次の0xB0..000まではスレーブ面となる。その時Ｂ面は0
x00..000から0xA0..000までがスレーブ面であり、次の0
xB0..000まではマスタ面となる。この方式によって従来
ではシリアルに処理していた２重ライトを、条件によっ
ては並列に処理することが可能となる。図３の例では２
重ライト、リード領域についてのみ示しているが、１重
ライト、リード領域の場合Ａ面とＢ面では異なるアドレ
スが割り当てられるので、上記に示したようなマスタ、
スレーブの設定はない。
【００２３】図４を用いて、本発明の実施例１を適用し
た場合の利点を示す。２重ライトが効率よく処理できる
例では、２個の２重ライトに対し、互い異なる共有メモ
リがマスタに割り当てられた場合に、マスタ面のアクセ
ス、スレーブ面のアクセスに対し、４本のパスを使い分
けることによってほぼ平行してアクセスが可能になる。
よって処理トランザクション数を増加させることが可能
になる。ただし、２重ライトでデッドロックが生じる例
にあるようにパスの選択を間違えると、お互いに相手が
使いたいパスを占有し続けデッドロックが生じ、処理は
前に進まなくなる。よってバスロックテーブル３１やメ
モリロックテーブル１２６、１４６を用いてデッドロッ
クの無いバスの選択を行う必要がある。
た場合の利点を示す。２重ライトが効率よく処理できる
例では、２個の２重ライトに対し、互い異なる共有メモ
リがマスタに割り当てられた場合に、マスタ面のアクセ
ス、スレーブ面のアクセスに対し、４本のパスを使い分
けることによってほぼ平行してアクセスが可能になる。
よって処理トランザクション数を増加させることが可能
になる。ただし、２重ライトでデッドロックが生じる例
にあるようにパスの選択を間違えると、お互いに相手が
使いたいパスを占有し続けデッドロックが生じ、処理は
前に進まなくなる。よってバスロックテーブル３１やメ
モリロックテーブル１２６、１４６を用いてデッドロッ
クの無いバスの選択を行う必要がある。
【００２４】図５は、バスロックテーブル３１を示す。
４００は共有メモリ面であり、パスの接続している共有
メモリ面を示している。４０５は使用バス番号であり、
システム全体で何番目のパスなのかを示す。４１０はバ
スキュー長でパスのキューで処理を順番待ちしているト
ランザクション数を示している。４１５はキュー内の２
重アクセスであり、処理中または待ち行列に並んでいる
トランザクションの中に２重ライトが含まれているかど
うかを示している。４２０は処理中のアクセス種類であ
り、処理中のアクセスが１重リード、１重ライト、２重
ライト、アトミックモディファイ（リード、ライト）、
２重アトミックモデファイ（リード、ライト）のどれで
あるかを示す。４２５は処理中のロックの有無であり、
アトミックモディファイの様に処理中のリードの終了後
もパスをロックし続けるか否かを示す。４３０は処理中
のマスタ、スレーブの有無を示し、処理中のアクセスが
マスタ側なのか、スレーブ側なのかを示している。
４００は共有メモリ面であり、パスの接続している共有
メモリ面を示している。４０５は使用バス番号であり、
システム全体で何番目のパスなのかを示す。４１０はバ
スキュー長でパスのキューで処理を順番待ちしているト
ランザクション数を示している。４１５はキュー内の２
重アクセスであり、処理中または待ち行列に並んでいる
トランザクションの中に２重ライトが含まれているかど
うかを示している。４２０は処理中のアクセス種類であ
り、処理中のアクセスが１重リード、１重ライト、２重
ライト、アトミックモディファイ（リード、ライト）、
２重アトミックモデファイ（リード、ライト）のどれで
あるかを示す。４２５は処理中のロックの有無であり、
アトミックモディファイの様に処理中のリードの終了後
もパスをロックし続けるか否かを示す。４３０は処理中
のマスタ、スレーブの有無を示し、処理中のアクセスが
マスタ側なのか、スレーブ側なのかを示している。
【００２５】図６は、メモリロックテーブル１２６、１
４６を示す。４５０は使用バス番号であり、システム全
体で何番目のパスからのアクセスなのかを示す。４５５
は排他開始アドレスであり、アクセスしている共有メモ
リの先頭アドレスを示す。４６０は排他終了アドレスで
あり、アクセスしている共有メモリの終端アドレスを示
す。排他開始アドレス４５５と排他終了アドレス４６０
の範囲のデータは排他となり、他のアクセスはできない
ことになる。また排他するデータ長はユーザが前もって
設定する。４６５はロックアクセスの有無であり、マス
タ、アトミックモディファイの場合は共有メモリ１３
０、１５０のアクセス終了後も排他を解除しないことを
示す。アクセスが完全に終了後、共有メモリバスインタ
ーフェィス３０からの命令によって初めてこのロックは
解除され、ロックアクセスの有無の欄は空欄になる。
４６を示す。４５０は使用バス番号であり、システム全
体で何番目のパスからのアクセスなのかを示す。４５５
は排他開始アドレスであり、アクセスしている共有メモ
リの先頭アドレスを示す。４６０は排他終了アドレスで
あり、アクセスしている共有メモリの終端アドレスを示
す。排他開始アドレス４５５と排他終了アドレス４６０
の範囲のデータは排他となり、他のアクセスはできない
ことになる。また排他するデータ長はユーザが前もって
設定する。４６５はロックアクセスの有無であり、マス
タ、アトミックモディファイの場合は共有メモリ１３
０、１５０のアクセス終了後も排他を解除しないことを
示す。アクセスが完全に終了後、共有メモリバスインタ
ーフェィス３０からの命令によって初めてこのロックは
解除され、ロックアクセスの有無の欄は空欄になる。
【００２６】図７に本発明の実施例１における１重ライ
ト、１重リードの動作を示す。以下特に断らない限り図
２の構成を例に説明する。（１）１重ライトの動作では
アドレス、コマンド、データはＣＰＵ１５、１８からロ
ーカルバス回路２５、２８を通してＭＰＡ３０に送信さ
れ、ＭＰＡ３０から共有メモリパスの０番目６０、７０
または１番目６５、７５のバスを選択してＳＭＡ-ＰＫ
＃Ａ１２０、ＳＭＡ-ＰＫ＃Ｂ１４０の共有メモリ制御
回路１２５、１４５へ送られる。ライト処理が終了する
と終了情報を乗せたステータスがＳＭＡから同じ共有メ
モリバスを通してＭＰＡ３０に送信され、ＭＰＡ３０か
らローカルパス回路２５、２８を通して次の送信が可能
であることを示すレディがＣＰＵ１５、１８に戻され
る。（２）のリードの動作ではアドレス、コマンドはＣ
ＰＵ１５、１８からローカルバス回路２５、２８を通し
てＭＰＡ３０に送信され、ＭＰＡ３０から共有メモリパ
スの０番目６０、７０または１番目６５、７５のバスを
選択してＳＭＡの共有メモリ制御回路１２５、１４５へ
送られる。リード処理が終了するとデータ、ステータス
がＳＭＡの共有メモリ制御回路１２５、１４５から同じ
共有メモリバスを通してＭＰＡ３０に送信され、ＭＰＡ
３０からデータとレディがＣＰＵ１５、１８に戻され
る。１重ライト、１重リードの動作中ＭＰＡ３０はＳＭ
Ａ-ＰＫ＃Ａ１２０、ＳＭＡ-ＰＫ＃Ｂ１４０からステー
タスが返ってくるまで共有メモリバスを切り離さず保持
している。
ト、１重リードの動作を示す。以下特に断らない限り図
２の構成を例に説明する。（１）１重ライトの動作では
アドレス、コマンド、データはＣＰＵ１５、１８からロ
ーカルバス回路２５、２８を通してＭＰＡ３０に送信さ
れ、ＭＰＡ３０から共有メモリパスの０番目６０、７０
または１番目６５、７５のバスを選択してＳＭＡ-ＰＫ
＃Ａ１２０、ＳＭＡ-ＰＫ＃Ｂ１４０の共有メモリ制御
回路１２５、１４５へ送られる。ライト処理が終了する
と終了情報を乗せたステータスがＳＭＡから同じ共有メ
モリバスを通してＭＰＡ３０に送信され、ＭＰＡ３０か
らローカルパス回路２５、２８を通して次の送信が可能
であることを示すレディがＣＰＵ１５、１８に戻され
る。（２）のリードの動作ではアドレス、コマンドはＣ
ＰＵ１５、１８からローカルバス回路２５、２８を通し
てＭＰＡ３０に送信され、ＭＰＡ３０から共有メモリパ
スの０番目６０、７０または１番目６５、７５のバスを
選択してＳＭＡの共有メモリ制御回路１２５、１４５へ
送られる。リード処理が終了するとデータ、ステータス
がＳＭＡの共有メモリ制御回路１２５、１４５から同じ
共有メモリバスを通してＭＰＡ３０に送信され、ＭＰＡ
３０からデータとレディがＣＰＵ１５、１８に戻され
る。１重ライト、１重リードの動作中ＭＰＡ３０はＳＭ
Ａ-ＰＫ＃Ａ１２０、ＳＭＡ-ＰＫ＃Ｂ１４０からステー
タスが返ってくるまで共有メモリバスを切り離さず保持
している。
【００２７】図８に２重ライトの動作を示す。これ以
降、特に断りがなければ、Ａ面共有メモリ１３０をマス
タとして話を進めるが、これはＢ面共有メモリ１５０が
マスタになった場合でも同様である。（３）２重ライト
の動作ではアドレス、コマンド、データはＣＰＵからロ
ーカルバスを通してＭＰＡ３０に送信される。ＭＰＡ３
０からはマスタになる面（図９の例ではＡ面）の０番目
６０または１番目６５のバスを選択してＳＭＡ-ＰＫ＃
Ａ１２０の共有メモリ制御回路-Ａ１２５に送信され
る。ライト処理が終了すると終了情報を乗せたステータ
スがＳＭＡ-ＰＫ＃Ａ１２０の共有メモリ制御回路-Ａ１
２５から同じ共有メモリバスを通してＭＰＡ３０に送信
される。この後もマスタ側のパスは共有メモリ制御回路
-Ａ１２５が保持し、他のアクセスはこのパスを使うこ
とができない。ステータスが正常ならば、ＭＰＡ３０は
次にスレーブになる面（図9の例ではＢ面）の０番目７
０または１番目７５のバスを選択してＳＭＡ-ＰＫ＃Ｂ
１４０の共有メモリ制御回路-Ｂ１４５にアドレス、コ
マンド、データを送信する。ライト処理が終了すると終
了情報を乗せたステータスがＳＭＡ-ＰＫ＃Ｂ１４０か
ら同じ共有メモリバスを通してＭＰＡ３０に送信され
る。スレーブ側は転送終了後パスをすぐに開放する。ス
テータスが正常ならば、ＭＰＡ３０が保持していたマス
タ側のパスを開放するためのアンロック命令が共有メモ
リ制御回路-Ａ１２５に送信され、マスタ側のパスが開
放される。次にローカルパスを通して次の送信が可能で
あることを示すレディがＣＰＵ１５、１８に戻される。
降、特に断りがなければ、Ａ面共有メモリ１３０をマス
タとして話を進めるが、これはＢ面共有メモリ１５０が
マスタになった場合でも同様である。（３）２重ライト
の動作ではアドレス、コマンド、データはＣＰＵからロ
ーカルバスを通してＭＰＡ３０に送信される。ＭＰＡ３
０からはマスタになる面（図９の例ではＡ面）の０番目
６０または１番目６５のバスを選択してＳＭＡ-ＰＫ＃
Ａ１２０の共有メモリ制御回路-Ａ１２５に送信され
る。ライト処理が終了すると終了情報を乗せたステータ
スがＳＭＡ-ＰＫ＃Ａ１２０の共有メモリ制御回路-Ａ１
２５から同じ共有メモリバスを通してＭＰＡ３０に送信
される。この後もマスタ側のパスは共有メモリ制御回路
-Ａ１２５が保持し、他のアクセスはこのパスを使うこ
とができない。ステータスが正常ならば、ＭＰＡ３０は
次にスレーブになる面（図9の例ではＢ面）の０番目７
０または１番目７５のバスを選択してＳＭＡ-ＰＫ＃Ｂ
１４０の共有メモリ制御回路-Ｂ１４５にアドレス、コ
マンド、データを送信する。ライト処理が終了すると終
了情報を乗せたステータスがＳＭＡ-ＰＫ＃Ｂ１４０か
ら同じ共有メモリバスを通してＭＰＡ３０に送信され
る。スレーブ側は転送終了後パスをすぐに開放する。ス
テータスが正常ならば、ＭＰＡ３０が保持していたマス
タ側のパスを開放するためのアンロック命令が共有メモ
リ制御回路-Ａ１２５に送信され、マスタ側のパスが開
放される。次にローカルパスを通して次の送信が可能で
あることを示すレディがＣＰＵ１５、１８に戻される。
【００２８】図９に、１重アトミックモディファイ、２
重アトミックモディファイの動作を示す。アトミックモ
ディファイは、共有メモリのリードの後に他のアクセス
を介入させることなくライトを行う処理で、マルチプロ
セッサの同期化等に必要な機能である。（４）１重アト
ミックモディファイの動作では、アドレス、コマンドは
ＣＰＵ１５、１８からローカルバスを通してＭＰＡ３０
に送信され、ＭＰＡ３０から共有メモリパスの０番目６
０または１番目６５のバスを選択してＳＭＡ-ＰＫ＃Ａ
１２０（この例では共有メモリ制御回路-Ａ１２５）へ
送られる。リード処理が終了するとデータ、ステータス
がＳＭＡ-ＰＫ＃Ａ１２０から同じ共有メモリバスを通
してＭＰＡ３０に送信され、ＭＰＡ３０からデータとス
テータスがＣＰＵ１５、１８に戻される。この後もリー
ドで用いたパスは共有メモリ制御回路-Ａ１２５が保持
し、他のアクセスはこのパスを使うことができない。ス
テータスが正常でＣＰＵ１５、１８がモディファイ処理
を行った後、ＭＰＡ３０は次にＳＭＡ-ＰＫ＃Ａ１２０
の共有メモリ制御回路-Ａ１２５にアドレス、コマン
ド、データを送信する。ライト処理が終了すると終了情
報を乗せたステータスがＳＭＡの共有メモリ制御回路-
Ａ１２５から同じ共有メモリバスを通してＭＰＡ３０に
送信される。また同時に今までロックしていたパスも開
放する。次にＭＰＡ３０から次の送信が可能であること
を示すレディがＣＰＵ１５、１８に戻される。（５）２
重アトミックモディファイ動作では、前半のリードは１
重アトミックモディファイと同じである。ステータスが
正常でＣＰＵ１５、１８がモディファイ処理を行った
後、ＭＰＡ３０はすでにパスを確保しているマスタ側共
有メモリ１３０とまだ確保していないスレーブ側共有メ
モリ１５０に対して、２重ライトの処理を行う。ＭＰＡ
３０からアドレス、コマンド、データはマスタ側バスを
使ってＳＭＡ-ＰＫ＃Ａ１２０の共有メモリ制御回路-Ａ
１２５に送信される。ライト処理が終了すると終了情報
を乗せたステータスがＳＭＡの共有メモリ制御回路から
同じ共有メモリバスを通してＭＰＡ３０に送信される。
スレーブ側では、０番目７０または１番目７５のパスを
選択してＳＭＡ-ＰＫ＃Ｂの共有メモリ制御回路Ｂ-１４
５にアドレス、コマンド、データを送信する。ライト処
理が終了すると終了情報を乗せたステータスがＳＭＡ-
ＰＫ＃Ｂから同じ共有メモリバスを通してＭＰＡ３０に
送信される。スレーブ側は転送終了後パスをすぐに開放
する。ステータスが正常ならば、ＭＰＡ３０が保持して
いたマスタ側のパスを開放するためのアンロック命令が
共有メモリ制御回路-Ａ１２５に送信され、マスタ側の
パスが開放される。次にローカルパスを通して次の送信
が可能であることを示すレディがＣＰＵ１５、１８に戻
される。図７、８、９で示した各アクセスを実現するた
めに共有メモリバスインターフェィス（ＭＰＡ）３０と
共有メモリ制御回路Ａ（ＳＭＡ-Ａ）１２５、共有メモ
リ制御回路Ｂ（ＳＭＡ-Ｂ）１４５で以下に述べる様
な、処理フローが必要である。
重アトミックモディファイの動作を示す。アトミックモ
ディファイは、共有メモリのリードの後に他のアクセス
を介入させることなくライトを行う処理で、マルチプロ
セッサの同期化等に必要な機能である。（４）１重アト
ミックモディファイの動作では、アドレス、コマンドは
ＣＰＵ１５、１８からローカルバスを通してＭＰＡ３０
に送信され、ＭＰＡ３０から共有メモリパスの０番目６
０または１番目６５のバスを選択してＳＭＡ-ＰＫ＃Ａ
１２０（この例では共有メモリ制御回路-Ａ１２５）へ
送られる。リード処理が終了するとデータ、ステータス
がＳＭＡ-ＰＫ＃Ａ１２０から同じ共有メモリバスを通
してＭＰＡ３０に送信され、ＭＰＡ３０からデータとス
テータスがＣＰＵ１５、１８に戻される。この後もリー
ドで用いたパスは共有メモリ制御回路-Ａ１２５が保持
し、他のアクセスはこのパスを使うことができない。ス
テータスが正常でＣＰＵ１５、１８がモディファイ処理
を行った後、ＭＰＡ３０は次にＳＭＡ-ＰＫ＃Ａ１２０
の共有メモリ制御回路-Ａ１２５にアドレス、コマン
ド、データを送信する。ライト処理が終了すると終了情
報を乗せたステータスがＳＭＡの共有メモリ制御回路-
Ａ１２５から同じ共有メモリバスを通してＭＰＡ３０に
送信される。また同時に今までロックしていたパスも開
放する。次にＭＰＡ３０から次の送信が可能であること
を示すレディがＣＰＵ１５、１８に戻される。（５）２
重アトミックモディファイ動作では、前半のリードは１
重アトミックモディファイと同じである。ステータスが
正常でＣＰＵ１５、１８がモディファイ処理を行った
後、ＭＰＡ３０はすでにパスを確保しているマスタ側共
有メモリ１３０とまだ確保していないスレーブ側共有メ
モリ１５０に対して、２重ライトの処理を行う。ＭＰＡ
３０からアドレス、コマンド、データはマスタ側バスを
使ってＳＭＡ-ＰＫ＃Ａ１２０の共有メモリ制御回路-Ａ
１２５に送信される。ライト処理が終了すると終了情報
を乗せたステータスがＳＭＡの共有メモリ制御回路から
同じ共有メモリバスを通してＭＰＡ３０に送信される。
スレーブ側では、０番目７０または１番目７５のパスを
選択してＳＭＡ-ＰＫ＃Ｂの共有メモリ制御回路Ｂ-１４
５にアドレス、コマンド、データを送信する。ライト処
理が終了すると終了情報を乗せたステータスがＳＭＡ-
ＰＫ＃Ｂから同じ共有メモリバスを通してＭＰＡ３０に
送信される。スレーブ側は転送終了後パスをすぐに開放
する。ステータスが正常ならば、ＭＰＡ３０が保持して
いたマスタ側のパスを開放するためのアンロック命令が
共有メモリ制御回路-Ａ１２５に送信され、マスタ側の
パスが開放される。次にローカルパスを通して次の送信
が可能であることを示すレディがＣＰＵ１５、１８に戻
される。図７、８、９で示した各アクセスを実現するた
めに共有メモリバスインターフェィス（ＭＰＡ）３０と
共有メモリ制御回路Ａ（ＳＭＡ-Ａ）１２５、共有メモ
リ制御回路Ｂ（ＳＭＡ-Ｂ）１４５で以下に述べる様
な、処理フローが必要である。
【００２９】図１０に、パスキュー振り分け処理のフロ
ーを示す。これは共有メモリバスインターフェィス（Ｍ
ＰＡ）３０においてＣＰＵ１５、１８等からトランザク
ションを受け取り、ＭＰＡ３０の各バスキューに投入す
るまでのフローである。７００からパスキュー振り分け
処理が開始される。ステップ７０１では複数のＣＰＵ１
５、１８等から来る処理をラウンドロビン等を使って優
先順位をつけて、一番優先度の高い処理を選択する。ス
テップ７０２ではその処理がＳＭＡ-ＰＫ＃Ａ１２０
（Ａ面）処理から開始するかを判定する。もしＳＭＡ-
ＰＫ＃Ｂ１２０（Ｂ面）から処理が開始されるのならば
ステップ７０３のアクセス処理に進む。もしＡ面から処
理が開始されるのならば、ステップ７１０のアクセス処
理へ進む。ここでステップ７０３とステップ７１０はＡ
面、B面の違いを除いて、処理内容はまったく同じであ
る。ステップ７１１では処理が２重ライトまたは２重ア
トミックモディファイであるかを判定する。もし、２重
ライトまたは２重アトミックモディファイならばステッ
プ７３０の２重ライトまたは２重アトミックモディファ
イ処理に進む。ステップ７３０については後で説明す
る。もし２重ライトまたは２重アトミックモディファイ
でないならばステップ７２０のキュー選択処理に進む。
ステップ７２０内のステップ７２１ではＭＰＡ３０内の
パスロックテーブル３１のパスキュー長４１０をＡ面に
関して見る。ステップ７２２ではパス０（６０）とパス
１（６５）のパスキュー長４１０を比較する。もしパス
０（６０）の方が長ければ、ステップ７２３に進み、パ
スキュー１に処理を入れる。次にステップ７２４に進
み、パスロックテーブル３１内のパス１キュー長を１加
算し、処理の登録を行う。もしパス１（６５）の方が長
ければ、ステップ７２７に進み、パスキュー０に処理を
入れる。次にステップ７２７に進み、パスロックテーブ
ル３１内のパス１キュー長を１加算し、処理の登録を行
う。もしどちらの長さも同じならば、ステップ７２５に
進み、前回ＣＰＵが使わなかったパスキューに処理を入
れる。次にステップ７２８へ進み、パスロックテーブル
３１内の該当するバスキュー長を１加算し、処理の登録
を行う。ステップ７２３、７２６、７２８の後はステッ
プ７０１に戻る。ステップ７０３のＢ面のアクセス処理
が終了した後も同様にステップ７０１へ戻る。以上のキ
ュー選択処理７１０により、ＣＰＵ１５、１８の出す処
理は２本のパスのパスキュー長の短い方へ入る制御が行
われるので、パス効率が向上する。
ーを示す。これは共有メモリバスインターフェィス（Ｍ
ＰＡ）３０においてＣＰＵ１５、１８等からトランザク
ションを受け取り、ＭＰＡ３０の各バスキューに投入す
るまでのフローである。７００からパスキュー振り分け
処理が開始される。ステップ７０１では複数のＣＰＵ１
５、１８等から来る処理をラウンドロビン等を使って優
先順位をつけて、一番優先度の高い処理を選択する。ス
テップ７０２ではその処理がＳＭＡ-ＰＫ＃Ａ１２０
（Ａ面）処理から開始するかを判定する。もしＳＭＡ-
ＰＫ＃Ｂ１２０（Ｂ面）から処理が開始されるのならば
ステップ７０３のアクセス処理に進む。もしＡ面から処
理が開始されるのならば、ステップ７１０のアクセス処
理へ進む。ここでステップ７０３とステップ７１０はＡ
面、B面の違いを除いて、処理内容はまったく同じであ
る。ステップ７１１では処理が２重ライトまたは２重ア
トミックモディファイであるかを判定する。もし、２重
ライトまたは２重アトミックモディファイならばステッ
プ７３０の２重ライトまたは２重アトミックモディファ
イ処理に進む。ステップ７３０については後で説明す
る。もし２重ライトまたは２重アトミックモディファイ
でないならばステップ７２０のキュー選択処理に進む。
ステップ７２０内のステップ７２１ではＭＰＡ３０内の
パスロックテーブル３１のパスキュー長４１０をＡ面に
関して見る。ステップ７２２ではパス０（６０）とパス
１（６５）のパスキュー長４１０を比較する。もしパス
０（６０）の方が長ければ、ステップ７２３に進み、パ
スキュー１に処理を入れる。次にステップ７２４に進
み、パスロックテーブル３１内のパス１キュー長を１加
算し、処理の登録を行う。もしパス１（６５）の方が長
ければ、ステップ７２７に進み、パスキュー０に処理を
入れる。次にステップ７２７に進み、パスロックテーブ
ル３１内のパス１キュー長を１加算し、処理の登録を行
う。もしどちらの長さも同じならば、ステップ７２５に
進み、前回ＣＰＵが使わなかったパスキューに処理を入
れる。次にステップ７２８へ進み、パスロックテーブル
３１内の該当するバスキュー長を１加算し、処理の登録
を行う。ステップ７２３、７２６、７２８の後はステッ
プ７０１に戻る。ステップ７０３のＢ面のアクセス処理
が終了した後も同様にステップ７０１へ戻る。以上のキ
ュー選択処理７１０により、ＣＰＵ１５、１８の出す処
理は２本のパスのパスキュー長の短い方へ入る制御が行
われるので、パス効率が向上する。
【００３０】図１１に、２重ライト、２重アトミックモ
ディファイ処理のフローを示す。ステップ７３１ではア
クセスがマスタ側の処理なのかを判定する。もしスレー
ブ側の処理ならば、ステップ７３４へ進む。もしマスタ
側の処理ならばステップ７３２に進みバスロックテーブ
ル３１のキュー内の２重アクセス４１５、処理中のマス
タ/スレーブの有無４３０を調べ、マスタ側の処理およ
び２重アトミックモディファイの個数を数える。ステッ
プ７３３ではマスタ数が２以下であるかを判定する。２
以上であればすでに２個以上マスタ側の処理が入ってお
り、これ以上２重ライト、２重アトミックモディファイ
の処理は不可能である。よってステップ７３２に戻り、
マスタ数が１以下になるまで待つ。もしマスタ数が１以
下になったら、ステップ７３４に進む。ステップ７３４
ではバスロックテーブル３１より、アクセスする共有メ
モリ面（該当面）のパスが２本とも正常で、かつどちら
かにマスタ側の処理があるかを調べる。もしどちらかに
マスタ側の処理があるならば、ステップ７３５に進み、
マスタがないパスに処理を入れる。次にステップ７３６
に進み、バスロックテーブル３１内の該当バスのバスキ
ュー長４１０を１加算してステップ７３７へ進む。もし
マスタがどちらにも無ければ、ステップ７２０に進みキ
ュー選択処理を行い、入れるパスを確定しステップ７３
７に進む。ステップ７３７ではバスロックテーブルのキ
ュー内２重アクセス４１５を登録する。以上の２重ライ
ト、２重アトミックモディファイ処理７３０によってパ
スを確定することにより、デッドロックなしに２重ライ
ト、２重アトミックモディファイのアクセスを最適にキ
ューに振り分けることが可能になる。
ディファイ処理のフローを示す。ステップ７３１ではア
クセスがマスタ側の処理なのかを判定する。もしスレー
ブ側の処理ならば、ステップ７３４へ進む。もしマスタ
側の処理ならばステップ７３２に進みバスロックテーブ
ル３１のキュー内の２重アクセス４１５、処理中のマス
タ/スレーブの有無４３０を調べ、マスタ側の処理およ
び２重アトミックモディファイの個数を数える。ステッ
プ７３３ではマスタ数が２以下であるかを判定する。２
以上であればすでに２個以上マスタ側の処理が入ってお
り、これ以上２重ライト、２重アトミックモディファイ
の処理は不可能である。よってステップ７３２に戻り、
マスタ数が１以下になるまで待つ。もしマスタ数が１以
下になったら、ステップ７３４に進む。ステップ７３４
ではバスロックテーブル３１より、アクセスする共有メ
モリ面（該当面）のパスが２本とも正常で、かつどちら
かにマスタ側の処理があるかを調べる。もしどちらかに
マスタ側の処理があるならば、ステップ７３５に進み、
マスタがないパスに処理を入れる。次にステップ７３６
に進み、バスロックテーブル３１内の該当バスのバスキ
ュー長４１０を１加算してステップ７３７へ進む。もし
マスタがどちらにも無ければ、ステップ７２０に進みキ
ュー選択処理を行い、入れるパスを確定しステップ７３
７に進む。ステップ７３７ではバスロックテーブルのキ
ュー内２重アクセス４１５を登録する。以上の２重ライ
ト、２重アトミックモディファイ処理７３０によってパ
スを確定することにより、デッドロックなしに２重ライ
ト、２重アトミックモディファイのアクセスを最適にキ
ューに振り分けることが可能になる。
【００３１】図１２に、各パスキューの処理のフローを
示す。これは各キューに入った処理を各パスを通してＳ
ＭＡ-ＰＫ＃Ａ１２０、ＳＭＡ-ＰＫ＃Ｂ１４０に送信
し、その返答があれば、それをＣＰＵ１５、１８等に返
す処理である。ステップ７５０から各パスキューの処理
が開始される。ステップ７５１ではバスキューより実行
可能な処理を取り出す。ステップ７５２では取り出した
処理についてパス毎にＳＭＡアクセス処理を行う。SMA
アクセス処理はＳＭＡに対して図７、８、９のようなプ
ロトコルでコマンド等を発行し、データ、ステータス等
を受け取ることである。ステップ７５３では返ってきた
ステータス等より処理が正常終了したかを判定する。も
し正常終了ならば、ステップ７６０のコマンド終了処理
へ進む。もし異常終了ならば、ステップ７５４の障害処
理を行い、ステップ７６０へ進む。障害処理の詳細につ
いては本発明とは直接関係ないのでこれ以上の説明は省
略する。ただしパス障害処理については後で説明する。
ステップ７６０のコマンド終了処理については後で説明
する。コマンド終了処理７６０が終了した後ステップ７
５１に戻る。
示す。これは各キューに入った処理を各パスを通してＳ
ＭＡ-ＰＫ＃Ａ１２０、ＳＭＡ-ＰＫ＃Ｂ１４０に送信
し、その返答があれば、それをＣＰＵ１５、１８等に返
す処理である。ステップ７５０から各パスキューの処理
が開始される。ステップ７５１ではバスキューより実行
可能な処理を取り出す。ステップ７５２では取り出した
処理についてパス毎にＳＭＡアクセス処理を行う。SMA
アクセス処理はＳＭＡに対して図７、８、９のようなプ
ロトコルでコマンド等を発行し、データ、ステータス等
を受け取ることである。ステップ７５３では返ってきた
ステータス等より処理が正常終了したかを判定する。も
し正常終了ならば、ステップ７６０のコマンド終了処理
へ進む。もし異常終了ならば、ステップ７５４の障害処
理を行い、ステップ７６０へ進む。障害処理の詳細につ
いては本発明とは直接関係ないのでこれ以上の説明は省
略する。ただしパス障害処理については後で説明する。
ステップ７６０のコマンド終了処理については後で説明
する。コマンド終了処理７６０が終了した後ステップ７
５１に戻る。
【００３２】図１３にコマンド終了処理を示す。ＳＭＡ
アクセス処理が終了した後、バスロックテーブル３１の
処理中アクセス種類４２０、処理中のロックの有無４２
５、処理中のマスタ/スレーブの有無４３０を調べその
組み合わせによってコマンド終了処理７６０にある次に
行う処理を選択する。次に行う処理は図７、８、９のプ
ロトコルを実現するために必要な処理である。
アクセス処理が終了した後、バスロックテーブル３１の
処理中アクセス種類４２０、処理中のロックの有無４２
５、処理中のマスタ/スレーブの有無４３０を調べその
組み合わせによってコマンド終了処理７６０にある次に
行う処理を選択する。次に行う処理は図７、８、９のプ
ロトコルを実現するために必要な処理である。
【００３３】以上図１０、１１、１２で説明した処理を
ＭＰＡ３０の中で行う。ＭＰＡ３０から発行されたコマ
ンド等はＳＭＡ-ＰＫ＃Ａ１２０、ＳＭＡ-ＰＫ＃Ｂ１４
０に送信されて、処理が行われる。
ＭＰＡ３０の中で行う。ＭＰＡ３０から発行されたコマ
ンド等はＳＭＡ-ＰＫ＃Ａ１２０、ＳＭＡ-ＰＫ＃Ｂ１４
０に送信されて、処理が行われる。
【００３４】図１４に、ＳＭＡ内各パス処理のフローを
示す。これはＳＭＡ-ＰＫ＃Ａ１２０、ＳＭＡ-ＰＫ＃Ｂ
１４０に到着した各パスからの処理に優先順位をつけメ
モリロック等を行い，共有メモリのアクセス処理を実
行、その後終了処理を行いＭＰＡ３０に終了報告を行う
までのフローである。ステップ８００からＳＭＡ内各パ
ス処理が開始される。ステップ８０１では各パスに到着
した処理のデコード、エラーのチェックを行う。ステッ
プ８０２では到着した処理が２重ライト、アトミックモ
ディファイ等の最後発生するアンロック以外かどうかの
判定を行う。もしアンロック以外であればステップ８０
３に進む。アンロックであれば図１５の４へ進む。ステ
ップ８０３では各パスに到着した処理の実行順位をラウ
ンドロビン等で決定する。ステップ８０４では各パスに
有る処理がランドロビンの結果実行可能かどうかを判定
する。実行可能でない場合再度ステップ８０３に戻る。
実行可能ならば、ステップ８０５に進み、メモリロック
テーブル１２６、１４６の排他開始アドレス４５５、排
他終了アドレス４６０を参照してすでに排他処理中のの
アドレスと重なるかどうかを検索する。アドレスが重な
っていればその領域はロックされていることになる。ス
テップ８０６では検索結果よりアクセス先が未ロック領
域であるかどうかを判定する。もしロック領域ならば、
ロックが開放されるまで待つ。もし未ロック領域なら
ば、ステップ８０７に進み、メモリロックテーブル１２
６、１４６に排他開始アドレス４５５、排他終了アドレ
ス４６０で示されるアクセス範囲、ロックアクセスの有
無等を登録する。その後ステップ８１０では共有メモリ
のアクセス処理を行い共有メモリ１３０、１５０のリー
ド、ライト等が処理される。共有メモリ１３０、１５０
の処理が終わった後のフローについては図１４、１５の
２以降に示す。
示す。これはＳＭＡ-ＰＫ＃Ａ１２０、ＳＭＡ-ＰＫ＃Ｂ
１４０に到着した各パスからの処理に優先順位をつけメ
モリロック等を行い，共有メモリのアクセス処理を実
行、その後終了処理を行いＭＰＡ３０に終了報告を行う
までのフローである。ステップ８００からＳＭＡ内各パ
ス処理が開始される。ステップ８０１では各パスに到着
した処理のデコード、エラーのチェックを行う。ステッ
プ８０２では到着した処理が２重ライト、アトミックモ
ディファイ等の最後発生するアンロック以外かどうかの
判定を行う。もしアンロック以外であればステップ８０
３に進む。アンロックであれば図１５の４へ進む。ステ
ップ８０３では各パスに到着した処理の実行順位をラウ
ンドロビン等で決定する。ステップ８０４では各パスに
有る処理がランドロビンの結果実行可能かどうかを判定
する。実行可能でない場合再度ステップ８０３に戻る。
実行可能ならば、ステップ８０５に進み、メモリロック
テーブル１２６、１４６の排他開始アドレス４５５、排
他終了アドレス４６０を参照してすでに排他処理中のの
アドレスと重なるかどうかを検索する。アドレスが重な
っていればその領域はロックされていることになる。ス
テップ８０６では検索結果よりアクセス先が未ロック領
域であるかどうかを判定する。もしロック領域ならば、
ロックが開放されるまで待つ。もし未ロック領域なら
ば、ステップ８０７に進み、メモリロックテーブル１２
６、１４６に排他開始アドレス４５５、排他終了アドレ
ス４６０で示されるアクセス範囲、ロックアクセスの有
無等を登録する。その後ステップ８１０では共有メモリ
のアクセス処理を行い共有メモリ１３０、１５０のリー
ド、ライト等が処理される。共有メモリ１３０、１５０
の処理が終わった後のフローについては図１４、１５の
２以降に示す。
【００３５】図１５に、ＳＭＡ内各パス処理（続き）の
フローを示す。ステップ８２０では共有メモリ１３０、
１５０からデータ、ステータスを受け取る。ステップ８
２１ではデータ、ステータスより、処理が正常終了した
かどうかを判定する。もし正常終了ならば、ステップ７
８２３へ進む。もし異常終了ならば、ステップ８２２の
障害処理を行い、ステップ８２３へ進む。障害処理の詳
細については本発明とは直接関係ないのでこれ以上の説
明は省略する。ステップ８２３では終了した処理がロッ
クアクセス処理であるのかを判定する。もしロックアク
セスならば、そのままメモリ、パスをロックしたまま
で、ステップ８２５へ進む。もしロックアクセスでない
ならば、ステップ８２４に進み、メモリロックテーブル
１２６、１４６に登録した使用パス番号４５０、排他開
始アドレス４５５、排他終了アドレス４６０、ロックア
クセスの有無４６５を削除する。その後ステップ８２５
に進む。ステップ８２５では処理の正常終了、異常終了
等のステータスを生成してＭＰＡ３０に送信する。
フローを示す。ステップ８２０では共有メモリ１３０、
１５０からデータ、ステータスを受け取る。ステップ８
２１ではデータ、ステータスより、処理が正常終了した
かどうかを判定する。もし正常終了ならば、ステップ７
８２３へ進む。もし異常終了ならば、ステップ８２２の
障害処理を行い、ステップ８２３へ進む。障害処理の詳
細については本発明とは直接関係ないのでこれ以上の説
明は省略する。ステップ８２３では終了した処理がロッ
クアクセス処理であるのかを判定する。もしロックアク
セスならば、そのままメモリ、パスをロックしたまま
で、ステップ８２５へ進む。もしロックアクセスでない
ならば、ステップ８２４に進み、メモリロックテーブル
１２６、１４６に登録した使用パス番号４５０、排他開
始アドレス４５５、排他終了アドレス４６０、ロックア
クセスの有無４６５を削除する。その後ステップ８２５
に進む。ステップ８２５では処理の正常終了、異常終了
等のステータスを生成してＭＰＡ３０に送信する。
【００３６】図１６に、共有メモリのアクセス処理のフ
ローを示す。ステップ８１０より共有メモリのアクセス
処理が開始される。ステップ８１１ではＳＭＡ内各パス
よりメモリアクセスを受け取る。ステップ８１２では先
行している処理があるかどうかを判定する。もしなけれ
ば、ステップ８１８に進む。もしあればステップ８１３
に進み、アクセスが終了している処理があるかどうかを
判定する。もしなければ、ステップ８１４に進みメモリ
多重アクセスが可能かどうか判定する。もし可能でなけ
ればそのままステップ８１３にもどる。もし可能ならば
ステップ８１８に進む。アクセスが終了している処理が
あれば、ステップ８１５に進み、その処理が正常終了し
たかどうかを判定する。もし正常終了ならば、ステップ
７８１７へ進む。もし異常終了ならば、ステップ８１６
の障害処理を行い、ステップ８１７へ進む。障害処理の
詳細については本発明とは直接関係ないのでこれ以上の
説明は省略する。ステップ８１７では処理の正常終了、
異常終了等のステータスを生成してＭＰＡ３０に送信す
る。ステップ８１８では共有メモリへのリード、ライト
を実際に行っている。その後ステップ８１１に戻る。
ローを示す。ステップ８１０より共有メモリのアクセス
処理が開始される。ステップ８１１ではＳＭＡ内各パス
よりメモリアクセスを受け取る。ステップ８１２では先
行している処理があるかどうかを判定する。もしなけれ
ば、ステップ８１８に進む。もしあればステップ８１３
に進み、アクセスが終了している処理があるかどうかを
判定する。もしなければ、ステップ８１４に進みメモリ
多重アクセスが可能かどうか判定する。もし可能でなけ
ればそのままステップ８１３にもどる。もし可能ならば
ステップ８１８に進む。アクセスが終了している処理が
あれば、ステップ８１５に進み、その処理が正常終了し
たかどうかを判定する。もし正常終了ならば、ステップ
７８１７へ進む。もし異常終了ならば、ステップ８１６
の障害処理を行い、ステップ８１７へ進む。障害処理の
詳細については本発明とは直接関係ないのでこれ以上の
説明は省略する。ステップ８１７では処理の正常終了、
異常終了等のステータスを生成してＭＰＡ３０に送信す
る。ステップ８１８では共有メモリへのリード、ライト
を実際に行っている。その後ステップ８１１に戻る。
【００３７】以上、図１０から図１６に示した、ＭＰＡ
３０とＳＭＡ-ＰＫ＃Ａ１３０、ＳＭＡ-ＰＫ＃Ｂ１５０
の処理フローを実現することにより、２重ライト時にデ
ータの不一致またはデットロック無しで効率の良いパス
選択ができる。また図１７で示すようなパス障害処理を
行うことで、パスの２重化が実現でき、信頼性が向上す
る。
３０とＳＭＡ-ＰＫ＃Ａ１３０、ＳＭＡ-ＰＫ＃Ｂ１５０
の処理フローを実現することにより、２重ライト時にデ
ータの不一致またはデットロック無しで効率の良いパス
選択ができる。また図１７で示すようなパス障害処理を
行うことで、パスの２重化が実現でき、信頼性が向上す
る。
【００３８】図１７に本発明の実施例１におけるパス障
害処理のフローを示す。ステップ８５０からバス障害処
理が開始される。ステップ８５１ではエラー情報の収集
をステータス等から集める。ステップ８５２ではパス障
害であるかどうかを判定する。もしパス障害でなければ
その他の障害処理を行う。もしバス障害であれば、ステ
ップ８５４に進み障害パスの特定を行う。ステップ８５
５では障害パスを利用する各ＣＰＵ１５、１８、ＳＭＡ
-ＰＫ＃Ａ１３０、ＳＭＡ-ＰＫ＃Ｂ１５０に対してパス
閉塞を報告する。ステップ８５６ではパスロックテーブ
ル３１内の使用パス番号を変更する。ステップ８５７で
は障害パスを論理的、物理的に閉塞を行う。ステップ８
５８でパス障害処理は終了する。
害処理のフローを示す。ステップ８５０からバス障害処
理が開始される。ステップ８５１ではエラー情報の収集
をステータス等から集める。ステップ８５２ではパス障
害であるかどうかを判定する。もしパス障害でなければ
その他の障害処理を行う。もしバス障害であれば、ステ
ップ８５４に進み障害パスの特定を行う。ステップ８５
５では障害パスを利用する各ＣＰＵ１５、１８、ＳＭＡ
-ＰＫ＃Ａ１３０、ＳＭＡ-ＰＫ＃Ｂ１５０に対してパス
閉塞を報告する。ステップ８５６ではパスロックテーブ
ル３１内の使用パス番号を変更する。ステップ８５７で
は障害パスを論理的、物理的に閉塞を行う。ステップ８
５８でパス障害処理は終了する。
【００３９】以上図１から図１７に示した実施例１によ
れば、２重化したパスをスター型に接続した２重化共有
メモリ制御装置において、共有メモリバスインターフェ
ス側にパスロックテーブルを、共有メモリ制御回路側に
メモリロックテーブルを持ち、これを参照しながらパス
を選択することにより、１重系アクセスだけでなく、２
重ライト、２重アトミックモディファイのパス選択をデ
ットロック無しに効率よくできるので、処理待ち時間が
短縮し、処理トランザクション数の増加を図ることが可
能になる。
れば、２重化したパスをスター型に接続した２重化共有
メモリ制御装置において、共有メモリバスインターフェ
ス側にパスロックテーブルを、共有メモリ制御回路側に
メモリロックテーブルを持ち、これを参照しながらパス
を選択することにより、１重系アクセスだけでなく、２
重ライト、２重アトミックモディファイのパス選択をデ
ットロック無しに効率よくできるので、処理待ち時間が
短縮し、処理トランザクション数の増加を図ることが可
能になる。
【００４０】［実施例２］次に、本発明のディスクアレ
イ制御装置の他の実施例について説明する。以下、特に
説明のない部分は実施例１と同じとする。
イ制御装置の他の実施例について説明する。以下、特に
説明のない部分は実施例１と同じとする。
【００４１】図１８に、本実施例の基本構成を示す。こ
こで実施例１と異なる所は共有メモリ１３０、１５０に
おけるマスタスレーブの配置の方法である。実施例２で
は共有メモリ１２０、１４０のどちらか片面をすべてマ
スタとしている。これにより２重ライト、２重アトミッ
クモディファイのパス選択は必ずマスタになった共有メ
モリの面から始まるので、デッドロックの可能性が無く
なり、制御も楽になる。ただし、これらのアクセスがす
べてシリアルな処理になるので、トランザクション数の
増加は実施例１に比較して少なくなる。
こで実施例１と異なる所は共有メモリ１３０、１５０に
おけるマスタスレーブの配置の方法である。実施例２で
は共有メモリ１２０、１４０のどちらか片面をすべてマ
スタとしている。これにより２重ライト、２重アトミッ
クモディファイのパス選択は必ずマスタになった共有メ
モリの面から始まるので、デッドロックの可能性が無く
なり、制御も楽になる。ただし、これらのアクセスがす
べてシリアルな処理になるので、トランザクション数の
増加は実施例１に比較して少なくなる。
【００４２】図１９に本発明の実施例２における２重ラ
イト、２重アトミックモディファイ処理のフローを示
す。この部分は図１１の２重ライト、２重アトミックモ
ディファイ処理７３０に対応する部分である。ステップ
９２１ではアクセスマスタ側の処理かどうかを判定す
る。もしスレーブ側の処理であれば、ステップ９２４に
進む。もしマスタ側であれば、ステップ９２２に進みバ
スロックテーブル３１より全キュー内のマスタ処理数を
数える。ステップ９２３ではマスタ処理数が２以下かど
うか判定する。２以上ならば、これ以上２重ライト、２
重アトミックモディファイ処理は入れないので、ステッ
プ９２２に戻り、待つ。もしマスタ数が１以下であれ
ば、処理が可能なのでステップ７２１のキュー選択処理
へ進む。ステップ９２４ではステップ７３７ではバスロ
ックテーブル３１のキュー内２重アクセス４１５を登録
する。
イト、２重アトミックモディファイ処理のフローを示
す。この部分は図１１の２重ライト、２重アトミックモ
ディファイ処理７３０に対応する部分である。ステップ
９２１ではアクセスマスタ側の処理かどうかを判定す
る。もしスレーブ側の処理であれば、ステップ９２４に
進む。もしマスタ側であれば、ステップ９２２に進みバ
スロックテーブル３１より全キュー内のマスタ処理数を
数える。ステップ９２３ではマスタ処理数が２以下かど
うか判定する。２以上ならば、これ以上２重ライト、２
重アトミックモディファイ処理は入れないので、ステッ
プ９２２に戻り、待つ。もしマスタ数が１以下であれ
ば、処理が可能なのでステップ７２１のキュー選択処理
へ進む。ステップ９２４ではステップ７３７ではバスロ
ックテーブル３１のキュー内２重アクセス４１５を登録
する。
【００４３】以上の様な場合、２重ライトの処理時間が
余計にかかる欠点があるが、もし２重ライトの中でマス
タ、スレーブの順番が入れ替わっても問題ないライトが
ある場合、たとえば、ＣＰＵ１５、１８のマイクロプロ
グラムの中で２重ライトの順番が制御できる場合は以下
に示すようなライトの順番を無視する２重ライトを用い
ることで２重ライトの処理時間を削減することが可能に
なる。
余計にかかる欠点があるが、もし２重ライトの中でマス
タ、スレーブの順番が入れ替わっても問題ないライトが
ある場合、たとえば、ＣＰＵ１５、１８のマイクロプロ
グラムの中で２重ライトの順番が制御できる場合は以下
に示すようなライトの順番を無視する２重ライトを用い
ることで２重ライトの処理時間を削減することが可能に
なる。
【００４４】図２０に本発明の実施例２におけるライト
の順番無視する２重ライトを示す。ここでは、ＭＰＡ３
０から送信するマスタ面へのライトとスレーブ面へのラ
イトは同時に発生し、バスのロックも行わないので、応
答時間は短縮できる。
の順番無視する２重ライトを示す。ここでは、ＭＰＡ３
０から送信するマスタ面へのライトとスレーブ面へのラ
イトは同時に発生し、バスのロックも行わないので、応
答時間は短縮できる。
【００４５】以上図１８から図２０に示した実施例２に
よれば、２重化したパスをスター型に接続した２重化共
有メモリ制御装置において、共有メモリバスインターフ
ェス側にパスロックテーブルを、共有メモリ制御回路側
にメモリロックテーブルを持ち、これを参照しながらパ
スを選択することにより、１重リード、１重ライト、１
重リードモディファイライトの処理待ち時間が短縮し、
処理トランザクション数の増加を図ることが可能にな
る。
よれば、２重化したパスをスター型に接続した２重化共
有メモリ制御装置において、共有メモリバスインターフ
ェス側にパスロックテーブルを、共有メモリ制御回路側
にメモリロックテーブルを持ち、これを参照しながらパ
スを選択することにより、１重リード、１重ライト、１
重リードモディファイライトの処理待ち時間が短縮し、
処理トランザクション数の増加を図ることが可能にな
る。
【００４６】本実施例では、ディスクアレイ制御装置に
ついて説明したが、上述の２重化共有メモリ装置は、高
信頼性と高トランザクション性能が必要なシステム、具
体的にはフォールトトレラントコンピュータに適用して
も良い。
ついて説明したが、上述の２重化共有メモリ装置は、高
信頼性と高トランザクション性能が必要なシステム、具
体的にはフォールトトレラントコンピュータに適用して
も良い。
【００４７】
【発明の効果】２重ライト時に各パスの使用状況を示す
パスロックテーブルを参照することにより、２重ライト
以外の処理（１重リード、１重ライト、アトミックモデ
ィファイ）の場合は各パスの中で処理待ちトランザクシ
ョン数の少ないパスを選択し、２重ライト、２重アトミ
ックモディファイの場合、パスを選択する時に上記パス
ロックテーブルを参照しすでに処理中の２重ライト数が
一定数以下なら２重処理を開始し、さらに２重ライトす
るパスを選択する際に、すでに処理中の２重ライト処理
とは異なるパスで処理を行う様にパスを選択するので、
データの不一致またはデットロック無しで効率の良いパ
ス選択ができ、処理待ち時間が短縮し、処理トランザク
ション数が増加する。また共有メモリパスは２系統化さ
れており、１本障害時にも共有メモリアクセスが可能に
なり、信頼性が向上する。
パスロックテーブルを参照することにより、２重ライト
以外の処理（１重リード、１重ライト、アトミックモデ
ィファイ）の場合は各パスの中で処理待ちトランザクシ
ョン数の少ないパスを選択し、２重ライト、２重アトミ
ックモディファイの場合、パスを選択する時に上記パス
ロックテーブルを参照しすでに処理中の２重ライト数が
一定数以下なら２重処理を開始し、さらに２重ライトす
るパスを選択する際に、すでに処理中の２重ライト処理
とは異なるパスで処理を行う様にパスを選択するので、
データの不一致またはデットロック無しで効率の良いパ
ス選択ができ、処理待ち時間が短縮し、処理トランザク
ション数が増加する。また共有メモリパスは２系統化さ
れており、１本障害時にも共有メモリアクセスが可能に
なり、信頼性が向上する。
【図１】本発明のディスクアレイ制御装置の全体構成を
示す。
示す。
【図２】本発明のディスクアレイ制御装置の全体構成を
示す図である。
示す図である。
【図３】本発明のディスクアレイ制御装置の基本構成を
示す図である。
示す図である。
【図４】本発明のディスクアレイ制御装置の利点を示す
図である。
図である。
【図５】本発明のディスクアレイ制御装置におけるバス
ロックテーブルを示す図である。
ロックテーブルを示す図である。
【図６】本発明のディスクアレイ制御装置におけるメモ
リロックテーブルを示す図である。
リロックテーブルを示す図である。
【図７】本発明のディスクアレイ制御装置における、１
重リード、１重ライトの動作を示す図である。
重リード、１重ライトの動作を示す図である。
【図８】本発明のディスクアレイ制御装置における２重
ライトの動作を示す図である。
ライトの動作を示す図である。
【図９】本発明のディスクアレイ制御装置における１重
アトミックモディファイ、２重アトミックモディファイ
の動作を示す図である。
アトミックモディファイ、２重アトミックモディファイ
の動作を示す図である。
【図１０】本発明のディスクアレイ制御装置におけるバ
スキュー振り分け処理のフローを示す図である。
スキュー振り分け処理のフローを示す図である。
【図１１】本発明のディスクアレイ制御装置における２
重ライト、２重アトミックモディファイ処理のフローを
示す図である。
重ライト、２重アトミックモディファイ処理のフローを
示す図である。
【図１２】本発明のディスクアレイ制御装置における各
パスキューの処理のフローを示す図である。
パスキューの処理のフローを示す図である。
【図１３】本発明のディスクアレイ制御装置におけるコ
マンド終了処理を示す図である。
マンド終了処理を示す図である。
【図１４】本発明のディスクアレイ制御装置におけるＳ
ＭＡ内各パス処理のフローを示す図である。
ＭＡ内各パス処理のフローを示す図である。
【図１５】本発明のディスクアレイ制御装置におけるＳ
ＭＡ内各パス処理（続き）のフローを示す図である。
ＭＡ内各パス処理（続き）のフローを示す図である。
【図１６】本発明のディスクアレイ制御装置における共
有メモリのアクセス処理のフローを示す図である。
有メモリのアクセス処理のフローを示す図である。
【図１７】本発明のディスクアレイ制御装置におけるパ
ス障害処理のフローを示す図である。
ス障害処理のフローを示す図である。
【図１８】本発明のディスクアレイ制御装置の基本構成
を示す図である。
を示す図である。
【図１９】本発明のディスクアレイ制御装置における２
重ライト、２重アトミックモディファイ処理のフローを
示す図である。
重ライト、２重アトミックモディファイ処理のフローを
示す図である。
【図２０】本発明のディスクアレイ制御装置におけるラ
イトの順番無視する２重ライトを示す図である。
イトの順番無視する２重ライトを示す図である。
【図２１】従来のディスクアレイ制御装置を示す図であ
る。
る。
１０、４０、５０・・・ＣＰＵパッケージ（ＣＰＵ-Ｐ
Ｋ）、 １５、１８・・・ＣＰＵ、 ２０、２３・・・ローカルメモリ、 ２５、２８・・・ローカルバス回路、 ３０・・・共有メモリパスインターフェィス（ＭＰＡ）、 ３１・・・パスロックテーブル、 ６０、６５、７０、７５、８０、８５、９０、９５、１
００、１０５、１１０、１１５・・・共有メモリパス、 １２０・・・ＳＭＡパッケージＡ（ＳＭＡ-ＰＫ＃Ａ）、 １４０・・・ＳＭＡパッケージＢ（ＳＭＡ-ＰＫ＃Ｂ）、 １２５・・・共有メモリ制御回路Ａ（ＳＭＡ-Ａ）、 １４０・・・共有メモリ制御回路Ｂ（ＳＭＡ-Ｂ）、 １３０、１５０・・・共有メモリ。
Ｋ）、 １５、１８・・・ＣＰＵ、 ２０、２３・・・ローカルメモリ、 ２５、２８・・・ローカルバス回路、 ３０・・・共有メモリパスインターフェィス（ＭＰＡ）、 ３１・・・パスロックテーブル、 ６０、６５、７０、７５、８０、８５、９０、９５、１
００、１０５、１１０、１１５・・・共有メモリパス、 １２０・・・ＳＭＡパッケージＡ（ＳＭＡ-ＰＫ＃Ａ）、 １４０・・・ＳＭＡパッケージＢ（ＳＭＡ-ＰＫ＃Ｂ）、 １２５・・・共有メモリ制御回路Ａ（ＳＭＡ-Ａ）、 １４０・・・共有メモリ制御回路Ｂ（ＳＭＡ-Ｂ）、 １３０、１５０・・・共有メモリ。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 田中 淳 東京都国分寺市東恋ケ窪一丁目280番地 株式会社日立製作所中央研究所内 (72)発明者 藤林 昭 東京都国分寺市東恋ケ窪一丁目280番地 株式会社日立製作所中央研究所内 (72)発明者 藤本 和久 東京都国分寺市東恋ケ窪一丁目280番地 株式会社日立製作所中央研究所内 (72)発明者 金井 宏樹 東京都国分寺市東恋ケ窪一丁目280番地 株式会社日立製作所中央研究所内 (72)発明者 箕輪 信幸 神奈川県小田原市国府津2880番地 株式会 社日立製作所ストレージシステム事業部内 (72)発明者 三上 光 神奈川県横浜市中区尾上町６丁目81番地 日立ソフトウェアエンジニアリング株式会 社内 (72)発明者 浅利 誠 神奈川県横浜市戸塚区吉田町292番地 株 式会社日立画像情報システム内 Ｆターム(参考） 5B065 BA01 CA12 CA30 CE11 CH13 EA40 ZA13
Claims (9)
- 【請求項１】それぞれプロセッサを有する、ホストコン
ピュータ又はディスク装置との複数のインタフェース部
と、 それぞれ、制御情報を格納する共有メモリを有し、上記
複数のインタフェース部の各インタフェース部との間が
それぞれアクセスパスにより１対１に接続される２重化
された共有メモリ部と、 上記複数のインタフェース部に接続されるセレクタと、 上記セレクタに接続されるキャッシュメモリ、とを有
し、 上記複数のインタフェース部と上記セレクタとの間のア
クセスパスの本数は、上記キャッシュメモリと上記セレ
クタとの間のアクセスパスの本数よりも多く、 上記複数のインタフェース部の上記プロセッサは、上記
２重化された共有メモリ部に２重ライトを行うことを特
徴とするディスクアレイ制御装置。 - 【請求項２】上記複数のインタフェース部と上記共有メ
モリ部とに接続されるセレクタを有し、 上記複数のインタフェース部と、上記複数のインタフェ
ース部と上記共有メモリ部とに接続される上記セレクタ
との間のアクセスパスの本数は、上記キャッシュメモリ
と、上記複数のインタフェース部と上記共有メモリ部と
に接続される上記セレクタとの間のアクセスパスの本数
よりも多いことを特徴とする請求項１に記載のディスク
アレイ制御装置。 - 【請求項３】それぞれプロセッサを有する、ホストコン
ピュータ又はディスク装置との複数のインタフェース部
と、 それぞれ、制御情報を格納する共有メモリを有し、上記
複数のインタフェース部の各インタフェース部との間が
それぞれ２系統化されたアクセスパスにより１対１接続
される２重化された共有メモリ部とを有し、 上記インタフェース部の各インタフェース部は、該イン
タフェース部内の上記プロセッサから上記２重化された
共有メモリ部に対する２重ライトの要求を受け取った場
合、対応するデータを、上記２重化された共有メモリ部
の各共有メモリ部に対し交互に送信する手段を有するこ
とを特徴とするディスクアレイ制御装置。 - 【請求項４】上記インタフェース部は、２重ライトに関
しては最初にライトする方の共有メモリの面をアドレス
毎に異なる共有メモリに割り当てることを特徴とする請
求項３に記載のディスクアレイ制御装置。 - 【請求項５】上記複数のインタフェース部の各インタフ
ェース部は、上記２系統化された各アクセスパス対応に
複数のキューを有し、 上記プロセッサの要求に応じて上記共有メモリにアクセ
スする際に、上記複数のキューにキューイングされてい
る処理待ちの数に応じて、上記２系統化されたアクセス
パスの何れか一方のアクセスパスを選択する選択手段を
有することを特徴とする請求項２乃至４の何れかに記載
のディスクアレイ制御装置。 - 【請求項６】上記選択手段は、上記複数のキューにキュ
ーイングされている処理待ちの数が少ない方のアクセス
パスを選択することを特徴とする請求項５に記載のディ
スクアレイ制御装置。 - 【請求項７】上記複数のインタフェース部の各インタフ
ェース部は、上記キューにキューイングされている処理
待ちの２重ライト、又は２重アトミックモディファイの
数に応じて、次の処理要求を上記キューにキューイング
するか否かを制御する制御手段を有することを特徴とす
る請求項５に記載のディスクアレイ制御装置。 - 【請求項８】上記制御手段は、上記キューに格納されて
いる処理待ちの２重ライト、２重アトミックモディファ
イの数が一定数以下であれば、次の処理要求を、上記キ
ューの内、上記２重ライト、又は２重アトミックモディ
ファイの処理かキューイングされていないキューにキュ
ーイングすることを特徴とする請求項７に記載のディス
クアレイ制御装置。 - 【請求項９】上記２系統化されたパスの内、１系統が故
障した場合、他の１系統に処理を割り当てることを特徴
とする請求項３乃至請求項８の何れかに記載のディスク
アレイ制御装置。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP07140099A JP3716126B2 (ja) | 1999-03-17 | 1999-03-17 | ディスクアレイ制御装置及びディスクアレイ |
| EP00104378A EP1037137A3 (en) | 1999-03-17 | 2000-03-02 | Disk array controller |
| US09/526,461 US6502167B1 (en) | 1999-03-17 | 2000-03-16 | Duplicated shared memory controller for disk array |
| US10/294,691 US6629204B2 (en) | 1999-03-17 | 2002-11-15 | Disk array controller including a plurality of access paths |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP07140099A JP3716126B2 (ja) | 1999-03-17 | 1999-03-17 | ディスクアレイ制御装置及びディスクアレイ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2000267815A true JP2000267815A (ja) | 2000-09-29 |
| JP3716126B2 JP3716126B2 (ja) | 2005-11-16 |
Family
ID=13459442
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP07140099A Expired - Fee Related JP3716126B2 (ja) | 1999-03-17 | 1999-03-17 | ディスクアレイ制御装置及びディスクアレイ |
Country Status (3)
| Country | Link |
|---|---|
| US (2) | US6502167B1 (ja) |
| EP (1) | EP1037137A3 (ja) |
| JP (1) | JP3716126B2 (ja) |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6961788B2 (en) | 2002-04-26 | 2005-11-01 | Hitachi, Ltd. | Disk control device and control method therefor |
| US7032068B2 (en) | 2002-02-04 | 2006-04-18 | Nec Corporation | Disk cache management method of disk array device |
| US7231490B2 (en) | 2003-04-16 | 2007-06-12 | Hitachi, Ltd. | Storage device control apparatus and control method for the storage device control apparatus |
| JP2007529060A (ja) * | 2003-07-14 | 2007-10-18 | インターナショナル・ビジネス・マシーンズ・コーポレーション | 冗長アレイからのマルチパス・データ取出 |
| EP1895413A2 (en) | 2006-08-18 | 2008-03-05 | Fujitsu Limited | Access monitoring method and device for shared memory |
| JP2008525923A (ja) * | 2004-12-29 | 2008-07-17 | インテル・コーポレーション | マルチプロセッサ環境におけるトランザクションベースの共有データオペレーション |
Families Citing this family (35)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6662253B1 (en) * | 2000-09-13 | 2003-12-09 | Stmicroelectronics, Inc. | Shared peripheral architecture |
| JP2002108567A (ja) * | 2000-09-28 | 2002-04-12 | Hitachi Ltd | 記憶制御装置 |
| JP4700204B2 (ja) * | 2001-03-07 | 2011-06-15 | 株式会社日立製作所 | ストレージ管理データ制御システム |
| US7437493B2 (en) * | 2001-09-28 | 2008-10-14 | Dot Hill Systems Corp. | Modular architecture for a network storage controller |
| JP2003242097A (ja) * | 2002-02-15 | 2003-08-29 | Hitachi Ltd | クロスコール機能を備えるディスク制御装置 |
| JP4014923B2 (ja) * | 2002-04-30 | 2007-11-28 | 株式会社日立製作所 | 共有メモリ制御方法および制御システム |
| US7039771B1 (en) | 2003-03-10 | 2006-05-02 | Marvell International Ltd. | Method and system for supporting multiple external serial port devices using a serial port controller in embedded disk controllers |
| US7870346B2 (en) | 2003-03-10 | 2011-01-11 | Marvell International Ltd. | Servo controller interface module for embedded disk controllers |
| US7492545B1 (en) | 2003-03-10 | 2009-02-17 | Marvell International Ltd. | Method and system for automatic time base adjustment for disk drive servo controllers |
| US7080188B2 (en) | 2003-03-10 | 2006-07-18 | Marvell International Ltd. | Method and system for embedded disk controllers |
| US6979825B1 (en) | 2003-04-11 | 2005-12-27 | The United States Of America As Represented By The Secretary Of The Army | Quantum-grid infrared photodetector (QGIP) spectrometers and related methods |
| GB2402758B (en) * | 2003-06-12 | 2006-09-27 | Sun Microsystems Inc | Method,apparatus and computer program product for simulating a storage configuration for a computer system |
| US20050015542A1 (en) * | 2003-07-15 | 2005-01-20 | Gateway, Inc. | Multiple write storage device |
| US7343440B2 (en) * | 2003-07-30 | 2008-03-11 | Hewlett-Packard Development Company, L.P. | Integrated circuit with a scalable high-bandwidth architecture |
| US7426596B2 (en) * | 2003-07-30 | 2008-09-16 | Hewlett-Packard Development Company, L.P. | Integrated circuit with a scalable high-bandwidth architecture |
| JP4468666B2 (ja) * | 2003-08-22 | 2010-05-26 | 富士通株式会社 | 二重書込機能を有する装置およびストレージ制御装置 |
| JP2005078596A (ja) * | 2003-09-03 | 2005-03-24 | Hitachi Ltd | データ転送装置の制御方法、データ転送装置、チャネル制御装置、及び記憶デバイス制御装置 |
| US7099994B2 (en) * | 2003-09-29 | 2006-08-29 | Hewlett-Packard Development Company, L.P. | RAID memory system |
| US7437425B2 (en) * | 2003-09-30 | 2008-10-14 | Emc Corporation | Data storage system having shared resource |
| US7058758B2 (en) * | 2003-10-16 | 2006-06-06 | International Business Machines Corporation | Load balancing to support tape and disk subsystems on shared fibre channel adapters |
| US20060036790A1 (en) * | 2004-08-10 | 2006-02-16 | Peterson Beth A | Method, system, and program for returning attention to a processing system requesting a lock |
| US7743180B2 (en) * | 2004-08-10 | 2010-06-22 | International Business Machines Corporation | Method, system, and program for managing path groups to an input/output (I/O) device |
| JP4504134B2 (ja) * | 2004-08-16 | 2010-07-14 | 富士通株式会社 | システム制御装置、投機フェッチ方法および情報処理装置 |
| JP4587756B2 (ja) * | 2004-09-21 | 2010-11-24 | ルネサスエレクトロニクス株式会社 | 半導体集積回路装置 |
| JP2006268215A (ja) * | 2005-03-23 | 2006-10-05 | Hitachi Ltd | ストレージシステム |
| US7406711B2 (en) * | 2005-09-02 | 2008-07-29 | Motorola, Inc. | Method and apparatus for enforcing independence of processors on a single IC |
| JP2007109141A (ja) * | 2005-10-17 | 2007-04-26 | Hitachi Ltd | ストレージシステム |
| US20080077749A1 (en) * | 2006-09-22 | 2008-03-27 | Daniel Scott Cohen | Access control of memory space in microprocessor systems |
| US8139071B1 (en) * | 2006-11-02 | 2012-03-20 | Nvidia Corporation | Buffering unit to support graphics processing operations |
| US7999817B1 (en) | 2006-11-02 | 2011-08-16 | Nvidia Corporation | Buffering unit to support graphics processing operations |
| WO2010134134A1 (en) * | 2009-05-22 | 2010-11-25 | Hitachi, Ltd. | Storage system comprising plurality of processor units |
| US8862775B2 (en) * | 2010-11-26 | 2014-10-14 | Industrial Technology Research Institute | Network server and load balancing routing method for networks thereof |
| US20160283303A1 (en) * | 2015-03-27 | 2016-09-29 | Intel Corporation | Reliability, availability, and serviceability in multi-node systems with disaggregated memory |
| US20200401412A1 (en) * | 2019-06-24 | 2020-12-24 | Intel Corporation | Hardware support for dual-memory atomic operations |
| CN110275680B (zh) * | 2019-06-24 | 2020-12-01 | 浙江大华技术股份有限公司 | 一种双控双活存储系统 |
Family Cites Families (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5816362A (ja) | 1981-07-21 | 1983-01-31 | Hitachi Ltd | 二重化共有メモリ制御装置 |
| US5459857A (en) * | 1992-05-15 | 1995-10-17 | Storage Technology Corporation | Fault tolerant disk array data storage subsystem |
| US5572694A (en) * | 1992-11-25 | 1996-11-05 | Fujitsu Limited | Virtual system for detecting access paths belonging to same group from plurality of access paths to reach device designated by command with reference to table |
| JP2905373B2 (ja) * | 1993-10-01 | 1999-06-14 | 富士通株式会社 | ディスク制御装置及びその制御方法 |
| JPH09146863A (ja) | 1995-11-17 | 1997-06-06 | Hitachi Ltd | 通信パス選択方法 |
| US5787304A (en) * | 1996-02-05 | 1998-07-28 | International Business Machines Corporation | Multipath I/O storage systems with multipath I/O request mechanisms |
| JPH09325916A (ja) | 1996-06-07 | 1997-12-16 | Hitachi Ltd | メモリ制御装置 |
| US5884055A (en) * | 1996-11-27 | 1999-03-16 | Emc Corporation | Method and apparatus including a shared resource and multiple processors running a common control program accessing the shared resource |
| US5890219A (en) * | 1996-11-27 | 1999-03-30 | Emc Corporation | Redundant writing of data to cached storage system |
-
1999
- 1999-03-17 JP JP07140099A patent/JP3716126B2/ja not_active Expired - Fee Related
-
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Cited By (12)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7032068B2 (en) | 2002-02-04 | 2006-04-18 | Nec Corporation | Disk cache management method of disk array device |
| US6961788B2 (en) | 2002-04-26 | 2005-11-01 | Hitachi, Ltd. | Disk control device and control method therefor |
| US7231490B2 (en) | 2003-04-16 | 2007-06-12 | Hitachi, Ltd. | Storage device control apparatus and control method for the storage device control apparatus |
| US7320051B2 (en) | 2003-04-16 | 2008-01-15 | Hitachi, Ltd. | Storage device control apparatus and control method for the storage device control apparatus |
| US7581060B2 (en) | 2003-04-16 | 2009-08-25 | Hitachi, Ltd. | Storage device control apparatus and control method for the storage device control apparatus |
| JP2007529060A (ja) * | 2003-07-14 | 2007-10-18 | インターナショナル・ビジネス・マシーンズ・コーポレーション | 冗長アレイからのマルチパス・データ取出 |
| JP2008525923A (ja) * | 2004-12-29 | 2008-07-17 | インテル・コーポレーション | マルチプロセッサ環境におけるトランザクションベースの共有データオペレーション |
| US7984248B2 (en) | 2004-12-29 | 2011-07-19 | Intel Corporation | Transaction based shared data operations in a multiprocessor environment |
| JP4764430B2 (ja) * | 2004-12-29 | 2011-09-07 | インテル・コーポレーション | マルチプロセッサ環境におけるトランザクションベースの共有データオペレーション |
| US8176266B2 (en) | 2004-12-29 | 2012-05-08 | Intel Corporation | Transaction based shared data operations in a multiprocessor environment |
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| EP1895413A2 (en) | 2006-08-18 | 2008-03-05 | Fujitsu Limited | Access monitoring method and device for shared memory |
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