JP2000267622A

JP2000267622A - 電界放出型表示装置の輝度補償回路

Info

Publication number: JP2000267622A
Application number: JP11066646A
Authority: JP
Inventors: Kazuichi Suzuki; 和一鈴木; Haruhisa Hirakawa; 治久平川
Original assignee: Futaba Corp
Current assignee: Futaba Corp
Priority date: 1999-03-12
Filing date: 1999-03-12
Publication date: 2000-09-29
Anticipated expiration: 2019-03-12
Also published as: JP4505868B2

Abstract

(57)【要約】【課題】個々の表示パネルの特性のばらつきに左右さ
れない電界放出型表示装置の輝度補償を行う。【解決手段】電界放出型表示装置の表示パネルの再生
駆動時のゲート電流を電流検出回路４で電圧として検出
し、端子３に加えられる制御信号に同期してサンプル及
びホールド回路５でサンプリングする。検出電圧は電圧
制御回路の演算増幅器６に入力され、演算増幅器６の出
力はＴｒ１、Ｔｒ２を介してゲート電極に供給されるゲ
ート電圧を一定値に制御する。サンプリング終了後次の
制御信号が端子３に入力されるまでの表示期間（少なく
とも１フレーム分）中、ホールド回路５でゲート電圧を
一定値にホールドする。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、電界放出型表示装
置（ＦＥＤ：Field Emission Display、以下、単にＦＥ
Ｄと表記する）等の駆動回路に関し、特に温度変化に対
する輝度の補償回路に係わる。

【０００２】

【従来の技術】金属または半導体表面の印加電界を１０
⁹ ［ボルト／ｍ］程度にすると、トンネル効果により電
子が障壁を通過し、常温でも真空中に電子放出が行われ
る。この現象を電界放出（Field Emission ）という。
半導体微細加工技術を駆使して、電界放出部の配列から
なる面放出型の電界放出部を作成することが可能とな
り、ＦＥＤ等の電界放出型表示装置に用いられている。
また、電界放出部を１次元配列として感光フィルムに画
像を形成する光プリントヘッドに適用することも考えら
れている。

【０００３】図５はスピント型と呼ばれている電界放出
素子の概要を示す模式図であって、基板Ｓ上にカソード
電極Ｋが蒸着により設けられており、このカソード電極
Ｋ上にエミッタ電極Ｅが多数個設けられ、その上に絶縁
層Ｉ（ＳｉＯ２）が一面に形成されている。絶縁層Ｉの
上にゲート電極ＧＴが蒸着等によって成膜され、エミッ
タ電極Ｅの先端部で開放するホールを形成して電子を引
き出すようにしている。

【０００４】カソード電極Ｋとゲート電極ＧＴ間に電圧
Ｖｇｋとして約５０〜８０Ｖを加えることにより、エミ
ッタ電極Ｅの先端部から電子が放出される。そして、そ
の電子がカソード電極Ｋと真空空間で対向する位置に配
置されるアノード電極Ａに印加されているアノード電圧
Ｖａによって捕捉される。このような電界放出素子をグ
ループとして、ストライプ状に形成されているゲート電
極を順次走査しつつ、カソード電極の各ストライプ状電
極にそれぞれ画像信号を供給することにより、アノード
電極に設けられた蛍光体が発光し表示器としての動作が
行なわれる。

【０００５】再生駆動を行う場合には、アノード電極に
印加されるアノード電圧は、アノード選択電圧Ｖａ１、
アノード非選択電圧Ｖａ２、蛍光体非発光電圧ＧＮＤの
３つの異なる電圧が同期信号に同期した所定のタイミン
グで供給される。

【０００６】図６は上記したような電界放出素子を表示
装置として駆動するときのブロック図である。図中、６
１は信号入力バッファ、６２はコントローラ、６３は表
示用ＲＡＭ（ランダムアクセスメモリ）、６４はデータ
ドライバ、６５はアノード電源／アノードスイッチ回
路、６６はゲート電圧制御回路、６７はゲート電源、６
８はスキャンドライバ、６９はカソード電源、７０はＦ
ＥＤパネルである。

【０００７】画像信号は、同期信号とともに信号入力バ
ッファ６１を介してコントローラ６２に入力され、１フ
レーム分の画像データが、ＲＧＢ別に表示用ＲＡＭ６３
に記憶される。コントローラ６２は、表示用ＲＡＭ６３
に記憶されたＲＧＢデータを、蛍光体ドット６７の選択
順序に応じた所定の順序で読み出して、データドライバ
６４に転送する。データドライバ６４においては、カソ
ード電源６９から電圧Ｖｃｃの供給を受け、ＲＧＢデー
タの階調に応じたパルス幅のデータパルスをＦＥＤパネ
ル７０のカソード端子（カソード電極Ｃ１〜Ｃｍ）に出
力する。

【０００８】アノード電源／アノードスイッチ回路６５
は、表示方式に応じて３つの異なる電圧（アノード選択
電圧Ｖａ１、アノード非選択電圧Ｖａ２、蛍光体非発光
電圧ＧＮＤ）を同期信号に同期した所定のタイミングで
スッチング出力する回路である。コントローラ６２は、
入力された同期信号に同期して、アノード電源／アノー
ドスイッチ回路６５を制御し、ＦＥＤパネル７０のアノ
ード端子Ａ１、Ａ２のそれぞれにアノード選択電圧Ｖａ
１、アノード非選択電圧Ｖａ２、蛍光体非発光電圧ＧＮ
Ｄを供給する。コントローラ６２は、また、ゲート電源
６７から電圧Ｖｇｇの供給を受けるゲート電圧制御回路
６６を制御し、スキャンパルスを発生させてスキャンド
ライバ６８に供給する。コントローラ６２は、スキャン
ドライバ６８を制御して、ゲート端子Ｇ１〜Ｇｎの１つ
にスキャンパルスを供給する。１／４ＶＧＡの解像度
（３２０×２４０）の場合にはｎ＝２４０、ｍ＝９６０
（カソード端子数４８０）となる。

【０００９】

【発明が解決しようとする課題】一般に、このようなＦ
ＥＤの表示装置の場合は動作温度範囲は広く、比較的低
温から高温域まで動作するが、画像の明るさに関係する
エミッション電流（カソードから放射される電子流）の
温度依存性が大きく、エミッション電流が増加すれば輝
度も増加するので、周囲温度により輝度が変動するとい
う問題がある。そこで、ＦＥＤパネルの温度を検出し
て、ゲート電圧を制御し、ＦＥＤパネルの周囲温度、ま
たは内部の温度を検出して輝度の変動を補償する方法が
従来から使用されている。

【００１０】図７は図６に示されたゲート電圧制御回路
６６内に組み込まれた、従来例のモニター抵抗値検出型
輝度補償回路図である。この図でＲはＦＥＤパネルが製
造される際に、予め、半導体製造と類似のプロセスで組
み込まれたモニター抵抗である。７４はモニター抵抗Ｒ
の抵抗値の変化を電圧として検出する電圧検出回路で、
その出力は比較器を構成する演算増幅器７５の一方の入
力端子に供給され、他方の入力端子にはゲート電圧を抵
抗Ｒ１．Ｒ２によって分圧した電圧が供給されている。
そして、演算増幅器７５の出力は電圧制御用トランジス
タＴｒ１、Ｔｒ２を介して、ＦＥＤのゲート電源の電圧
を制御するように構成し、温度変動があるときでも表示
画像の輝度をほぼ一定となるようにコントロールしてい
た。

【００１１】この回路は、モニター抵抗Ｒの抵抗値がＦ
ＥＤパネルの温度により変化するので、温度変化によっ
てゲート電圧が変化しても、輝度レベルがほぼ一定とな
るように制御することが可能であるが、個々のパネル毎
にこの抵抗値とゲート電圧、ゲート電圧と輝度（エミッ
ション電流）の関係に大きなばらつきがあり、特性を揃
えることが困難であり調整が難しい。また、モニター抵
抗の抵抗値Ｒと、輝度レベルの間に直接的な関係が無い
ため、図７の回路はオープンループの制御となり、安定
した補償が得られないという問題があった。

【００１２】

【課題を解決するための手段】本発明は電界放出型表示
装置の輝度補償回路は、このような問題点を解決するた
めになされたもので、ゲート電源と、該ゲート電源から
ゲート電極に流入するゲート電流を検出する電流検出手
段と、ゲート電極に供給されるゲート電圧を制御する電
圧制御手段と、制御信号によって前記電流検出手段の検
出値をサンプルホールドするサンプリング手段とを備
え、電界放出型表示装置の非表示期間に、前記制御信号
によって前記ゲート電流のサンプリングを行い、電界放
出型表示装置の表示期間に前記サンプリング手段の出力
に基づいて前記電圧制御手段を制御し、表示期間内の輝
度レベルが一定となるように制御するようにしたもので
ある。

【００１３】

【発明の実施の形態】図１は、上記したような電界放出
表示装置の輝度補償回路の実施例を回路図としたもの
で、図１（ａ）は輝度補償回路のブロック図、図１
（ｂ）はＦＥＤの温度をサンプリングするタイミング波
形図を示している。本発明は、以下に述べるように基本
的にはゲート電流を検出してゲート電圧を制御し、あら
かじめ、設定しておいたゲート電流値とする輝度補償回
路である。

【００１４】図１（ａ）のブロック図で示される回路
は、図６のゲート電圧制御回路６６に組み込まれてい
る。この図で４はゲート電流値を検出する電流検出回路
であり、５は電流値検出のタイミングを制御端子３から
入力される制御信号（サンプリングパルス）によって定
め、一定期間その電流値を保持するサンプル及びホール
ド回路である。このサンプル及びホールド回路５の出力
は比較器を構成する演算増幅器６の一方の入力端子に供
給されており、他方の入力端子には抵抗Ｒ１．Ｒ２を介
してゲート出力電圧が分圧されて供給されている。そし
て、演算増幅器６とトランジスタＴｒ１、Ｔｒ２によっ
て一般的な直列制御型の安定化電源が構成されている。

【００１５】この回路は端子１にゲート電源を接続し、
端子２より図６のスキャンドライバ６８を介して各ゲー
ト電極に駆動電圧を供給する。電流検出回路４はゲート
電流を検出して電圧に変換するために、例えば、直列に
挿入された低抵抗値の抵抗の両端の電位を測定してもよ
い。サンプル及びホールド回路５は、図示しない回路か
ら端子３を介して供給される図１（ｂ）の制御信号のタ
イミングにしたがって、電流検出回路４の電圧をサンプ
リングして、その値を一定期間保持すると共に、電圧制
御回路を構成する演算増幅器６に供給する。

【００１６】制御信号は画像の非表示期間に供給される
ゲート電圧によって、エミッタからゲート電極に流れる
ゲート電流を測定するサンプリングパルスとなってお
り、この非表示期間は、後で述べるように電界放出表示
装置に適応される再生駆動期間を利用することができ
る。また、画像の表示期間ではアノード電極に高電圧が
印加されゲート電流が低下するが、この表示期間ではサ
ンプルされた電流値がホールドされることになる。

【００１７】したがって、この実施例によると非表示期
間内にはアノード電圧を低下してゲートを通常のスキャ
ン周波数より早い周期で走査し、各ゲート電極に流れる
電流値をコンデンサ等に蓄積し、その電圧でゲート電流
が一定となるようなサーボ回路を構成し、温度変化によ
って変動するゲート電流を一定値に保つように制御して
表示期間の輝度レベルが常に一定となるように制御する
ことができる。

【００１８】図２は本出願人が先に提案したいわゆる櫛
歯型アノード電極構造を持った、２電極型フルカラーＦ
ＥＤの１例を説明する概要構成図である。図中、３１は
カソード基板、３２はアノード基板、３３はスペーサ、
３４−１〜３４−４はカソード電極、３５はパッチ状の
ゲート電極、３６−１〜３６−５はアノード電極、３７
は蛍光体ドットである。このカラーＦＥＤは、電界放出
部が２次元マトリクス状に形成されたカソード基板３１
と、これに対向して、アノード電極３６−１〜３６−５
上に２次元マトリクス状に形成された蛍光体ドット３７
を有するアノード基板３２とが対向配置されたもので、
スペーサ３３により両者の間隙が一定に支持され、両基
板の外周が封止され、内部が真空状態に保持されたもの
である。

【００１９】このカソード基板３１上には、カソード電
極３４−１〜３４−４がストライプ状に、列方向に並ん
で配列されている。電界放出部の詳細な構造は説明を省
略するが、カソード電極３４−１〜３４−４に島状電極
が形成され、その上に抵抗層を介し、複数の微細なコー
ン状エミッタが形成され、パッチ状のゲート電極３５の
開口部を介してアノード基板３２側に面している。上述
したカソード電極３４−１〜３４−４、コーン状エミッ
タ、パッチ状ゲート電極により電界放出部が構成されて
いる。なお、複数のゲート電極３５間の配線に付いて
は、この図では省略しており、図３を参照して後述す
る。

【００２０】一方、透明のアノード基板３２の下面上に
は、透明のアノード電極３６−１〜３６−５・・・が、
ストライプ状に、列方向に並んで配列されている。上述
したカソード電極３４−１〜３４−４・・・とは、１対
１対応で並行している。１つおきの奇数番目のアノード
電極３６−１、３６−３、３６−５・・・が前端部で共
通接続され、他の１つおきの偶数番目のアノード電極３
６−２、３６−４、・・・が図示しない後端で共通接続
されている。すなわち、１つおきに交互に櫛歯状にかみ
合って２つのアノード端子を有するアノード電極が形成
されている。

【００２１】アノード電極３６−１〜３６−５として
は、ＩＴＯ（Indium Tin Oxide）の導電性透明薄膜が使
用され、この下面に、同一発光色の複数の蛍光体ドット
３７が、各アノード電極３６−１〜３６−５の長手方向
に所定間隔をおいて塗布形成されている。アノード電極
３６−１にレッド（Ｒ）、アノード電極３６−２にグリ
ーン（Ｇ）、アノード電極３６−３にブルー（Ｂ）、ア
ノード電極３６−４にレッド（Ｒ）、というように、列
方向に、Ｒ、Ｇ、Ｂの３原色の蛍光体ドット３７が交互
に配列されて、表示部が構成されている。蛍光体ドット
３７とゲート電極３５を有する電界放出部とは、１対１
対応している。

【００２２】カソード基板３１側の特定のゲート電極３
５に、カソード電位に対し、数十ボルトの大きさのゲー
ト電圧を印加すると、コーン状エミッタから電子が放出
され、同時に、直上のアノード電極に数百ボルトのアノ
ード電圧を印加すると、エミッタから放出された電子
は、直上にある蛍光体ドット３７に射突し、蛍光体ドッ
ト３７が発光する。ゲート電圧が印加されるゲート電極
３５を有する電界放出部に接続されるカソード配線に
は、画像信号の階調に応じたパルス幅の信号電圧が印加
され、蛍光体ドット３７の発光量が、その階調に応じた
ものとなるように制御される。

【００２３】図３は図２に示した２電極型フルカラーＦ
ＥＤの駆動方法を説明するための電極接続図である。図
中、図２と同様な部分には同じ符号を付して説明を省略
する。４１ないし４４はゲート配線、４５、４６はアノ
ード電極である。ゲート電極３５およびこれに対向する
蛍光体ドット３７とは、重ねて記載している。

【００２４】ゲート配線４１〜４４は、列方向に延び
て、ゲート電極３５の１ドットおきに交互に接続され、
１表示ライン当たり２本のゲート端子（Ｇ１、Ｇ２）、
（Ｇ３、Ｇ４）、・・・（Ｇ（ｎ−１）、Ｇｎ）が引き
出される。アノード配線４５、４６は、櫛歯状の１対の
アノード電極（３６−１、３６−３、３６−５・・
・）、（３６−２、３６−４、３６−６・・・）に接続
され、アノード端子Ａ１、Ａ２が引き出される。ｍ本の
カソード電極およびカソード配線は図示を省略している
が、図２において隣接するカソード電極（３４−１、３
４−２）、（３４−３、３４−４）、・・・が、それぞ
れ、１つのカソード端子に接続されている。ゲート端子
（ゲート配線）の総数は、行方向の表示ライン数の２倍
になる。しかし、カソード配線とゲート配線とのマトリ
クスによりマルチプレックス駆動ができるため、カソー
ド配線は、隣り合う２本のラインを接続して１本の端子
として取り出している。この２電極型フルカラーＦＥＤ
の画素選択方法は、行方向に配列されたゲート配線４１
〜４４と列方向に配列されたカソード配線のマトリクス
のみで行うものであり、行方向に線順次走査を行うこと
により、１フレームの画像を表示する。

【００２５】図４は、図２に示した２電極型フルカラー
ＦＥＤの駆動タイミング図である。先の図３を合わせて
参照し、画素選択方法の１例を説明する。図中、５１、
５２はアノード端子Ａ１、Ａ２に印加されるアノード電
圧、５３〜６０はゲート端子Ｇ１、Ｇ３、Ｇ５、・・
・、Ｇ（２ｎ−１）、Ｇ２、Ｇ４、Ｇ６、・・・、Ｇ
（２ｎ）に印加されるスキャンパルスである。列方向に
配列された図示しない複数のカソード電極Ｃ１〜Ｃｍに
は、２本ずつ１つのカソード端子に共通接続されて、蛍
光体ドットの発光量を決めるデータパルスが同時に印加
されている。６１はゲート端子Ｇ（２ｎ）にスキャンパ
ルスが印加されている期間において、カソード電極Ｃｍ
に印加されるデータパルスである。

【００２６】アノード電極Ａ１に正のアノード電圧５１
が印加され、アノード電極Ａ２にＧＮＤレベル（０ボル
ト）のアノード電圧５２が印加されている期間におい
て、奇数番目のゲート端子Ｇ１、Ｇ３、Ｇ５、・・・、
Ｇ（２ｎ−1）に、スキャンパルス５３〜５５を順次印
加し、これと同期して、各カソード電極Ｃ１〜Ｃｍに、
選択画素の階調に応じた幅のデータパルスを印加する。
一方、アノード電極Ａ２に正のアノード電圧５２が印加
され、アノード電極Ａ１にＧＮＤレベルのアノード電圧
５１が印加されている期間においては、偶数番目のゲー
ト端子Ｇ２、Ｇ４、Ｇ６、・・・、Ｇ（２ｎ）にスキャ
ンパルス５６〜６０を順次印加し、これと同期して、各
カソード端子Ｃ１〜Ｃｍにデータパルスを印加する。こ
のようにしてＦＥＤの画像表示が行われる。

【００２７】上述したような、２電極型フルカラーＦＥ
Ｄパネルの場合は、図４に示しように１フレームの終了
時に、表示装置の再生期間をかねて非表示期間ＴＤを挿
入し、この非表示期間ＴＤにはアノード電圧Ａ１，Ａ２
をオフにすると共に、高速のゲートスキャンを行わせ、
この期間をサンプリング期間としてゲートの電流検出を
行うようにする。そして、この検出されたゲート電流が
温度変化に対応して一定となるように、前記した輝度補
償回路によってゲート電圧を制御することにより、画像
の輝度レベルが温度に対して常に一定のレベルを保持す
るように制御することができる。

【００２８】なお、再生駆動時には、アノード電圧は低
く保たれるので、カソードから放出された電子は、すべ
てゲートに流入し、表示期間中に流れるゲート電流に比
べ、再生駆動時のゲート電流はかなり大きい。このため
に、例えばゲート端子のスキャンドライバの保護抵抗を
複数のドライバＩＣの電源端子に対し、１個に集約して
ゲート電源に接続する等の対策をとることにより、各ゲ
ートに印加されるゲート電圧のばらつきを防止すること
ができる。

【００２９】以上、２電極型フルカラーＦＥＤを例とし
て説明を行ったが、画像の非表示期間は連続するテレビ
画面のような場合は、垂直ブランキング画面を利用して
設定することができる。また、本発明の電界放出型表示
装置の輝度補正回路は上記実施例に限らず、ゲート電圧
により電界放出エミッタから電子を放出させ、所定の非
表示期間を設けてゲート電流を測定できるものであれ
ば、単色のＦＥＤ、カラーＦＥＤを問わず、任意の電極
構造のＦＥＤに本発明を適用することができる。また、
画像表示装置に限らず、光プリントヘッドのように、１
次元あるいは２次元配列の電界放出素子を用いて、画像
データに応じた発光をさせる場合にも適用することがで
きる。

【００３０】

【発明の効果】本発明は、画像の非表示期間にゲート電
流を直接測定して電圧制御回路に入力し、ゲート電源の
電圧を制御するので、サンプル期間のゲート電流が一定
の値となるようにゲート電圧が設定される。そして、引
き続く表示期間ではサンプル期間に設定されたゲート電
圧を保持することで、エミッション電流を一定の値に保
つ。このようにして、エミッション電流と相関関係の深
い輝度を一定に保つことができる。

【００３１】また、ＦＥＤパネル内のモニター抵抗の抵
抗値変化を検出する方法に対し、本発明では、輝度レベ
ルの変動は主にゲート電流の変動と考えられるので、ゲ
ート電流を測定することで、個々のパネル毎のエミッシ
ョン電流特性のばらつきや、経時変化による影響等を軽
減し輝度レベルの変動を効果的に補償することができ
る。さらに、ゲート電流（エミッション電流）検出、ゲ
ート電圧制御、ゲート電流（エミッション電流）変化と
いう閉ループとなり、フィードバック制御が可能とな
り、パネル個々の輝度調整に要する作業量が低下するこ
とによるコストダウンの効果も大きい。

【図面の簡単な説明】

【図１】本発明の電界放出型表示装置の輝度補正回路の
実施の形態を示すブロック図、および、タイミング波形
図である。

【図２】ＦＥＤの構造を説明する模式図である。

【図３】ＦＥＤのアノードとゲートの配線を説明する模
式図である。

【図４】２電極型フルカラールＦＥＤの駆動タイミング
図である。

【図５】電界放出素子の概要を示す斜視図である。

【図６】電界放出型表示装置の駆動回路を示す回路図で
ある。

【図７】従来の電界放出型表示装置の輝度補正回路のブ
ロック図である。

【符号の説明】

１ゲート電源入力端子、２ゲート出力端子、３制御信号入力端子、４電流検出回路、５サンプル及びホールド回路、６演算増幅器、３１カソード基板、３２アノード基板３４−１、３４−２、３４−３・・・カソード電極、３５ゲート電極、３６−１、３６−２、３６−３・・・アノード電極、３７蛍光体ドット、

───────────────────────────────────────────────────── フロントページの続きＦターム(参考） 5C080 AA08 BB05 CC03 DD03 DD20 EE28 EE30 FF09 GG01 JJ02 JJ03 JJ04 JJ06 5C094 AA03 AA43 AA44 BA02 BA12 BA32 BA34 CA19 CA24 EA05 EA10 FA01 FA02 GA10

Claims

【特許請求の範囲】

【請求項１】ゲート電源と、該ゲート電源からゲート電極に流入するゲート電流を検
出する電流検出手段と、ゲート電極に供給されるゲート電圧を制御する電圧制御
手段と、制御信号によって前記電流検出手段の検出値をサンプル
ホールドするサンプリング手段とを備え、電界放出型表示装置の非表示期間に、前記制御信号によ
って前記ゲート電流のサンプリングを行い、前記電界放
出型表示装置の表示期間に前記サンプリング手段の出力
に基づいて前記電圧制御手段を制御し、表示期間内の輝
度レベルが一定となるように制御することを特徴とする
電界放出型表示装置の輝度補償回路。
【請求項２】上記非表示期間は上記電界放出型表示装
置の再生期間を利用して設定されていることを特徴とす
る請求項１に記載の電界放出型表示装置の輝度補償回
路。
【請求項３】上記非表示期間内に各ゲート電極が高速
スキャン電圧によって走査されるように構成したことを
特徴とする請求項１，もしくは２に記載の電界放出型表
示装置の輝度補償回路。
【請求項４】上記電界放出型表示装置は２電極フルカ
ラー方式とされていることを特徴とする請求項１，２も
しくは３に記載の電界放出型表示装置の輝度補償回路。