JP2000261118A - プリント配線基板実装装置 - Google Patents

Abstract

(57)【要約】 【課題】 クロストークや反射ノイズの発生を低減し得
るプリント配線基板実装装置を提供する。 【解決手段】 第１のプリント配線基板（メイン基板）
１０の主表面には、第１の半導体素子２１および第２の
半導体素子２２が離間して配置され、各半導体素子２
１、２２とメイン基板１０とは、突起状電極３１、３４
等を介して電気的および機械的に接続されている。第１
の半導体素子２１から出力された信号は、突起状電極３
１、プリント配線１０１、突起状電極３２、サブ基板４
０Ａの表面に形成された迂回用プリント配線１０３、お
よび突起状電極３３を経由してメイン基板１０上のプリ
ント配線１０２へ戻り、さらに突起状電極３４を経由し
て第２の半導体素子２２に伝送される。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、プリント配線基板
実装装置に係り、特に、プリント配線間のクロストーク
や反射ノイズを低減させたプリント配線基板実装装置に
関する。

【０００２】

【従来の技術】電子機器の高集積化に伴って様々な半導
体装置が提案されているが、同一基板上に多数の半導体
素子を搭載すると、スペース上の制約からプリント配線
の間隔が狭まり、プリント配線に流れる信号が相互に緩
衝し合うため、クロストークや反射ノイズが発生して半
導体素子が誤動作するという課題がある。しかも、半導
体素子の高機能・高性能化により信号の動作周波数が年
々高速化され、この問題が深刻化しつつある。

【０００３】

【発明が解決しようとする課題】クロストークの対策と
して、バス配線の間隔を部分的に広げるなどの工夫が見
られるが、基板上に余分な配線面積が必要となることか
ら、基板の層数が増えたり、基板面積が大きくなるなど
の問題があった。また、基板に対する小型化の要求から
配線の密度が高まり、信号のグランド層に複数のビアホ
ールが発生したり、複数の電源電圧がある場合にはグラ
ンド面がスリットにより分断されてしまうため、これが
信号波形を劣化させる原因となっていた。

【０００４】本発明の目的は、上記した従来技術の問題
点を解決し、クロストークや反射ノイズの発生を低減し
得るプリント配線基板実装装置を提供することにある。

【０００５】

【課題を解決するための手段】上記した目的を達成する
ために、本発明は、少なくとも第１および第２の回路素
子が搭載された第１のプリント配線基板と、一方の主面
に迂回パターンが形成された第２のプリント配線基板
と、前記第１の回路素子を、前記第２のプリント配線基
板上の迂回パターンを経由して前記第２の回路素子と接
続する接続手段とを設けた。

【０００６】上記した構成によれば、第１のプリント配
線基板（メイン基板）に形成すべきプリント配線の一部
を第２のプリント配線基板（サブ基板）上に形成するこ
とができるので、第１のプリント配線基板上に形成する
配線数を減じることができる。したがって、本来であれ
ば多層化せざるを得ない第１のプリント配線を単層化す
ることができる。また、第１のプリント配線を多層化せ
ざるを得ない場合でも、その層数を減じることができ
る。

【０００７】

【発明の実施の形態】以下、図面を参照して本発明を詳
細に説明する。図１は、本発明を適用したプリント配線
基板実装装置の第１実施形態の断面図であり、前記と同
一の符号は同一または同等部分を表している。

【０００８】第１のプリント配線基板（メイン基板）１
０の主表面には、第１の半導体素子２１および第２の半
導体素子２２が離間して配置され、各半導体素子２１、
２２とメイン基板１０とは、突起状電極３１、３４等を
介して電気的および機械的に接続されている。すなわ
ち、メイン基板１０と各半導体素子２１、２２とは、い
わゆるＢＧＡ（ボール・グリッド・アレイ）を構成して
いる。

【０００９】前記メイン基板１０の主表面にはまた、前
記第１および第２の半導体素子２１、２２の間に第２の
プリント配線基板（サブ基板）４０（４０Ａ）が、前記
と同様に突起状電極３２、３３等を介して電気的および
機械的に接続されている。すなわち、対向するプリント
配線基板同士も、一種のＢＧＡを構成している。前記サ
ブ基板４０Ａでは、メイン基板１０の主表面と対向する
表面に、迂回路としての迂回用プリント配線１０３が形
成されている。

【００１０】前記メイン基板１０の主表面にはさらに、
第１の半導体素子２１の突起状電極３１とサブ基板４０
Ａの一端側の突起状電極３２とを電気的に接続するプリ
ント配線１０１、および第２の半導体素子２２の突起状
電極３４とサブ基板４０Ａの他端側の突起状電極３３と
を電気的に接続するプリント配線１０２とが形成されて
いる。したがって、例えば第１の半導体素子２１から出
力された信号は、突起状電極３１、プリント配線１０
１、突起状電極３２、サブ基板４０Ａ表面の迂回用プリ
ント配線１０３および突起状電極３３を経由してメイン
基板１０上のプリント配線１０２へ戻り、さらに突起状
電極３４を経由して第２の半導体素子２２に伝送され
る。

【００１１】一般的に、第１および第２の半導体素子２
１、２２同士を接続する配線数が多い場合や、メイン基
板１０の表面に他のプリント配線が多数形成されている
ような場合には、配線スペースを確保するためにメイン
基板１０を多相構造化せざるを得ない。しかしながら、
本実施形態によればメイン基板１０に形成すべきプリン
ト配線の一部をサブ基板４０Ａ上に形成することによ
り、メイン基板１０上に形成する配線数を減じることが
できる。したがって、本来であれば多層化せざるを得な
いメイン基板１０を単層化することができたり、あるい
は多層化せざるを得ない場合でも、その層数を減じるこ
とができる。

【００１２】なお、本実施形態によりサブ基板４０Ａが
新たに増えるものの、サブ基板用の単層基板は多層基板
に比べて極めて安価であるのみならず、例えば２層基板
と４層基板とを比較した場合、４層基板の単位面積あた
りの単価は２層基板の倍以上となり、層数が増えるほど
割高になる。したがって、本実施形態によれば、メイン
基板１０を単層化することができたり、あるいは積層数
を減じることにより、サブ基板４０Ａの追加コストを上
回るコストダウンが可能となり、総合的なコストダウン
が可能になる。

【００１３】図２は、本発明の第２実施形態であるプリ
ント配線基板実装装置の断面図であり、前記と同一の符
号は同一または同等部分を表している。本実施形態で
は、サブ基板４０（４０Ｂ）の裏面に銅箔等の金属薄膜
４１を一様に被着して銅ベタ面とした点に特徴がある。

【００１４】一般的に、離間配置された第１および第２
の半導体素子を接続する配線の特性インピーダンスを低
く抑えたい場合、基板裏面を銅ベタ面とすれば良い。し
かしながら、プリント配線基板には他の回路素子も搭載
されており、これらのプリント配線が裏面にも形成され
ていることから、裏面を銅ベタ面とすることができない
場合が多い。

【００１５】これに対して、本実施形態では、裏面に銅
ベタ面４１を有する配線専用のサブ基板４０Ｂをメイン
基板１０に隣接配置し、メイン基板１０上で離間配置さ
れた素子同士を、前記サブ基板４０Ｂ上に形成された迂
回用プリント配線１０３を介して接続するようにしたの
で、同一基板上で離間配置された回路素子同士を結ぶプ
リント配線の特性インピーダンスを低く抑えることがで
きる。したがって、信号波形の劣化を防止でき、高周波
の信号でも正確に伝送することができる。

【００１６】なお、迂回用プリント配線１０３の特性イ
ンピーダンスはサブ基板４０Ｂの厚みに依存するので、
サブ基板４０Ｂの厚みを適宜に選択すれば、迂回用プリ
ント配線１０３の特性インピーダンスを任意に制御する
ことができる。

【００１７】図３は、本発明の第３実施形態であるプリ
ント配線基板実装装置の断面図であり、前記と同一の符
号は同一または同等部分を表している。本実施形態で
は、サブ基板４０（４０Ｃ）に形成したプリント配線の
途中に、ドライブ回路としてのドライバ素子を設けた点
に特徴がある。

【００１８】サブ基板４０Ｃには、メイン基板１０との
対向面から裏面に貫通するビア５１、５２が形成され、
メイン基板１０のプリント配線１０１（１０２）とサブ
基板４０Ｃの裏面に形成されたプリント配線５５（５
６）とは、電極３２、ランド５３およびビア５１（電極
３３、ランド５４およびビア５２）を介して電気的に接
続されている。プリント配線５５、５６同士は、サブ基
板４０Ｃの裏面に載置されたドライバ素子６０を介して
接続されている。

【００１９】本実施形態によれば、例えば半導体素子２
１によって半導体素子２２をドライブする場合、半導体
素子２１のドライブ能力が不足していても、この不足分
をドライバ素子６０で補うことができる。したがって、
半導体素子２１のドライブ能力が十分であれば、前記第
１実施形態のサブ基板４０Ａあるいは第２実施形態のサ
ブ基板４０Ｂを利用し、ドライブ能力が不足した場合
に、その代わりに本実施形態のサブ基板４０Ｃを利用で
きるようにすれば、拡張性が向上する。

【００２０】図４は、本発明の第４実施形態であるプリ
ント配線基板実装装置の平面図であり、前記と同一の符
号は同一または同等部分を表している。本実施形態で
は、メイン基板１０上で離間配置された半導体素子２
１、２２同士がバスライン等の多数のプリント配線で接
続される場合に、各配線間でのクロストークを防止して
いる。

【００２１】メイン基板１０上には、半導体素子２１、
２２の対応する端子同士を直接接続する直通パターンと
してのプリント配線１０４ａ、１０４ｃ、１０４ｅが形
成されている。これとは別に、半導体素子２１、２２同
士は、前記第１ないし第２実施形態の場合と同様に、メ
イン基板１０上のプリント配線１０１（１０１ｂ、１０
１ｄ、１０１ｆ）、電極３１（３１ｂ、３１ｄ、３１
ｆ）、サブ基板４０Ｄ上のプリント配線１０３（１０３
ｂ、１０３ｄ、１０３ｆ）、電極３２（３２ｂ、３２
ｄ、３２ｆ）およびメイン基板１０上のプリント配線１
０２（１０２ｂ、１０２ｄ、１０２ｆ）といった迂回ル
ートによっても同様に接続されている。

【００２２】ここで、本実施形態では、上記したプリン
ト配線１０４ａ、１０４ｃ、１０４ｅによる直接ルート
と、前記サブ基板４０Ｄを経由する迂回ルートとが投影
的に交互に形成される。したがって、本実施形態によれ
ば、隣接する配線同士の間隔を十分に確保することがで
き、各配線間でのクロストークや反射ノイズを防止する
ことができる。

【００２３】

【発明の効果】本発明によれば、第１のプリント配線基
板（メイン基板１０）に形成すべきプリント配線の一部
を第２のプリント配線基板（サブ基板４０）上に形成す
ることにより、第１のプリント配線基板上に形成する配
線数を減じることができるので、本来であれば多層化せ
ざるを得ない第１のプリント配線を単層化することがで
きる。また、第１のプリント配線を多層化せざるを得な
い場合でも、その層数を減じることができる。

【図面の簡単な説明】

【図１】本発明の第１実施形態の断面図である。

【図２】本発明の第２実施形態の断面図である。

【図３】本発明の第３実施形態の断面図である。

【図４】本発明の第４実施形態の平面図である。

【符号の説明】

１０…第１のプリント配線基板（メイン基板）、２１、
２２…半導体素子、３１、３２、３３、３４…突起状電
極、４０…第２のプリント配線基板（サブ基板）、１０
１、１０２…プリント配線、１０３…迂回用プリント配
線

Claims (5)

【特許請求の範囲】
1. 【請求項１】 少なくとも第１および第２の回路素子が
   搭載された第１のプリント配線基板と、 一方の主面に迂回パターンが形成された第２のプリント
   配線基板と、 前記第１の回路素子を、前記第２のプリント配線基板上
   の迂回パターンを経由して前記第２の回路素子と接続す
   る接続手段とを含むことを特徴とするプリント配線基板
   実装装置。
2. 【請求項２】 前記接続手段は、 前記第１の回路素子と前記第２のプリント配線基板上の
   迂回パターンとを接続する第１の接続手段と、 前記第２の回路素子と前記第２のプリント配線基板上の
   迂回パターンとを接続するの第２の接続手段とを含むこ
   とを特徴とする請求項１に記載のプリント配線基板実装
   装置。
3. 【請求項３】 第２のプリント配線基板の他方の主面に
   金属薄膜が形成されたことを特徴とする請求項１または
   ２に記載のプリント配線基板実装装置。
4. 【請求項４】 第２のプリント配線基板には、迂回パタ
   ーン上の信号のドライブ能力を高めるドライブ回路が搭
   載されたことを特徴とする請求項１ないし３のいずれか
   に記載のプリント配線基板実装装置。
5. 【請求項５】 第１のプリント配線基板には、第１およ
   び第２の回路素子を直接接続する直通パターンが形成さ
   れ、前記迂回パターンと直通パターンとは投影的に交互
   に配置されたことを特徴とする請求項１または２に記載
   のプリント配線基板実装装置。