JP2000252794A - ｎビット入力デジタル信号処理システムに必要なハードウェアの最適化方法およびｎビットデジタル信号入力システム - Google Patents

Abstract

(57)【要約】 【課題】 好ましくはデジタル有限パルス応答（ＦＩ
Ｒ）フィルタである、累算を含む信号処理機能を利用す
るデバイスの動作最適化システムおよび方法を得る。 【解決手段】 本システムおよび方法は所要ゲート数を
低減することによりチップ上に必要なシリコンエリアを
著しく低減する。適切な処理に必要な最大ビット数が出
力信号を記述するのに必要なビット数として予計算され
る。出力において必要にビット数は、システムアーキテ
クトにより決定される、モジュロＢを表わす数だけ低減
される。Ｂについて一般的に使用される値は５および６
である。各ステージにおいて内部表現内の１ＭＳＢビッ
トを除去し最下位（ＬＳＢ）２ビットを打ち切り８タッ
プＦＩＲフィルタ１００の各ステージにおいて第３のＬ
ＳＢを丸めることにより、出力ＬＳＢの分数よりも小さ
い誤差でハードウェアの著しい低減が達成される。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は信号がピースワイズ
に処理され合計されるシステムおよびその構築および動
作方法に関する。さらに、デジタル形式の信号の打ち切
り（ｔｒｕｎｃａｔｉｏｎ）および丸め（ｒｏｕｎｄｉ
ｎｇ）の特定の組合せに関する。

【０００２】

【従来の技術】有限インパルス応答（ＦＩＲ）フィルタ
は入力サンプルが有限数の出力サンプルを発生するデバ
イスである。有限数のサンプルが切れると、ＦＩＲフィ
ルタはもはやその特定の入力サンプルの影響を受けな
い。

【０００３】広く使用されるＦＩＲフィルタはデジタル
ＦＩＲフィルタである。選ばれた一般的な応用では、そ
れをデジタル信号プロセッサ（ＤＳＰ）と考えることが
できる。しかしながら、それはＦＩＲフィルタがデジタ
ル信号でしか動作できないことを意味しない。

【０００４】“デジタル信号”は離散数の値を運ぶ離散
時間信号である。逆に、“アナログ信号”は連続時間も
しくは離散時間で無限数の値を運ぶ信号である。デジタ
ル信号はアナログ信号をサンプリングおよび量子化して
生成することができる。アナログ信号をサンプリングす
ることは信号を離散周期へ“チョッピング”してこれら
の選択された周期内の信号から振幅値を捕捉することで
ある。補足した値はそのサンプル周期中のデジタル信号
の値となる。

【０００５】量子化は同じデジタル信号で表すことがで
きる値でサンプルを近似することである。例えば、サン
プルはデジタル信号で特徴づけられる２つの値間にある
ことがある。サンプルに最も近い（絶対値が）値を使用
してサンプルを表したり、サンプルが存在する２つの値
の中の小さい値でサンプルを表すことができる。量子化
の後で、アナログ信号からのサンプルをデジタル信号と
して運ぶことができる。それはＦＩＲフィルタが動作す
る信号である。

【０００６】いうなれば、ＤＳＰは入力信号（デジタル
形式で受信した）をデジタル出力信号へ変換する。デジ
タルＦＩＲフィルタの一般的な用途では、変換には入力
信号の不要なスペクトル部分をフィルタして除去するこ
とが含まれる。オリジナルアナログ信号をフィルタリン
グする時は、信号を多数のシヌソイド信号の合計として
表すことができる。各シヌソイド信号は特定の一意的周
波数で振動する。フィルタリングは他の周波数を損なう
ことなく受信信号からある周波数を除去するのに使用す
ることができる。

【０００７】トランスバーサルフィルタはある数の過去
のサンプルを現在のサンプルと共に使用して各出力サン
プルを生成する、ＦＩＲフィルタがそのクラスであるフ
ィルタである。

【０００８】典型的に、ＦＩＲフィルタは命令セット
（すなわち、実際の係数）および所望の信号フィルタリ
ングのプログラミングのためのハードウェア設計を利用
する。プログラムは実行すると特定の操作（例えば、信
号変換）を実施する命令のリストである。デジタルＦＩ
Ｒフィルタで実行されるプログラムはしばしば“リアル
タイム”で実施される。リアルタイムプログラムはある
時間間隔内に実行しなければならないプログラムであ
る。プログラムが大きい期間内に実行されるか小さい期
間内に実行されるにかかわらず、プログラムの実行結果
は同じである。しかしながら、リアルタイムプログラム
が“許容”時間間隔よりも長い時間で実行されると、も
はや同じ結果を計算しないことがある。

【０００９】プログラムが次のサンプルを与えられる前
にサンプルの操作を完了できなければ、プログラムはサ
ンプルを“消失”し始める。消失サンプルは処理され
ず、したがってＦＩＲフィルタの出力信号はその（サン
プルした）入力信号に与えられた全ての情報を含むこと
はない。

【００１０】ＦＩＲフィルタは通常信号の特定の修正を
リアルタイムに実施するように固定プログラムされてい
る。ＦＩＲフィルタは次のサンプルが与えられる前に固
定数の修正を実行できなければならない。

【００１１】

【発明が解決しようとする課題】ＦＩＲフィルタが特徴
ずけられるスループットを考慮する他に、設計について
考慮すべきことはコストである。1つの重要なコスト要
因はＦＩＲフィルタにより占有されるシリコンエリアで
ある。比較的小さいシリコンチップ上に作られるものは
大きいシリコンチップを要するものよりも典型的に低廉
ではない。したがって、容易に製作可能な低コストＦＩ
Ｒフィルタも望ましい。

【００１２】例えば、モデム等に使用されるＦＩＲフィ
ルタの低速応用では、命令セットのサイズを減少するこ
とにより命令メモリの有効サイズを増加しながらチップ
エリアを維持することができる。命令セットのサイズを
減少する１つの方法は情報をできるだけ少ないビットで
符号化することである。残念ながら、これらの命令は現
在どの命令が実行されているかを確認するのに複雑な復
号回路を必要とする。このような復号回路も大きなシリ
コンエリアもしくは大量の時間もしくはその両方を必要
とする。打切りや丸め、もしくはその両方により所要演
算数を低減する処理方法はシリコンエリアを保存しなが
ら性能を最適化するのに役立つ。

【００１３】例えば、ハードディスクドライブ等の大容
量データ記憶システムを伴う応用等の高いスループット
の維持に依存する他の応用は、少ないビットしか処理す
る必要がない場合に得られる速度増加の恩恵を受けるこ
とができる。例えば、磁気ディスク記憶システムでは、
ディスク上に磁気変動パターンを誘起させることにより
情報が記録されて符号化される。磁気変動はディスク上
の同芯円形トラックに沿って記録される。任意所与のト
ラックに沿った線密度はディスク上に配置されたトラッ
ク数と共に増大する。

【００１４】しかしながら、記録密度が増大すると、デ
ィスクからの磁気再生信号は一部シンボル間干渉（ＩＳ
Ｉ）により読み出して解釈することがますます困難にな
る。ＩＳＩは処理時間オーバラップおよび、隣接トラッ
ク上だけでなく、個別トラックに沿った近隣磁束パター
ン間の間隔の縮小により生じる。特に交換可能なディス
クを有するドライブについては、各ディスクは製作公差
内の自然発生変動によりそれ自体の不規則性を再生信号
内に導入することがある。さらに、不規則性は個別のデ
ィスクについても均一ではなく、ある程度はヘッドに対
するデータトランスジューサの半径方向位置によって決
まる。

【００１５】従来のフィルタ回路インプリメンテーショ
ン（ＣＭＯＳ ＩＣを使用するものとする）内で放散さ
れるダイナミックパワーは次式で与えられる。

【００１６】

【数１】 ここに、 Ｃ＝ＩＣチップ内のゲートの平均ローディング容量、μ
ｆ Ｖ＝電源電圧レベル、ｖ ｆ＝動作周波数、ＭＨｚ Ｎ_Gate＝ｆ周波数でスイッチングしているゲート数。

【００１７】性能改善は一般的により高い動作周波数ｆ
により実現されるが、電力消耗レベルが高くなるという
犠牲を伴う。式（１）からゲート数に比例して消費電力
も増大する。

【００１８】ＦＩＲフィルタの一般的なＩＣ実施例はタ
ップ付き遅延線であり、フィルタを特徴づける各係数は
遅延線に沿った別々の“タップ”に対応する。ゲート数
はタップ数に比例して増加する。タップ数が増加する
と、レーテンシ（クロック周期遅延）も増加する。

【００１９】設計エンジニアにとって重要なＦＩＲフィ
ルタのいくつかの特徴として位相特性、安定性（ＦＩＲ
フィルタは元々安定ではあるが）、および係数量子化効
果が含まれる。設計者が取り組むものは有限語長および
フィルタ性能に対処する事柄である。

【００２０】有限インパルス応答（ＩＩＲ）フィルタ等
の他のフィルタオプションと比べると、ＦＩＲフィルタ
だけが線形位相応答を提供する能力を有し、かつ元々安
定である、すなわちＦＩＲフィルタの出力は前の入力の
重み付けした有限和である。さらに、ＦＩＲフィルタは
一般的なナイキストフィルタよりも遥かに低位数を使用
して所要の形状因子を実現する。

【００２１】係数量子化誤差は実際のシステムで使用さ
れる“有限精度”プロセッサについて理想的係数を近似
する必要性により生じる。近似した係数による正味の結
果は周波数応答における理想からの偏差である。

【００２２】有限語長による量子化誤差ソースには下記
のものが含まれる。 ・入出力（Ｉ／Ｏ）量子化、 ・フィルタ係数量子化、 ・非相関丸め（打切り）ノイズ、 ・相関丸め（打切り）ノイズ、および、 ・ダイナミックレンジ制約。

【００２３】連続時間入力信号の個別デジタル形式への
アナログ／デジタル（Ａ／Ｄ）変換に関連する入力ノイ
ズおよびデジタル／アナログ変換に関連する出力ノイズ
はデジタルフィルタでは避けられない。しかしながら、
このノイズのさらなる伝播は不可避的ではない。

【００２４】非相関丸め誤差は乗算誤差の結果最も頻繁
に生じる。例えば、適当なビット数を処理しながら乗算
中に所与の位値への精度を保持するために、格納される
有限ビット数に関する判断を行わなければならない。シ
ステムアーキテクトによりある数が指定されると、任意
の暫時すなわち部分積の残りの最下位ビット（ＬＳＢ）
のいくつかが打ち切られる。その結果、“乗算ノイズ”
が残りの演算中を伝播される。

【００２５】相関丸めノイズはデジタルフィルタ内で形
成された積が打ち切られる時に生じる。また相関丸めに
より“リミットサイクル効果”や小振幅発振が生じる。
適切な係数語長およびダイナミックレンジを有するシス
テムについては、この後者の問題は無視できる。しかし
ながら、オーバフローおよびリミットサイクル効果の両
方によりデジタルフィルタは非線形動作を強制される。

【００２６】スケーリングパラメータ等のダイナミック
レンジに対する制約は有限語長レジスタのオーバフロー
およびアンダーフローを防止するのに使用される。ＦＩ
Ｒフィルタでは、出力のオーバフローにより誤差が生じ
る。入力が１の最大振幅であれば、最悪出力は次式で表
される。

【００２７】

【数２】 ここに、 Ｃ_max＝最悪時の係数 ｓ ＝スケーリングファクタ ｘ（ｎ）＝入力 ｙ（ｎ）＝出力

【００２８】ｙ（ｎ）は分数であることを保証すること
はフィルタの利得もしくは入力を“ｓ”によりスケール
ダウンしなければならないことを意味する。利得を低減
することは、例えば、１６ビット係数がもはや有効に使
用されない点までフィルタ係数をスケーリングすること
を意味する。このスケーリングのもう1つの結果は高い
量子化誤差により周波数応答が悪くなることである。よ
り良い代替策は入力信号をスケーリングすることであ
る。

【００２９】5つ以上の係数を有する高速ＦＩＲの典型
的な例はタイプＩＩＦＩＲである。タイプＩＩＦＩＲは
コストのかかる乗算および加算（Ｍｕｌｔｉｐｌｙ ａ
ｎｄＡｄｄ（ＭＡＣ））累算ステージのアレイに基づい
ている。ＭＡＣを使用する従来のシステムは所与の部分
積精度を達成するための最少数のゲートに制約される。
例えば、6ビット入力信号を処理する8タップＦＩＲフィ
ルタは積を適切に累算するために第3タップの後に最小1
3ビットを必要とする。これらの各ビットが保持される
場合には、必要なゲート数は達成される精度の増大とは
釣り合わずにシリコンエリアにインパクトを与える。

【００３０】ＦＩＲフィルタのデジタルインプリメンテ
ーションはフィルタのクロックサイクルにより確立され
る再クロッキングステージ間に挿入することができる最
大論理ゲート数によっても制限される。したがって、所
与のデジタルプロセスに対して、最大処理時間はクリテ
ィカルパスを通る伝播時間により確立される。非常に高
い処理速度を達成するために、クリティカルパスはより
高いクロック速度でアドレスすることができる、すなわ
ち、短いクロックサイクル内で処理することができるい
くつかのより短いパスに分割される。

【００３１】最も回りくどくないデジタルＦＩＲフィル
タは“符号付2の補数”ナンバリングシステムを使用し
ている。このナンバリングシステムはその単純さで有名
であり、低速ＦＩＲフィルタには十分すぎるものであ
る。他のデジタルＦＩＲフィルタは基数−４ナンバリン
グシステムを使用し、それはいくつかの改善を提供はす
るが、例えば、高速リードチャネルで一般的に使用され
る6ビット２進フォーマットを完全には利用しない。最
後に、いくつかのアーキテクチュアは単に係数符号化の
目的で基数−８ナンバリングを使用している。

【００３２】ＦＩＲフィルタを利用するいくつかの従来
の高速システムはアナログ／デジタル（Ａ／Ｄ）コンバ
ータの前に配置されたアナログＦＩＲフィルタを使用す
る。それによりＦＩＲフィルタのレーテンシはサンプル
したタイミング回復ループ内で累算されるのを防止され
る。この方法は元々デジタル集約設計には適さない。

【００３３】高い入力データレートでより良いＦＩＲ性
能を達成するために通常“パイプライニング”方法が使
用される。しかしながら、この方法を使用するとレーテ
ンシが増す。より新しいシステムで使用されるような非
常に高速では、従来のパイプライニングは減少リターン
（diminishing return）の法則に支配されるようにな
る。現在パイプライニング“オーバヘッド”はより高速
のクロック速度から得られる利益の大きなパーセンテー
ジを消費している。オーバヘッドは各パイプライニング
指令に対する所要ラッチングすなわち再クロッキングス
テージからなっている。一般的に、パイプライニングの
１レベルに対する性能改善は２よりも小さくハードウェ
アコスト増加は２よりも大きい。その間ずっとこれは入
力データの非常に高いクロックレートで発生する。

【００３４】いくつかの既存の設計はタイミング回復ル
ープ内に常にＦＩＲフィルタを含み、例えば、タイミン
グ回復と利得ループの両方で、レーテンシａｂ ｉｎｉ
ｔｉｏが増加し、かつ埋め込みループの安定性が減少す
る。

【００３５】ＦＩＲフィルタを使用する磁気抵抗（Ｍ
Ｒ）ヘッドでは、その固有の応答非直線性により、この
制約はさらに受け入れ難いものとなる。完全にデジタル
な解決を達成するよりモダンな方法があるが、例えば、
チップエリア上の不釣合いに大きいエリアをカバーしな
がら一般的に極端に複雑である。

【００３６】ＦＩＲフィルタの性能改善を達成する方法
がいくつかある。その1つはデジタル信号を対数値に変
換して乗算器の使用を回避することを含んでいる。第２
のより伝統的な技術はオーバサンプリングを使用する。
さらにもう１つの方法は多重化のバリエーションを使用
する。一例はタップ付き遅延線への入力として供給され
る多重化データストリームをフィルタが交番サンプルの
多重化出力を供給するように使用する。

【００３７】高いダイナミックレンジを有するデータス
トリームについては、サンプルした入力信号を２部分へ
分割し各々を別々のフィルタにおいてアドレッシングす
ることを含む方法が提案されている。もちろん、それに
より所要演算数およびハードウェアは２倍になる。

【００３８】モデム等の比較的低速応用に対するハード
ウェアの複雑さおよび計算の強烈さを低減するために、
データレジスタのカスケード構成がデジタル符号化デー
タを受信してサンプルを逐次クロックする。各データレ
ジスタはデジタル化サンプルのコード幅の２倍よりも大
きいデータ容量を有し、各チャネルがＩおよびＱデータ
の両方を格納できるようにする。データ容量は入力の２
倍よりも大きい必要があるため、それを使用できるデバ
イスのデータレートは比較的低い。

【００３９】前記した方法のいくつかは本発明の好まし
い実施例では不要な複雑さをさらに導入し他は高速応用
に適さないものもある。

【００４０】

【課題を解決するための手段】本発明の好ましい実施例
により２進算術演算の積を打切り丸める特定の方法を使
用して、一般的に、ＦＩＲフィルタおよび累算機能を有
するトランスバーサル算術回路の演算を最適化するシス
テムおよび方法が提供される。本発明の方法を使用して
一意的に打切りおよび丸めを行うことにより、より少な
いハードウェアしたがってより少ないシリコンエリアで
済む。さらに、受け入れられる精度が維持され消費電力
が低減される。

【００４１】特に、“１／３２”の分解能（ｒｅｓｏｌ
ｕｔｉｏｎ）の６ビット係数を有する８タップデジタル
ＦＩＲフィルタに対して、本方法は８タップの各々で処
理される時に所要の１４ビット累算信号を打切り丸める
ことを含む。所望により、出力においてさらに丸めるこ
とができる。（さらに、オーバフローに対して受け入れ
られる低い確率を設定しその結果を計算することによ
り、理論的に必要な１４ビット累算信号はシステム要求
に応じて１３ビット以下に低減することができる。好ま
しい実施例の打切りと丸めの組合せと共に使用すると、
１つ以上の最下位ビット（ＭＳＢ）のこの初期低減によ
り各ステージにおいて“最適に少ない”ビット数を処理
することができる。）計算およびシミュレーションから
最下位２もしくは３ビット（ＬＳＢ）を打ち切ることが
できかつすぐ次のＬＳＢ値、すなわち、第３もしくは第
４のＬＳＢからのＬＳＢ値が１もしくは０に最も近い値
へ丸められることが立証されている。丸められるこのビ
ットが0であれば、それを切り捨てるすなわち打ち切る
のと等しいことをお判り願いたい。

【００４２】好ましい実施例では、ｑを２もしくは３の
低い整数とすることができるこの“打切りｑ−丸め１”
解決方法は結果として得られる累算信号（オーバフロー
の確率が低い）を記述するための１３ビットを必要とす
る8タップＦＩＲフィルタに対して特に最適化される。
他のＦＩＲフィルタ、もしくはステージ数の異なる同様
な回路は最終出力ＬＢＳ値の分数程度の受け入れられる
偏り（すなわち平均化したｄｃオフセット、以後偏りと
呼ぶ）を生じるこの打切りと丸めの組合せを使用して最
適化することができる。

【００４３】各ステージにおいて均一な打切りおよび丸
め操作を使用する他に、回路操作の異なるステージにお
いて異なる組合せを達成するように打切りおよび丸め操
作をカスタム化することができる。

【００４４】ある応用では、後のステージよりも初めの
ステージでより少ないビットが打ち切られるように、非
均一打切りおよび丸め操作を進めるのが有益である。最
終オプショナル丸めが実施されようとしている場合に
は、最終ステージは1つのサブＬＳＢビット（外部出力
に対する重み１／２の）しか必要としないことがある。
次のステージに対して高い数値精度が必要であれば、先
行する各ステージは丸めのためのもう1つのＬＳＢビッ
トが必要である。したがって、ある応用では、先行する
各ステージは出力の数値精度を維持するのに利用できる
もう１つのＬＳＢを有するのが有利であることがある。
この応用も本発明に含まれる。

【００４５】さらに、全ステージ完了後の最終丸め操作
を利用してフォローオン操作におけるシステム性能を向
上させることができる。この実施例も本発明に含まれ
る。

【００４６】本発明のいくつかの顕著な利点は次のよう
である。 ・チップの所要シリコンエリアが著しく低減される。 ・製作コストが低減される。 ・より少ない部品を使用する。 ・演算速度の増加が容易になる。 ・レーテンシの低減が容易になる。 ・オーバヘッドが低減される。

【００４７】

【発明の実施の形態】特に高いデータレートで乗算ステ
ップ数を最小限に抑える任意の方法はノイズを低減し固
有精度を高めることがお判りであろう。打切りすなわち
丸め操作により導入される誤差が一般的ケースにおいて
最小限に抑えられればさらなる改善が実現される。それ
には“オーバフロー振動”のクラスが含まれる。オーバ
フローは加算により生じ大きな振幅振動を生じる。さら
に、ノイズを克服する1つの代替策は入力信号をスケー
リングすることである。スケーリングにより信号対ノイ
ズ比（ＳＮＲ）が低減されるが、使用されるスケーリン
グファクタは通常２よりも小さく、ＳＮＲに強烈に影響
を及ぼすことはない。この種のスケーリングに対する代
替策として、打切りすなわち丸めプロセスにより導入さ
れる任意の量子化誤差が一般的ケースにおいて最小限に
抑えられれば改善が実現される。

【００４８】ｋの係数を有するＦＩＲフィルタのクラス
は次の関係を満たす。

【００４９】

【数３】 ここに、 Ｃ（ｊ）＝入力サンプルとしてＸ（ｎ）および出力サン
プルとしてＹ（ｎ）を有するフィルタの係数 Ｙ（ｎ）＝間隔ｊ＝０．．．ｋ−１にわたる積の和 ｊ＝指標 Ｘ（ｎ）＝入力サンプルの最も最近の値 Ｘ（ｎ−ｊ）＝Ｃ（ｊ）に関連するサンプル値

【００５０】もちろん、前記関係のシリアルインプリメ
ンテーションはあらゆる出力サンプルに対して“ｋ”の
積および“ｋ”の和を実施する必要があることを意味す
る。数学的には、それはベクトル、すなわちフィルタの
ｋの係数からなる行と、ベクトル、すなわちｋの連続入
力サンプルからなる列、との積である。次に、サンプル
サイズの少なくともｋ倍小さい周期を有するクロック信
号を与える必要がある。

【００５１】図1において、ＦＩＲフィルタ１００の好
ましい実施例は各タップにおいて乗算および累算演算が
実施される8つのノード１０１を含む。フィルタ１００
は8つのカスケード接続された遅延要素D₀−D₇１０２も
有する。8つのノード１０１および遅延要素D₀−D₇１０
２は8つの乗算器M₀−M₇１０３に接続されている。乗算
器１０３の出力は和分器S₀−S₆１０４に接続されており
８つの遅延要素１０２を介して累算される。乗算器M₀−
M₇１０３に対する係数ｃ₀−ｃ₇は係数メモリ（図示せ
ず）から与えられる。

【００５２】図２はそこからアナログ信号が読み出され
るサンプル大容量データ記憶システム１０００を示し、
該システムはとりわけリードチャネル回路１００３へ入
力されるアナログ信号１００１を増幅するプリアンプ１
００２を実現し、それはＦＩＲフィルタへの入力におけ
るｎビットおよびＦＩＲフィルタ内で処理されるｐ−ビ
ットからなる信号を、アナログ／デジタル変換後に、後
のステージにおいて処理するＦＩＲフィルタ（図２には
図示せず）を含み、数ｐは予め計算されており、またｓ
ビットに低減された信号１００４を出力し、数ｓは予め
計算されており、ＦＩＲフィルタ（図示せず）はｒステ
ージを有する構造を（図示せず）を利用しておりＦＩＲ
の乗算および加算累算（ＭＡＣ）サフ゛システム（図示せ
ず）内で累算された処理されたｐ−ビット信号を供給し
てデジタル信号プロセッサ１００５へ出力するのに十分
な接続を有する。

【００５３】図２のリードチャネル回路１００３をさら
に図３に示す。アナログ回路７１が増幅信号をアナログ
／デジタルコンバータ（ＡＤＣ）７２へ運びＦＩＲフィ
ルタ７５により処理される６ビットデジタル信号へ量子
化される。フィルタ７５内で処理する必要があるビット
数ｐは所与の無視できるオーバフロー発生確率および受
け入れられる打切り／丸め誤差レベルに基づいて予め計
算される。ＦＩＲフィルタは係数、ｃ_i７４を使用し、
ｉ＝０，１．．７であって、予め計算されてメモリ（図
示せず）内に別々に格納されている。ＦＩＲフィルタ７
５は出力値の予期範囲をカバーするのに適切な最小ビッ
ト数ｓを使用して記述される８ビット信号（すなわち、
ｓ＝８）７６を出力する。出力信号は検出器７７により
検出されそこからＤＳＰ１００５へ通される。位相およ
び時間および振幅のデータ同期化を保証するために帰還
線４３も確立される。本例では、出力信号７６は帯域／
誤差検出回路７８へ送られそこで２つの信号として並列
に処理され、出力信号の高位５ビット７９および低位３
ビット８０として帯域／誤差検出回路７８から出力され
る。次にこれら２つの信号７９，８０は信号８３として
位相同期回路（ＰＬＬ）８４へ入力する前に処理するタ
イミング勾配（ＴＧ）回路へ送られＡＤＣ７２において
最終同期化を達成する。信号８３はアナログ回路７１の
帰還および利得調整のための自動利得制御（ＡＧＣ）回
路８２への入力としても使用される。

【００５４】図３に示す信号を処理するのに必要なステ
ップの他に、処理中に信号を記述するのに必要なビット
数が所要のシリコンエリア“リアルエステート”に寄与
する。各設計に対して所要ビット数を最適化できれば、
それは所要の演算毎に波状に減衰しチップ上に必要な所
要シリコンエリアに著しいインパクトを与える。さら
に、より少ないラインおよびゲートでより効率的なレイ
アウトを行うことができる。処理信号のビットサイズが
所与のフィルタ設計に及ぼす全体インパクトを推定する
ために、いくつかの代替策を数学的に評価することがで
きる。

【００５５】続ける前に、使用する用語の意味を区別す
ることが重要である。その第1は“内部”信号（フィル
タに対する）と“外部入力”信号の区別である。外部信
号はリードチャネル回路１００３へ送られる増幅アナロ
グ信号１００１として始まる。そこでリードチャネル回
路１００３内のＡＤＣ回路７２によりデジタル信号へ変
換される。典型的な実施例では、変換された信号は７３
に示すように６ビットデジタル信号を含む。この入力信
号はＦＩＲフィルタ７５へ与えられると、その中で乗算
かつ累算されて“内部信号”となる。各ビットの値はＦ
ＩＲフィルタ７５の多数のステージを通って累算されて
大きくなる。例えば、８タップＦＩＲフィルタでは、ゼ
ロオーバフローを保証する理論的ビット数は1４であ
る。したがって、この“内部信号”は一般的に使用され
る回路で1４ビット信号として処理される。もちろん、
適当なオーバフロー確率を受け入れてもよいことが示さ
れる場合には、1３ビットもしくはそれ以下を使用する
ことができる（本例において）。

【００５６】システムの動作を定義するときに参照でき
る2つのドメイン、外部および内部、に注目されたい。
システムを厳密に外部もしくは内部だけから眺めると、
入力および出力はＬＳＢビットに割り当てられる1の重
みを有する整数ベースとして見える。しかしながら、外
部から眺める内部処理としてシステムに接近すると、各
ＬＳＢが１／２^Bの重みを有する固定点ベース算術とし
て適切な関係が記述され、ＢはＦＩＲフィルタの係数が
所要分解を有することを保証するのに必要なモジュロと
して定義される。Ｂの一般的な値は５であり、６を必要
とする設計もある。したがって、我々の例ではＢが５に
選択されると、各ＬＳＢは外部から内部信号として眺め
る場合１／２^B＝１／２⁵＝１／３２によりスケーリング
された位値を有する。

【００５７】最初の評価において多ビット２進数の打切
りのみおよび丸め（間接打切り）に対して誘導される
“偏り”が比較される。一般的ケースについては、次の
関係が適用される。

【００５８】

【数４】 ここに、 Ｍ＝第１の非打切り（すなわち非丸め）ビットの重み Ｎ＝打切り（すなわち丸め）ビット数 ＵＬＰ＝最後の位置の単位（Ｕｎｉｔ−ｉｎ−Ｌａｓｔ
−Ｐｏｓｉｔｉｏｎ） （すなわち、既存の“内部（ｉｎｔｅｒｎａｌ）”ＬＳ
Ｂ） ｉ＝指標 （前記関係は累算機能を実施するシステム、例えば、Ｆ
ＩＲフィルタ内部でなされる全ての処理に対する一般的
ケースを示す。説明を簡単にするために、特定の整数算
術例について後で検討する。それは今後“ＵＬＰ”が１
の整数値を有すると仮定することを意味する。）

【００５９】全ての値が式４（ａ）および式４（ｂ）を
使用して計算された5つの別々の打切りおよび５つの別
々の丸めの簡単な比較を表１に示す。

【００６０】

【表１】

【００６１】データを調べるとＮが大きくなれば打切り
に対する偏りΔ_Tは大きな負の値になろうとし丸めに対
する偏りΔ_Rはゼロ以外の全てのＮの値について常に１
／２であることが判る。図４にＮが大きくなる時のΔ_T
およびΔ_Rのグラフを示す。これを観察すれば偏りを最
小限に抑えながら“記号的に”処理する必要のあるビッ
ト数を最適化するためにビット打切りとビット丸めの組
合せの評価に役立つ。

【００６２】図５ａは２ビット丸め操作が与えられた場
合の丸め（間接打切りを行う）の効果を示し、出力ｙは
入力ｘの関数であり瞬時誤差ｅはｙ−ｘである。一般的
感覚において、丸めはいくつかの形式をとることができ
る。下記のケースでは、丸めプロセスは丸められるＬＳ
Ｂを観察することを意味し、ＬＢＳの最上位が１であれ
ば残りのビットにより定義される数が増分される。丸め
られる最上位よりも下位の全てのＬＳＢが単に切り捨て
られる。これは偏り丸め方法の最も単純な形式である。
丸めに対して、“統計的”解により理想的判断線３０１
のおよそ１／２上およびおよそ１／２下が与えられ、任
意の有意非補償誤差を生じるのは残りのビットのＬＳＢ
の正確に０．５にくる値だけである。これらの“０．５
値”は各サンプル内の２，３ビットしか構成できない。
例えば、３ビットが丸められる場合には、最下位２ビッ
トは切り捨てられ第３のＬＢＳが考えられる丸め操作に
ついて調べられる。正の2ビット範囲（第1の非打切りの
重みは第3のＬＢＳの重み、すなわち２²である）に対し
て、最適解は図５ａおよび図５ｂ（例の4つの繰返しサ
イクルについて描いた）の４５°線（すなわち理想判断
線）３０１上にあり、実際の丸めでは図５ａに示す“階
段関数”３０２に続いて応答が与えられる。（誤差値が
理想判断線上に来る場合には、統計的に期待できる最小
値である。）ＬＢＳの２ビット丸めは切り捨てられ次の
ＬＳＢは１であれば、すなわち０．５よりも大きけれ
ば、新しい語（第３のＬＳＢ）へ丸められ、そうでなけ
ればやはり切り捨てられる。

【００６３】図５ｂは２ビット打切り操作が与えられる
場合の、打切りのみの効果を示す。打切りにはいくつか
のＬＳＢを切り捨て最後のビットが切り捨てられた所か
ら再開することが含まれる。正符号２ビット範囲（第1
の非打切りの重みは第3のＬＢＳの重み、すなわち２²で
ある）に対して、最適解は図５ｂの理想的判断線３０１
上にあり、実際の丸めでは図５ｂに示す“階段関数”に
続いて応答が与えられる。打切りに対して、“統計的”
解は常に打切られるビット数と共に負に増加する理想的
判断線よりも下の負の偏りを与える。２ビット打切りに
より、2つのＬＳＢは共に切り捨てられ第３のＬＳＢが
次のステージでの処理に使用される新しい第１のＬＳＢ
となる。

【００６４】図６は図５ｂからの打切り結果６０１と第
３のＬＳＢ６０２の単一ビット丸めの組合せを示す。丸
めからの任意の正の偏り（および累算誤差）を打切りか
らの負の偏り（および負の累算誤差）で対処できるため
（受け入れられる限界内で）、表１に示す結果から、打
切りと丸めの慎重に選択した組合せにより理想的判断線
３０１に十分近い応答を与えられることがお判りであろ
う。表１の計算は偏りだけを表し誤差は表さないことを
お判り願いたい。これらのシステムは乗算および累算を
行うため、各ステップにおいて誤差が累算され、丸めは
１／２で一定のように見えるが、各ステップにおいて偏
りが累算されて、例えば、３以下の少数の打切りビット
に対して丸め誤差による打切り誤差のオフセット（偏り
のみとは反対に）が実現可能となる。

【００６５】図７ａは図１および図２の基数−８符号化
例、すなわちｘ₀，ｘ₁，ｘ₂が省かれ、ｃ_iはその全体が
本開示の一部としてここに組み入れられている米国特許
出願第０９／２２４，３６４号、アトーニドケット番号
ＴＩ−２８６１３に記載されているキャリーアウト（ｃ
ａｒｒｙ ｏｕｔ）ビットを表しａ_i，ｂ_i-3は部分積を
表す、に対する３つのＬＳＢ（説明の都合上下位ビット
のみを示す）の打切りのインプリメンテーション例であ
る。入力ａ₃＋ｂ₀は“最下位”ＬＳＢとなりｘ₃に加え
られると出力ｙ₃を与えることがお判りであろう。

【００６６】図７ａはまた第４のＬＳＢの丸め、すなわ
ちフ部分積ａ₃＋ｂ₀および前のタップｘ₃ビットに対する
和分操作を省く、インプリメンテーション例も示してい
る。水平線は１つの和分操作から次の和分操作への“キ
ャリーアウト”を表しｗ_iは出力ｙ_iに対する前のタップ
ｘ_iビットに加えられる部分積和をつなぐワイヤを表
す。

【００６７】図８ａは３ビットの打切りの最後のステー
ジのインプリメンテーションを示す（下位２，３ビット
だけを例示する）。図８ｂは図８ａの同じ打切りのイン
プリメンテーションであるが、第４ビット丸めである。
図８ｃは図８ａおよび図８ｂの開始点としての完全な分
解、すなわち打切り／丸め、を示す。

【００６８】固定点すなわち整数表現を使用できること
をお判り願いたい。

【００６９】各ステージの部分積において３ビットの打
切り、すなわちＮ＝３、“内部偏り”Δ_T、すなわちシ
ステムに対して“内部の”各ステージででくわす偏り、
を使用する単純な５タップＦＩＲフィルタの例が累積す
るように見え、次のように計算することができる。

【数５】

【００７０】最後の出力の重みが２⁵（ビット５に対し
て）であれば、次のようになる。

【数６】

【００７１】この“内部”すなわち“最後の”偏りは最
後のタップ（数５）により与えられる重みから見て出力
ポートに関連される。単独で使用される打切りは多くの
目的で改善できることがお判りであろう。

【００７２】ＦＩＲ内での処理中にビットの低減に取り
組む前に、任意の信号を入力および出力として適切に表
わすのにどれだけのビットが必要であるかを確認するこ
とは有益である。処理の前後にビット数を調整すれば時
間およびシリコン“リアルエステート”を節約すること
ができる。

【００７３】重要なエンジニアリング性能測度は偏りの
測度である。ＬＳＢを丸めるだけならば、固定整数演算
に対する偏りは式４ａおよび４ｂにより与えられる。

【００７４】“誘導した”偏りに関して、処理する必要
のある全ビット数を低減する目的を果たすことができる
ように打切り（負）と丸め（正）のある組合せに到達で
きることは明らかである。

【００７５】内部係数重み（すなわち、分解）１／
２^B、Ｂ＝５、すなわち１／３２、を使用する典型的な
８タップデジタルＦＩＲフィルタに対するいくつかのシ
ミュレーションを１０，０００サンプルを有するＭＡＴ
ＬＡＢで実行した結果、外部出力で測定した固定整数算
術例について次の結果が得られた。

【００７６】

【表２】

【００７７】偏りは出力（表２の２行）の１ビットを丸
めることにより最小限に抑えられることが予期できるで
あろう。しかしながら、表を詳しく調べると処理中の３
打切り、１丸めおよび出力（表２の１５行）の非丸めで
表わされるモードを使用すれば各ステージにおいて処理
中に合計４ビットを省けることが判る。それはｍｉｎｉ
ｍｕｍｒｏｏｔ−ｍｅａｎ−ｓｑｕａｒｅ（ｒｍｓ）誤
差（表２の６行）に対する次善“最適化”解で処理中に
ドロップすることができるビット数の４倍である。これ
を表２の最後の行（４打切りおよび１丸め）と比較され
たい。偏りは１５行よりも最後の行の方が少ないが、偏
りは最後の行に対して幾分正でありｒｍｓ誤差は１５行
よりも大きい。もう１つの受け入れられる代替策は各ス
テージ（表２の１１行）において２を打切り１を丸める
ことであり、表２の１５行に比べて各ステージに１付加
ビットを必要とするがｅ_rmsについて幾分良好な値が導
かれる。

【００７８】最後に、表３は各ステージにおける打切り
２および丸め１の効果を示し、表４ａおよび４ｂはこの
同じ演算の別の図を示す。表４ａから、第３ビットの丸
めを含めて、唯一寄与するのはａ_i、下位部分積、の３
つのＬＳＢビットであるため、“０”を打ち切ることに
より著しい負の効果はない（本例において）ことがお判
りであろう。

【００７９】実際上、結果は次の関係から説明すること
ができる。

【数７】 ここで、左へ３ＬＳＢシフトすることにより単純な加算
（式８の括弧内）により所要の結果が得られ、それは次
にｘ_iにより累算される。したがって、基数−８符号化
システム内の乗算および累算は“加算および累算”演算
として達成することができる。

【００８０】

【表３】 表３は式４（ａ）および４（ｂ）からＵＬＰにより誘導
され、ここに、“Ｎ”ＬＳＢビットは“ゼロアウト（ｚ
ｅｒｏｅｄ ｏｕｔ）”である。

【００８１】

【表４】

【００８２】

【表５】 ここに、 ｘ_i＝前のステージ（タップ）からの値 ａ_i＝基数−８符号化に対する低位部分積 ｂ_i＝基数−８符号化に対する高位部分積 表３ａ、３ｂ、４ａ、４ｂの第１列のボックス内の係数
は符号拡張である。

【００８３】しかしながら、３ＬＳＢを打ち切り次のＬ
ＳＢを丸める場合には（表５ａ、５ｂ参照）、ａ₃だけ
でなくｂ₀も丸めなければならないため、例えば、それ
は基数−８符号化演算に別の誤差源を導入することにな
る。図４ｂに示すように、ａ₂の次のステージへの丸め
は完全に低位ＬＳＢ内で行うことができる。最後に1つ
注意すべきことは、各処理ステージが均一な丸め操作を
実現するならば、ｘ_iからの寄与は決してないことであ
る。

【００８４】

【表６】

【００８５】

【表７】

【００８６】図９は本発明の好ましい実施例を具備して
いるシステムの設計方法のプロセスフロー図を要約する
ものである。プロセスは入力信号を適切に処理するのに
必要なビット数の予計算、ステップ９０１で行われるｐ
の予計算、および期待される出力の範囲を記述するのに
必要な予計算、ステップ９０１で行われるｓの予計算、
で開始される。さらに一意的な内部打切り９０３および
オプショナルな内部丸めステップ９０４およびいくつか
（Ｂ）のＬＳＢを取り除く必要性も示されており、ここ
にステップ９０５に示すオプショナルな最後の丸めの前
にＢ＝ｐ−ｓ（出力においてＭＳＢ打切りが実施されな
い場合）である。設計はシステムアーキテクト９０６に
より指定される初期必要条件およびブロックデザイナー
９０７（システムアーキテクトの仕様に対するトレード
オフ）により指定されるエンジニアリング最適化で決ま
る。

【００８７】所要ビットの丸めおよび予計算による本発
明のマルチステージビット打切りの顕著な特徴について
説明してきたが、本発明の応用、動作方法もしくは用途
は前記したものに限定されるものではない。

【００８８】特定の式およびインプリメンテーション方
法により本発明を説明し、かつ特定のフィルタタイプに
関してさらに説明してきたが、当業者ならば発明の精神
および範囲を逸脱することなく式の選択およびインプリ
メンテーションにおけるさまざまな組合せの使用、その
他詳細を変更できることがお判りであろう。

【００８９】以上の説明に関して更に以下の項を開示す
る。 （１） ｎビット入力デジタル信号を処理するシステム
に必要なハードウェアを最適化する方法であって、該シ
ステムはｒステージを有し累算機能を利用し、内部信号
内のビット数は、第１のステージにおいてデジタル信号
を入力する前になされる判断結果に基づいて、ｐビット
となるオプショナルな低減された数のＭＳＢを有し、該
方法は、各ステージにおいて最下位ビット（ＬＳＢ）を
打ち切るステップと、出力ビット数をｓへ低減するよう
に最後のステージにおいてＢビットだけ間接的に打ち切
るステップと、を含み、それによりハードウェアが低減
されて誤差が制限される方法。

【００９０】（２） 第１項記載の方法であって、ＬＳ
Ｂの丸めは各ステージにおいてなされる方法。

【００９１】（３） 第１項記載の方法であって、ＬＳ
Ｂの丸めは出力においてなされる方法。

【００９２】（４） 第２項記載の方法であって、ＬＳ
Ｂの丸めは各出力においてなされる方法。

【００９３】（５） 第２項記載の方法であって、各ス
テージにおいてシステムは前記ＬＳＢの最下位３ビット
を打ち切り前記ｐビットデジタル信号の第４のＬＳＢを
丸める方法。

【００９４】（６） 第２項記載の方法であって、各ス
テージにおいてシステムは前記ＬＳＢの最下位２ビット
を打ち切り前記ｐビットデジタル信号の第３のＬＳＢを
丸める方法。

【００９５】（７） 累算機能を利用するシステム内で
処理されるｎビット入力デジタル信号を処理するのに必
要なビット数を最適化する方法であって、前記システム
はｃ_i係数が関連する内部処理のｒステージを有しそれ
について処理する必要のある最適ビット数ｐおよび出力
信号を記述するのに適したビット数ｓに対する最適値の
予計算がなされ、ここにｎ＜ｐかつｓ＜ｐかつｉ＝ｒで
あり、予計算によりｐは受け入れられないオーバフロー
確率を生じないように決定され、ｓは予期される出力信
号の範囲に一致するように決定され、該方法は、ｎビッ
ト入力信号を処理するｐビットだけに拡張するステップ
と、内部処理の各ステージにおいてｐビット信号の最下
位ビット（ＬＳＢ）を打ち切り、ｐビット処理信号を出
力を記述するためのｓビットへ低減するステップと、を
含み、それにより各ステージにおいて内部処理する必要
のあるビット数が打切りにより低減される方法。

【００９６】（８） 請求項７記載の方法であって、さ
らに各ステージにおいてＬＳＢを丸めるステップを含み
丸められるＬＳＢは打ち切られるＬＳＢよりも上位であ
る方法。

【００９７】（９） 請求項８記載の方法であって、前
記システムは前記ＬＳＢの最下位３ビットを打ち切り第
４のＬＳＢを丸め、 ｎ＝６；ｒ＞１，ｓ＝８，ｐ＝１３ の値が使用される方法。

【００９８】（１０） 請求項８記載の方法であって、
前記システムは前記ＬＳＢの最下位２ビットを打ち切り
第３のＬＳＢを丸め、 ｎ＝６；ｒ＞１，ｓ＝８，ｐ＝１３ の値が使用される方法。

【００９９】（１１） ｎビットデジタル信号が入力さ
れ、ｐビットにより定義される信号を内部処理し、数ｐ
は内部処理に必要な理論的最大値以下であって予計算さ
れており、かつｓビットに低減された信号を出力し、数
ｓは予期される出力範囲をカバーするように予計算され
ているシステムであって、該システムはｃ_i係数が関連
するｒステージを有する構造、および累算サブシステム
において累算された処理されたｐビット信号を供給する
のに十分な接続を有し、ｎ＜ｐかつｓ＜ｐかつｉ＝ｒで
あり、内部処理中に各ステージにおいてｐビット信号の
最下位ビット（ＬＳＢ）を無視することにより理論的に
必要なゲート数を低減できるようにする回路を含み、そ
れによりハードウェアが低減されて誤差が制限されるシ
ステム。

【０１００】（１２） 請求項１１記載のシステムであ
って、さらに各ステージにおいて丸められる付加ビット
ＬＳＢを無視するステップを含み、丸められたＬＳＢは
打ち切られたＬＳＢよりも高位であるシステム。

【０１０１】（１３） ｎビットデジタル信号が入力さ
れ、ｐビットにより定義される信号を内部処理し、数ｐ
は内部処理に必要な理論的最大値以下であって予計算さ
れており、かつｓビットに低減された信号を出力し、数
ｓは予期される出力範囲をカバーするように予計算され
ているシステムであって、該システムはｃ_i係数が関連
するｒステージを有する構造、およびＦＩＲの乗算およ
び加算累算（ＭＡＣ）サブシステムにおいて累算された
処理されたｐビット信号を供給するのに十分な接続を有
するＦＩＲフィルタを実現し、ここにｎ＜ｐかつｓ＜ｐ
かつｉ＝ｒであり、内部処理中に各ステージにおいてｐ
ビット信号の最下位ビット（ＬＳＢ）を無視することに
より理論的に必要なゲート数を低減できるようにする回
路を含み、それによりハードウェアが低減されて誤差が
制限されるシステム。

【０１０２】（１４） 請求項１３記載のシステムであ
って、さらに各ステージにおいて丸められる付加ビット
ＬＳＢを無視するステップを含み、丸められたＬＳＢは
打ち切られたＬＳＢよりも高位であるシステム。

【０１０３】（１５） 請求項１４記載のシステムであ
って、該システムは前記ＬＳＢの最下位３ビットを打ち
切り第４のＬＳＢを丸め、 ｎ＝６；ｒ＞１，ｓ＝８，ｐ＝１３ の値が使用されるシステム。

【０１０４】（１６） 請求項１４記載のシステムであ
って、該システムは前記ＬＳＢの最下位２ビットを打ち
切り第３のＬＳＢを丸め、 ｎ＝６；ｒ＞１，ｓ＝８，ｐ＝１３ の値が使用されるシステム。

【０１０５】（１７） ｎビットデジタル信号が入力さ
れ、ｐビットにより定義される信号を内部処理し、数ｐ
は内部処理に必要な理論的最大値以下であって予計算さ
れており、かつｓビットに低減された信号を出力し、数
ｓは予期される出力範囲をカバーするように予計算され
ている大容量データ記憶システムであって、該システム
はｃ_i係数が関連するｒステージを有する構造、および
ＦＩＲの乗算および加算累算（ＭＡＣ）サブシステムに
おいて累算された処理されたｐビット信号を供給するの
に十分な接続を有するＦＩＲフィルタを実現し、ここに
ｎ＜ｐかつｓ＜ｐかつｉ＝ｒであり、内部処理中に各ス
テージにおいてｐビット信号の最下位ビット（ＬＳＢ）
を無視することにより理論的に必要なゲート数を低減で
きるようにする回路を含み、それによりハードウェアが
低減されて誤差が制限されるシステム。

【０１０６】（１８） 請求項１７記載のシステムであ
って、さらに各ステージにおいて丸められる付加ビット
ＬＳＢを無視するステップを含み、丸められたＬＳＢは
打ち切られたＬＳＢよりも高位であるシステム。

【０１０７】（１９） 請求項１８記載のシステムであ
って、該システムは前記ＬＳＢの最下位３ビットを打ち
切り第４のＬＳＢを丸め、 ｎ＝６；ｒ＞１，ｓ＝８，ｐ＝１３ の値が使用されるシステム。

【０１０８】（２０） 請求項１８記載のシステムであ
って、該システムは前記ＬＳＢの最下位２ビットを打ち
切り第３のＬＳＢを丸め、 ｎ＝６；ｒ＞１，ｓ＝８，ｐ＝１３ の値が使用されるシステム。

【０１０９】（２１） 請求項１７記載の大容量データ
記憶システムであって、該大容量データ記憶システムは
ディスクドライブを含むシステム。

【０１１０】（２２） ｐビットに低減された信号を内
部処理する累算機能を有するサブシステムを実現するシ
ステム内でｎビットデジタル入力信号を処理する方法で
あって、数ｐは受け入れられないオーバフロー確率を生
じることなくｃ_i係数が関連するｒステージにわたって
ｎビット入力信号を処理するのに十分なビット数である
ように予計算され、かつｓビットを有する信号を出力す
る方法であって、ｓは予期される出力信号範囲をできる
だけ一致させることにより出力を記述するのに必要な数
であり、サブシステムはｒステージを有し、内部処理さ
れ累算されたｐビット信号を供給するのに十分な接続を
有し、ｎ＜ｐ，ｓ＜ｐ，ｉ＝ｒであり、該方法は、ｎビ
ット入力信号をサブシステム内部で処理するｐビットだ
けに拡張するステップと、ｐビット信号の最下位ビット
（ＬＳＢ）を打ち切り、ｐビット処理信号を出力を記述
するためのｓビットへ低減するステップと、を含む方
法。

【０１１１】（２３） 請求項２２記載の方法であっ
て、さらに各ステージにおいてＬＳＢを丸めるステップ
を含み、丸められるＬＳＢは打ち切られるＬＳＢよりも
高位である方法。

【０１１２】（２４） 請求項２３記載の方法であっ
て、前記システムは前記ＬＳＢの最下位３ビットを打ち
切り第４のＬＳＢを丸め、 ｎ＝６；ｒ＞１，ｓ＝８，ｐ＝１３ の値が使用される方法。

【０１１３】（２５） 請求項２３記載の方法であっ
て、前記システムは前記ＬＳＢの最下位２ビットを打ち
切り第３のＬＳＢを丸め、 ｎ＝６；ｒ＞１，ｓ＝８，ｐ＝１３ の値が使用される方法。

【０１１４】（２６） ｐビットに低減された信号を内
部処理する累算機能を有するＦＩＲフィルタを実現する
大容量データ記憶システム内でｎビットデジタル入力信
号を処理する方法であって、数ｐは受け入れられないオ
ーバフロー確率を生じることなくｃ_i係数が関連するｒ
ステージにわたってｎビット入力信号を処理するのに十
分なビット数であるように予計算されており、かつｓビ
ットを有する信号を出力する方法であって、ｓは予期さ
れる出力信号範囲をできるだけ一致させることにより出
力を記述するのに必要な数であり、サブシステムはｒス
テージを有し、内部処理され累算されたｐビット信号を
供給するのに十分な接続を有し、ｎ＜ｐ，ｓ＜ｐ，ｉ＝
ｒであり、該方法は、ｎビット信号をＦＩＲフィルタ内
部で処理するｐビットだけに拡張するステップと、ｐビ
ット信号の最下位ビット（ＬＳＢ）を打ち切り、ｐビッ
ト処理信号を出力を記述するためのｓビットへ低減する
ステップと、を含む方法。

【０１１５】（２７） 請求項２６記載の方法であっ
て、さらに各ステージにおいてＬＳＢを丸めるステップ
を含み、丸められるＬＳＢは打ち切られるＬＳＢよりも
高位である方法。

【０１１６】（２８） 請求項２７記載の方法であっ
て、前記システムは前記ＬＳＢの最下位３ビットを打ち
切り第４のＬＳＢを丸め、 ｎ＝６；ｒ＞１，ｓ＝８，ｐ＝１３ の値が使用される方法。

【０１１７】（２９） 請求項２７記載の方法であっ
て、前記システムは前記ＬＳＢの最下位２ビットを打ち
切り第３のＬＳＢを丸め、 ｎ＝６；ｒ＞１，ｓ＝８，ｐ＝１３ の値が使用される方法。

【０１１８】（３０） 好ましくはデジタル有限パルス
応答（ＦＩＲ）フィルタ（１００）である、累算を含む
信号処理機能を利用するデバイスの動作最適化システム
および方法。本システムおよび方法は所要ゲート数を低
減することによりチップ上に必要なシリコンエリアを著
しく低減する。適切な処理に必要な最大ビット数が出力
信号を記述するのに必要なビット数として予計算され
る。出力において必要にビット数は、システムアーキテ
クトにより決定される、モジュロＢを表わす数だけ低減
される。Ｂについて一般的に使用される値は５および６
である。各ステージにおいて内部表現内の１ＭＳＢビッ
トを除去し最下位（ＬＳＢ）２ビットを打ち切り８タッ
プＦＩＲフィルタ１００の各ステージにおいて第３のＬ
ＳＢを丸めることにより、出力ＬＳＢの分数よりも小さ
い誤差でハードウェアの著しい低減が達成される。

【図面の簡単な説明】

【図１】本発明の好ましい実施例と共に使用する各ステ
ージにおける乗算および加算累算機能（ＭＡＣ）を示す
サンプル８タップＦＩＲフィルタ。

【図２】大容量データ記憶システムおよび本発明を実施
できる環境を示すリードブロック図。

【図３】好ましい実施例のリードチャネル回路のブロッ
ク図。

【図４】打切りだけの結果としての偏りのグラフおよび
丸め（間接打切りを行う）の結果としての偏りのグラ
フ。

【図５】ａは、２ビット丸め（間接打切りを行う）の結
果のグラフ。ｂは、２ビット打切りだけの結果のグラ
フ。

【図６】打切りおよび丸め効果の重ね合わせを表わすグ
ラフ。

【図７】ａは、２，３のＬＳＢビット（説明の目的で）
だけの部分積に対する演算、部分積和に対する3つのＬ
ＳＢビットの打切りおよび、丸めを行う場合および行わ
ない場合の、累算構造を示す図。ｂは、２，３のＬＳＢ
ビット（説明の目的で）だけの部分積に対する演算、部
分積和に対する２つのＬＳＢビットの打切りおよび、丸
めを行う場合および行わない場合の、累算構造を示す
図。

【図８】ａは、各ステージにおける３ビット打切りおよ
び１ビット丸めの結果としての、２，３のＬＳＢビット
（説明の目的で）だけの部分積に対する演算を示す図。
ｂは、各ステージにおける２ビット打切りおよび１ビッ
ト丸めの結果としての、２，３のＬＳＢビット（説明の
目的で）だけの部分積に対する演算を示す図。ｃは、完
全分解、すなわち打切りも丸めもない、による２，３の
ＬＳＢビット（説明の目的で）だけの部分積に対する演
算を示す図。

【図９】好ましい実施例の設計方法のフロー図。

【符号の説明】

１００ フィルタ １０１ ノード １０２ 遅延素子 １０３ 乗算器 １０４ 和分器 １０５ 係数 １０００ サンプル大容量データ記憶装置 １００１ アナログ信号 １００２ プリアンプ １００３ リードチャネル回路 １００５ デジタル信号プロセッサ ７１ アナログ回路 ７２ アナログ／デジタルコンバータ ７５ ＦＩＲフィルタ ７７ 検出器 ７８ 帯域／誤差検出回路 ８２ 位相同期回路

Claims (2)

【特許請求の範囲】
1. 【請求項１】 ｎビット入力デジタル信号を処理するシ
   ステムに必要なハードウェアを最適化する方法であっ
   て、該システムはｒステージを有し累算機能を利用し、
   内部信号内のビット数は、第１のステージにおいてデジ
   タル信号を入力する前になされる判断結果に基づいて、
   ｐビットとなるオプショナルな低減された数のＭＳＢを
   有し、該方法は、 各ステージにおいて最下位ビット（ＬＳＢ）を打ち切る
   ステップと、 出力ビット数をｓへ低減するように最後のステージにお
   いてＢビットだけ間接的に打ち切るステップと、を含
   み、それによりハードウェアが低減されて誤差が制限さ
   れる方法。
2. 【請求項２】 ｎビットデジタル信号が入力され、ｐビ
   ットにより定義される信号を内部処理し、数ｐは内部処
   理に必要な理論的最大値以下であって予計算されてお
   り、かつｓビットに低減された信号を出力し、数ｓは予
   期される出力範囲をカバーするように予計算されている
   システムであって、該システムはｃ_i係数が関連するｒ
   ステージを有する構造、および累算サブシステムにおい
   て累算された処理されたｐビット信号を供給するのに十
   分な接続を有し、ｎ＜ｐかつｓ＜ｐかつｉ＝ｒであり、 内部処理中に各ステージにおいてｐビット信号の最下位
   ビット（ＬＳＢ）を無視することにより理論的に必要な
   ゲート数を低減できるようにする回路を含み、それによ
   りハードウェアが低減されて誤差が制限されるシステ
   ム。