JP4982312B2

JP4982312B2 - アナログ信号生成装置

Info

Publication number: JP4982312B2
Application number: JP2007241497A
Authority: JP
Inventors: 茂樹山内
Original assignee: Lapis Semiconductor Co Ltd
Current assignee: Lapis Semiconductor Co Ltd
Priority date: 2007-09-18
Filing date: 2007-09-18
Publication date: 2012-07-25
Anticipated expiration: 2027-09-18
Also published as: US7733256B2; JP2009076976A; US20090073022A1

Description

本発明は、アナログ信号生成装置に関するものであり、とくに、ディジタル/アナログ変換回路やAGC（Automatic Gain Controller）等に適用される。

従来、可変AMP（AMPlifier）回路や同調回路は可変容量性素子、いわゆるバリキャップを有し、DAC（Digital-to-Analog Converter）回路とアナログフィルタの組み合わせた回路やPWM（Pulse-Width Modulation）回路とアナログフィルタの組み合わせた回路を用いている。バリキャップにはバイアス制御信号が供給される。また、上述した内蔵する組合せ回路において、DAC回路およびPWM回路のいずれを用いるかは、使用する用途によって選択してきた。

バイアスレベルの変動を早く収束させ、かつ周辺回路に対してノイズ影響を減らしたい場合、DAC回路を選択し、バイアスレベルの変動が遅くてもよい場合、または周辺回路に対するノイズ影響を厳密に考えなくて済む場合、PWM回路を選択してきた。
特開平11−284514号公報

ところで、前者の条件の場合、上述したようにPWM回路を選択するよりもDAC回路の選択が最適である。しかしながら、IC（Integrated Circuit）のチップ、すなわち半導体素子の内部にDAC回路を搭載するとき、DAC回路は、PWM回路に比べてチップの面積が大きく、また、消費電流が大きくなるというデメリットが生じてしまう。

また、後者の条件の場合、従来のPWM回路を用いて、バイアスレベルの変動を早く収束させたい、すなわちセトリング時間を短くしたいとき、従来のPWM回路は、ノイズが周辺回路に対して影響すること懸念される。ノイズは、PWM回路の仕組みを考えると、パルスが有する高調波成分が起因すると考えられるからである。また、このパルスは、速度が速ければ速い程、ノイズの影響が懸念される。このように従来のPWM回路を使用すると、従来のPWM回路には、周辺回路へのノイズ影響緩和と所望の電圧レベルに到着するセトリング時間の短縮とをトレードオフに考えることが要求される。

本発明はこのような従来技術の欠点を解消し、周辺回路へのノイズ影響および所望の電圧レベルへのセトリング時間の両項目を同時に改善することのできるアナログ信号生成装置を提供することを目的とする。

本発明は上述の課題を解決するために、供給される第１のクロック信号に応じて所定の周期内にデータを生成する第１のデータ生成手段と、供給される第２のクロック信号に応じて可変する周期内にデータを生成する第２のデータ生成手段と、第１および第２のデータ生成手段から出力されるデータを一時的に保持し、保持したデータの出力におけるオン/オフを切り換える切換手段と、供給される制御信号をデコードして、オン/オフを切り換える選択信号を生成し、切換手段に出力する選択手段と、第１および第２のデータ生成手段に所定の値を供給し、選択手段に制御信号を生成し、供給する制御手段と、切換手段を介して供給されるデータを基にフィルタリングによりアナログ信号を生成するアナログ生成手段を含むことを特徴とする。

本発明に係るアナログ信号生成装置によれば、制御手段が第１および第２のデータ生成手段に所定の値を供給し、第１および第２のデータ生成手段で第１および第２のクロック信号に応じてデータを生成し、生成したデータを切換手段に出力し、切換手段で第１および第２のデータ生成手段から出力されるデータを一時的に保持し、制御手段で生成した制御信号を選択手段に供給し、選択手段で供給される制御信号をデコードし、選択信号を生成し、この選択信号に応じて切換手段の保持したデータの出力をオン/オフし、アナログ生成手段に供給し、アナログ生成手段で供給されたデータを基にアナログ信号を生成することにより、切り換えに応じてデータが出力されることから、アナログ信号を所望の電圧レベルに到着させ、かつ周辺回路に与えるノイズ影響をも削減したアナログ信号を提供することができる。これは、第１のデータ生成手段が、従来のPWM回路のデータ生成に対して、データ生成のランダム性が高くできることから、データの“0”と“1”が、より分散されて、データが生成されることによる。このため、アナログ信号生成装置は、アナログのカットオフ周波数を高くでき、アナログ出力を所望なDC（Direct Current）レベルに早く収束させることができる。また、アナログ信号生成装置は、第１のデータ生成手段用のクロック速度を速くすることで、さらに、所望なDCレベルに収束させることができる。

次に添付図面を参照して本発明によるアナログ信号生成装置の実施例を詳細に説明する。図１を参照すると、本発明によるアナログ信号生成装置の実施例は、制御部12がデータ生成部14および16に固定値24を供給し、データ生成部14および16でクロック信号30および32に応じてデータ46および58を生成し、生成したデータ46および58をバッファ部20に出力し、バッファ部20で供給されるデータ46および58を一時的に保持し、制御部12で生成した制御信号26および28を選択部18に供給し、選択部18で供給される制御信号26および28をデコードし、選択信号78、80および82を生成し、選択信号78、80および82に応じてバッファ部20の保持したデータ46および58の出力をオン/オフし、フィルタ部22に供給し、フィルタ部22で供給されたデータを基にアナログ信号108を生成することにより、切り換えに応じてデータが出力されることから、アナログ信号を所望の電圧レベルに到着させ、かつ周辺回路に与えるノイズ影響をも削減したアナログ信号を提供することができる。

本実施例は、本発明のアナログ信号生成装置をD/A変換器10に適用した場合である。本発明と直接関係のない部分について図示および説明を省略する。以下の説明で、信号はその現れる接続線の参照番号で指示する。

D/A変換器10は、図１に示すように、制御部12、データ生成部14および16、選択部18、バッファ部20、ならびにフィルタ部22を含む。制御部12は、データの生成における固定値の送出機能、バッファの選択機能およびクロック信号の生成機能を有する。制御部12は、データの生成に用いる固定値24（FIX_DATA）を“1”と“0”で表わすビットを所定のタイミングで生成し、生成した固定値24をデータ生成部14および16に供給する。

ここで、固定値24（FIX_DATA）は、所望のターゲット電圧レベルを表わすターゲット値である。したがって、アナログ信号の電圧レベルを変化させない場合、各段階で生成されるアナログ信号の電圧は一定となる。

制御部12は、バッファ部20の中から一つのバッファを選択する制御信号26および28を選択部18に出力する。出力する制御信号は、配設されるバッファの数に応じて決まる。本実施例は３つのバッファを有することから、制御信号は２本で済む。また、制御部12は、クロック信号の生成機能によりクロック信号30および32を生成し、生成したクロック信号30および32をデータ生成部14および16に供給する。

データ生成部14は、PDM（Pulse Density Modulation）用のデータを生成する機能を有する。PDMは、一定の周期内に含まれるパルスの密度変調である。データ生成部14は、加算器34およびレジスタ36を含む。加算器34は、一端38側に固定値24を入力し、他端40側にレジスタ36の出力信号42を入力する。加算器34は、入力した固定値24と出力信号42の加算結果44をレジスタ36に出力する。レジスタ36は、加算器の出力を保持する機能を有する。レジスタ36は、供給されるクロック信号30（CLK1）の立ち上がりパルス毎に加算器34の加算結果44を更新する。Verilog-HDL（Hardware Description Language）で記述すると、データ生成部14は、Xビットのレジスタを用い、式(1)
[X:0]A REGISTER = {1’B0, FIX_DATA} + {1’B0, A REGISTER[(X-1):0];
・・・(1)
を基に生成したデータ46（A[X] ：Xビット目のデータ）および出力信号42（[(X-1):0]A）を出力する。データ46（A[X]）はバッファ部20に供給される。出力信号42（[(X-1):0]A）は、加算器34に供給される。

この動作例を図２のタイミングチャートで示す。図２のデータ生成部14はX=4の場合である。データ生成部14は、図2(a)のクロック信号30をレジスタ36に供給する。加算器34には、図2(b)に示す“3”の固定値24が供給され、図2(d)に示すデータ44をレジスタ36に出力する。レジスタ36は、図2(c)に示すデータ44をクロック信号30の立ち上がりに同期して入力し、出力する。図2(e)に示すイネーブル信号は、後述するバッファ84に供給される選択信号78である。バッファ84は、イネーブル信号のレベル“H”期間中に格納したデータとしてデータ46を出力する。

図１に戻って、データ生成部16は、PWM（Pulse Width Modulation）用のデータを生成する機能を有する。PWMは、可変する周期におけるパルス幅の変調である。データ生成部16は、カウンタ48および比較器50を含む。カウンタ48は、(X-1)ビットのカウンタであり、たとえばクロック信号32の立ち上がりでカウントアップし、所定のビット数でリセットする。
COUNTER1 = COUNTER + 1;
IF(COUNTER1 == 2^X -1) COUNTER1 = 0; ・・・(2)
カウンタ48は、カウンタの出力52（COUNTER1）を比較器50の一端54側に出力する。比較器50には、他端56側に所望のターゲット電圧レベル値である固定値24（FIX_DATA）が供給される。したがって、アナログ信号の電圧レベルを変化させない場合、電圧レベルは一定値となる。

比較器50は、カウンタの出力52（COUNTER1）が固定値24（FIX_DATA）以下か否か比較する。比較器50は、
IF(COUNTER1 <= FIX_DATA) COMP = 1;
ELSE COMP = 0; ・・・(3)
すなわち、比較した結果が真の場合、データ58（COMP=1）をバッファ部20に出力する。また、比較器50は、比較した結果が偽の場合、データ58（COMP=0）をバッファ部20に出力する。

この動作例を図３のタイミングチャートで示す。図３のデータ生成部16もX=4の場合である。データ生成部16は、図3(a)のクロック信号32をカウンタ48に供給する。比較器50には、図3(b)に示す“3”の固定値24が供給され、図3(c)に示すカウント値52が供給される。比較器50は、図3(d)に示すデータ58をバッファ86に出力する。

なお、後述する第３のバッファの出力において図3(e)ないし図3(h)に示すタイミングは、第２のバッファの動作に対してクロック信号32の速度を実質的に低速にしたものである。制御部12は、選択部18の切換えに応じて低速のクロック信号32を出力するとよい。

選択部18は、制御部12からの制御信号26および28によりバッファ部20が出力する信号を選択する機能を有する。具体的に、選択部18は、図４に示すように、３つの２入力論理積回路60、62および64を含む。論理積回路60は、非反転端子66側に制御信号26を入力させ、反転端子68側に制御信号28を入力させている。論理積回路62は、端子70および72に制御信号26および28を入力する。また、論理積回路64は、反転端子74側に制御信号26を入力させ、非反転端子76側に制御信号28を入力させている。２入力論理積回路60、62および64は、供給される制御信号26および28を入力し、これらの入力に応じて論理積演算による出力信号として選択信号78、80および82をバッファ部20に出力する。

図１に戻って、バッファ部20は、供給されるデータをバッファリングし、選択に応じて出力する機能を有する。本実施例におけるバッファ部20は、３つのトライステートバッファ84、86および88を含む。トライステートバッファ84には、データ46が供給される。トライステートバッファ86および88には、データ58が供給される。トライステートバッファ84、86および88はアクティブローで、供給される選択信号78、80および82のそれぞれがレベル“H”のときバッファが動作する（EN1 = 1; BUFFER A = A REGISTER[X]; EN1 = 0; BUFFER A = Z;）。また、バッファ86および88は供給されるデータ58をイネーブル状態に応じて入出力する（EN2 = 1; BUFFER B = COMP; EN2 = 0; BUFFER B = Z;）。

トライステートバッファ84、86および88は、選択信号78、80および82のそれぞれに応じてバッファ出力90、92および94をフィルタ部22に出力する。

フィルタ部22は、供給される信号にフィルタリング処理を施す機能を有する。本実施例においてフィルタ部22は、抵抗器96、98および100、ならびにコンデンサ102を含む。フィルタ部22における抵抗器96、98および100は、トライステートバッファ84、86および88の出力端に接続されている。抵抗器96、98および100は、他端104で共通に並列接続されている。コンデンサ102も一端側が他端104に並列接続され、他端側が接地されている。フィルタ部22は、抵抗器96とコンデンサ102、抵抗器98とコンデンサ102、ならびに抵抗器100とコンデンサ102の組み合わせにより３つの異なる時定数を有するフィルタを形成する。フィルタ部22は、バッファ部20での選択に応じて出力される信号を通す一つのフィルタを介して出力端子106からアナログ信号108を出力する。

なお、フィルタ部22は、コンデンサそれぞれと抵抗器の出力端側の並列接続点にバッファを設け、制御部12からの制御信号に応じてバッファの動作を制御してもよい。フィルタ部22は、これによりフィルタの種類をコンデンサの数倍に増やすこともできる。

出力端子106からの出力信号108（Y）は、I/O電源電圧を電圧Vccとすると、アナログ部22のCRフィルタ後のレベルが(Vcc/2^(X-1))*(FIX_DATA）になる。

次にD/A変換器10の動作について記述する。D/A変換器10は、アナログ出力信号の電圧レベルを所望のレベルに早く到着させる場合、アナログ部22での時定数τ(CR)が小さいことが好ましい。図１のD/A変換器10では、抵抗値が抵抗器96、98および100の順に大きく設定する。したがって、時定数は、容量Cと抵抗値Rの積で表わされるから、アナログ部22のアナログフィルタは時定数が抵抗値の大きさの順に大きくなる関係にある。別な見方をすると、所望な電圧レベルに到着するセトリング時間の短い順として、バッファ84、86、88の出力順と言える。

また、D/A変換器10は、同一なアナログ信号レベルを出力するにしても、本実施例の３つのバッファ出力90、92および94において同一時間間隔で、周波数スペクトラムを見た場合、周波数スペクトラムの広がりは、バッファ84、86、88の出力順で狭くなる。

本実施例のD/A変換器10は、この時定数の違いに応じて動作させる。D/A変換器10は、電圧レベルを変化させる初動時、バッファ84の出力でアナログ信号を出力する。制御部12は、固定値24、すなわち変更前のFIX_DATA値、変更後のFIX_DATA値の差分値の値および制御部内に保持しているバッファ84用の可変なタイマーパラメータ値を乗算して待ち時間を生成する。制御部12は、このように演算を基に生成した制御信号26および28選択部18に供給する。選択部18は、選択信号78に関してイネーブル状態からこの待ち時間の経過後、ハイインピーダンス状態にする選択信号78をバッファ84に出力する。この間、バッファ86および88には、ハイインピーダンス状態にする選択信号80および82が供給され、出力停止状態にある。

バッファ84用の待ち時間が経過した後、バッファ84は出力を停止させる。選択部18は、選択信号80をイネーブル状態にしてバッファ86を出力状態にする。このとき、バッファ84および88は出力を停止している。

制御部12は、バッファ86用の可変なタイマーパラメータ値を有し、バッファ84の待ち時間と同様の演算により待ち時間を生成する。制御部12は、このように演算を基に生成した制御信号26および28選択部18に供給する。バッファ86の待ち時間の経過後、ハイインピーダンス状態にする選択信号80をバッファ86に出力する。これによりバッファ86は出力を停止する。

この後、制御部12は、バッファ84および86を停止させ、バッファ88を出力させる。制御部12は、バッファ88用の可変なタイマーパラメータ値を有し、バッファ84の待ち時間と同様の演算により待ち時間を生成する。制御部12は、このように演算を基に生成した制御信号26および28選択部18に供給する。選択部18は、バッファ88だけをイネーブルにする選択信号82をバッファ88に供給し、バッファ84および86にディセーブルにする選択信号78および80を供給する。

バッファ88用の待ち時間が経過した後、再度、アナログ信号の電圧を変化させる場合、制御部12はバッファ84から信号を出力させるように制御信号26および28選択部18に供給する。選択部18は、前述したバッファ84を出力させ、バッファ86および88の出力動作を停止させる選択信号78、80および82をバッファ部20に出力する。

図５にD/A変換器10の具体的なタイミングチャートを示す。このタイミングチャートは、図5(a)および図5(b)に示すクロック信号30および32に応じて図5(c)の固定値24（FIX_DATA値）を“3”から“10”に変更する。そして、図5(d)ないし図5(f)に示す選択信号78、80および82がレベル“H”のときD/A変換器10は、図5(g)に示すアナログ信号108を出力する。バッファ84、86および88は、選択信号78、80および82のそれぞれがレベル“L”のときハイインピーダンス状態になり、この結果、一つのバッファだけが選択出力される。

まず、所望のターゲットレベルに早く到着されるため、D/A変換器10は、データ生成部14を動作させ、データ生成部14からデータ46をバッファ84に供給する。バッファ84は期間110にわたってアナログ信号108を出力する。この場合、データ生成部14が出力するデータ46の影響により周辺回路へのノイズ影響が増したり、アナログ信号108のリップルが大きくなったりする。

そして、D/A変換器10は、待ち時間、すなわち期間110の経過後、データ58をバッファ86に供給する。バッファ86は期間112にわたってアナログ信号108を出力する。

その後、D/A変換器10は、制御部12で生成した待ち時間、すなわち期間112の後、図5(b)のクロック信号32の周期を変更する。これにより、D/A変換器10は、データ生成部16を動作させた状態で、データ58をバッファ88に供給する。バッファ88は期間114にわたってアナログ信号108を出力する。

D/A変換器10は、データ生成部16の動作から明らかなようにデータ58のパルス周期を広くしていくことでパルスの影響による周辺回路へのノイズ影響を減らし、また、時定数を大きくしていくことで、アナログ信号108のリップルを小さくしていく。

このような構成により、初勣時には所望の電圧レベルに到達するセトリング時間を早くでき、かつ所望な電圧レベルになったとき、データの生成の動作を変更させ、周辺回路へ与えるノイズ影響の削減されることができる。このため小さな回路規模でありながら、D/A変換器と同等なレベル特性が得られるという効果を奏することができる。

また、バッファ84の出力からバッファ88の出力で動作させた場合に較べ、バッファ84、86、88の順にアナログ信号を出力することで、より早くアナログ信号のリップルレベルを収束させることができる。

さらに、データ生成部14の処理方法は、パルス信号の“1”を連続して出力させない、すなわちより多く分散させられることから、このため小さな時定数を設定することができる。これにより、より早く所望の電圧レベルに到着されることができる。

なお、制御部12は、バッファ84、86および88の順に動作させることを示したが、１つ前の設定したアナログのターゲット値と更新するアナログのターゲット値が、ほとんど変わらない場合、バッファ86および88の２つの生成部、また、ターゲット値の変化量によって生成部は、バッファ88の１つだけで制御してもよい。

次に本発明に係るアナログ信号生成装置を適用したD/A変換器10における他の実施例について記述する。本実施例のデータ生成部14は、図６に示すように、PDM機能を、カウンタ116および比較器118にて実現している。本実施例の構成要素は、データ生成部14の構成要素が相違しているだけである。

カウンタ116は、下記の式3のように動作し、カウンタ値120は、クロック信号30の立ち上りパルス毎に１ずつ歩進させる（COUNTER1 = COUNTER1 + 1;）。カウント値120が最大の場合、カウンタ値120は、ゼロにリセットされる（IF(COUNTER1 == 2^X-1) COUNTER1 = 0;）。

比較器118は、カウンタ値120（COUNTER1）の全ビットの位置をビット中心に対して対称に交換した値、MSB（Most Significant Bit）とLSB（Least Significant Bit）を交換した値と固定値24（[(X-1):0]FIX_DATA）との大小を比較する。比較器118は、条件式(4)に応じて
IF(COUNTER1[0:(X-1)]) <= FIX_DATA) COMP1 = 1;
ELSE COMP1 = 0; ・・・(4)
すなわち、カウント値120の全ビットの位置をビット中心に対して対称に交換した値が固定値24以下のとき、比較器118はレベル“H”（COMP=１）のデータ46をバッファ84に出力する。逆にカウント値120のMSBとLSBをビット中心に対して対称に交換した値が固定値24より大きいとき、比較器118はレベル“L”（COMP=0）をバッファ84に出力する。バッファ84は、イネーブル信号のレベル“H”期間中に供給されたデータとしてデータ46を出力し、イネーブル信号のレベル“L”期間中の出力を停止する（EN1=1; BUFFER A = COMPl; EN1=0; BUFFER A = Z;）。

本実施例におけるD/A変換器10は、アナログ信号の動作として先の実施例と同等である。先の実施例との相違点は、前述したようにデータ生成部14だけである。データ生成部14について図７を参照しながら、動作を簡単に記述する。カウンタ116は、図7(a)に示すクロック信号30を入力する。固定値24は、図7(b)に示すように、たとえば“3”が供給される。カウンタ116は４ビットカウンタで、図7(c)に示すようにカウント値120を比較器118に出力する。

比較器118は、供給されたカウント値120の全ビット交換値を生成する機能および比較機能を有する。すなわち、前者の機能として、たとえばカウント値120が“3”（0011）のとき、全ビット交換値は“12”（1100）になる。後者の機能によって比較して、全ビット交換値が固定値よりも大きいので、比較器118は、図7(e)に示すように、データ46として“0”を出力する。また、次のカウント値120が“4”（0100）のとき、全ビット交換値は“2”（0010）になる。全ビット交換値が固定値以下であるので、比較器118は、図7(e)に示すように、データ46として“1”を出力する。

本実施例のデータ生成部14も先の実施例のデータ生成部14と同様にパルス信号の“1”を連続して出力させない、すなわちより多く分散させられることから、このため小さな時定数を設定することができる。これにより、より早く所望の電圧レベルに到着されることができる。このようにデータ“1”を分散させることにより周波数成分を高くでき、バッファ84から出力されるバッファ出力90に対するフィルタの時定数をより小さな時定数に設定することが可能になる。

このようなデータ生成部14の処理方法は、データ“1”をより一層分散させることができることから、フィルタの時定数をより小さな時定数に設定することができ、より早く所望の電圧レベルに到着させることができる。

さらに、本発明に係るアナログ信号生成装置を適用したD/A変換器10における他の実施例について記述する。本実施例のデータ生成部14は、図８に示すように、カウンタ116、比較器118および減算機能付比較器122を含み、PDM機能を実現させている。本実施例におけるデータ生成部14は、図６の構成要素に減算機能付比較器122が追加されている点に特徴がある。本実施例におけるカウンタ116は、３つの初期値セット機能を有し、クロック信号30の立ち上り毎に+3ずつカウンタ値120（COUNTER1）を歩進し（COUNTER1 = COUNTER1 + 3;）、比較器118および減算機能付比較器122に出力する。

減算機能付比較器122は、カウント値120からカウンタ116の最大値を減算する機能を有し、得られた減算値に応じてカウンタ116の出力カウント値を設定する機能を有する。比較器122は、得られた減算値が、“0”、“-1”、“-2”および“-2”以下の場合に応じた設定値124をカウンタ116に出力する。具体的に比較器122は、得られた減算値が、とくに“0”、“-1”および“-2”の場合、カウンタ116をリセットするのでなく、条件式(5)
lF(COUNTER1 > 2^(X＋1) -1) COUNTER1 = (COUNTER1 + 3)%(2^(X+1));
・・・(5)
に応じた減算値-1の値を出力し、セットする。

したがって、カウンタ116は、“0”の場合、“-1”がセットされ、次のクロック信号30の立ち上りでの+3歩進によりカウンタ値“2”を出力する。同様に“-1”の場合、カウンタ116は、次のクロックの立ち上がりで“1”を出力し、“-2”の場合、カウンタ116は、次のクロックの立ち上がりで“2”を出力する。そして、“-2”以下の場合、比較器122はカウンタ116に対して何もセットしない。このときカウンタ116は、カウント値を単に+3歩進させたカウント値120を出力する。

比較器118は、供給されるカウンタ値120の上位1ビットを除いた値と固定値24
（FIX_DATA）を比較する。比較器118は、条件式(6)
IF(COUNTER1[(X-1):0] <= FIX_DATA) COMP1 = 1;
ELSE COMP1 = 0; ・・・(6)
が示すように、カウンタ値120の上位1ビットを除く値が固定値24以下のとき、値“1”（COMP1=1）のデータ46を出力し、逆にカウンタ値120の上位1ビットを除く値が固定値24より大きいとき、データ46値“0”（COMP1=0）のデータ46を出力する。

カウンタ116の出力カウント値120と比較器118の出力の関係について開示する。データ生成部14は、５ビット（X=4）のカウンタ116を用い、比較器118では固定値“3”と比較した場合を図９に示す。図９の欄126には10進数表示のカウンタ116の出力が表示されている。欄128は、このカウンタ116の２進数表示である。また、欄130はカウンタ値120の上位1ビットを除いた値である。欄132は、比較器118の出力である。

なお、本実施例は、上位1ビットを除いた値としたが、使用するカウンタのビットに応じて除く上位ビットを変えて表わすようにしてもよいことは言うまでもない。

本実施例におけるデータ生成部14の動作を図10に示す。図10(a)のクロック信号の立ち上がりに供給されるデータ120を基に得た欄130のデータ（図10(c)）と図10(b)の固定値24とを比較する。図10(d)はデータ46であり、上述した欄132のデータ内容を時系列に沿って推移する状況を示す。

本実施例は、先の実施例と同様に、レベル“1”のデータ46がより一層多く分散させることができ、この分散により周波数成分を高くでき、より小さな時定数に設定できる。したがって、より早く所望の電圧レベルに到着されることができる。

本発明に係るアナログ信号生成装置を適用したD/A変換器における概略的な構成を示すブロック図である。図１のデータ生成部（PDM）における動作を開示したタイミングチャートである。図１のデータ生成部（PWM）における動作を開示したタイミングチャートである。図１の選択部における概略的な構成を示すブロックである。図１のD/A変換器における動作を開示したタイミングチャートである。図１のデータ生成部（PDM）における他の構成例の概略的な構成を示すブロック図である。図６のデータ生成部（PDM）における動作を開示したタイミングチャートである。図１のデータ生成部（PDM）における他の構成例の概略的な構成を示すブロック図である。図８のデータ生成部（PDM）において扱うカウント値と比較器からの出力データの例を示す図である。図８のデータ生成部（PDM）における動作を開示したタイミングチャートである。

符号の説明

10 D/A変換器
12 制御部
14、16 データ生成部
18 選択部
20 バッファ部
22 フィルタ部

Claims

供給される第１のクロック信号に応じて所定の周期内にデータを生成する第１のデータ生成手段と、
供給される第２のクロック信号に応じて可変する周期内にデータを生成する第２のデータ生成手段と、
第１および第２のデータ生成手段から出力されるデータを一時的に保持し、保持したデータの出力におけるオン/オフを切り換える切換手段と、
供給される制御信号をデコードして、オン/オフを切り換える選択信号を生成し、前記切換手段に出力する選択手段と、
第１および第２のデータ生成手段に所定の値を供給し、前記選択手段に制御信号を生成し、供給する制御手段と、
前記切換手段を介して供給されるデータを基にフィルタリングによりアナログ信号を生成するアナログ生成手段を含むことを特徴とするアナログ信号生成装置。
請求項１に記載の装置において、第１のデータ生成手段は、前記データを加算する加算手段と、
該加算手段の出力を第１のクロック信号に応じて一時保持し、保持したデータの最上位ビットを出力するデータ記憶手段とを含み、
前記加算手段は、一端側に前記固定値を入力し、他端側に前記保持したデータの最上位ビットを除くビットで表わされるデータを入力し、加算し出力することを特徴とするアナログ信号生成装置。
請求項１に記載の装置において、第１のデータ生成手段は、前記供給される第１のクロック信号に応じてカウントし、カウントした計数値を出力する計数手段と、
前記計数値と前記固定値とを入力し、前記計数値を表わすビットすべてをビット中心に対して対称に交換し、交換した値が前記固定値以下にてデータ“1”を出力し、これ以外にてデータゼロを出力する比較手段とを含むことを特徴とするアナログ信号生成装置。
請求項１に記載の装置において、第１のデータ生成手段は、前記供給される第１のクロック信号に応じて所定の値を増分としてカウントし、カウントした計数値を出力する計数手段と、
該計数手段の最大値と前記カウントした計数値とを減算し、減算して得られた値が所定の減算値以下にて前記減算して得られた値をセット値としての出力を禁止し、所定の減算値より大きい値をセット値として出力する減算機能付比較手段と、
前記計数値と前記固定値とを入力し、前記計数値が表わすビットにおける所定の上位ビットを除いて表わされる比較値と前記固定値とを比較し、前記比較値が前記固定値以下にてデータ“1”を出力し、これ以外にてデータ“0”を出力する比較手段とを含むことを特徴とするアナログ信号生成装置。
請求項１に記載の装置において、前記アナログ生成手段は、複数のフィルタリングするフィルタ手段を含むことを特徴とするアナログ信号生成装置。