JP2000244245A - 発振回路 - Google Patents
発振回路Info
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- JP2000244245A JP2000244245A JP11043835A JP4383599A JP2000244245A JP 2000244245 A JP2000244245 A JP 2000244245A JP 11043835 A JP11043835 A JP 11043835A JP 4383599 A JP4383599 A JP 4383599A JP 2000244245 A JP2000244245 A JP 2000244245A
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Abstract
(57)【要約】
【課題】 所定発振開始電圧でも確実に発振し且つ通常
発振動作時のノイズを低減すること。 【解決手段】 電源検知回路により電源電圧がスレッシ
ョルド電圧以下の低い領域にあると検知されと、基板電
位制御回路は相補型インバータを構成するＰ−ＭＯＳト
ランジスタとＮ−ＭＯＳトランジスタのバックゲート電
位を制御して、これらトランジスタの閾値を低くし、前
記相補型インバータと帰還抵抗で形成される増幅回路の
ゲインを高くする。それ故、電源電圧がスレッショルド
電圧以下の所定の低い発振開始電圧でも、前記増幅回路
と水晶振動子から成る発振回路は確実に発振する。その
後、電源電圧がスレッショルド電圧以上の高い領域にあ
ると検知されと、基板電位制御回路は前記両トランジス
タのバックゲートの電位を制御し、これらトランジスタ
の閾値を高くして前記増幅回路のゲインを低くし、発振
回路の駆動能力を押さえて、発生ノイズを低減する。
発振動作時のノイズを低減すること。 【解決手段】 電源検知回路により電源電圧がスレッシ
ョルド電圧以下の低い領域にあると検知されと、基板電
位制御回路は相補型インバータを構成するＰ−ＭＯＳト
ランジスタとＮ−ＭＯＳトランジスタのバックゲート電
位を制御して、これらトランジスタの閾値を低くし、前
記相補型インバータと帰還抵抗で形成される増幅回路の
ゲインを高くする。それ故、電源電圧がスレッショルド
電圧以下の所定の低い発振開始電圧でも、前記増幅回路
と水晶振動子から成る発振回路は確実に発振する。その
後、電源電圧がスレッショルド電圧以上の高い領域にあ
ると検知されと、基板電位制御回路は前記両トランジス
タのバックゲートの電位を制御し、これらトランジスタ
の閾値を高くして前記増幅回路のゲインを低くし、発振
回路の駆動能力を押さえて、発生ノイズを低減する。
Description
【０００１】
【発明の属する技術分野】本発明は、集積回路等に用い
られる発振回路に係り、特に増幅回路の入出力間に水晶
振動子等の圧電振動子で帰還回路を形成して成る発振回
路に関する。
られる発振回路に係り、特に増幅回路の入出力間に水晶
振動子等の圧電振動子で帰還回路を形成して成る発振回
路に関する。
【０００２】
【従来の技術】図２は従来の発振回路の構成例を示した
回路図である。発振回路はＰＭＯＳトランジスタ１とＮ
ＭＯＳトランジスタ２から成る相補型インバータの入力
側（Ｉ）と出力側（Ｏ）との間に、水晶振動子３が接続
されると共に帰還抵抗４が接続されて形成されている。
回路図である。発振回路はＰＭＯＳトランジスタ１とＮ
ＭＯＳトランジスタ２から成る相補型インバータの入力
側（Ｉ）と出力側（Ｏ）との間に、水晶振動子３が接続
されると共に帰還抵抗４が接続されて形成されている。
【０００３】水晶振動子３の両端には共振容量であるコ
ンデンサ５とコンデンサ６が接続され、この水晶振動子
３とコンデンサ５、６により周波数選択性の帰還回路が
形成されている。また、前記相補型インバータと前記帰
還抵抗４により増幅回路が形成され、相補型インバータ
の出力側（Ｏ）から発振出力が取り出される。
ンデンサ５とコンデンサ６が接続され、この水晶振動子
３とコンデンサ５、６により周波数選択性の帰還回路が
形成されている。また、前記相補型インバータと前記帰
還抵抗４により増幅回路が形成され、相補型インバータ
の出力側（Ｏ）から発振出力が取り出される。
【０００４】
【発明が解決しようとする課題】上記のような従来の発
振回路を用いる際、通常発振動作時に発振回路から生じ
るノイズが問題になる場合がある。このような場合、前
記インバータを構成するＰ−ＭＯＳトランジスタ１やＮ
−ＭＯＳトランジスタ２のトランジスタサイズを絞った
り（小さくしたり）、或いは電源端子９から前記インバ
ータに供給する電源電流を絞る（小さくする）ことで、
発振回路の前記増幅回路部分のゲインを落すことによ
り、ノイズを低減させている。
振回路を用いる際、通常発振動作時に発振回路から生じ
るノイズが問題になる場合がある。このような場合、前
記インバータを構成するＰ−ＭＯＳトランジスタ１やＮ
−ＭＯＳトランジスタ２のトランジスタサイズを絞った
り（小さくしたり）、或いは電源端子９から前記インバ
ータに供給する電源電流を絞る（小さくする）ことで、
発振回路の前記増幅回路部分のゲインを落すことによ
り、ノイズを低減させている。
【０００５】しかし、このような従来のノイズの低減の
方法では、電源電圧をＧＮＤレベルから徐々に上げて、
通常発振動作時の電源電圧よりも低い所定の発振開始電
圧になっても、発振回路が発振しなくなることがあり、
所望の特性を保てなくなるという問題があった。
方法では、電源電圧をＧＮＤレベルから徐々に上げて、
通常発振動作時の電源電圧よりも低い所定の発振開始電
圧になっても、発振回路が発振しなくなることがあり、
所望の特性を保てなくなるという問題があった。
【０００６】本発明は、上述の如き課題を解決するため
になされたもので、その目的は、所定の低い発振開始電
圧でも確実に発振し、且つ、通常発振動作時のノイズを
低減することができる発振回路を提供することである。
になされたもので、その目的は、所定の低い発振開始電
圧でも確実に発振し、且つ、通常発振動作時のノイズを
低減することができる発振回路を提供することである。
【０００７】
【課題を解決するための手段】上記目的を達成するため
に、請求項１の発明の特徴は、増幅回路と、前記増幅回
路の入力側と出力側に挿入されて周波数選択性の帰還回
路を形成する圧電素子とを有して成る発振回路におい
て、前記増幅回路に供給される電源電圧が低い領域では
前記増幅回路のゲインを高く、電源電圧が高い領域では
前記増幅回路のゲインを低く制御する制御手段を、具備
することにある。
に、請求項１の発明の特徴は、増幅回路と、前記増幅回
路の入力側と出力側に挿入されて周波数選択性の帰還回
路を形成する圧電素子とを有して成る発振回路におい
て、前記増幅回路に供給される電源電圧が低い領域では
前記増幅回路のゲインを高く、電源電圧が高い領域では
前記増幅回路のゲインを低く制御する制御手段を、具備
することにある。
【０００８】この請求項１の発明によれば、前記増幅回
路に供給される電源電圧が低い領域では前記増幅回路の
ゲインを高くする。それ故、この電源電圧が前記低い領
域にある発振開始電圧になると、前記発振回路は確実に
発振を開始する。また、前記増幅回路に供給される電源
電圧が高い領域では前記増幅回路のゲインを低くする。
それ故、電源電圧が前記高い領域にある通常発振電圧で
は、前記発振回路の駆動力が抑制され、発生するノイズ
も低減される。即ち、電源電圧の高低により、発振回路
の駆動能力を可変して、本来の発振特性を保持しつつ、
通常発振動作時のノイズを低減することができる。
路に供給される電源電圧が低い領域では前記増幅回路の
ゲインを高くする。それ故、この電源電圧が前記低い領
域にある発振開始電圧になると、前記発振回路は確実に
発振を開始する。また、前記増幅回路に供給される電源
電圧が高い領域では前記増幅回路のゲインを低くする。
それ故、電源電圧が前記高い領域にある通常発振電圧で
は、前記発振回路の駆動力が抑制され、発生するノイズ
も低減される。即ち、電源電圧の高低により、発振回路
の駆動能力を可変して、本来の発振特性を保持しつつ、
通常発振動作時のノイズを低減することができる。
【０００９】請求項２の発明の前記増幅回路は、相補型
インバータ回路の入力部と出力部の間に帰還抵抗を接続
して形成し、且つ、前記電源電圧が所定値を超えたか否
かを検出する電圧検出手段を設け、前記制御手段は、前
記電圧検出手段の検出結果が前記電源電圧が前記所定値
以下の低い領域にて、前記相補型インバータ回路を構成
するＭＯＳトランジスタの基板若しくはウエル電位を制
御してＭＯＳトランジスタの閾値を低くし、前記電源電
圧が前記所定値以上の高い領域にて、ＭＯＳトランジス
タの基板若しくはウエル電位を制御してＭＯＳトランジ
スタの閾値を高くする制御を行う。
インバータ回路の入力部と出力部の間に帰還抵抗を接続
して形成し、且つ、前記電源電圧が所定値を超えたか否
かを検出する電圧検出手段を設け、前記制御手段は、前
記電圧検出手段の検出結果が前記電源電圧が前記所定値
以下の低い領域にて、前記相補型インバータ回路を構成
するＭＯＳトランジスタの基板若しくはウエル電位を制
御してＭＯＳトランジスタの閾値を低くし、前記電源電
圧が前記所定値以上の高い領域にて、ＭＯＳトランジス
タの基板若しくはウエル電位を制御してＭＯＳトランジ
スタの閾値を高くする制御を行う。
【００１０】請求項３の発明の特徴は、前記電源電圧は
当初低く、次第に高くして通常動作電圧とする過程で、
前記電源電圧が低い領域に前記発振回路の発振開始電圧
が来るように、且つ、前記電源電圧が高い領域に前記通
常動作電圧が来るように、前記電源電圧の低い領域と高
い領域を区分することにある。
当初低く、次第に高くして通常動作電圧とする過程で、
前記電源電圧が低い領域に前記発振回路の発振開始電圧
が来るように、且つ、前記電源電圧が高い領域に前記通
常動作電圧が来るように、前記電源電圧の低い領域と高
い領域を区分することにある。
【００１１】
【発明の実施の形態】以下、本発明の実施の形態を図面
に基づいて説明する。図１は、本発明の発振回路の一実
施の形態を示した回路図である。但し、従来例と同様の
部分は同一符号を用いて説明する。
に基づいて説明する。図１は、本発明の発振回路の一実
施の形態を示した回路図である。但し、従来例と同様の
部分は同一符号を用いて説明する。
【００１２】Ｐ−ＭＯＳトランジスタ１とＮ−ＭＯＳト
ランジスタ２により相補型インバータが形成され、この
相補型インバータの入力側（Ｉ）と出力側（Ｏ）に水晶
振動子３と帰還抵抗４が接続されている。また、水晶振
動子３の両端には共振容量であるコンデンサ５とコンデ
ンサ６が接続されている。
ランジスタ２により相補型インバータが形成され、この
相補型インバータの入力側（Ｉ）と出力側（Ｏ）に水晶
振動子３と帰還抵抗４が接続されている。また、水晶振
動子３の両端には共振容量であるコンデンサ５とコンデ
ンサ６が接続されている。
【００１３】Ｐ−ＭＯＳトランジスタ１とＮ−ＭＯＳト
ランジスタ２の各バックゲートには基板電位制御回路７
が接続され、この基板電位制御回路７には電源端子９か
ら前記インバータに供給される電源電圧、即ちこの発振
回路を搭載するＬＳＩの電源電圧を検知する電源検知回
路８が接続されている。
ランジスタ２の各バックゲートには基板電位制御回路７
が接続され、この基板電位制御回路７には電源端子９か
ら前記インバータに供給される電源電圧、即ちこの発振
回路を搭載するＬＳＩの電源電圧を検知する電源検知回
路８が接続されている。
【００１４】次に本実施の形態の動作について説明す
る。前記相補型インバータと前記帰還抵抗４により増幅
回路が形成され、水晶振動子３とコンデンサ５、６によ
り周波数選択性の帰還回路が形成されるため、電源端子
９から前記相補型インバータに電力が供給されると、相
補型インバータの出力（Ｏ）から発振出力が取り出され
る。
る。前記相補型インバータと前記帰還抵抗４により増幅
回路が形成され、水晶振動子３とコンデンサ５、６によ
り周波数選択性の帰還回路が形成されるため、電源端子
９から前記相補型インバータに電力が供給されると、相
補型インバータの出力（Ｏ）から発振出力が取り出され
る。
【００１５】ここで、ＬＳＩの電源電圧をＧＮＤレベル
から徐々に上げていった場合、電源電圧がスレショルド
電圧Ｖｔｈ以下の領域で、電源検知回路８は電源電圧が
スレショルド電圧Ｖｔｈ以下であることを検知し、ある
論理レベルの値（例えば“１”）を示す制御信号１００
を基板電位制御回路７に出力する。
から徐々に上げていった場合、電源電圧がスレショルド
電圧Ｖｔｈ以下の領域で、電源検知回路８は電源電圧が
スレショルド電圧Ｖｔｈ以下であることを検知し、ある
論理レベルの値（例えば“１”）を示す制御信号１００
を基板電位制御回路７に出力する。
【００１６】基板電位制御回路７は前記制御信号１００
を受けると、Ｐ−ＭＯＳトランジスタ１のバックゲート
にＶＤＤレベル、Ｎ−ＭＯＳトランジスタ２のバックゲ
ートにＧＮＤレベルを供給する。
を受けると、Ｐ−ＭＯＳトランジスタ１のバックゲート
にＶＤＤレベル、Ｎ−ＭＯＳトランジスタ２のバックゲ
ートにＧＮＤレベルを供給する。
【００１７】従って、前記電源電圧がスレショルド電圧
Ｖｔｈ以下の低い領域では、Ｐ−ＭＯＳトランジスタ１
とＮ−ＭＯＳトランジスタ２の閾値は低い値を有し、前
記インバータと帰還抵抗４で形成される増幅回路のゲイ
ン（Ｇｍ）は高い値に保持される。この状態で、電源電
圧を更に上げて所定の発振開始電圧になると、上記発振
回路は容易に発振を開始する。
Ｖｔｈ以下の低い領域では、Ｐ−ＭＯＳトランジスタ１
とＮ−ＭＯＳトランジスタ２の閾値は低い値を有し、前
記インバータと帰還抵抗４で形成される増幅回路のゲイ
ン（Ｇｍ）は高い値に保持される。この状態で、電源電
圧を更に上げて所定の発振開始電圧になると、上記発振
回路は容易に発振を開始する。
【００１８】続いて、電源電圧を更に上げていくと、電
源検地回路８は電源電圧が前記スレショルド電圧Ｖｔｈ
を越えことを検知し、制御信号１００の論理レベルを反
転する。
源検地回路８は電源電圧が前記スレショルド電圧Ｖｔｈ
を越えことを検知し、制御信号１００の論理レベルを反
転する。
【００１９】基板電位制御回路７はこの制御信号１００
の反転を受けると、Ｐ−ＭＯＳトランジスタ１のバック
ゲートにはＶＤＤ＋αの電位を供給し、Ｎ−ＭＯＳトラ
ンジスタ２のバックゲートにはＧＮＤ−αの電位を供給
する。
の反転を受けると、Ｐ−ＭＯＳトランジスタ１のバック
ゲートにはＶＤＤ＋αの電位を供給し、Ｎ−ＭＯＳトラ
ンジスタ２のバックゲートにはＧＮＤ−αの電位を供給
する。
【００２０】これにより、前記電源電圧がスレショルド
電圧Ｖｔｈ以上の高い領域では、Ｐ−ＭＯＳトランジス
タ１とＮ−ＭＯＳトランジスタ２の閾値は高い値とな
り、前記インバータと帰還抵抗４で形成される増幅回路
のゲインは低くなる。
電圧Ｖｔｈ以上の高い領域では、Ｐ−ＭＯＳトランジス
タ１とＮ−ＭＯＳトランジスタ２の閾値は高い値とな
り、前記インバータと帰還抵抗４で形成される増幅回路
のゲインは低くなる。
【００２１】それ故、電源電圧が通常動作時のレベルま
で上った時、前記インバータと帰還抵抗４から成る増幅
回路の駆動能力が抑制され、それに伴い、発振回路の駆
動能力も抑制されて発生するノイズが低減される。
で上った時、前記インバータと帰還抵抗４から成る増幅
回路の駆動能力が抑制され、それに伴い、発振回路の駆
動能力も抑制されて発生するノイズが低減される。
【００２２】本実施の形態によれば、電源電圧が通常動
作時のレベルまで上った時、Ｐ−ＭＯＳトランジスタ１
とＮ−ＭＯＳトランジスタ２の閾値を高くして、前記イ
ンバータと帰還抵抗から成る増幅回路のゲインを低くす
ることにより、その駆動能力を抑制する制御を行うた
め、発振回路から発生されるノイズを低減することがで
きる。しかし、電源電圧が前記スレショルド電圧Ｖｔｈ
以下では、Ｐ−ＭＯＳトランジスタ１とＮ−ＭＯＳトラ
ンジスタ２の閾値を低くして、前記増幅回路のゲインを
高くする制御を行うことにより、所定の低い発振開始電
圧でも容易且つ確実に回路を発振させることができ、所
望の特性を保持することができる。
作時のレベルまで上った時、Ｐ−ＭＯＳトランジスタ１
とＮ−ＭＯＳトランジスタ２の閾値を高くして、前記イ
ンバータと帰還抵抗から成る増幅回路のゲインを低くす
ることにより、その駆動能力を抑制する制御を行うた
め、発振回路から発生されるノイズを低減することがで
きる。しかし、電源電圧が前記スレショルド電圧Ｖｔｈ
以下では、Ｐ−ＭＯＳトランジスタ１とＮ−ＭＯＳトラ
ンジスタ２の閾値を低くして、前記増幅回路のゲインを
高くする制御を行うことにより、所定の低い発振開始電
圧でも容易且つ確実に回路を発振させることができ、所
望の特性を保持することができる。
【００２３】
【発明の効果】以上詳細に説明したように、本発明の発
振回路によれば、電源電圧が低い領域では発振回路を構
成する増幅回路のゲインを大きくするため、所定の低い
発振開始電圧で発振回路を容易且つ確実に発振させるこ
とができ、一方、電源電圧が高い領域の通常動作時では
前記増幅回路のゲインを小さくするため、発振回路から
発生するノイズを低減することができる。
振回路によれば、電源電圧が低い領域では発振回路を構
成する増幅回路のゲインを大きくするため、所定の低い
発振開始電圧で発振回路を容易且つ確実に発振させるこ
とができ、一方、電源電圧が高い領域の通常動作時では
前記増幅回路のゲインを小さくするため、発振回路から
発生するノイズを低減することができる。
【図１】本発明の発振回路の一実施の形態を示した回路
図である。
図である。
【図２】従来の発振回路の構成例を示した回路図であ
る。
る。
１ Ｐ−ＭＯＳトランジスタ ２ Ｎ−ＭＯＳトランジスタ ３ 水晶振動子 ４ 帰還抵抗 ５、６ コンデンサ ７ 基板電位制御回路 ８ 電源検知回路 ９ 電源端子
───────────────────────────────────────────────────── フロントページの続き Ｆターム(参考） 5J079 AA04 BA00 BA39 BA42 FA05 FB03 GA04 GA09 GA12 5J106 AA01 CC03 EE03 GG01 HH04 JJ01 KK05 KK24 LL01
Claims (3)
- 【請求項１】 増幅回路と、前記増幅回路の入力側と出
力側に挿入されて周波数選択性の帰還回路を形成する圧
電素子とを有して成る発振回路において、 前記増幅回路に供給される電源電圧が低い領域では前記
増幅回路のゲインを高く、電源電圧が高い領域では前記
増幅回路のゲインを低く制御する制御手段を、 具備することを特徴とする発振回路。 - 【請求項２】 前記増幅回路は、相補型インバータ回路
の入力部と出力部の間に帰還抵抗を接続して形成し、且
つ、前記電源電圧が所定値を超えたか否かを検出する電
圧検出手段を設け、 前記制御手段は、前記電圧検出手段の検出結果が前記電
源電圧が前記所定値以下の低い領域にて、前記相補型イ
ンバータ回路を構成するＭＯＳトランジスタの基板若し
くはウエル電位を制御してＭＯＳトランジスタの閾値を
低くし、前記電源電圧が前記所定値以上の高い領域に
て、ＭＯＳトランジスタの基板若しくはウエル電位を制
御してＭＯＳトランジスタの閾値を高くする制御を行う
ことを特徴とする請求項１記載の発振回路。 - 【請求項３】 前記電源電圧は当初低く、次第に高くし
て通常動作電圧とする過程で、前記電源電圧が低い領域
に前記発振回路の発振開始電圧が来るように、且つ、前
記電源電圧が高い領域に前記通常動作電圧が来るよう
に、前記電源電圧の低い領域と高い領域を区分したこと
を特徴とする請求項１又は２記載の発振回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11043835A JP2000244245A (ja) | 1999-02-22 | 1999-02-22 | 発振回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11043835A JP2000244245A (ja) | 1999-02-22 | 1999-02-22 | 発振回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2000244245A true JP2000244245A (ja) | 2000-09-08 |
Family
ID=12674818
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11043835A Abandoned JP2000244245A (ja) | 1999-02-22 | 1999-02-22 | 発振回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2000244245A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2010171644A (ja) * | 2009-01-21 | 2010-08-05 | Oki Semiconductor Co Ltd | 定電流駆動発振回路 |
-
1999
- 1999-02-22 JP JP11043835A patent/JP2000244245A/ja not_active Abandoned
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2010171644A (ja) * | 2009-01-21 | 2010-08-05 | Oki Semiconductor Co Ltd | 定電流駆動発振回路 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
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| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20050816 |
|
| A762 | Written abandonment of application |
Free format text: JAPANESE INTERMEDIATE CODE: A762 Effective date: 20050926 |