JP2000243898A - 半導体チップおよび半導体チップの製造方法 - Google Patents

半導体チップおよび半導体チップの製造方法

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    • H01L2924/10253—Silicon [Si]

Abstract

(57)【要約】 【課題】表面配線と他の半導体チップや配線基板などの
固体との所望しない電気接続を防止する。 【解決手段】表面保護膜１５には、内部配線１４Ａ、１
４Ｂ，１４Ｃに対向し、内部配線１４Ａ、１４Ｂ，１４
Ｃの一部をそれぞれ露出させるための開口部１６Ａ，１
６Ｂ，１６Ｃが形成されている。開口部１６Ａ，１６Ｂ
上には、それぞれバンプＢＭ１，ＢＭ２が隆起して形成
されている。バンプＢＭ２には、表面保護膜１５上に配
設された表面配線１７の一端が接続されており、この表
面配線１７の他端は、開口部１６Ｃを介して内部配線１
４Ｃに接続されている。表面配線１７は、バンプＢＭ２
と同じ材料で構成されており、バンプＢＭ２よりも低く
形成されている。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】この発明は、たとえば、半導
体チップの表面に他の半導体チップを重ね合わせて接合
するチップ・オン・チップ構造や半導体チップの表面を
プリント配線基板に対向させて接合するフリップ・チッ
プ・ボンディング構造に適用される半導体チップおよび
その製造方法に関する。
【０００２】
【従来の技術】従来から、半導体装置の小型化および高
集積化を図るための構造として、一対の半導体チップを
対向させ、これらをバンプによって互いに電気接続す
る、いわゆるチップ・オン・チップ構造が提案されてい
る。
【０００３】
【発明が解決しようとする課題】このチップ・オン・チ
ップ構造の半導体装置の実現に際して、本願発明者は、
半導体チップの表面に、バンプと同じ耐酸化性の材料で
表面配線を形成することを考えた。たとえば、この表面
配線をバンプに接続しておけば、他の半導体チップのバ
ンプを表面配線に接合させることにより、互いに対向す
る半導体チップ間の電気接続を達成することができ、他
の半導体チップのバンプ形成位置の自由度を増すことが
できる。また、表面配線で異なる内部配線間を接続する
ようにすれば、半導体チップの厚みを増大させることな
く配線数を増やすことができる。
【０００４】しかしながら、図７に示すように、互いに
対向する半導体チップ８０，９０の表面にそれぞれ表面
配線８１，９１を設けた場合、半導体チップ８０の表面
配線８１と他の半導体チップ９０の表面配線９１とが接
触し、半導体チップ８０，９０間で所望しない電気接続
が形成されるおそれがあった。この問題は、チップ・オ
ン・チップ構造に限らず、半導体チップの表面をプリン
ト配線基板の表面に対向させて接合する、いわゆるフリ
ップ・チップ・ボンディング構造において、半導体チッ
プの表面に表面配線を設けた場合にも生じるおそれがあ
る。
【０００５】そこで、この発明の目的は、上述の技術的
課題を解決し、表面配線による他の半導体チップ等との
所望しない電気接続を防止できる半導体チップおよびそ
の製造方法を提供することである。
【０００６】
【課題を解決するための手段および発明の効果】上記の
目的を達成するための請求項１記載の発明は、固体表面
に接合される半導体チップであって、上記固体表面に対
向する表面に形成された表面保護膜と、この表面保護膜
上に隆起して形成され、当該半導体チップと上記固体と
を電気的に接続するためのバンプと、上記表面保護膜上
に上記バンプよりも高さが低く形成された表面配線とを
含むことを特徴とする半導体チップである。
【０００７】なお、上記固体表面は、他の半導体チップ
の表面であってもよいし、配線基板の表面であってもよ
い。この発明によれば、表面保護膜上に設けられた表面
配線は、表面保護膜上に隆起したバンプより低く形成さ
れている。したがって、この半導体チップを他の半導体
チップなどの固体に対向させたときに、この半導体チッ
プの表面配線が対向する固体表面に設けられた表面配線
などに接触するおそれがない。ゆえに、この半導体チッ
プと上記固体との間で、表面配線による所望しない電気
接続がなされるおそれがない。
【０００８】請求項２記載の発明は、固体表面に接合さ
れる半導体チップを製造するための方法であって、当該
半導体チップの基体をなす半導体基板上に内部配線を配
設する工程と、上記内部配線上に表面保護膜を積層する
工程と、上記表面保護膜に上記内部配線の一部を露出さ
せるための開口部を形成する工程と、上記開口部を介し
て露出した内部配線上に選択的にメッキを堆積させるこ
とにより、上記表面保護膜上に隆起したバンプを形成す
る工程と、上記開口部外の表面保護膜上の予め定める領
域に選択的にメッキを堆積させることにより、上記バン
プよりも高さの低い表面配線を形成する工程とを含むこ
とを特徴とする半導体チップの製造方法である。
【０００９】この方法によれば、表面保護膜上に、バン
プよりも高さの低い表面配線を形成することができる。
請求項３記載の発明は、半導体基板上に内部配線を配設
する工程と、上記内部配線上に表面保護膜を積層する工
程と、上記表面保護膜に上記内部配線の一部を露出させ
るための開口部を形成する工程と、上記開口部を介して
露出した内部配線上および上記開口部外の表面保護膜上
の予め定める領域に選択的にメッキを堆積させることに
より、バンプの一部および表面配線を形成する工程と、
上記バンプの一部をなす部分上にメッキをさらに選択的
に堆積させることにより、上記表面保護膜上に隆起した
バンプを完成する工程とを含むことを特徴とする半導体
チップの製造方法である。
【００１０】この方法によっても、表面保護膜上に、バ
ンプよりも高さの低い表面配線を形成することができ
る。請求項４記載の発明は、半導体基板上に内部配線を
配設する工程と、上記内部配線上に表面保護膜を積層す
る工程と、上記表面保護膜に凹部および上記内部配線の
一部を露出させるための開口部を形成する工程と、上記
開口部および凹部内にそれぞれ上記バンプの一部および
表面配線を形成する工程と、上記開口部内に形成された
バンプの一部をなす部分上に選択的にメッキを堆積させ
ることにより、上記表面保護膜上に隆起したバンプを完
成する工程とを含むことを特徴とする半導体チップの製
造方法である。
【００１１】この方法によれば、表面保護膜に形成され
た凹部内に、バンプよりも高さの低い表面配線を形成す
ることができる。なお、上記バンプの一部および表面配
線を形成する工程は、上記開口部および凹部が形成され
た表面保護膜上に金属膜を積層する工程と、上記開口部
および凹部外に積層された金属膜をすべて除去する工程
とを含んでいてもよい。
【００１２】また、上記バンプの一部および表面配線を
形成する工程は、上記開口部および凹部が形成された表
面保護膜上に金属膜を積層する工程と、上記開口部およ
び凹部外に積層された金属膜を平坦化して途中まで除去
する工程とを含んでいてもよい。この場合、上記バンプ
または表面配線を構成しない不要な金属膜は、上記バン
プを完成する工程の後に除去されるとよい。
【００１３】請求項５記載の発明は、半導体基板上に内
部配線を配設する工程と、上記内部配線上に表面保護膜
を積層する工程と、上記表面保護膜に上記内部配線の一
部を露出させるための開口部および上記内部配線の上面
よりも低い底面を有する凹部を形成する工程と、上記開
口部および凹部内に選択的にメッキを堆積させることに
より、それぞれ上記表面保護膜上に隆起したバンプおよ
びこのバンプよりも高さが低い表面配線を形成する工程
とを含むことを特徴とする半導体チップの製造方法であ
る。
【００１４】この方法によれば、表面保護膜上に、内部
配線の上面と凹部の底面との段差分だけバンプよりも高
さの低い表面配線を形成することができる。請求項６記
載の発明は、上記表面保護膜を積層する工程と上記開口
部および凹部を形成する工程との間に、上記表面保護膜
の表面を平坦化する工程をさらに含むことを特徴とする
請求項５記載の半導体チップの製造方法である。
【００１５】この方法のように、表面保護膜に開口部お
よび凹部を形成する前に、表面保護膜の表面を平坦化し
ておけば、たとえば、表面保護膜に開口部および凹部を
形成するためのフォトリソグラフィ工程の露光時に焦点
ずれなどを生じるおそれがない。ゆえに、開口部および
凹部を精密に形成することができ、その結果、バンプお
よび表面配線を正確な位置に形成することができる。
【００１６】
【発明の実施の形態】以下では、この発明の実施の形態
を、添付図面を参照して詳細に説明する。図１は、この
発明の一実施形態に係る半導体チップが適用された半導
体装置の概略構成を示す図解的な断面図である。この半
導体装置は、いわゆるチップ・オン・チップ構造を有し
ており、親チップ１の表面１１に子チップ２を重ね合わ
せて接合した後、これらを樹脂封止してパッケージ３に
納めることによって構成されている。
【００１７】親チップ１は、たとえばシリコンチップか
らなっている。親チップ１の表面１１は、親チップ１の
基体をなす半導体基板においてトランジスタなどの機能
素子が形成された活性表層領域側の表面であり、最表面
は、絶縁性を有する表面保護膜で覆われている。この表
面保護膜上には、外部接続用の複数のパッド１２が、表
面１１の周縁付近に露出して配置されている。外部接続
用パッド１２は、ボンディングワイヤ４１によってリー
ドフレーム４２に接続されている。また、表面保護膜上
には、内部配線に電気接続された複数個のバンプＢＭが
設けられている。
【００１８】子チップ２は、たとえばシリコンチップか
らなっている。子チップ２の表面２１は、子チップ２の
基体をなす半導体基板においてトランジスタなどの機能
素子が形成された活性表層領域側の表面であり、最表面
は、絶縁性を有する表面保護膜で覆われている。この表
面保護膜上には、内部配線に接続された複数個のバンプ
ＢＳが設けられている。
【００１９】子チップ２は、表面２１を親チップ１の表
面１１に対向させた、いわゆるフェースダウン方式で親
チップ１に接合されている。子チップ２のバンプＢＳ
は、親チップ１のバンプＢＭを考慮した位置に設けられ
ており、子チップ２は、バンプＢＳがそれぞれ対応する
親チップ１のバンプＢＭに接続されることにより、親チ
ップ１の上方に支持されるとともに、親チップ１と電気
的に接続されている。
【００２０】図２は、親チップ１の表面付近の構成およ
び製造工程を示す断面図である。親チップ１の基体をな
す半導体基板（図示せず）上には、たとえば酸化シリコ
ンで構成される層間絶縁膜１３が形成されており、この
層間絶縁膜１３上に内部配線１４Ａ，１４Ｂ，１４Ｃが
配設されている。層間絶縁膜１３および内部配線１４
Ａ，１４Ｂ，１４Ｃの表面は、たとえば窒化シリコンで
構成される表面保護膜１５で覆われている。表面保護膜
１５には、内部配線１４Ａ，１４Ｂ，１４Ｃに対向し、
内部配線１４Ａ，１４Ｂ，１４Ｃの一部をそれぞれ露出
させるための開口部１６Ａ，１６Ｂ，１６Ｃが形成され
ている。
【００２１】開口部１６Ａ，１６Ｂ上には、それぞれバ
ンプＢＭ１，ＢＭ２が隆起して形成されている。バンプ
ＢＭ１，ＢＭ２は、たとえば金、プラチナ、銀、パラジ
ウムまたはイリジウムなどの耐酸化性を有する材料を用
いて、ほぼ同じ高さに形成されている。また、バンプＢ
Ｍ２には、表面保護膜１５上に配設された表面配線１７
の一端が接続されており、この表面配線１７の他端は、
開口部１６Ｃを介して内部配線１４Ｃに接続されてい
る。つまり、内部配線１４Ｂと内部配線１４Ｃとは、バ
ンプＢＭ２および表面配線１７によって電気的に接続さ
れている。表面配線１７は、バンプＢＭ１，ＢＭ２と同
じ材料で構成されており、バンプＢＭ１，ＢＭ２よりも
低く形成されている。
【００２２】バンプＢＭ１，ＢＭ２および表面配線１７
を形成する際には、まず、図２(a)に示すように、フォ
トリソグラフィ技術により、表面保護膜１５に開口部１
６Ａ，１６Ｂ，１６Ｃを形成する。次に、図２(b) に示
すように、開口部１６Ａ，１６Ｂ，１６Ｃが形成された
表面保護膜１５の表面に、スパッタ法によってバリアメ
タル膜１８およびシード膜１９を形成する。バリアメタ
ル膜１８は、シード膜１９を構成する金属が表面保護膜
１５中に拡散するのを防止するためのものである。たと
えば、バンプＢＭ１，ＢＭ２が金で構成される場合に
は、バリアメタル膜１８はチタンタングステンで構成さ
れ、シード膜１９は金で構成されるとよい。
【００２３】次いで、図２(c) に示すように、バンプＢ
Ｍ１，ＢＭ２を形成すべき領域、すなわち開口部１６
Ａ，１６Ｂに対向する領域以外のシード膜１９上にレジ
ストパターンＲＰ１を形成した後、バンプＢＭ１，ＢＭ
２の材料を用いた電解メッキを行う。これにより、レジ
ストパターンＲＰ１から露出したシード膜１９上、すな
わち開口部１６Ａ，１６Ｂに対向するシード膜１９上に
のみメッキが成長し、開口部１６Ａ，１６Ｂ上にそれぞ
れバンプＢＭ１，ＢＭ２が形成される。
【００２４】その後、図２(d) に示すように、シード膜
１９上のレジストパターンＲＰ１を除去する。そして、
図２(e) に示すように、表面配線１７を形成すべき領域
以外のシード膜１９上に、新たなレジストパターンＲＰ
２を形成した後、表面配線１７の材料を用いた電解メッ
キを行う。これにより、レジストパターンＲＰ２から露
出したシード膜１９上にのみメッキが成長し、このシー
ド膜１９上に、一端がバンプＢＭ２に接続され、他端が
開口部１６Ｃを介して内部配線１４Ｃに接続された表面
配線１７が形成される。なお、表面配線１７を形成する
ためのメッキ時間は、バンプＢＭ１，ＢＭ２を形成する
ためのメッキ時間よりも短く設定される。
【００２５】そして、シード膜１９上のレジストパター
ンＲＰ２を除去した後、バンプＢＭ１，ＢＭ２および表
面配線１７のいずれにも接していない不要なシード膜１
９をエッチングによって除去し、さらにシード膜１９の
除去によって露出したバリアメタル膜１８をエッチング
によって除去することにより、開口部１６Ａ，１６Ｂ上
にそれぞれ隆起したバンプＢＭ１，ＢＭ２と、これらの
バンプＢＭ１，ＢＭ２よりも低く形成された表面配線１
７とを得ることができる。
【００２６】以上のように、この実施形態によれば、親
チップ１の表面には、子チップ２との電気接続のための
バンプＢＭ（ＢＭ１，ＢＭ２）と、内部配線１４Ｂ，１
４Ｃを電気接続する表面配線１７とが設けられており、
この表面配線１７はバンプＢＭよりも低く形成されてい
る。したがって、子チップ２の表面に形成されたバンプ
ＢＳが親チップ１の表面配線１７に接触するおそれがな
く、親チップ１と子チップ２との所望しない電気接続が
なされるおそれがない。
【００２７】なお、以上では親チップ１の構成を中心に
説明したが、図１に示すように、子チップ２の表面にも
表面配線２２が配設されていてもよい。この場合、子チ
ップ２の表面配線２２も、親チップ１の表面配線１７と
同様に、バンプＢＳよりも低く形成されることが好まし
い。こうすることにより、親チップ１のバンプＢＭが子
チップ２の表面配線２２に接触することを防止でき、親
チップ１と子チップ２との所望しない電気接続を防ぐこ
とができる。
【００２８】図３は、バンプＢＭおよび表面配線１７の
他の製造方法を工程順に示す断面図である。この図３に
おいて、図２に示す各部に相当する部分には、図２の場
合と同一の参照符号を付して示す。上述した図２に示す
製造方法では、バンプＢＭ１，ＢＭ２が形成された後
に、表面配線１７が形成されるとしたが、この図３に示
す製造方法では、表面配線１７が形成された後に、バン
プＢＭ１，ＢＭ２が形成される。
【００２９】具体的に説明すると、まず、図３(a) に示
すように、フォトリソグラフィ技術により、表面保護膜
１５に開口部１６Ａ，１６Ｂ，１６Ｃが形成される。次
に、図３(b) に示すように、開口部１６Ａ，１６Ｂ，１
６Ｃが形成された表面保護膜１５の表面に、スパッタ法
によってバリアメタル膜１８およびシード膜１９が形成
される。そして、バンプＢＭ１，ＢＭ２を形成すべき領
域および表面配線１７を形成すべき領域以外のシード膜
１９上にレジストパターンＲＰ３が形成された後、バン
プＢＭ１，ＢＭ２および表面配線１７の材料を用いた電
解メッキが行われる。これにより、レジストパターンＲ
Ｐ３から露出したシード膜１９上にのみメッキが成長
し、開口部１６Ａ，１６Ｂ上にそれぞれバンプＢＭ１，
ＢＭ２の一部が形成されるとともに、バンプＢＭ２の一
部と内部配線１４Ｃとを接続するように表面配線１７が
形成される。
【００３０】次いで、図３(c) に示すように、バンプＢ
Ｍ１，ＢＭ２を形成すべき領域、すなわち開口部１６
Ａ，１６Ｂに対向する領域以外の表面上に、新たなレジ
ストパターンＲＰ４が形成された後、バンプＢＭ１，Ｂ
Ｍ２の材料を用いた電解メッキが行われる。これによ
り、開口部１６Ａ，１６Ｂに対向する領域上にメッキが
さらに成長し、開口部１６Ａ，１６Ｂ上に、それぞれ表
面配線１７よりも高く隆起したバンプＢＭ１，ＢＭ２が
形成される。
【００３１】以上のように、この図３に示す製造方法に
よっても、バンプＢＭ１，ＢＭ２よりも低く形成された
表面配線１７を得ることができる。図４は、バンプＢＭ
および表面配線１７のさらに他の製造方法を工程順に示
す断面図である。この図４において、図２に示す各部に
相当する部分には、図２の場合と同一の参照符号を付し
て示す。
【００３２】この図４に示す製造方法では、バンプＢＭ
１，ＢＭ２が、それぞれ内部配線１４Ａ，１４Ｂ上に隆
起した状態に形成されるとともに、内部配線１４Ｂ，１
４Ｃを電気接続する表面配線１７が、表面保護膜１５に
埋め込まれた状態に形成される。具体的に説明すると、
まず、内部配線１４Ａ，１４Ｂ，１４Ｃ上に、表面保護
膜１５が内部配線１４Ａよりも厚く積層される。そし
て、たとえばＣＭＰ（Chemical Mechanical Polishing
：化学的機械的研磨法) 処理が行われることにより、
表面保護膜１５の表面が平坦化された後、図４(a) に示
すように、フォトリソグラフィ技術により、表面保護膜
１５に開口部１６Ａおよび凹部１６Ｄが形成される。開
口部１６Ａは、内部配線１４Ａに臨んで形成され、凹部
１６Ｄは、内部配線１４Ｂ，１４Ｃに跨った状態に形成
される。これにより、開口部１６Ａを介して、内部配線
１４Ａの一部が露出し、また凹部１６Ｄを介して、内部
配線１４Ｂ，１４Ｃの一部および内部配線１４Ｂ，１４
Ｃ間の表面保護膜１５の一部が露出する。
【００３３】次に、開口部１６Ａおよび凹部１６Ｄが形
成された表面保護膜１５の表面に、スパッタ法によって
バリアメタル膜１８およびシード膜１９が形成される。
そして、シード膜１９の表面全域に、バンプＢＭ１，Ｂ
Ｍ２および表面配線１７の材料を用いた電解メッキが行
われる。このメッキは、開口部１６Ａおよび凹部１６Ｄ
内がメッキ材料で満たされるまで続けられ、これによ
り、シード膜１９上には、開口部１６Ａおよび凹部１６
Ｄの深さよりも大きい膜厚を有する金属膜ＭＦが形成さ
れる。その後、ＣＭＰ処理が行われることにより、図４
(b) に示すように、シード膜１９上に形成された金属膜
ＭＦの表面が平坦化される。
【００３４】次いで、図４(c) に示すように、バンプＢ
Ｍ１，ＢＭ２を形成すべき領域、すなわち内部配線１４
Ａ，１４Ｂに対向する領域以外の金属膜ＭＦ上にレジス
トパターンＲＰ５が形成された後、バンプＢＭ１，ＢＭ
２の材料を用いた電解メッキが行われる。これにより、
レジストパターンＲＰ５を介して露出した金属膜ＭＦ上
にのみメッキが成長する。そして、レジストパターンＲ
Ｐ５が除去された後、ウエットエッチングが行われて、
表面保護膜１５上の不要な金属膜ＭＦ、シード膜１９お
よびバリアメタル膜１８が除去される。これにより、内
部配線１４Ａ，１４Ｂ上に隆起したバンプＢＭ１，ＢＭ
２が得られるとともに、表面保護膜１５に埋め込まれた
表面配線１７が得られる。
【００３５】以上のように、この図４に示す製造方法に
よっても、バンプＢＭ１，ＢＭ２よりも低く形成された
表面配線１７を得ることができる。なお、この図４に示
す製造方法では、平坦化された金属膜ＭＦ上にレジスト
パターンＲＰ５が形成されるとしたが、ＣＭＰ処理によ
って開口部１６Ａおよび凹部１６Ｄ外の金属膜ＭＦをす
べて除去し、これにより露出したシード膜１９上にレジ
ストパターンＲＰ５が形成されてもよい。
【００３６】また、ＣＭＰ処理で金属膜ＭＦとともに開
口部１６Ａおよび凹部１６Ｄ外のシード膜１９およびバ
リアメタル膜１８を除去し、開口部１６Ａおよび凹部１
６Ｄ内に残された金属膜ＭＦ上に選択的にメッキを堆積
させることにより、バンプＢＭ１，ＢＭ２が形成されて
もよい。なお、以上の説明では、表面配線１７は内部配
線１４Ｂ，１４Ｃを電気接続するものであるとしたが、
表面配線１７は、必ずしも内部配線１４Ｂ，１４Ｃを電
気接続するものでなくてもよい。たとえば、表面配線１
７は、半導体基板の表面に形成されたソース領域やドレ
イン領域などの拡散領域に接続されたものであってもよ
い。
【００３７】また、表面配線１７をバンプＢＭよりも低
く形成する方法は、上述した各製造方法に限定されず、
さらに他の製造方法が適用されてもよい。たとえば、図
５に示すように、内部配線５１上に表面保護膜５２を積
層した後、この表面保護膜５２に、内部配線５１の一部
を露出させるための開口部５３、およびこの開口部５３
に連続した凹部５４を形成する。そして、開口部５３お
よび凹部５４外の表面保護膜５２上にレジストパターン
を形成した後、このレジストパターンから露出した開口
部５３および凹部５４内に、バンプＢＭおよび表面配線
１７の材料を用いた電解メッキを施すことにより、バン
プＢＭおよび表面配線１７が形成されてもよい。この場
合、内部配線５１の上面と凹部５４の底面との段差分だ
け、内部配線５１上のバンプＢＭよりも凹部５４内の表
面配線１７を低く形成することができる。
【００３８】さらに、図６に示すように、内部配線５１
上の表面保護膜５２を平坦化した後に、開口部５３およ
び凹部５４を形成してもよい。こうすれば、表面保護膜
５２に開口部５３および凹部５４を形成するためのフォ
トリソグラフィ工程の露光時に焦点ずれなどを生じるお
それがなく、開口部５３および凹部５４を精密に形成す
ることができる。なお、表面保護膜５２の平坦化は、た
とえば、表面保護膜５２がＨＤＰ(High Density Plasm
a) 法またはＳＯＧ（Spin On Glass)法で形成されるこ
とにより達成されてもよいし、表面保護膜５２がプラズ
マＣＶＤ(Chemical Vapor Deposition) 法により形成さ
れた後に、ＣＭＰ処理が施されることにより達成されて
もよい。
【００３９】また、親チップ１および子チップ２は、い
ずれもシリコンからなるチップであるとしたが、シリコ
ンの他にも、化合物半導体（たとえばガリウム砒素半導
体など）やゲルマニウム半導体などの他の任意の半導体
材料を用いた半導体チップであってもよい。この場合
に、親チップ１の半導体材料と子チップ２の半導体材料
は、同じでもよいし異なっていてもよい。
【００４０】さらに、上述の実施形態では、チップ・オ
ン・チップ構造を取り上げたが、この発明に係る半導体
チップは、半導体チップの表面をプリント配線基板に対
向させて接合するフリップ・チップ・ボンディング構造
にも適用できる。その他、特許請求の範囲に記載された
事項の範囲内で、種々の設計変更を施すことが可能であ
る。
【図面の簡単な説明】
【図１】この発明の一実施形態に係る半導体チップが適
用された半導体装置の概略構成を示す図解的な断面図で
ある。
【図２】上記半導体チップの表面付近の構成および製造
工程を示す断面図である。
【図３】半導体チップの他の製造方法を工程順に示す断
面図である。
【図４】半導体チップのさらに他の製造方法を工程順に
示す断面図である。
【図５】半導体チップのさらに他の製造方法を説明する
ための断面図である。
【図６】図５に示す半導体チップの製造方法の変形例を
説明するための断面図である。
【図７】従来の表面配線を有する半導体チップの問題点
を説明するための断面図である。
【符号の説明】
１ 親チップ（半導体チップ） １１ 表面（固体表面に対向する表面） １４Ａ，１４Ｂ，１４Ｃ 内部配線 １５ 表面保護膜 １６Ａ，１６Ｂ 開口部 １６Ｄ 凹部 １７ 表面配線 ２ 子チップ（固体） ２１ 表面（固体表面） ５１ 内部配線 ５２ 表面保護膜 ５３ 開口部 ５４ 凹部 ＢＭ，ＢＭ１，ＢＭ２ バンプ ＭＦ 金属膜

Claims (6)

    【特許請求の範囲】
  1. 【請求項１】固体表面に接合される半導体チップであっ
    て、 上記固体表面に対向する表面に形成された表面保護膜
    と、 この表面保護膜上に隆起して形成され、当該半導体チッ
    プと上記固体とを電気的に接続するためのバンプと、 上記表面保護膜上に上記バンプよりも高さが低く形成さ
    れた表面配線とを含むことを特徴とする半導体チップ。
  2. 【請求項２】固体表面に接合される半導体チップを製造
    するための方法であって、 当該半導体チップの基体をなす半導体基板上に内部配線
    を配設する工程と、 上記内部配線上に表面保護膜を積層する工程と、 上記表面保護膜に上記内部配線の一部を露出させるため
    の開口部を形成する工程と、 上記開口部を介して露出した内部配線上に選択的にメッ
    キを堆積させることにより、上記表面保護膜上に隆起し
    たバンプを形成する工程と、 上記開口部外の表面保護膜上の予め定める領域に選択的
    にメッキを堆積させることにより、上記バンプよりも高
    さの低い表面配線を形成する工程とを含むことを特徴と
    する半導体チップの製造方法。
  3. 【請求項３】半導体基板上に内部配線を配設する工程
    と、 上記内部配線上に表面保護膜を積層する工程と、 上記表面保護膜に上記内部配線の一部を露出させるため
    の開口部を形成する工程と、 上記開口部を介して露出した内部配線上および上記開口
    部外の表面保護膜上の予め定める領域に選択的にメッキ
    を堆積させることにより、バンプの一部および表面配線
    を形成する工程と、 上記バンプの一部をなす部分上にメッキをさらに選択的
    に堆積させることにより、上記表面保護膜上に隆起した
    バンプを完成する工程とを含むことを特徴とする半導体
    チップの製造方法。
  4. 【請求項４】半導体基板上に内部配線を配設する工程
    と、 上記内部配線上に表面保護膜を積層する工程と、 上記表面保護膜に凹部および上記内部配線の一部を露出
    させるための開口部を形成する工程と、 上記開口部および凹部内にそれぞれ上記バンプの一部お
    よび表面配線を形成する工程と、 上記開口部内に形成されたバンプの一部をなす部分上に
    選択的にメッキを堆積させることにより、上記表面保護
    膜上に隆起したバンプを完成する工程とを含むことを特
    徴とする半導体チップの製造方法。
  5. 【請求項５】半導体基板上に内部配線を配設する工程
    と、 上記内部配線上に表面保護膜を積層する工程と、 上記表面保護膜に上記内部配線の一部を露出させるため
    の開口部および上記内部配線の上面よりも低い底面を有
    する凹部を形成する工程と、 上記開口部および凹部内に選択的にメッキを堆積させる
    ことにより、それぞれ上記表面保護膜上に隆起したバン
    プおよびこのバンプよりも高さが低い表面配線を形成す
    る工程とを含むことを特徴とする半導体チップの製造方
    法。
  6. 【請求項６】上記表面保護膜を積層する工程と上記開口
    部および凹部を形成する工程との間に、上記表面保護膜
    の表面を平坦化する工程をさらに含むことを特徴とする
    請求項５記載の半導体チップの製造方法。
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