JP2000242518A - マイクロコンピュータ及びその試験方法 - Google Patents
マイクロコンピュータ及びその試験方法Info
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- 238000000034 method Methods 0.000 claims description 9
- 238000010586 diagram Methods 0.000 description 11
- 230000009191 jumping Effects 0.000 description 2
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- 239000013256 coordination polymer Substances 0.000 description 1
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Abstract
(57)【要約】
【課題】 動作モードを変更することなく内蔵ＲＯＭの
全てのアドレスの試験を行うことができるマイクロコン
ピュータ及びその試験方法を提供する。 【解決手段】 マイクロコンピュータには、プログラム
が格納された読み出し専用メモリ３、読み出し専用メモ
リ３の試験を行うための試験プログラムが格納された外
部ＲＯＭ２、前記プログラム又は前記試験プログラムを
読み出して実行する中央処理装置７、及び外部からＲＯ
Ｍテスト信号１１が入力され且つ中央処理装置７を初期
状態に戻すリセット信号６がロウとなったときに外部Ｒ
ＯＭ２のアドレスにジャンプする命令を中央処理装置７
に与える命令出力回路が設けられている。
全てのアドレスの試験を行うことができるマイクロコン
ピュータ及びその試験方法を提供する。 【解決手段】 マイクロコンピュータには、プログラム
が格納された読み出し専用メモリ３、読み出し専用メモ
リ３の試験を行うための試験プログラムが格納された外
部ＲＯＭ２、前記プログラム又は前記試験プログラムを
読み出して実行する中央処理装置７、及び外部からＲＯ
Ｍテスト信号１１が入力され且つ中央処理装置７を初期
状態に戻すリセット信号６がロウとなったときに外部Ｒ
ＯＭ２のアドレスにジャンプする命令を中央処理装置７
に与える命令出力回路が設けられている。
Description
【０００１】
【発明の属する技術分野】本発明は起動時に実行される
プログラム等が格納された読み出し専用メモリ等が設け
られたマイクロコンピュータ及びその試験方法に関し、
特に、動作モードを変更することなく試験を行うことが
できるマイクロコンピュータ及びその試験方法に関す
る。
プログラム等が格納された読み出し専用メモリ等が設け
られたマイクロコンピュータ及びその試験方法に関し、
特に、動作モードを変更することなく試験を行うことが
できるマイクロコンピュータ及びその試験方法に関す
る。
【０００２】
【従来の技術】従来、マイクロコンピュータに内蔵され
ている読み出し専用メモリ（以下、ＲＯＭという。）の
試験を行う際には、マイクロコンピュータの外部に設け
られた外部ＲＯＭが使用されている。そして、このよう
な試験を行うための特別な制御が、通常の動作のための
制御の他に必要とされている。
ている読み出し専用メモリ（以下、ＲＯＭという。）の
試験を行う際には、マイクロコンピュータの外部に設け
られた外部ＲＯＭが使用されている。そして、このよう
な試験を行うための特別な制御が、通常の動作のための
制御の他に必要とされている。
【０００３】例えば、テストモードを切り替えることに
より、外部メモリから内蔵ＲＯＭを試験する方法が掲載
されている（特開昭６２−２５４２４１号公報）。図５
は特開昭６２−２５４２４１号公報に記載された従来の
マイクロコンピュータの試験方法を示す模式図である。
また、図６（ａ）乃至（ｃ）は特開昭６２−２５４２４
１号公報に記載された従来のマイクロコンピュータの種
々の動作モードにおけるアドレス空間を示す模式図であ
る。
より、外部メモリから内蔵ＲＯＭを試験する方法が掲載
されている（特開昭６２−２５４２４１号公報）。図５
は特開昭６２−２５４２４１号公報に記載された従来の
マイクロコンピュータの試験方法を示す模式図である。
また、図６（ａ）乃至（ｃ）は特開昭６２−２５４２４
１号公報に記載された従来のマイクロコンピュータの種
々の動作モードにおけるアドレス空間を示す模式図であ
る。
【０００４】従来の試験方法においては、リセット信号
３６が解除されたときに内蔵ＲＯＭ３４内の領域のアド
レス３５がスタートアドレスになるような動作モードが
指定されている。また、スタートアドレスになる内蔵Ｒ
ＯＭ３４のアドレス３５が示す領域には、ランダムアク
セスメモリ（以下、ＲＡＭという。）３３又は外部メモ
リ（図示せず）内の先頭アドレスの領域へジャンプする
ジャンプ命令が予め記録されている。更に、ＲＡＭ又は
外部メモリの先頭アドレスの領域には、動作モード変更
命令が予め記録されている。
３６が解除されたときに内蔵ＲＯＭ３４内の領域のアド
レス３５がスタートアドレスになるような動作モードが
指定されている。また、スタートアドレスになる内蔵Ｒ
ＯＭ３４のアドレス３５が示す領域には、ランダムアク
セスメモリ（以下、ＲＡＭという。）３３又は外部メモ
リ（図示せず）内の先頭アドレスの領域へジャンプする
ジャンプ命令が予め記録されている。更に、ＲＡＭ又は
外部メモリの先頭アドレスの領域には、動作モード変更
命令が予め記録されている。
【０００５】そして、設定モード端子３７に図６（ａ）
の動作モードを設定してリセットを解除すると、中央処
理装置（以下、ＣＰＵという。）３２が内蔵ＲＯＭ３４
からＲＡＭ３３へのジャンプ命令を実行し、メモリのア
ドレスをＲＡＭ３３のアドレスに変更する。そして、Ｒ
ＡＭ３３に記録された命令に基づいて試験を実行する。
試験を実行する際には、モード変更命令に基づいて、動
作モードを図６（ａ）に示すような内蔵ＲＯＭ３４にア
クセスできない動作モードから図６（ｂ）又は（ｃ）に
示すような内蔵ＲＯＭ３４及びＲＡＭ３３内のアドレス
に同時にアクセス可能な動作モードに変更する。これに
より、ＲＡＭ３３から内蔵ＲＯＭ３４にアクセスするこ
とが可能となるため、ＲＡＭ３３を使用して内蔵ＲＯＭ
３４の試験を行うことができるようになる。
の動作モードを設定してリセットを解除すると、中央処
理装置（以下、ＣＰＵという。）３２が内蔵ＲＯＭ３４
からＲＡＭ３３へのジャンプ命令を実行し、メモリのア
ドレスをＲＡＭ３３のアドレスに変更する。そして、Ｒ
ＡＭ３３に記録された命令に基づいて試験を実行する。
試験を実行する際には、モード変更命令に基づいて、動
作モードを図６（ａ）に示すような内蔵ＲＯＭ３４にア
クセスできない動作モードから図６（ｂ）又は（ｃ）に
示すような内蔵ＲＯＭ３４及びＲＡＭ３３内のアドレス
に同時にアクセス可能な動作モードに変更する。これに
より、ＲＡＭ３３から内蔵ＲＯＭ３４にアクセスするこ
とが可能となるため、ＲＡＭ３３を使用して内蔵ＲＯＭ
３４の試験を行うことができるようになる。
【０００６】
【発明が解決しようとする課題】しかしながら、図５に
示す従来のマイクロコンピュータにおいては、ＲＯＭ３
４及びＲＡＭ３３に夫々ジャンプ命令及びモード変更命
令を記録しておく必要があり、モード変更命令を備えて
いないマイクロコンピュータに適用する場合には、モー
ド変更命令を改めて追加する必要があるという問題点が
ある。
示す従来のマイクロコンピュータにおいては、ＲＯＭ３
４及びＲＡＭ３３に夫々ジャンプ命令及びモード変更命
令を記録しておく必要があり、モード変更命令を備えて
いないマイクロコンピュータに適用する場合には、モー
ド変更命令を改めて追加する必要があるという問題点が
ある。
【０００７】また、動作モードによっては、ＣＰＵの動
作が変化する場合があるため、内蔵ＲＯＭ３４内のアド
レスが示す領域にアクセス可能にするために動作モード
を変更すると、ＣＰＵの動作も変化してしまって正常な
試験を行うことができない場合がある。
作が変化する場合があるため、内蔵ＲＯＭ３４内のアド
レスが示す領域にアクセス可能にするために動作モード
を変更すると、ＣＰＵの動作も変化してしまって正常な
試験を行うことができない場合がある。
【０００８】内蔵ＲＯＭを搭載したマイクロコンピュー
タにおいては、内蔵ＲＯＭの取り替え及びその内容の書
き換えを行うことができないので、内蔵ＲＯＭの試験を
行う場合には、リセット解除後に命令の読み込まれる０
番地のアドレスを外部ＲＯＭに置き換えている。図７
（ａ）乃至（ｃ）は従来のマイクロコンピュータの種々
の動作モードにおけるアドレス空間を示す模式図であ
る。しかし、内蔵ＲＯＭ内のアドレスが示す領域を外部
ＲＯＭ内のアドレスの領域に置き換えてしまうと、図７
（ａ）に示すように、内蔵ＲＯＭ内の領域へのアクセス
が一切できなくなることがある。また、図７（ｂ）に示
すように、内蔵ＲＯＭ内の領域の一部の置き換えにより
一部の領域へのアクセスが行えなくなることもある。更
に、図７（ｃ）に示すように、アドレスが変化してしま
うこともある。即ち、従来のマイクロコンピュータの試
験方法では、本来の動作と全く同じ状態での試験を行う
ことができなくなることがある。
タにおいては、内蔵ＲＯＭの取り替え及びその内容の書
き換えを行うことができないので、内蔵ＲＯＭの試験を
行う場合には、リセット解除後に命令の読み込まれる０
番地のアドレスを外部ＲＯＭに置き換えている。図７
（ａ）乃至（ｃ）は従来のマイクロコンピュータの種々
の動作モードにおけるアドレス空間を示す模式図であ
る。しかし、内蔵ＲＯＭ内のアドレスが示す領域を外部
ＲＯＭ内のアドレスの領域に置き換えてしまうと、図７
（ａ）に示すように、内蔵ＲＯＭ内の領域へのアクセス
が一切できなくなることがある。また、図７（ｂ）に示
すように、内蔵ＲＯＭ内の領域の一部の置き換えにより
一部の領域へのアクセスが行えなくなることもある。更
に、図７（ｃ）に示すように、アドレスが変化してしま
うこともある。即ち、従来のマイクロコンピュータの試
験方法では、本来の動作と全く同じ状態での試験を行う
ことができなくなることがある。
【０００９】本発明はかかる問題点に鑑みてなされたも
のであって、動作モードを変更することなく内蔵ＲＯＭ
の全てのアドレスの試験を行うことができるマイクロコ
ンピュータ及びその試験方法を提供することを目的とす
る。
のであって、動作モードを変更することなく内蔵ＲＯＭ
の全てのアドレスの試験を行うことができるマイクロコ
ンピュータ及びその試験方法を提供することを目的とす
る。
【００１０】
【課題を解決するための手段】本発明に係るマイクロコ
ンピュータは、プログラムが格納された読み出し専用メ
モリと、前記読み出し専用メモリの試験を行うための試
験プログラムが格納された試験用メモリと、前記プログ
ラム又は前記試験プログラムを読み出して実行する中央
処理装置と、外部から所定の信号が入力され且つ前記中
央処理装置を初期状態に戻すリセット信号がロウとなっ
たときに前記試験用メモリのアドレスにジャンプする命
令を前記中央処理装置に与える命令出力回路と、を有す
ることを特徴とする。
ンピュータは、プログラムが格納された読み出し専用メ
モリと、前記読み出し専用メモリの試験を行うための試
験プログラムが格納された試験用メモリと、前記プログ
ラム又は前記試験プログラムを読み出して実行する中央
処理装置と、外部から所定の信号が入力され且つ前記中
央処理装置を初期状態に戻すリセット信号がロウとなっ
たときに前記試験用メモリのアドレスにジャンプする命
令を前記中央処理装置に与える命令出力回路と、を有す
ることを特徴とする。
【００１１】本発明においては、外部から所定の信号が
入力されリセットが解除されたときに読み出し専用メモ
リの試験が実行されるので、動作モードを変更する必要
がなく、予め試験を行いたい動作モードに設定しておけ
ば、その動作モードにおける試験を行うことが可能であ
る。従って、動作モードの変更による誤動作の心配がな
い。
入力されリセットが解除されたときに読み出し専用メモ
リの試験が実行されるので、動作モードを変更する必要
がなく、予め試験を行いたい動作モードに設定しておけ
ば、その動作モードにおける試験を行うことが可能であ
る。従って、動作モードの変更による誤動作の心配がな
い。
【００１２】なお、本発明においては、前記試験用メモ
リは、外部に設けられた読み出し専用メモリ又は内部に
設けられたランダムアクセスメモリであってもよい。ラ
ンダムアクセスメモリを使用した場合には、試験を高速
で処理することが可能である。
リは、外部に設けられた読み出し専用メモリ又は内部に
設けられたランダムアクセスメモリであってもよい。ラ
ンダムアクセスメモリを使用した場合には、試験を高速
で処理することが可能である。
【００１３】また、前記命令出力回路は、前記リセット
信号がロウとなる毎に１度だけ動作可能であってもよ
い。
信号がロウとなる毎に１度だけ動作可能であってもよ
い。
【００１４】本発明に係るマイクロコンピュータの試験
方法は、プログラムが格納された読み出し専用メモリ、
前記読み出し専用メモリの試験を行うための試験プログ
ラムが格納された試験用メモリ及び前記プログラム又は
前記試験プログラムを読み出して実行する中央処理装置
を有するマイクロコンピュータの試験方法において、外
部から所定の信号が入力され且つ前記中央処理装置を初
期状態に戻すリセット信号がロウとなったときに前記試
験用メモリのアドレスにジャンプする命令を前記中央処
理装置に与える工程を有することを特徴とする。
方法は、プログラムが格納された読み出し専用メモリ、
前記読み出し専用メモリの試験を行うための試験プログ
ラムが格納された試験用メモリ及び前記プログラム又は
前記試験プログラムを読み出して実行する中央処理装置
を有するマイクロコンピュータの試験方法において、外
部から所定の信号が入力され且つ前記中央処理装置を初
期状態に戻すリセット信号がロウとなったときに前記試
験用メモリのアドレスにジャンプする命令を前記中央処
理装置に与える工程を有することを特徴とする。
【００１５】本発明においては、前記試験用メモリは、
外部に設けられた読み出し専用メモリ又は内部に設けら
れたランダムアクセスメモリであってもよい。
外部に設けられた読み出し専用メモリ又は内部に設けら
れたランダムアクセスメモリであってもよい。
【００１６】
【発明の実施の形態】以下、本発明の実施例に係るマイ
クロコンピュータについて、添付の図面を参照して具体
的に説明する。図１は本発明の第１の実施例に係るマイ
クロコンピュータを示すブロック図である。
クロコンピュータについて、添付の図面を参照して具体
的に説明する。図１は本発明の第１の実施例に係るマイ
クロコンピュータを示すブロック図である。
【００１７】起動時に実行する命令が格納された内蔵Ｒ
ＯＭ３を内蔵するマイクロコンピュータ１には、内蔵Ｒ
ＯＭ３に接続された内部バス１０及びこの内部バス１０
に接続されたＣＰＵ７が設けられている。また、外部か
らＲＯＭテスト信号１１が入力されリセットが解除され
るとジャンプ命令をＣＰＵ７に出力する命令出力回路５
が設けられている。ＣＰＵ７から命令出力回路５には、
内部メモリ選択信号９が伝達され、命令出力回路５から
内蔵ＲＯＭ３には内蔵ＲＯＭ選択信号８が伝達される。
更に、マイクロコンピュータ１には、外部に設けられ命
令が格納された外部ＲＯＭ２が接続される入力端子４が
設けられている。入力端子４には、ＣＰＵ７から外部Ｒ
ＯＭ選択信号１２が伝達される。また、ＣＰＵ７及び命
令出力回路５には、外部からリセット信号６が入力され
る。
ＯＭ３を内蔵するマイクロコンピュータ１には、内蔵Ｒ
ＯＭ３に接続された内部バス１０及びこの内部バス１０
に接続されたＣＰＵ７が設けられている。また、外部か
らＲＯＭテスト信号１１が入力されリセットが解除され
るとジャンプ命令をＣＰＵ７に出力する命令出力回路５
が設けられている。ＣＰＵ７から命令出力回路５には、
内部メモリ選択信号９が伝達され、命令出力回路５から
内蔵ＲＯＭ３には内蔵ＲＯＭ選択信号８が伝達される。
更に、マイクロコンピュータ１には、外部に設けられ命
令が格納された外部ＲＯＭ２が接続される入力端子４が
設けられている。入力端子４には、ＣＰＵ７から外部Ｒ
ＯＭ選択信号１２が伝達される。また、ＣＰＵ７及び命
令出力回路５には、外部からリセット信号６が入力され
る。
【００１８】図２は本発明の第１の実施例に係るマイク
ロコンピュータにおける試験方法を示すタイミングチャ
ートである。また、図３（ａ）乃至（ｃ）は本発明の第
１の実施例に係るマイクロコンピュータの種々の動作モ
ードにおけるアドレス空間を示す模式図である。
ロコンピュータにおける試験方法を示すタイミングチャ
ートである。また、図３（ａ）乃至（ｃ）は本発明の第
１の実施例に係るマイクロコンピュータの種々の動作モ
ードにおけるアドレス空間を示す模式図である。
【００１９】先ず、ＲＯＭテスト信号１１がロウのまま
で命令出力回路５が動作しない場合について説明する。
この場合、マイクロコンピュータ１のリセット信号６を
解除すると、ＣＰＵ７が動作を開始する。このときのア
ドレス空間は、図３（ａ）に示すようになっている。こ
のため、ＣＰＵ７は図３（ａ）の先頭アドレスである０
番地から最初の命令を読み出す。そして、ＣＰＵ７は、
図３（ａ）に示すように、内蔵ＲＯＭ３の先頭アドレス
に格納されている命令から順次実行する。
で命令出力回路５が動作しない場合について説明する。
この場合、マイクロコンピュータ１のリセット信号６を
解除すると、ＣＰＵ７が動作を開始する。このときのア
ドレス空間は、図３（ａ）に示すようになっている。こ
のため、ＣＰＵ７は図３（ａ）の先頭アドレスである０
番地から最初の命令を読み出す。そして、ＣＰＵ７は、
図３（ａ）に示すように、内蔵ＲＯＭ３の先頭アドレス
に格納されている命令から順次実行する。
【００２０】次に、ＲＯＭテスト信号１１がハイとなり
命令出力回路５が動作する場合について説明する。例え
ば、図２に示すように、リセット信号６が解除される前
にＲＯＭテスト信号１１がハイとなっていると、リセッ
ト信号６が解除されたときに内部メモリ選択信号９がロ
ウからハイとなる。これにより、命令出力回路５が動作
し、図３（ｂ）に示すように、内蔵ＲＯＭ３内のアドレ
スを非選択状態とし、即ち、内蔵ＲＯＭ選択信号８をロ
ウのままとし、外部ＲＯＭ２内の先頭アドレスへのジャ
ンプ命令を内蔵ＲＯＭ３が出力する命令の替わりにＣＰ
Ｕ７に出力する。なお、命令出力回路５は、リセット解
除毎に１度ジャンプ命令を出力した後は動作しなくな
る。
命令出力回路５が動作する場合について説明する。例え
ば、図２に示すように、リセット信号６が解除される前
にＲＯＭテスト信号１１がハイとなっていると、リセッ
ト信号６が解除されたときに内部メモリ選択信号９がロ
ウからハイとなる。これにより、命令出力回路５が動作
し、図３（ｂ）に示すように、内蔵ＲＯＭ３内のアドレ
スを非選択状態とし、即ち、内蔵ＲＯＭ選択信号８をロ
ウのままとし、外部ＲＯＭ２内の先頭アドレスへのジャ
ンプ命令を内蔵ＲＯＭ３が出力する命令の替わりにＣＰ
Ｕ７に出力する。なお、命令出力回路５は、リセット解
除毎に１度ジャンプ命令を出力した後は動作しなくな
る。
【００２１】その後、ジャンプ命令の出力が停止する
と、ＣＰＵ７はジャンプ命令を実行し、内部メモリ選択
信号９をロウとすると同時に外部ＲＯＭ選択信号１２を
ハイとする。そして、ＣＰＵ７が外部ＲＯＭ２に格納さ
れている命令を取り込む。このときのアドレス空間は、
図３（ｂ）に示すようになっている。
と、ＣＰＵ７はジャンプ命令を実行し、内部メモリ選択
信号９をロウとすると同時に外部ＲＯＭ選択信号１２を
ハイとする。そして、ＣＰＵ７が外部ＲＯＭ２に格納さ
れている命令を取り込む。このときのアドレス空間は、
図３（ｂ）に示すようになっている。
【００２２】その後、ＣＰＵ７が内部ＲＯＭ選択信号９
をハイとすると、命令出力回路５は既に１度ジャンプ命
令を出力しているため動作せず、内蔵ＲＯＭ選択信号８
がハイとなる。このため、図３（ｃ）に示すように、内
蔵ＲＯＭ３へのアクセスが可能となる。
をハイとすると、命令出力回路５は既に１度ジャンプ命
令を出力しているため動作せず、内蔵ＲＯＭ選択信号８
がハイとなる。このため、図３（ｃ）に示すように、内
蔵ＲＯＭ３へのアクセスが可能となる。
【００２３】このように、本実施例によれば、内蔵ＲＯ
Ｍ３の動作を変更することなく、即ち、実際の動作と同
じ状態で、外部ＲＯＭ２から内蔵ＲＯＭ３の試験を行う
ことができる。
Ｍ３の動作を変更することなく、即ち、実際の動作と同
じ状態で、外部ＲＯＭ２から内蔵ＲＯＭ３の試験を行う
ことができる。
【００２４】次に、本発明の第２の実施例について説明
する。図４は本発明の第２の実施例に係るマイクロコン
ピュータを示すブロック図である。
する。図４は本発明の第２の実施例に係るマイクロコン
ピュータを示すブロック図である。
【００２５】起動時に実行する命令が格納された内蔵Ｒ
ＯＭ１７を内蔵するマイクロコンピュータ１５には、内
蔵ＲＯＭ１７に接続された内部バス２０及びこの内部バ
ス２０に接続されたＣＰＵ２３及び命令出力回路２２が
設けられている。命令出力回路２２は外部からＲＯＭテ
スト信号２４が入力されリセットが解除されるとジャン
プ命令をＣＰＵ２３に出力する。更に、マイクロコンピ
ュータ１５には、外部に設けられ命令が格納された外部
ＲＯＭ１６が接続される入力端子１９が設けられてい
る。また、ＣＰＵ２３及び命令出力回路２２には、外部
からリセット信号２７が入力される。更にまた、マイク
ロコンピュータ１５には、予め内蔵ＲＯＭ１７の試験の
ための命令が記録されたＲＡＭ１８が設けられている。
なお、ＲＡＭ１８に記録されている内容はリセットによ
っても消去されないものである。
ＯＭ１７を内蔵するマイクロコンピュータ１５には、内
蔵ＲＯＭ１７に接続された内部バス２０及びこの内部バ
ス２０に接続されたＣＰＵ２３及び命令出力回路２２が
設けられている。命令出力回路２２は外部からＲＯＭテ
スト信号２４が入力されリセットが解除されるとジャン
プ命令をＣＰＵ２３に出力する。更に、マイクロコンピ
ュータ１５には、外部に設けられ命令が格納された外部
ＲＯＭ１６が接続される入力端子１９が設けられてい
る。また、ＣＰＵ２３及び命令出力回路２２には、外部
からリセット信号２７が入力される。更にまた、マイク
ロコンピュータ１５には、予め内蔵ＲＯＭ１７の試験の
ための命令が記録されたＲＡＭ１８が設けられている。
なお、ＲＡＭ１８に記録されている内容はリセットによ
っても消去されないものである。
【００２６】このように構成されたマイクロコンピュー
タ１５においては、動作モードをリセット信号２７によ
り内蔵ＲＯＭ１７から命令を実行するモードに変更する
と共に、ＲＯＭテスト信号２４を命令出力回路２２に入
力する。このとき、ＲＡＭ１８の内容はリセットによっ
ても消去されないので、命令出力回路２２はリセット信
号２７及びＲＯＭテスト信号２４を受けてＣＰＵ２３へ
ＲＡＭ１８のアドレス領域へのジャンプ命令を出力す
る。そして、ＲＡＭ１８に記録した命令によりＣＰＵ２
３が内蔵ＲＯＭ１７の試験を行う。
タ１５においては、動作モードをリセット信号２７によ
り内蔵ＲＯＭ１７から命令を実行するモードに変更する
と共に、ＲＯＭテスト信号２４を命令出力回路２２に入
力する。このとき、ＲＡＭ１８の内容はリセットによっ
ても消去されないので、命令出力回路２２はリセット信
号２７及びＲＯＭテスト信号２４を受けてＣＰＵ２３へ
ＲＡＭ１８のアドレス領域へのジャンプ命令を出力す
る。そして、ＲＡＭ１８に記録した命令によりＣＰＵ２
３が内蔵ＲＯＭ１７の試験を行う。
【００２７】このように、第２の実施例によれば、試験
命令の記録先にＲＡＭ１８を設定しているので、第１の
実施例のように外部ＲＯＭを設定した場合と比して、高
速に命令の読み出しを行うことが可能である。このた
め、試験時間の短縮化を達成することができる。更に、
命令出力回路２２はＣＰＵ２３以外の内蔵ＲＯＭ１７等
に信号を出力しないため、ＣＰＵ２３以外の接続を変更
することなく回路の挿入を行うことができる。
命令の記録先にＲＡＭ１８を設定しているので、第１の
実施例のように外部ＲＯＭを設定した場合と比して、高
速に命令の読み出しを行うことが可能である。このた
め、試験時間の短縮化を達成することができる。更に、
命令出力回路２２はＣＰＵ２３以外の内蔵ＲＯＭ１７等
に信号を出力しないため、ＣＰＵ２３以外の接続を変更
することなく回路の挿入を行うことができる。
【００２８】
【発明の効果】以上詳述したように、本発明によれば、
動作モードを変更する必要がなく、予め試験を行いたい
動作モードに設定しておけば、その動作モードにおける
試験を行うことができる。従って、内蔵ＲＯＭの全ての
アドレスの試験をアドレス空間を変更することなく、実
際の動作と同じようにして行うことができるので、種々
の動作モードでの試験を行うことができる。このため、
動作モードの変更による誤動作の心配がない。更に、ジ
ャンプ命令を外部メモリに記録させる必要がない。
動作モードを変更する必要がなく、予め試験を行いたい
動作モードに設定しておけば、その動作モードにおける
試験を行うことができる。従って、内蔵ＲＯＭの全ての
アドレスの試験をアドレス空間を変更することなく、実
際の動作と同じようにして行うことができるので、種々
の動作モードでの試験を行うことができる。このため、
動作モードの変更による誤動作の心配がない。更に、ジ
ャンプ命令を外部メモリに記録させる必要がない。
【図１】本発明の第１の実施例に係るマイクロコンピュ
ータを示すブロック図である。
ータを示すブロック図である。
【図２】本発明の第１の実施例に係るマイクロコンピュ
ータにおける試験方法を示すタイミングチャートであ
る。
ータにおける試験方法を示すタイミングチャートであ
る。
【図３】（ａ）乃至（ｃ）は本発明の第１の実施例に係
るマイクロコンピュータの種々の動作モードにおけるア
ドレス空間を示す模式図である。
るマイクロコンピュータの種々の動作モードにおけるア
ドレス空間を示す模式図である。
【図４】本発明の第２の実施例に係るマイクロコンピュ
ータを示すブロック図である。
ータを示すブロック図である。
【図５】特開昭６２−２５４２４１号公報に記載された
従来のマイクロコンピュータの試験方法を示す模式図で
ある。
従来のマイクロコンピュータの試験方法を示す模式図で
ある。
【図６】（ａ）乃至（ｃ）は特開昭６２−２５４２４１
号公報に記載された従来のマイクロコンピュータの種々
の動作モードにおけるアドレス空間を示す模式図であ
る。
号公報に記載された従来のマイクロコンピュータの種々
の動作モードにおけるアドレス空間を示す模式図であ
る。
【図７】（ａ）乃至（ｃ）は従来のマイクロコンピュー
タの種々の動作モードにおけるアドレス空間を示す模式
図である。
タの種々の動作モードにおけるアドレス空間を示す模式
図である。
１、１５；マイクロコンピュータ ２、１６；外部ＲＯＭ ３、１７；内蔵ＲＯＭ ４、１９；入力端子 ５、２２；命令出力回路 ６、２７、３６；リセット信号 ７、２３、３２；ＣＰＵ ８；内蔵ＲＯＭ選択信号 ９；内部メモリ選択信号 １０、２０；内部バス １１、２４；ＲＯＭテスト信号 １２；外部ＲＯＭ選択信号 １８、３３；ＲＡＭ ３１；モード変更回路 ３４；ＲＯＭ ３５；アドレス ３７；設定モード端子
─────────────────────────────────────────────────────
【手続補正書】
【提出日】平成１２年４月２４日（２０００．４．２
４）
４）
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】特許請求の範囲
【補正方法】変更
【補正内容】
【特許請求の範囲】
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】００１０
【補正方法】変更
【補正内容】
【００１０】
【課題を解決するための手段】本発明に係るマイクロコ
ンピュータは、プログラムが格納された読み出し専用メ
モリと、前記読み出し専用メモリの試験を行うための試
験プログラムが格納された試験用メモリと、前記プログ
ラム又は前記試験プログラムを読み出して実行する中央
処理装置と、外部から所定の信号が入力され且つ前記中
央処理装置を初期状態に戻すリセット信号がロウとなる
毎に１度だけ前記試験用メモリのアドレスにジャンプす
る命令を前記中央処理装置に与える命令出力回路と、を
有することを特徴とする。
ンピュータは、プログラムが格納された読み出し専用メ
モリと、前記読み出し専用メモリの試験を行うための試
験プログラムが格納された試験用メモリと、前記プログ
ラム又は前記試験プログラムを読み出して実行する中央
処理装置と、外部から所定の信号が入力され且つ前記中
央処理装置を初期状態に戻すリセット信号がロウとなる
毎に１度だけ前記試験用メモリのアドレスにジャンプす
る命令を前記中央処理装置に与える命令出力回路と、を
有することを特徴とする。
【手続補正３】
【補正対象書類名】明細書
【補正対象項目名】００１４
【補正方法】変更
【補正内容】
【００１４】本発明に係るマイクロコンピュータの試験
方法は、プログラムが格納された読み出し専用メモリ、
前記読み出し専用メモリの試験を行うための試験プログ
ラムが格納された試験用メモリ及び前記プログラム又は
前記試験プログラムを読み出して実行する中央処理装置
を有するマイクロコンピュータの試験方法において、外
部から所定の信号が入力され且つ前記中央処理装置を初
期状態に戻すリセット信号がロウとなる毎に１度だけ前
記試験用メモリのアドレスにジャンプする命令を前記中
央処理装置に与える工程を有することを特徴とする。
方法は、プログラムが格納された読み出し専用メモリ、
前記読み出し専用メモリの試験を行うための試験プログ
ラムが格納された試験用メモリ及び前記プログラム又は
前記試験プログラムを読み出して実行する中央処理装置
を有するマイクロコンピュータの試験方法において、外
部から所定の信号が入力され且つ前記中央処理装置を初
期状態に戻すリセット信号がロウとなる毎に１度だけ前
記試験用メモリのアドレスにジャンプする命令を前記中
央処理装置に与える工程を有することを特徴とする。
Claims (7)
- 【請求項１】 プログラムが格納された読み出し専用メ
モリと、前記読み出し専用メモリの試験を行うための試
験プログラムが格納された試験用メモリと、前記プログ
ラム又は前記試験プログラムを読み出して実行する中央
処理装置と、外部から所定の信号が入力され且つ前記中
央処理装置を初期状態に戻すリセット信号がロウとなっ
たときに前記試験用メモリのアドレスにジャンプする命
令を前記中央処理装置に与える命令出力回路と、を有す
ることを特徴とするマイクロコンピュータ。 - 【請求項２】 前記試験用メモリは、外部に設けられた
読み出し専用メモリであることを特徴とする請求項１に
記載のマイクロコンピュータ。 - 【請求項３】 前記試験用メモリは、内部に設けられた
ランダムアクセスメモリであることを特徴とする請求項
１に記載のマイクロコンピュータ。 - 【請求項４】 前記命令出力回路は、前記リセット信号
がロウとなる毎に１度だけ前記ジャンプ命令を出力する
ことを特徴とする請求項１乃至３のいずれか１項に記載
のマイクロコンピュータ。 - 【請求項５】 プログラムが格納された読み出し専用メ
モリ、前記読み出し専用メモリの試験を行うための試験
プログラムが格納された試験用メモリ及び前記プログラ
ム又は前記試験プログラムを読み出して実行する中央処
理装置を有するマイクロコンピュータの試験方法におい
て、外部から所定の信号が入力され且つ前記中央処理装
置を初期状態に戻すリセット信号がロウとなったときに
前記試験用メモリのアドレスにジャンプする命令を前記
中央処理装置に与える工程を有することを特徴とするマ
イクロコンピュータの試験方法。 - 【請求項６】 前記試験用メモリは、外部に設けられた
読み出し専用メモリであることを特徴とする請求項５に
記載のマイクロコンピュータの試験方法。 - 【請求項７】 前記試験用メモリは、内部に設けられた
ランダムアクセスメモリであることを特徴とする請求項
５に記載のマイクロコンピュータの試験方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11047187A JP3105881B2 (ja) | 1999-02-24 | 1999-02-24 | マイクロコンピュータ及びその試験方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11047187A JP3105881B2 (ja) | 1999-02-24 | 1999-02-24 | マイクロコンピュータ及びその試験方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2000242518A true JP2000242518A (ja) | 2000-09-08 |
| JP3105881B2 JP3105881B2 (ja) | 2000-11-06 |
Family
ID=12768114
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11047187A Expired - Fee Related JP3105881B2 (ja) | 1999-02-24 | 1999-02-24 | マイクロコンピュータ及びその試験方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3105881B2 (ja) |
-
1999
- 1999-02-24 JP JP11047187A patent/JP3105881B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JP3105881B2 (ja) | 2000-11-06 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
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