JP2000224031A

JP2000224031A - Ｐｌｌ回路

Info

Publication number: JP2000224031A
Application number: JP11024916A
Authority: JP
Inventors: Tetsuji Kawashima; 哲司川嶌
Original assignee: Sony Corp
Current assignee: Sony Corp
Priority date: 1999-02-02
Filing date: 1999-02-02
Publication date: 2000-08-11

Abstract

(57)【要約】【課題】位相比較器と周波数比較器の出力端子を共通
化する。【解決手段】周波数制御信号ＯＵＴ＿ＰＯＬによって
制御され、クロックＰＬＣＫを生成するＶＣＯ３６と、
再生信号の周波数とクロックＰＬＣＫの発振周波数の比
較を行い、これらの周波数の差分を出力する周波数比較
部３１と、前記再生信号の位相とクロックＰＬＣＫの位
相の比較を行い、これらの位相の差分を検出して出力す
る位相比較部３０と、位相比較部３０および周波数比較
３１の検出出力に基づいて、周波数制御信号ＯＵＴ＿Ｐ
ＯＬを生成する周波数制御信号生成部３２と、位相比較
部３０および周波数比較部３１の検出出力に基づいて、
周波数制御信号ＯＵＴ＿ＰＯＬの出力制御を行う出力制
御信号ＯＵＴ＿ＥＮＡを生成する出力制御信号生成部３
３と、出力制御信号ＯＵＴ＿ＥＮＡに基づいて周波数制
御信号ＯＵＴ＿ＰＯＬをＶＣＯ３６に出力するようにさ
れている出力バッファ３４を備える。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、例えば光ディスク
の再生を行うことができるディスクドライブ装置に用い
られるＰＬＬ回路に関するものである。

【０００２】

【従来の技術】光ディスクとして例えばＣＤ（Compact
Disc）などを再生することができるディスクドライブ装
置においては、再生信号に基づいてＰＬＬ回路によって
クロック（チャンネルビットクロック）を生成し、この
クロックに基づいて前記再生信号からフレームシンクを
分離し、この分離されたフレームシンクとクロックによ
って、再生信号に対する各種データ処理が行われる。

【０００３】光ディスクとして例えばＣＤ−ＲＯＭ（CD
-Read Only Memory）やＤＶＤ−ＲＯＭ（Digital Versa
tile Disc-Read Only Memory）などの再生を行う場合、
アクセス時間の短縮化が望まれており、ディスクの回転
の立ち上がり時や、シーク動作直後などにおいても迅速
にデータの読みだしを開始することができるようにする
ため、ＰＬＬ回路に対して位相比較器に加えて周波数比
較器を設けることが知られている。

【０００４】図１０はディスクドライブ装置に用いられ
る従来のＰＬＬ回路の構成例を説明するブロック図であ
る。なお、図１０においては、ディスク９０から読み出
されたデータがＰＬＬ回路に至るまでの信号処理などに
かかわる経路については省略している。ディスク９０が
ディスクドライブ装置に装填されるとスピンドルモータ
９１によって所要の速度で回転するようにされる。そし
て、図示していない光学ピックアップによってディスク
９０から読み出されたデータは所要の信号処理が施さ
れ、２値化された再生信号（例えばＥＦＭ信号）として
ＰＬＬ回路９２に供給される。

【０００５】ＰＬＬ回路９２は、周波数比較器９３、位
相比較器９４、加算器９５、ＬＰＦ（Low Pass Filte
r）９６、電圧制御型発振回路（Voltage Control Oscil
lator・・・以下、頭文字を取ってＶＣＯという）９
７、１／Ｎ分周器９８などによって構成されている。そ
して、いわゆる「可変速再生」に対応した構成とされ、
ディスク９０の回転数が規定の回転数に達していない場
合でも、再生信号に基づいてクロックＰＬＣＫを再生成
することができるようにされている。なお、この図に示
されているＰＬＬ回路９２においては、周波数計測の精
度を上げるためにクロック生成手段としてのＶＣＯ９７
によってクロックＰＬＣＫの整数（Ｎ）倍の周波数が得
られるようにされている。したがって、位相比較器９４
には１／Ｎ分周器９８を介してクロックＰＬＣＫが供給
さるようにされている。

【０００６】位相比較器９４はＰＬＬ回路９２に対する
入力信号とされるディスク９０からの再生信号と、この
再生信号に基づいて生成されるクロックＰＬＣＫが供給
され、すなわち加算器９５、ＬＰＦ９６、ＶＣＯ９７、
１／Ｎ分周器９８によって位相をロックするループが形
成される。つまり、位相比較器９４は再生信号とクロッ
クＰＬＣＫの位相差を検出してＶＣＯ９７に出力するこ
とにより、再生信号の位相に同期したクロックＰＬＣＫ
を再生成することができるようにされている。

【０００７】周波数比較器９３は、再生信号とこの再生
信号に基づいてＶＣＯ９７で生成されるクロックＰＬＣ
Ｋ×Ｎが供給され、すなわち加算器９５、ＬＰＦ９６、
ＶＣＯ９７によって周波数をロックするループが形成さ
れる。そして、周波数比較器９３ではクロックＰＬＣＫ
×Ｎに基づいて再生信号に含まれているフレーム同期信
号に基づいて周波数の測定を行う。なお、フレーム同期
信号は、例えばＣＤ、ＤＶＤなど各種ディスクのフォー
マットによって定められた一定の長さのデータ（フレー
ム）毎に含まれている信号とされ、通常のデータには存
在し得ないビットパターンとされている。また、フレー
ム同期信号にはフォーマット上考えられる最大の長さの
パターンが含まれている。この最長パターンはＣＤで例
えば５８８ビット、ＤＶＤで例えば１４８８ビットとさ
れている。

【０００８】そして、周波数比較器９３ではこの測定結
果に基づいてＶＣＯ９７に対して所要の制御信号を出力
し、ＶＣＯ９７の出力周波数を再生信号のビットクロッ
クの周波数に近づけるようにしている。

【０００９】このようなＰＬＬ回路は、ディスクドライ
ブ装置において、ＣＬＶ（ConstantLinear Velocity）
で記録された光ディスクをＣＡＶ（Constant Angular V
elocity）で回転させてデータの読み出しを行うことが
できるように構成する場合に有用とされる。この場合、
ＰＬＬ回路によって生成されるクロックの周波数が再生
信号の周波数とほぼ一致するようにまず周波数の引き込
みが行われ、引き込みが終了した後では位相比較器の比
較出力によってＶＣＯ９７を制御するようにされてい
る。

【００１０】

【発明が解決しようとする課題】しかし、従１に示した
ように構成されるＰＬＬ回路をアナログ回路として構成
する場合、位相比較器と周波数比較器の出力端子が個別
に構成されることになる。したがって、少なくとも２個
の出力端子が必要となってしまう。また、２個の出力端
子から出力された信号をアナログ的に合成するので、双
方の信号のオフセット差が生じ、安定した引き込みを行
う妨げになるという問題があった。

【００１１】

【課題を解決するための手段】本発明はこのような問題
点を解決するために、周波数制御信号によって制御さ
れ、所要のクロックを生成するクロック生成手段と、前
記入力信号の周波数と前記クロック生成手段から出力さ
れるクロックの発振周波数の比較を行い、これらの周波
数の差分を検出して出力する周波数比較手段と、前記入
力信号の位相と前記クロック生成手段から出力される信
号の位相の比較を行い、これらの位相の差分を検出して
出力する位相比較手段と、前記位相比較手段および周波
数比較手段の検出出力に基づいて、前記周波数制御信号
を生成する周波数制御信号生成手段と、前記位相比較手
段および周波数比較手段の検出出力に基づいて、前記周
波数制御信号生成手段で生成される前記周波数制御信号
の出力制御を行う出力制御信号を生成する出力制御信号
生成手段と、前記出力制御信号に基づいて前記周波数制
御信号を前記クロック生成手段に出力するようにされて
いるバッファ手段を備えてＰＬＬ回路を構成する。

【００１２】本発明によれば、クロック生成手段をバッ
ファ手段から出力される周波数制御信号によって制御す
ることができる。したがってクロック生成手段の制御系
を１本化することが可能になり、集積回路化を図る場合
に、従来２本必要であった端子を１本にすることができ
るようになる。

【００１３】

【発明の実施の形態】以下、本発明のディスクドライブ
装置の実施の形態を説明する。本実施の形態のディスク
ドライブ装置に装填される光ディスクは、例えばＤＶＤ
（Digital Versatile Disc）や、或いはＣＤ−ＲＯＭな
どのＣＤ方式のディスクなどが考えられる。もちろん他
の種類の光ディスクに対応する再生装置でも本発明は適
用できるものである。

【００１４】図１は本例のディスクドライブ装置２５の
要部のブロック図である。ディスク２７は例えばＣＬＶ
方式でデータ記録が行なわれており、ディスクドライブ
装置２５に装填されるとターンテーブル７に積載され、
再生動作時においてスピンドルモータ６によって例えば
一定角速度（ＣＡＶ）で回転駆動される。そしてピック
アップ１によってディスク２７にエンボスピット形態や
相変化ピット形態などで記録されているデータの読み出
しが行なわれることになる。なお、本例ではＣＡＶ方式
として説明するが一定線速度（ＣＬＶ）方式で回転駆動
することも可能である。

【００１５】ピックアップ１内には、レーザ光源となる
レーザダイオード４や、反射光を検出するためのフォト
ディテクタ５、レーザ光の出力端となる対物レンズ２、
レーザ光を対物レンズ２を介してディスク記録面に照射
し、またその反射光をフォトディテクタ５に導く光学系
が形成される。対物レンズ２は二軸機構３によってトラ
ッキング方向及びフォーカス方向に移動可能に保持され
ている。またピックアップ１全体はスレッド機構８によ
りディスク半径方向に移動可能とされている。

【００１６】ディスク２７からの反射光情報はフォトデ
ィテクタ５によって検出され、受光光量に応じた電気信
号とされてＲＦアンプ９に供給される。ＲＦアンプ９に
は、フォトディテクタ５としての複数の受光素子からの
出力電流に対応して電流電圧変換回路、マトリクス演算
／増幅回路等を備え、マトリクス演算処理により必要な
信号を生成する。例えば再生データであるＲＦ信号、サ
ーボ制御のためのフォーカスエラー信号ＦＥ、トラッキ
ングエラー信号ＴＥなどを生成する。ＲＦアンプ９から
出力される再生ＲＦ信号は２値化回路１１へ、フォーカ
スエラー信号ＦＥ、トラッキングエラー信号ＴＥはサー
ボプロセッサ１４へ供給される。

【００１７】ＲＦアンプ９で得られた再生ＲＦ信号は２
値化回路１１で２値化されることでいわゆるＥＦＭ信号
（８−１４変調信号；ＣＤの場合）もしくはＥＦＭ＋信
号（８−１６変調信号；ＤＶＤの場合）とされ、デコー
ダ１２に供給される。デコーダ１２ではＥＦＭ復調，エ
ラー訂正処理等を行ない、また必要に応じて、ＣＤ−Ｒ
ＯＭデコード、またはＭＰＥＧデコードなどを行なって
ディスク２７から読み取られた情報の再生を行なう。

【００１８】なおデコーダ１２は、ＥＦＭ復調したデー
タをデータバッファとしてのキャッシュメモリ２０に蓄
積していき、このキャッシュメモリ２０上でエラー訂正
処理等を行う。そしてエラー訂正され適正な再生データ
とされた状態で、キャッシュメモリ２０へのバファリン
グが完了される。ＰＬＬ回路２２は、２値化回路１１で
２値化された２値化再生信号（ＥＦＭ信号、またはＥＦ
Ｍ＋信号）に基づいて所要のクロックを生成してデコー
ダ１２に供給する。そしてデコーダ１２ではＰＬＬ回路
２２からのクロックに基づいて、ＥＦＭ復調、エラー訂
正処理などを行う。なおＰＬＬ回路２２については後で
詳しく説明する。ディスクドライブ装置２５からの再生
出力としては、キャッシュメモリ２０でバファリングさ
れているデータが読み出されて転送出力されることにな
る。

【００１９】インターフェース部１３は、外部のホスト
コンピュータ２６と接続され、ホストコンピュータ２６
との間で再生データやリードコマンド等の通信を行う。
即ちキャッシュメモリ２０に格納された再生データは、
インターフェース部１３を介してホストコンピュータ２
６に転送出力される。またホストコンピュータ２６から
のリードコマンドその他の信号はインターフェース部１
３を介してシステムコントローラ１０に供給される。

【００２０】サーボプロセッサ１４は、ＲＦアンプ９か
らのフォーカスエラー信号ＦＥ、トラッキングエラー信
号ＴＥや、デコーダ１２もしくはシステムコントローラ
１０からのスピンドルエラー信号ＳＰＥ等から、フォー
カス、トラッキング、スレッド、スピンドルの各種サー
ボドライブ信号を生成しサーボ動作を実行させる。即ち
フォーカスエラー信号ＦＥ、トラッキングエラー信号Ｔ
Ｅに応じてフォーカスドライブ信号、トラッキングドラ
イブ信号を生成し、二軸ドライバ１６に供給する。二軸
ドライバ１６はピックアップ１における二軸機構３のフ
ォーカスコイル、トラッキングコイルを駆動することに
なる。これによってピックアップ１、ＲＦアンプ９、サ
ーボプロセッサ１４、二軸ドライバ１６、二軸機構３に
よるトラッキングサーボループ及びフォーカスサーボル
ープが形成される。

【００２１】またサーボプロセッサ１４はスピンドルモ
ータドライバ１７に対して、スピンドルエラー信号ＳＰ
Ｅに応じて生成したスピンドルドライブ信号を供給す
る。スピンドルモータドライバ１７はスピンドルドライ
ブ信号に応じて例えば３相駆動信号をスピンドルモータ
６に印加し、スピンドルモータ６のＣＡＶ回転を実行さ
せる。なお、ＣＡＶ方式の場合、スピンドルエラー信号
ＳＰＥは後述するＦＧパルスと基準速度情報を比較する
ことで得ることができる。またサーボプロセッサ１４は
システムコントローラ１０からのスピンドルキック／ブ
レーキ制御信号に応じてスピンドルドライブ信号を発生
させ、スピンドルモータドライバ１７によるスピンドル
モータ６の起動、停止などの動作も実行させる。

【００２２】なお、スピンドルモータ６の回転速度は通
常速度をｎ倍速としたときに、ｎ×２倍速、ｎ×４倍
速、ｎ×８倍速などの高速回転とすることも可能であ
る。このような速度設定はシステムコントローラ１０
が、スピンドルエラー信号ＳＰＥと比較させる基準速度
情報を可変設定することで実現される。

【００２３】ＦＧ２１はスピンドルモータ６の回転速度
に応じた周波数パルスを発生させ、サーボプロセッサ１
４に供給する。

【００２４】なお、スピンドルモータ６のＣＬＶ回転と
しての線速度については、システムコントローラ１０が
各種速度に設定できる。なお、ＰＬＬ回路２２は、デコ
ーダ１２がデコード処理に用いるためにＥＦＭ信号に同
期した再生クロックを生成するが、この再生クロックか
ら現在の回転速度情報を得ることができる。システムコ
ントローラ１０もしくはデコーダ１２は、このような現
在の回転速度情報と、基準速度情報を比較することで、
ＣＬＶサーボのためのスピンドルエラー信号ＳＰＥを生
成する。従って、システムコントローラ１１は、基準速
度情報としての値を切り換えれば、ＣＬＶ回転としての
線速度を変化させることができる。例えばある通常の線
速度を基準として４倍速、８倍速などの線速度を実現で
きる。これによりデータ転送レートの高速化が可能とな
る。

【００２５】サーボプロセッサ１４は、例えばトラッキ
ングエラー信号ＴＥの低域成分として得られるスレッド
エラー信号や、システムコントローラ１０からのアクセ
ス実行制御などに基づいてスレッドドライブ信号を生成
し、スレッドドライバ１５に供給する。スレッドドライ
バ１５はスレッドドライブ信号に応じてスレッド機構８
を駆動する。スレッド機構８には図示しないが、ピック
アップ１を保持するメインシャフト、スレッドモータ、
伝達ギア等による機構を有し、スレッドドライバ１５が
スレッドドライブ信号に応じてスレッドモータ８を駆動
することで、ピックアップ１の所要のスライド移動が行
なわれる。

【００２６】ピックアップ１におけるレーザダイオード
４はレーザドライバ１８によってレーザ発光駆動され
る。システムコントローラ１０はディスク２７に対する
再生動作を実行させる際に、レーザパワーの制御値をオ
ートパワーコントロール回路１９にセットし、オートパ
ワーコントロール回路１９はセットされたレーザパワー
の値に応じてレーザ出力が行われるようにレーザドライ
バ１８を制御する。

【００２７】以上のようなサーボ及びデコード、エンコ
ードなどの各種動作はマイクロコンピュータによって形
成されたシステムコントローラ１０により制御される。
そしてシステムコントローラ１０は、ホストコンピュー
タ２６からのコマンドに応じて各種処理を実行する。例
えばホストコンピュータ２６から、ディスク２７に記録
されている或るデータの転送を求めるリードコマンドが
供給された場合は、まず指示されたアドレスを目的とし
てシーク動作制御を行う。即ちサーボプロセッサ１４に
指令を出し、シークコマンドにより指定されたアドレス
をターゲットとするピックアップ１のアクセス動作を実
行させる。その後、その指示されたデータ区間のデータ
をホストコンピュータ２６に転送するために必要な動作
制御を行う。即ちディスク２７からのデータ読出／デコ
ード／バファリング等を行って、要求されたデータを転
送する。

【００２８】図２はＰＬＬ回路２２の構成例を説明する
図である。なお以降、２値化回路からの２値化信号（例
えばＥＦＭ信号またはＥＦＭ＋信号）は再生信号として
として説明する。このＰＬＬ回路２２は位相比較器３
０、周波数比較器３１、および周波数制御信号生成部３
２、出力制御信号生成部３３、出力バッファ３４、及び
ローパスフィルタ３５、ＶＣＯ３６、１／Ｎ分周器３７
によって構成されている。なお、この図に示されている
ＰＬＬ回路２２においても、周波数計測の精度を上げる
ためにＶＣＯ３６によってクロックＰＬＣＫの整数
（Ｎ）倍の周波数が得られるようにされている。したが
って、位相比較器３０には１／Ｎ分周器３７を介してク
ロックＰＬＣＫが供給さる構成を示している。但し以降
の説明では、便宜上周波数比較器３１の入力端子にはク
ロックＰＬＣＫが供給されるものとして説明する。

【００２９】位相比較器３０は２値化回路１１からの再
生信号と１／Ｎ分周器３７からのクロックＰＬＣＫが供
給され、この再生信号とクロックＰＬＣＫの位相差を検
出する。そして、位相差を示す信号としてイネーブル信
号ＰＤ＿ＥＮＡと極性切換信号ＰＤ＿ＰＯＬを生成する
ようにされている。この位相比較器３０は例えば図３に
示されているように構成され、再生信号は、ＥＸＯＲゲ
ート４０及びフリップフロップ４１のデータ端子に供給
される。またフリップフロップ４１のクロック端子には
図２に示した１／Ｎ分周器３７からのクロックＰＬＣＫ
が供給される。すなわちフリップフロップ４１ではクロ
ックＰＬＣＫによってラッチされたＥＦＭ信号が生成さ
れ、ＥＸＯＲゲート４０に供給されることになる。した
がって、ＥＸＯＲゲート４０では再生信号とこの再生信
号がクロックＰＬＣＫによってラッチされた信号との排
他的論理和が出力されることになる。そしてこのＥＸＯ
Ｒゲート４０の出力が極性切換信号ＰＤ＿ＰＯＬとして
位相比較器３０から出力される。

【００３０】一方、フリップフロップ４１から出力され
た信号はフリップフロップ４３のデータ端子に供給され
る。このフリップフロップ４３は、フリップフロップ４
１からの信号をインバータ４２を介して反転したクロッ
クＰＬＣＫによってラッチしてＥＸＯＲゲート４４に供
給する。ＥＸＯＲゲート４４はフリップフロップ４３か
ら出力される信号と、フリップフロップ４１から出力さ
れる信号の排他的論理和を出力するようにされる。ＯＲ
ゲート４５はＥＸＯＲゲート４４から出力される信号
と、ＥＸＯＲゲート４０から出力される信号、すなわち
極性切換信号ＰＤ＿ＰＯＬとの論理和をイネーブル信号
ＰＤ＿ＥＮＡとして出力する。

【００３１】このようにして、位相比較器３０は再生信
号及びクロックＰＬＣＫを入力して、この再生信号とク
ロックＰＬＣＫの位相差を検出することができるように
されている。位相差を示す信号として極性切換信号ＰＤ
＿ＰＯＬとイネーブル信号ＰＤ＿ＥＮＡを生成すること
ができるようにされている。

【００３２】図２に示す周波数比較器３１は、再生信号
とＶＣＯ３６からのクロックＰＬＣＫ（ＰＬＣＫ×Ｎ）
を入力し、クロックＰＬＣＫに基づいて再生信号のエッ
ジ間隔の計測を行い、そのエッジ間隔内の最大値が所要
の基準値よりも大きければクロックＰＬＣＫの周波数が
再生信号よりも高いとして「Ｌ」レベルを出力し、また
前記基準値よりも小さかった場合は「Ｈ」レベルを出力
するようにされている。

【００３３】図４は周波数比較器３１の構成例を説明す
る図である。周波数比較器３１はエッジ検出部５０、エ
ッジ間隔測定部５１、最大値記憶部５２、カウンタ５
３、比較部５４、ゲイン制御部５５などによって構成さ
れている。なお、これらの各部位は、例えばポジティブ
エッジトリガー型の回路として構成とされ、クロックＰ
ＬＣＫが立ち上がるタイミングで動作するようにされて
いる。

【００３４】エッジ検出部５０は再生信号の立ち上がり
エッジ（同期タイミング）を検出するようにされてお
り、立ち上がりが検出された場合にエッジ間隔測定部５
１、カウンタ５２に検出出力を行う。エッジ間隔測定部
５１ではクロックＰＬＣＫに基づいて再生信号のエッジ
間隔が測定される。つまり、立ち上がりエッジの間隔を
クロックＰＬＣＫに基づいてカウントすることで、立ち
上がりエッジの間隔が測定されることになる。そして、
測定されたエッジの間隔は最大値記憶部５２に記憶され
る。

【００３５】カウンタ５３では再生信号のエッジの数が
カウントされ、このカウンタ５３によるカウント値が１
フレーム以上の区間に対応した値となる毎に所要のパル
ス信号が出力される。このカウンタ５３の出力が最大値
記憶部５２および比較部５４に対してリセット信号とし
て供給される。なお、カウンタ５３には現在再生を行っ
ているディスクの種別（例えばＣＤ、ＤＶＤなど）に応
じて１フレームに対応したエッジの数は異なるようにさ
れている。例えば図５（ａ）に模式的に示されているよ
うに示されているようにＣＤは同期パターンを先頭にし
て１フレーム５８８ビット、ＤＶＤは同じく図５（ｂ）
に示されているように同期パターンを先頭にして１フレ
ーム１４８８ビットとされている。したがって、ＣＤで
は５８８ビット毎に、またＤＶＤでは１４８８ビット毎
にエッジが検出されることになる。つまり、カウンタ５
３は例えばシステムコントローラ１０から供給される、
ディスク種別判別信号に基づいて、現在再生中のディス
ク種別に応じてリセット信号を出力タイミングが制御さ
れる。なお、ディスク種別情報は、ディスク２７の例え
ばリードインエリアなどに格納されている情報とされ
る。

【００３６】最大値記憶部５２は、エッジ間隔測定部５
１からのエッジ間隔のカウント値をクロックＰＬＣＫの
タイミングで既に記憶されている値と比較する。そし
て、今回のカウント値のほうが大きい場合は、今回のカ
ウント値を記憶するようにし、今回のカウント値のほう
が小さい場合は、すでに記憶されているカウント値を保
持するようにされている。また、最大値記憶部５２はカ
ウンタ５３からのリセット信号によって保持している最
大値がリセットされるとともに、記憶されていた最大値
が比較部５４に供給される。比較部５４は最大値記憶部
５２からの最大値と所要の基準値を比較するようにされ
ている。そして、例えば（最大値＞基準値）の場合に
「Ｌ」レベル、（最大値＜基準値）の場合に「Ｈ」レベ
ルを出力し、（最大値＝基準値）の場合に出力インピー
ダンスを高インピーダンス（中点電位）とする。

【００３７】比較部５４におけるエッジ間隔の基準値
は、例えばＣＤの場合「１１Ｔ（×Ｎ）」、ＤＶＤの場
合「１４Ｔ（×Ｎ）」とされている。また、再生信号の
エッジ間隔を計測する単位としては、少なくとも１つの
最長パターンが含まれる長さ（エッジ数）を単位とす
る。先述したようにＣＤのエッジ間隔は５８８ビットと
され、平均のパターン長は例えば約４.５Ｔとされるの
で、例えば１５０（少なくとも５８８／４.５Ｔ以上）
個のエッジが到来すれば最長パターンが含まれているこ
とになる。また、ＤＶＤの場合は同様に、例えば４００
（少なくとも１４８８／４.５Ｔ以上）個のエッジが到
来すれば最長パターンが含まれていることになる。

【００３８】ゲイン制御部５５は、周波数比較器３１の
ゲイン制御を行う場合に、ゲイン制御用とされる所要の
クロック（以下、ゲイン制御信号という）に基づいて、
クロックＰＬＣＫの何回かに１回の比率でこのゲイン制
御部５５の出力とされるイネーブル信号ＦＤ＿ＥＮＡが
「Ｈ」レベルになるようにされている。つまり、ゲイン
制御を行わない場合は、イネーブル信号ＦＤ＿ＥＮＡは
常に「Ｈ」レベルで出力される。なお、ゲイン制御信号
は、システムコントローラ１０におけるファームウエア
に設定されている値が、ゲイン制御部５５に対応したレ
ジスタに設定されることによって生成される。また、ゲ
イン制御部５５を自動制御または何らかの要因に基づい
て制御を行うことができるようにされている場合は、所
要の制御手段に基づいてゲイン制御を行うようにされ
る。

【００３９】このように、周波数比較器３１では再生信
号とクロックＰＬＣＫの信号の周波数差分信号として、
イネーブル信号ＦＤ＿ＥＮＡ、極性切換信号ＦＤ＿ＰＯ
Ｌを出力することができるようにされている。

【００４０】図６は、周波数比較器３１において極性切
換信号ＦＤ＿ＰＯＬを生成する処理遷移の一例を説明す
るフローチャートである。まずステップＳ００１におい
て、最大値記憶部５２、カウンタ５３の初期化を行い、
初期値として例えば「０」を設定する。そしてエッジ検
出部５０によってエッジの検出動作を開始する（Ｓ００
２）。これにより、エッジ検出部５０によってエッジが
検出されると、その検出結果とされる検出パルスがエッ
ジ間隔測定部５１、カウンタ５３に供給されるようにな
る。検出パルスが供給されたエッジ間隔測定部５１で
は、エッジの間隔がクロックＰＬＣＫの立ち上がりの数
としてカウントされる（Ｓ００３）。つまり、クロック
ＰＬＣＫの数によってエッジの間隔が測定されるように
なる。そして、最大値記憶部５２において、エッジ間隔
測定部５１で測定したエッジ間隔の最大値を記憶する
（Ｓ００４）。

【００４１】またこのような動作に並行して、カウンタ
５３ではエッジ検出部５０からの検出パルスの数がカウ
ントされているが、エッジのカウント値が１フレーム期
間以上で２フレーム期間より短い期間に対応するように
設定されている基準値Ｃ１に到達したか否かを判別する
（Ｓ００５）。この基準値Ｃ１はＣＤの場合例えば「１
５０」、ＤＶＤの場合例えば「４００」とされる。した
がって、カウンタ５３では現在再生されているディスク
の種別に応じてエッジのカウント値の判定を行うように
される。このようにディスクの種別毎に基準値Ｃ１を設
定するのは、データ記録時の変調方式により規定された
エッジの最大間隔を有するパターンのフレーム同期信号
が所定期間内に必ず１個含まれるようにするためであ
る。

【００４２】ステップＳ００５でカウント値が基準値Ｃ
１に達していないと判別した場合は、ステップＳ００２
からステップＳ００４までの処理行程を繰り返し行う。
そしてカウント値が基準値Ｃ１に達した時点で、１フレ
ーム以上の期間の測定が終了したとみなしステップＳ０
０６の処理に移行する。

【００４３】ステップＳ００６では、比較部５４におい
て、最大値記憶部３３の出力、すなわちステップＳ００
４で記憶された１フレームの期間中の最大パターン長に
対応したカウント値（再生信号のエッジ間隔に対応した
カウント値・・・以降、最大値という）と基準値Ｃ２の
比較を行う。なお、この基準値Ｃ２は先述したように、
例えばＣＤの場合「１１Ｔ（×Ｎ）」、ＤＶＤの場合
「１４Ｔ（×Ｎ）」とされている。比較部５４では最大
値と基準値Ｃ２の比較結果に基づいて、周波数比較器３
１の出力、すなわち極性切換信号ＦＤ＿ＰＯＬが決定さ
れる。例えば最大値が基準値Ｃ２よりも大きい場合は、
図２に示したＶＣＯ３６で生成されるクロックＰＬＣＫ
の周波数が再生信号の周波数に対して高いと判断し、
「Ｌ」レベルを出力する（Ｓ００７）。また、例えば最
大値が基準値Ｃ２よりも小さい場合は、クロックＰＬＣ
Ｋが再生信号に対して低いと判断し、「Ｈ」レベルを出
力する（Ｓ００９）。さらに、例えば最大値と基準値Ｃ
２が一致していた場合は、クロックＰＬＣＫの周波数が
再生信号の周波数と等しいとして、高インピーダンスを
出力する状態とされ（Ｓ００８）、「Ｈ」レベルと
「Ｌ」レベルの中点電位とされる電圧レベルを出力する
ようにする。

【００４４】このようにして、位相比較器３０からは極
性切換信号ＰＤ＿ＰＯＬ、イネーブル信号ＰＤ＿ＥＮ
Ａ、また周波数比較器３１からは極性切換信号ＦＤ＿Ｐ
ＯＬ、イネーブル信号ＦＤ＿ＥＮＡが生成される。そし
て、これら４系統の信号はそれぞれ出力制御信号生成部
３２、周波数制御信号生成部３３に供給される。

【００４５】周波数制御信号生成部３２は例えば図７に
示されているように構成される。ＡＮＤゲート６０には
イネーブル信号ＰＤ＿ＥＮＡ、極性切換信号ＰＤ＿ＰＯ
Ｌ、及びインバータ６１を介した極性切換信号ＦＤ＿Ｐ
ＯＬが供給され、これら３個の信号の論理積が出力さ
れ、ＯＲゲート６２に供給される。また、ＡＮＤゲート
６３にはイネーブル信号ＦＤ＿ＥＮＡ、極性切換信号Ｆ
Ｄ＿ＰＯＬ、及びインバータ６４を介した極性切換信号
ＰＤ＿ＰＯＬが供給され、これら３個の信号の論理積が
出力され、ＯＲゲート６２に供給される。さらに、ＡＮ
Ｄゲート６５には極性切換信号ＰＤ＿ＰＯＬ、ＦＤ＿Ｐ
ＯＬが供給され、これら２個の信号の論理積が、ＯＲゲ
ート６２に供給される。

【００４６】ＯＲゲート６２は各ＡＮＤゲート（６０、
６３、６５）から出力される信号の論理和を出力するよ
うにされ、このＯＲゲート６２からの出力信号が周波数
制御信号生成部３２の出力信号、すなわち出力バッファ
３４を介してＶＣＯ３６に供給される周波数制御信号Ｏ
ＵＴ＿ＰＯＬとされる。

【００４７】出力制御信号生成部３３は例えば図８に示
されているように構成される。イネーブル信号ＰＤ＿Ｅ
ＮＡ、ＦＤ＿ＥＮＡはＥＸＯＲゲート７１及びＯＲゲー
ト７２に供給される。したがって、ＥＸＯＲゲート７１
からはこれらの２個の信号の排他的論理和が出力され、
ＯＲゲート７３に供給される。またＯＲゲート７２から
はイネーブル信号ＰＤ＿ＥＮＡ、ＦＤ＿ＥＮＡの論理和
が出力され、ＡＮＤゲート７４に供給される。極性切換
信号ＰＤ＿ＰＯＬ、ＦＤ＿ＰＯＬはＡＮＤゲート７５及
びインバータ７６、７７を介してＡＮＤゲート７８に供
給される。ＡＮＤゲート７５及びＡＮＤゲート７８から
出力された論理積はＯＲゲート７９に供給され、さらに
このＯＲゲート７９の論理和がＡＮＤゲート７４に供給
される。ＡＮＤゲート７４はＯＲゲート７２及びＯＲゲ
ート７９の出力の論理積を出力してＯＲゲート７３に供
給する。ＯＲゲート７３はＡＮＤゲート７４の出力とＥ
ＸＯＲゲート７１の出力の論理和を出力する。すなわ
ち、このＯＲゲート７３の出力が周波数制御信号ＯＵＴ
＿ＰＯＬの出力を制御する出力制御信号ＯＵＴ＿ＥＮＡ
とされる。

【００４８】このようにして、出力制御信号生成部３
２、周波数制御信号生成部３３から出力される出力制御
信号ＯＵＴ＿ＥＮＡ、周波数制御信号ＯＵＴ＿ＰＯＬ
は、図２に示されているように出力バッファ３４に供給
される。出力バッファ３４は、イネーブル信号生成部３
２からの出力制御信号ＯＵＴ＿ＥＮＡが例えば「Ｈ」レ
ベルとされている状態で動作するようにされている。し
たがって、出力制御信号ＯＵＴ＿ＥＮＡが「Ｈ」レベル
とされている場合に、周波数制御信号ＯＵＴ＿ＰＯＬが
出力され、ローパスフィルタ３５を介してＶＣＯ３６に
供給されることになる。そして、ＶＣＯ３６は出力バッ
ファ３４から供給される後さ信号としての周波数制御信
号ＯＵＴ＿ＰＯＬに基づいて、クロックＰＬＣＫ（ＰＬ
ＣＫ×Ｎ）を生成する。

【００４９】図９は、周波数制御信号生成部３２、出力
制御信号生成部３３における真理値表を示している。な
お、この表の中で「Ｘ」は「don't care」として、例え
ば高インピーダンスが出力される。例えば、図中に括弧
ａで示されているように、イネーブル信号ＰＤ＿ＥＮ
Ａ、ＦＤ＿ＥＮＡ信号がともに「０」（「Ｌ」レベル）
である場合は、出力制御信号ＯＵＴ＿ＥＮＡは「０」に
なる。したがって、周波数制御信号ＯＵＴ＿ＰＯＬは
「don't care」となる。また括弧ｂで示されているよう
に、イネーブル信号ＰＤ＿ＥＮＡが「０」、ＦＤ＿ＥＮ
Ａ信号が「１」（「Ｈ」レベル）である場合は、出力制
御信号ＯＵＴ＿ＥＮＡは「１」となり、周波数制御信号
ＯＵＴ＿ＰＯＬとしては極性切換信号ＦＤ＿ＰＯＬが出
力されるようになる。さらに括弧ｃで示されているよう
に、イネーブル信号ＰＤ＿ＥＮＡが「１」、ＦＤ＿ＥＮ
Ａ信号が「０」である場合は、出力制御信号ＯＵＴ＿Ｅ
ＮＡは「１」となり、周波数制御信号ＯＵＴ＿ＰＯＬと
しては極性切換信号ＰＤ＿ＰＯＬが出力されるようにな
る。

【００５０】また、括弧ｄで示されているように、イネ
ーブル信号ＰＤ＿ＥＮＡ、ＦＤ＿ＥＮＡ信号がともに
「１」である場合は、極性切換信号ＰＤ＿ＰＯＬ、ＦＤ
＿ＰＯＬの極性が同じである場合にのみ、出力制御信号
ＯＵＴ＿ＥＮＡが「１」となり、周波数制御信号ＯＵＴ
＿ＰＯＬは極性切換信号ＰＤ＿ＰＯＬ、ＦＤ＿ＰＯＬに
応じたレベルとされる。つまり括弧ｄ１では「０」、括
弧ｄ３では「１」とされる。そして、括弧ｄ２に示され
ているように極性切換信号ＰＤ＿ＰＯＬ、ＦＤ＿ＰＯＬ
の極性が異なる場合は、出力制御信号ＯＵＴ＿ＥＮＡを
「１」として、極性切換信号ＯＵＴ＿ＰＯＬは「don't
care」となるようにする。つまり、この真理値表に従え
ばイネーブル信号ＰＤ＿ＥＮＡ、ＦＤ＿ＥＮＡのいずれ
か一方が「Ｌ」レベルである場合、及びイネーブル信号
ＰＤ＿ＥＮＡ、ＦＤ＿ＥＮＡの双方が「Ｈ」レベル、か
つ極性切換信号ＰＤ＿ＰＯＬ、ＦＤ＿ＰＯＬの極性が異
なる場合に、出力バッファ３４の出力を「don't care」
とするようにしている。

【００５１】このように、周波数比較器３１はＶＣＯ３
６で生成されるクロックＰＬＣＫが再生信号の周波数か
ら大きく外れている状態から、再生信号の周波数に近い
周波数となるように制御し、クロックＰＬＣＫと再生信
号の周波数をほぼ等しくした状態で、位相比較器３０の
みで位相をロックすることができる。この場合、位相比
較器３０、周波数比較器３１の出力に基づいて、出力バ
ッファ３４によってＶＣＯ３６の発振周波数を制御する
ことができるので、ＶＣＯ３６の制御信号系を１本化す
ることが可能になる。したがって、集積回路化を図る場
合に、従来２本必要であった端子を１本にすることがで
きるようになる。

【００５２】ところで、従来では、ＶＣＯ３６の制御信
号系は、位相比較器、周波数比較器の双方とされるよう
に構成されていた。したがって、各部からの信号をアナ
ログ的に合成する場合に発生するオフセットに、位相比
較器、周波数比較器で微妙な差が生じてしまい、これが
ＰＬＬの引き込みに悪影響を与える場合がある。そこ
で、本実施の形態では、図４に示したゲイン制御部５５
によって周波数比較器３１のゲイン調整を行うことがで
きるようにされている。つまり、通常、位相比較器３０
に対して周波数比較器３１のゲインは低めに設定するよ
うにされているので、周波数比較器３１の出力方式によ
ってゲインを下げることができるようになる。

【００５３】図６に示したフローチャートでは、最大値
が基準値Ｃ２よりも大きい場合は、次のフレームの測定
まで「Ｌ」レベルを出力しつづける例を説明した。しか
し、例えば周波数比較器３１のゲインを例えば１／２に
したい場合、ゲイン制御信号によって周波数比較器３１
の出力をＰＷＭ（Pulse Width Modulation）のように間
欠的にして、次の測定までの１／２の時間のイネーブル
信号ＦＤ＿ＥＮＡの出力が「Ｌ」レベルになるようにす
る。つまり、クロックＰＬＣＫの２回に１回の比率でイ
ネーブル信号ＦＤ＿ＥＮＡが「Ｈ」レベルになるように
すれば良い。また、例えば次の測定までの前半の１／２
は「Ｌ」レベルが出力されるようにして、後半の１／２
は高インピーダンスを出力するようにしても良い。この
ように、クロックＰＬＣＫをカウントして、このクロッ
クＰＬＣＫの何回に１回の比率でイネーブル信号ＦＤ＿
ＥＮＡを例えば「Ｈ」レベルになるようにすることで、
上記したように例えば１／２、あるいはこの他にも例え
ば１／３などといったように、必要に応じて周波数比較
器３１のゲイン調整を行うことができるようになる。し
たがって、位相比較器３０と周波数比較器３１のゲイン
のバランスをとることができるようになる。

【００５４】また、本発明は周波数の引き込みがほぼ終
了してから位相引き込みにかかる状態において有効なも
のとされるが、クロックＰＬＣＫの周波数が再生信号の
周波数から大きく外れている引き込み開始時点では、位
相比較器３０を動作させても有効なものではない。そこ
で、クロックＰＬＣＫの発振周波数が再生信号の周波数
から大きく外れている場合は、位相比較器３０において
イネーブル信号ＰＤ＿ＥＮＡを「Ｌ」レベル（ディスエ
ーブル状態）で出力するように制御する。これにより、
不要な動作を抑制して例えば消費電力の削減を図ること
ができる。

【００５５】位相比較器３０のイネーブル信号ＰＤ＿Ｅ
ＮＡを「Ｌ」レベルにする条件としては、図５に示した
周波数比較器３１のフローチャートのステップＳ００６
と同様に、最大値と基準値Ｃ２の判別結果に基づいたも
のとされる。例えばＣＤの場合、最大値が９Ｔ、１０Ｔ
の場合は良いが、例えば２０Ｔなど比較的大きな値とさ
れている場合は、イネーブル信号ＰＤ＿ＥＮＡを「Ｌ」
レベルにする。したがってこのような場合は、図８に示
した真理値表において例えば括弧ｂに示されている状態
で動作することになる。なお、イネーブル信号ＰＤ＿Ｅ
ＮＡを「Ｌ」レベルにするための基準値としては、必要
に応じて任意に設定すれば良い。

【００５６】

【発明の効果】以上、説明したように本発明のＰＬＬ回
路は、位相比較手段と周波数比較手段の比較結果に基づ
いてＶＣＯの周波数制御信号を生成する手段と、同じく
位相比較手段と周波数比較手段の比較結果に基づいて前
記周波数制御信号の出力制御信号を生成する手段と、出
力制御信号に基づいて周波数制御信号を出力するように
されている出力バッファを備えている。したがって、Ｖ
ＣＯの制御信号系を１本化することが可能になり、集積
回路化を図る場合に、従来２本必要であった端子を１本
にすることができるようになる。また、従来のように２
個の出力端子から出力された信号をアナログ的に合成す
る事がないので、双方の信号のオフセット差による影響
を抑制することができ、安定した引き込みを行うことが
できるようになる。

【００５７】また、周波数比較手段にゲイン制御手段を
備え、このゲイン制御手段の出力レベルを再生クロック
に対応した所要のゲイン制御信号に基づいて制御するこ
とによって、周波数比較手段のゲイン制御を行うことが
できるようになる。これにより、位相比較手段と周波数
比較手段のゲインのバランスをとることができるように
なる。

【００５８】さらに、クロック生成手段で生成したクロ
ックの発振周波数が再生信号の周波数から大きく外れて
いる場合は、位相比較手段の出力がディスエーブル状態
となるようにしている。つまり、例えばクロック生成手
段の発振周波数が再生信号の周波数から大きく外れてい
る引き込み開始時点などにおいて、位相比較手段を動作
させても有効なものではない場合などに、不要な動作を
抑制して例えば消費電力の削減を図ることができる。

【図面の簡単な説明】

【図１】本発明の実施の形態のディスクドライブ装置の
構成例を説明するブロック図である。

【図２】本実施の形態のＰＬＬ回路の構成例を説明する
図である。

【図３】図２に示す位相比較器の構成例を説明する図で
ある。

【図４】図２に示す周波数比較器の構成例を説明する図
である。

【図５】ＣＤとＤＶＤの１フレームのデータ長を模式的
に説明する図である。

【図６】周波数比較器において極性切換信号を生成する
場合のフローチャートを示す図である。

【図７】周波数制御信号生成部の構成例を説明する図で
ある。

【図８】出力制御信号生成部の構成例を説明する図であ
る。

【図９】周波数制御信号生成部と出力制御信号生成部に
おける真理値表を示す図である。

【図１０】従来のＰＬＬ回路の構成例を説明する図であ
る。

【符号の説明】

１ピックアップ、９ＲＦアンプ、１０システムコ
ントローラ、１１２値化回路、１２デコーダ、１４
サーボプロセッサ、２２ＰＬＬ回路、２５ディスク
ドライブ装置、２７ディスク、３０位相比較器、３
１周波数比較器、３２周波数制御信号生成部、３３
出力制御信号生成部、３４出力バッファ、３６ＶＣ
Ｏ

Claims

【特許請求の範囲】

【請求項１】周波数制御信号によって制御され、所要
のクロックを生成するクロック生成手段と、前記入力信号の周波数と前記クロック生成手段から出力
されるクロックの発振周波数の比較を行い、これらの周
波数の差分を検出して出力する周波数比較手段と、前記入力信号の位相と前記クロック生成手段から出力さ
れる信号の位相の比較を行い、これらの位相の差分を検
出して出力する位相比較手段と、前記位相比較手段および周波数比較手段の検出出力に基
づいて、前記周波数制御信号を生成する周波数制御信号
生成手段と、前記位相比較手段および周波数比較手段の検出出力に基
づいて、前記周波数制御信号生成手段で生成される前記
周波数制御信号の出力制御を行う出力制御信号を生成す
る出力制御信号生成手段と、前記出力制御信号に基づいて前記周波数制御信号を前記
クロック生成手段に出力するようにされているバッファ
手段と、を備えたことを特徴とするＰＬＬ回路。
【請求項２】前記周波数比較手段は所要のクロックに
基づいてゲイン制御を行うことができるようにその出力
が制御されるようにされていることを特徴する請求項１
に記載のＰＬＬ回路。
【請求項３】前記周波数比較手段の検出結果に基づい
て前記位相比較手段の出力を制御するようにしたことを
特徴とする請求項１に記載のＰＬＬ回路。