JP2000216273A - 不揮発性半導体記憶装置とその製造方法 - Google Patents

不揮発性半導体記憶装置とその製造方法

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JP2000216273A
JP2000216273A JP11015949A JP1594999A JP2000216273A JP 2000216273 A JP2000216273 A JP 2000216273A JP 11015949 A JP11015949 A JP 11015949A JP 1594999 A JP1594999 A JP 1594999A JP 2000216273 A JP2000216273 A JP 2000216273A
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film
floating gate
forming
gate
oxide film
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JP11015949A
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English (en)
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Kazuyuki Ozeki
和之 尾關
Yukihiro Otani
幸弘 大谷
Kazutoshi Kitatsume
和俊 北爪
Hideo Azegami
秀夫 畔上
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Sanyo Electric Co Ltd
Original Assignee
Sanyo Electric Co Ltd
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Abstract

(57)【要約】 【課題】 メモリセルの動作寿命の向上を図る。 【解決手段】 本発明の不揮発性半導体記憶装置は、フ
ローティングゲート３４とコントロールゲート３６等を
被覆するＳＯＧ膜を含む層間絶縁膜３９下面にシリコン
窒化膜３９Ｄによるバリア膜が介在することで、ＳＯＧ
膜に含まれるＨあるいはＯＨが拡散しても、トンネル酸
化膜３３にトラップされなくなり、トラップアップレー
トが改善する。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、フローティングゲ
ートと、このフローティングゲートを被覆するトンネル
酸化膜を介してフローティングゲートに重なるように形
成されるコントロールゲートとを有する不揮発性半導体
記憶装置とその製造方法に関し、更に言えばフローティ
ングゲートに蓄積された電荷（電子）をコントロールゲ
ート側に抜き取ることによるデータの消去を繰り返し行
う際の消去効率の低下を抑止し、メモリセルのサイクル
寿命を延長させる技術に関する。
【０００２】
【従来の技術】メモリセルが単一のトランジスタからな
る電気的に消去可能な不揮発性半導体記憶装置、特にプ
ログラマブルＲＯＭ(EEPROM:Electrically Erasable an
d Programmable ROM、フラッシュメモリとも称す。)に
おいては、フローティングゲートとコントロールゲート
とを有する２重ゲート構造のトランジスタによって各メ
モリセルが形成される。このような２重ゲート構造のメ
モリセルトランジスタの場合、フローティングゲートと
コントロールゲートとが並設された領域下のチャネル領
域で発生したホットエレクトロンを加速してフローティ
ングゲートに注入することでデータの書き込みが行われ
る。そして、Ｆ−Ｎ伝導(Fowler-Nordheimtunnelling)
によってフローティングゲートからコントロールゲート
へ電荷を引き抜くことでデータの消去が行われる。
【０００３】図１５はフローティングゲートを有する不
揮発性半導体記憶装置のメモリセル部分の平面図で、図
１６はそのＸ２−Ｘ２線の断面図である。この図におい
ては、コントロールゲートがフローティングゲートと並
んで配置されるスプリットゲート構造を示している。
【０００４】Ｐ型のシリコン基板１の表面領域に、ＬＯ
ＣＯＳ（Local Oxidation Of Silicon）法により選択的
に厚く形成されるＬＯＣＯＳ酸化膜よりなる複数の素子
分離膜２が短冊状に形成され、素子領域が区画される。
シリコン基板１上に、酸化膜３Ａを介し、隣り合う素子
分離膜２の間に跨るようにしてフローティングゲート４
が配置される。このフローティングゲート４は、１つの
メモリセル毎に独立して配置される。また、フローティ
ングゲート４上の選択酸化膜５は、選択酸化法によりフ
ローティングゲート４の中央部で厚く形成され、フロー
ティングゲート４の端部には先鋭な角部が形成されてい
る。これにより、データの消去動作時にフローティング
ゲート４の上部角部で電界集中が生じ易いようにしてい
る。
【０００５】複数のフローティングゲート４が配置され
たシリコン基板１上に、フローティングゲート４の各列
毎に対応して前記酸化膜３Ａと一体化されたトンネル酸
化膜３を介してコントロールゲート６が配置される。こ
のコントロールゲート６は、一部がフローティングゲー
ト４上に重なり、残りの部分が酸化膜３Ａを介してシリ
コン基板１に接するように配置される。また、これらの
フローティングゲート４及びコントロールゲート６は、
それぞれ隣り合う列が互いに面対称となるように配置さ
れる。
【０００６】前記コントロールゲート６の間の基板領域
及びフローティングゲート４の間の基板領域に、Ｎ型の
ドレイン領域７及びソース領域８が形成される。ドレイ
ン領域７は、コントロールゲート６の間で素子分離膜２
に囲まれてそれぞれが独立し、ソース領域８は、コント
ロールゲート６の延在する方向に連続する。これらのフ
ローティングゲート４、コントロールゲート６、ドレイ
ン領域７及びソース領域８によりメモリセルトランジス
タが構成される。
【０００７】そして、前記コントロールゲート６上に、
層間絶縁膜９を介して、アルミニウム合金等から成る金
属配線１０がコントロールゲート６と交差する方向に配
置される。この金属配線１０は、コンタクトホール１１
を通して、ドレイン領域７に接続される。そして、各コ
ントロールゲート６は、ワード線となり、コントロール
ゲート６と平行に延在するソース領域８は、ソース線と
なる。また、ドレイン領域７に接続される金属配線１０
は、ビット線となる。
【０００８】このような２重ゲート構造のメモリセルト
ランジスタの場合、フローティングゲート４に注入され
る電荷の量によってソース、ドレイン間のオン抵抗値が
変動する。そこで、フローティングゲート４に選択的に
電荷を注入することにより、特定のメモリセルトランジ
スタのオン抵抗値を変動させ、これによって生じる各メ
モリセルトランジスタの動作特性の差を記憶するデータ
に対応づけるようにしている。
【０００９】以上の不揮発性半導体記憶装置におけるデ
ータの書き込み、消去及び読み出しの各動作は、例え
ば、以下のようにして行われる。書き込み動作において
は、コントロールゲート６の電位を２Ｖ、ドレイン領域
７の電位を０．５Ｖ、ソース領域８の高電位を１２Ｖと
する。すると、コントロールゲート６及びフローティン
グゲート４間とフローティングゲート４及び基板（ソー
ス領域８）間とが容量結合されており（コントロールゲ
ート６及びフローティングゲート４間の容量＜フローテ
ィングゲート４及び基板（ソース領域８）間の容量）、
この容量結合比によりフローティングゲート４の電位が
９Ｖ程度に持ち上げられ、前記フローティングゲート４
とコントロールゲート６とが並設された領域下のチャネ
ル領域で発生するホットエレクトロンがフローティング
ゲート４側へ加速され、酸化膜３Ａを通してフローティ
ングゲート４に注入されてデータの書き込みが行われ
る。
【００１０】一方、消去動作においては、ドレイン領域
７及びソース領域８の電位を０Ｖとし、コントロールゲ
ート６を１４Ｖとする。これにより、フローティングゲ
ート４内に蓄積されている電荷（電子）が、フローティ
ングゲート４の上部角部の先鋭部からＦ−Ｎ（Fowler-N
ordheim tunnelling）伝導によって前記トンネル酸化膜
３を突き抜けてコントロールゲート６に放出されてデー
タが消去される。
【００１１】そして、読み出し動作においては、コント
ロールゲート６の電位を４Ｖとし、ドレイン領域７を２
Ｖ、ソース領域８を０Ｖとする。このとき、フローティ
ングゲート４に電荷（電子）が注入されていると、フロ
ーティングゲート４の電位が低くなるため、フローティ
ングゲート４の下にはチャネルが形成されずドレイン電
流は流れない。逆に、フローティングゲート４に電荷
（電子）が注入されていなければ、フローティングゲー
ト４の電位が高くなるため、フローティングゲート４の
下にチャネルが形成されてドレイン電流が流れる。
【００１２】
【発明が解決しようとする課題】図１４は、上記構成の
従来装置におけるサイクル寿命（データ書き換え回数、
Ｅ／Ｗ Cycle）の測定結果を示し、データ書き換え回数
（横軸）の増加につれて、累積不良率（％）が増加して
いく様子を示している。尚、この場合の不良とは、例え
ばセル電流が判定可能レベル（例えば、消去状態のメモ
リセルのメモリセル電流が、初期値の１００μＡの３０
％となる３０μＡ）まで低下した時点を、メモリセルの
動作寿命として、不良と判定していた。
【００１３】この図に示すように従来の不揮発性半導体
記憶装置では、データ書き換え回数が、およそ７万回に
達すると累積不良率は１００％になってしまっていた。
【００１４】一般のプログラマブルメモリにおいては、
データの書き込み／消去の繰り返しは１０万回程度が必
要とされており、７万回では不十分であり、更なる書き
換え回数を可能にしたいという要望があった。
【００１５】そこで、本発明者の解析の結果、メモリセ
ルトランジスタ上に形成した層間絶縁膜の材質と、サイ
クル寿命との間で、何らかの因果関係があることを突き
止めた。
【００１６】即ち、本構成の不揮発性半導体記憶装置の
ように、フローティングゲート上にコントロールゲート
が重なるために比較的段差が厳しくなるような装置構成
では、平坦化を図るために、一般的に用いられているＳ
ＯＧ（Spin On Glass）膜のエッチバック工程が施され
た層間絶縁膜９を形成している。
【００１７】そして、このＳＯＧ膜に含まれるＨあるい
はＯＨが拡散して、前記トンネル酸化膜にトラップされ
ることが影響していると考えた。
【００１８】従って、本発明はメモリセルの動作寿命の
向上を可能にする不揮発性半導体記憶装置とその製造方
法を提供することを目的とする。
【００１９】
【課題を解決するための手段】そこで、本発明は上記課
題を解決するためになされたもので、本発明の不揮発性
半導体記憶装置は、フローティングゲート３４とコント
ロールゲート３６等を被覆するＳＯＧ膜を含む層間絶縁
膜３９下面にシリコン窒化膜３９Ｄによるバリア膜が介
在することで、ＳＯＧ膜に含まれるＨあるいはＯＨが拡
散しても、トンネル酸化膜３３にトラップされることを
抑止し、トラップアップレートを改善することを特徴と
する。
【００２０】そして、その製造方法は、前記シリコン基
板３１上に熱酸化して形成したゲート酸化膜３３Ａ上に
導電化されたポリシリコン膜を形成した後に、このポリ
シリコン膜をパターニングしてフローティングゲート３
４を形成する。次に、前記フローティングゲート３４を
被覆するようにトンネル酸化膜３３を形成し、このトン
ネル酸化膜３３上に導電化されたポリシリコン膜とタン
グステンシリサイド（ＷＳｉｘ）膜から成る導電膜と絶
縁膜３９Ａを積層した後に、この積層膜をパターニング
してトンネル酸化膜３３を介して前記フローティングゲ
ート３４上に重なる領域を持つようにコントロールゲー
ト３６を形成する。続いて、前記フローティングゲート
３４及び前記コントロールゲート３６に隣接するように
前記シリコン基板３１の表面に逆導電型のドレイン領域
３７，ソース領域３８を形成する。更に、前記フローテ
ィングゲート３４及び前記コントロールゲート３６等か
ら成るメモリセル全体を被覆するようにシリコン窒化膜
３９Ｄを形成する。そして、このシリコン窒化膜３９Ｄ
上にＳＯＧ膜及びＢＰＳＧ膜３９Ｅを形成し、これらを
所定量エッチバックすることで平坦化された層間絶縁膜
３９を形成した後に、この層間絶縁膜３９に形成したコ
ンタクトホール４１を介して前記ドレイン領域３７にコ
ンタクト接続する金属配線４０を形成する工程とを具備
したことを特徴とする。
【００２１】また、他の製造方法は、一導電型のシリコ
ン基板３１の表面を熱酸化してゲート酸化膜３３Ａを形
成し、このゲート酸化膜３３Ａ上に導電化されたポリシ
リコン膜５４を形成し、このポリシリコン膜５４上に所
定のパターンの開口５５Ａを有するシリコン窒化膜５５
Ａを形成した後に、この開口５５Ａに応じて前記ポリシ
リコン膜５４を選択酸化して選択酸化膜３５を形成す
る。次に、この選択酸化膜３５をマスクにして前記ポリ
シリコン膜５４をエッチングして上部に先鋭な角部３４
Ａを有するフローティングゲート３４を形成する。続い
て、前記フローティングゲート３４を被覆するようにト
ンネル酸化膜３３を形成し、このトンネル酸化膜３３上
に導電化されたポリシリコン膜とタングステンシリサイ
ド（ＷＳｉｘ）膜から成ると絶縁膜３９Ａを積層した後
に、この積層膜をパターニングしてトンネル酸化膜３３
を介して前記フローティングゲート３４上に重なる領域
を持つようにコントロールゲート３６を形成する。続い
て、前記フローティングゲート３４及び前記コントロー
ルゲート３６に隣接するように前記シリコン基板３１の
表面に逆導電型のドレイン領域３７，ソース領域３８を
形成する。更に、前記フローティングゲート３４及び前
記コントロールゲート３６等から成るメモリセル全体を
被覆するようにシリコン窒化膜３９Ｄを形成する。そし
て、このシリコン窒化膜３９Ｄ上にＳＯＧ膜及びＢＰＳ
Ｇ膜３９Ｅを形成し、これらを所定量エッチバックする
ことで平坦化された層間絶縁膜３９を形成した後に、こ
の層間絶縁膜３９に形成したコンタクトホール４１を介
して前記ドレイン領域３７にコンタクト接続する金属配
線４０を形成する工程とを具備したことを特徴とする。
【００２２】
【発明の実施の形態】以下、本発明の不揮発性半導体記
憶装置とその製造方法の一実施形態について図面を参照
しながら説明する。
【００２３】図１はフローティングゲートを有する不揮
発性半導体記憶装置のメモリセル部分の平面図であり、
図２は、図１のＸ１−Ｘ１断面図である。これらの図に
おいては、コントロールゲート３６がトンネル酸化膜３
３を介してフローティングゲート３４に重なるように並
んで配置されるスプリットゲート構造を示している。
【００２４】尚、本発明の特徴は、フローティングゲー
ト３４やコントロールゲート３６等から構成されるメモ
リセルを被覆する層間絶縁膜３９の構成にあり、詳しく
は後述するが、ＳＯＧ膜のエッチバック工程により平坦
化が施された層間絶縁膜３９が用いられた装置構成にお
いて、そのＳＯＧ膜からのＨ，ＯＨ等の拡散によるメモ
リセル特性の劣化を抑止するために、少なくともＳＯＧ
膜が形成される前工程で、メモリセル内へのＨ，ＯＨ等
の拡散を防止するバリア膜としてのシリコン窒化膜３９
Ｄを介在させたことである。
【００２５】Ｐ型のシリコン基板３１にＬＯＣＯＳ法に
より複数の素子分離膜３２が短冊状に形成され、素子領
域が区画される。シリコン基板３１上にゲート酸化膜３
３Ａを介し、隣り合う素子分離膜３２に隣接するように
してフローティングゲート３４が配置される。このフロ
ーティングゲート３４は、１つのメモリセル毎に独立し
て配置される。また、フローティングゲート３４上の選
択酸化膜３５は、選択酸化法によりフローティングゲー
ト３４の中央部で厚く形成され、フローティングゲート
３４の上部に先鋭な角部３４Ａ（図１２参照）が形成さ
れている。これにより、データの消去動作時にフローテ
ィングゲート３４の角部３４Ａで電界集中が生じ易いよ
うにしている。
【００２６】そして、複数のフローティングゲート３４
が配置されたシリコン基板３１上に、フローティングゲ
ート３４の各列毎に対応して前記ゲート酸化膜３３Ａと
一体化されたトンネル酸化膜３３を介してコントロール
ゲート３６が配置される。このコントロールゲート３６
は、一部がフローティングゲート３４上に重なり、残り
の部分がトンネル酸化膜３３を介してシリコン基板３１
に接するように配置されている。また、これらのフロー
ティングゲート３４及びコントロールゲート３６は、そ
れぞれ隣り合う列が互いに面対称となるように配置され
る。
【００２７】前記コントロールゲート３６の間の基板領
域及びフローティングゲート３４の間の基板領域に、Ｎ
型のドレイン領域３７及びソース領域３８が形成され
る。ドレイン領域３７は、コントロールゲート３６の間
で素子分離膜３２に囲まれてそれぞれが独立し、ソース
領域３８は、コントロールゲート３６の延在する方向に
連続する。これらのフローティングゲート３４、コント
ロールゲート３６、ドレイン領域３７及びソース領域３
８によりメモリセルトランジスタが構成される。
【００２８】そして、前記コントロールゲート３６上
に、層間絶縁膜３９を介して、アルミニウム合金等から
成る金属配線４０がコントロールゲート３６と交差する
方向に配置される。この金属配線４０は、コンタクトホ
ール４１を通して、ドレイン領域３７に接続される。そ
して、各コントロールゲート３６は、ワード線となり、
コントロールゲート３６と平行に延在するソース領域３
８は、ソース線となる。また、ドレイン領域３７に接続
される金属配線４０は、ビット線となる。
【００２９】以下、このような不揮発性半導体記憶装置
のメモリセルの製造方法について、便宜的に簡略化した
図面を参照しながら説明する。
【００３０】先ず、図３において、半導体基板３１の所
定の領域に素子分離膜３２を形成する（図２参照）と共
に、この素子分離膜３２以外の表層にゲート酸化膜３３
Ａをおよそ１００Åの厚さに形成する。そして、前記ゲ
ート酸化膜３３Ａ上にポリシリコン膜をおよそ１５００
Åの厚さに形成し、リンドープし導電化した後、周知の
フォトリソグラフィ法により、このポリシリコン膜をパ
ターニングして、フローティングゲート３４を形成す
る。
【００３１】次に、図４に示すように、前記フローティ
ングゲート３４を被覆するように前記ゲート酸化膜３３
Ａと一体形成される、厚さがおよそ３００Åの絶縁膜
（以下、トンネル酸化膜３３と称す）を形成する。尚、
前記トンネル酸化膜３３は、基板上にＣＶＤ法によりＣ
ＶＤ酸化膜、例えば、ＴＥＯＳ（Tetra Ethyl Ortho Si
licate）膜やＨＴＯ（High Temperature Oxide）膜等を
形成した後に熱酸化して成るものである。更に言えば、
前記ＣＶＤ酸化膜をモノシラン（ＳｉＨ4）とＮ2Ｏ、あ
るいはジクロルシラン（ＳｉＨ2Ｃｌ2）とＮ2Ｏとの反
応により形成した場合には、高品質なＣＶＤ酸化膜を形
成することができ、特にジクロルシラン（ＳｉＨ2Ｃ
ｌ2）を用いた場合には、ＴＤＤＢ特性等の電気特性が
向上したり、モノシラン（ＳｉＨ4）よりＨが少ないた
め、ＣＶＤ酸化膜内に含まれるＨの量が減少し、これに
関連する不具合（ホールの発生原因となり絶縁破壊を引
き起こす）が減少できる。また、成膜レートが遅くなる
ので膜厚制御性が良くなり、ウエハ面内及びウエハ面間
でのばらつきを抑制することができる。
【００３２】続いて、前記基板３１上の全面に例えばポ
リシリコン膜とタングステンシリサイド膜（ＷＳｉｘ
膜）とから成る２層構造の導電膜３６Ａを形成する。
尚、前記導電膜３６Ａは、最初にポリシリコン膜をおよ
そ１０００Åの厚さに形成し、次に前記ポリシリコン膜
にＰＯＣｌ3を拡散源としてリンドープした後、ポリシ
リコン膜上にタングステンシリサイド膜（ＷＳｉｘ膜）
をおよそ１２００Åの厚さに形成することによって得ら
れる。そして、前記導電膜３６Ａ上におよそ２５００Å
の膜厚の絶縁膜３９Ａを形成した後、この絶縁膜３９Ａ
上にフォトレジスト膜５０を形成し、このレジスト膜５
０のソース・ドレイン領域形成予定部に対応する位置に
開口５０Ａを形成する。
【００３３】次に、前記レジスト膜５０をマスクにして
絶縁膜３９Ａ及び導電膜３６Ａをエッチングすることに
より、図５に示すように上部に前記絶縁膜３９Ａを積層
して成るコントロールゲート３６を前記トンネル酸化膜
３３を介して前記フローティングゲート３３の上部から
側壁部に跨るように形成する。そして、前記レジスト膜
５０を除去した後、少なくとも前記ドレイン領域形成予
定部を図示しないフォトレジスト膜で被覆して、このフ
ォトレジスト膜をマスクにして基板３１の表層にｎ型不
純物、例えばリンイオン（31Ｐ+ ）をおよそドーズ量
５．０×１０15／ｃｍ2、加速電圧６０ＫｅＶの注入条
件で注入してアニール処理して拡散し、ソース領域３８
を形成する。尚、イオン注入される前記ｎ型不純物とし
て、ヒ素イオン（75Ａｓ+ ）等を用いても良い。
【００３４】次に、図６に示すように前記基板３１上の
全面にＣＶＤ法によりおよそ２０００Åの膜厚の酸化膜
から成る絶縁膜３９Ｂを形成した後、図７に示すように
全面に前記ソース領域３８上を被覆する開口５１Ａを有
するフォトレジスト膜５１をマスクにして、前記絶縁膜
３９Ｂ及び絶縁膜３３を異方性エッチングして、ドレイ
ン形成領域上面を露出させると共に側壁スペーサ膜３９
Ｃを形成する。また、前記レジスト膜５１下には、絶縁
膜３９Ｂが残膜することになる。
【００３５】そして、前記レジスト膜５１をマスクにし
て、基板３１の表層にｎ型不純物、例えばリン（31Ｐ+
）イオンをおよそドーズ量１．０×１０15／ｃｍ2、加
速電圧４０ＫｅＶの注入条件で注入してアニール処理し
てドレイン領域３７を形成し、このフォトレジスト膜５
１を除去する。このとき、素子分離膜３２、フローティ
ングゲート３４及びコントロールゲート３６がマスクに
なって、基板３１の表層にフローティングゲート３４及
びコントロールゲート３６の一端部に隣接するようにソ
ース領域３８及びドレイン領域３７が自己整合的（セル
フアライン）に形成される。尚、イオン注入される前記
ｎ型不純物として、ヒ素イオン（75Ａｓ+ ）等を用いて
も良い。
【００３６】次に、図８に示すように基板３１全面にＣ
ＶＤ法でおよそ２５０Å〜３５０Åの膜厚のシリコン窒
化（ＳｉＮ）膜３９Ｄを形成する。尚、このシリコン窒
化膜３９Ｄは、本発明の特徴を成すものであり、後述す
る層間絶縁膜３９から拡散されたＨ，ＯＨがメモリセル
内（特に、トンネル酸化膜３３）に入り込むことを防止
するバリアとして働く。このようにバリアとなるシリコ
ン窒化膜３９Ｄが形成されることで、層間絶縁膜３９か
ら拡散されたＨ，ＯＨが、トンネル酸化膜３３内に入り
込んで、トラップサイトを形成することがなくなるの
で、トラップアップレートの改善が図れる。
【００３７】続いて、図９に示すように、基板１上の全
面に例えば、およそ８０００Åの膜厚のＢＰＳＧ膜３９
Ｅを形成した後に、平坦化を図るためにＳＯＧ膜３９Ｆ
をおよそ２０００Åの膜厚で形成し、ＳＯＧ膜３９Ｆ及
びＢＰＳＧ膜３９Ｅを所定量（図９に一点鎖線で示す位
置まで）エッチバックする平坦化されている。そして、
前記ＢＰＳＧ膜３９Ｅを熱処理することで、絶縁膜３９
Ａ，３９Ｂ，３９Ｃやシリコン窒化膜３９Ｄ、そしてＢ
ＰＳＧ膜３９ＥとＳＯＧ膜３９Ｆから成る層間絶縁膜３
９を形成する。尚、図９では層間絶縁膜３９が平坦化さ
れた状態を誇張するために極端に平坦化された状態を図
示してあるが、実際には層間絶縁膜３９を構成するＢＰ
ＳＧ膜３９Ｅの表面の中で窪んだ領域があり、この窪ん
だ領域にＳＯＧ膜３９Ｆが残膜して、層間絶縁膜３９上
にＳＯＧ膜３９Ｆが点在することになる。
【００３８】そして、前記層間絶縁膜３９上に形成した
不図示のフォトレジスト膜をマスクにして層間絶縁膜３
９にコンタクトホール４１を形成し、図１０に示すよう
に、前記コンタクトホール４１内に不図示のバリアメタ
ル膜を介してタングステン膜から成るコンタクトプラグ
４０Ａを埋設し、コンタクトプラグ４０Ａ上にアルミニ
ウム膜４０Ｂ（例えば、Ａｌ膜，Ａｌ−Ｓｉ膜，Ａｌ−
Ｃｕ膜，Ａｌ−Ｓｉ−Ｃｕ膜等）を形成し、コンタクト
プラグ４０Ａ及びアルミニウム膜４０Ｂから成る金属配
線４０を形成する。これにより、本発明の不揮発性半導
体記憶装置が完成する。
【００３９】以上、説明したように本発明の不揮発性半
導体記憶装置では、メモリセル全体を被覆するようにシ
リコン窒化膜３９Ｄが形成されることで、従来のように
層間絶縁膜９を構成するＳＯＧ膜３９Ｆから拡散された
Ｈ，ＯＨが、トンネル酸化膜３内に入り込んでトラップ
サイトを形成することが抑止されるので、トラップアッ
プレートの改善が図れる。
【００４０】ここで、本発明装置におけるサイクル寿命
（データ書き換え回数、Ｅ／Ｗ Cycle）の測定結果を、
図１４に示すと、データ書き換え回数が、およそ１０万
回に達しても累積不良率は５０％に過ぎず、累積不良率
が１００％になるのは、およそ１６万回程度となり、サ
イクル寿命が向上していることがわかる。
【００４１】また、図２に示すようなフローティングゲ
ート３４の上部に先鋭な角部を形成する製造方法につい
て、図１１乃至図１３に基づき説明する。
【００４２】先ず、図１１において、Ｐ型のシリコン基
板３１の表面を熱酸化してゲート酸化膜３３Ａを形成
し、このゲート酸化膜３３Ａ上にリンドープされて導電
化されたポリシリコン膜５４を形成し、このポリシリコ
ン膜５４上に所定のパターンの開口５５Ａを有するシリ
コン窒化膜５５Ａを形成した後に、この開口５５Ａに応
じて前記ポリシリコン膜５４を選択酸化して選択酸化膜
３５を形成する。
【００４３】次に、図１２に示すように、前記選択酸化
膜３５をマスクにして前記ポリシリコン膜５４を異方性
エッチングして上部に先鋭な角部３４Ａを有するフロー
ティングゲート３４を形成する。
【００４４】続いて、図１３に示すように、前記フロー
ティングゲート３４を被覆するようにトンネル酸化膜３
３を形成し、このトンネル酸化膜３３上に導電化された
ポリシリコン膜とタングステンシリサイド（ＷＳｉｘ）
膜から成る積層膜を形成した後に、この積層膜をパター
ニングしてトンネル酸化膜３３を介して前記フローティ
ングゲート３４上に重なる領域を持つようにコントロー
ルゲート３６を形成するものである。このように先鋭な
角部３４Ａが形成されることで、データの消去動作時に
フローティングゲート３４の端部で電界集中が生じ易く
なり、消去特性が向上する。
【００４５】また、本発明の実施形態において、前述し
たＣＶＤ酸化膜等から成るトンネル酸化膜３３に窒化処
理を施すことで、更なるトラップアップレートの改善が
図れ、データの書き換え回数を延ばすことができる。即
ち、トラップアップレート悪化の要因として、コントロ
ールゲート３６とトンネル酸化膜３３との界面部分には
前記フローティングゲート３４から飛び出し、コントロ
ールゲート３６との電界で加速されエネルギーを持った
電荷（電子）に起因してトラップサイトが発生し易く、
このトラップサイトの発生領域で消去動作時にフローテ
ィングゲート３４から飛び出した電荷（電子）がトラッ
プされるため、消去効率が低下するものと考えられる。
そこで、そのトラップサイト発生領域に対応するトンネ
ル酸化膜３３部分に窒素原子を含有させることで、その
領域のＯ−Ｓｉ−Ｏの形を取らないダングリングボンド
の未結合手を３価の窒素原子によってターミネートする
ことが可能になり、ダングリングボンドを抑制すること
ができる。従って、電荷（電子）トラップサイトとなる
ダングリングボンドの発生が抑制されるため、消去動作
時にフローティングゲート３４から飛び出した電荷（電
子）がトラップされる割合が減少し、消去効率の低下を
抑制することができる。更に言えば、ＣＶＤ酸化膜の窒
化処理は、ＣＶＤ酸化膜を形成した後に、窒化雰囲気中
の熱拡散炉やＬＰ（減圧）ＣＶＤ炉内でＮ2Ｏ（あるい
はＮＯやＮＨ3）アニールするものである。
【００４６】尚、本発明の実施形態では、スプリットゲ
ート型フラッシュメモリに本発明を適用した実施の形態
について説明したが、本発明はこれに限らず、スタック
トゲート型フラッシュメモリに適用しても良い。
【００４７】
【発明の効果】本発明によれば、メモリセル全体を被覆
するようにシリコン窒化膜から成るバリア膜を形成した
ことで、従来のように層間絶縁膜を構成するＳＯＧ膜か
らＨ，ＯＨ等が拡散してトンネル酸化膜内に入り込んで
トラップサイトを形成することを抑止できるので、トラ
ップアップレートの改善が図れ、データの書き換え回数
を延ばすことができ、メモリセルの動作寿命を延長させ
ることができる。
【００４８】また、トンネル酸化膜に窒化処理を施すこ
とで、更なるトラップアップレートの改善が図れ、デー
タの書き換え回数を延ばすことができ、メモリセルの動
作寿命を延長させることができる。
【図面の簡単な説明】
【図１】本発明の不揮発性半導体記憶装置のメモリセル
の構造を示す平面図である。
【図２】図１の一部断面図である。
【図３】本発明の不揮発性半導体記憶装置の製造方法を
示す断面図である。
【図４】本発明の不揮発性半導体記憶装置の製造方法を
示す断面図である。
【図５】本発明の不揮発性半導体記憶装置の製造方法を
示す断面図である。
【図６】本発明の不揮発性半導体記憶装置の製造方法を
示す断面図である。
【図７】本発明の不揮発性半導体記憶装置の製造方法を
示す断面図である。
【図８】本発明の不揮発性半導体記憶装置の製造方法を
示す断面図である。
【図９】本発明の不揮発性半導体記憶装置の製造方法を
示す断面図である。
【図１０】本発明の不揮発性半導体記憶装置の製造方法
を示す断面図である。
【図１１】本発明の不揮発性半導体記憶装置の製造方法
を示す断面図である。
【図１２】本発明の不揮発性半導体記憶装置の製造方法
を示す断面図である。
【図１３】本発明の不揮発性半導体記憶装置の製造方法
を示す断面図である。
【図１４】本発明と従来の不揮発性半導体記憶装置のデ
バイス特性を示す図である。
【図１５】従来の不揮発性半導体記憶装置のメモリセル
の構造を示す平面図である。
【図１６】図１５の一部断面図である。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 北爪 和俊 大阪府守口市京阪本通２丁目５番５号 三 洋電機株式会社内 (72)発明者 畔上 秀夫 大阪府守口市京阪本通２丁目５番５号 三 洋電機株式会社内 Ｆターム(参考） 5F001 AA21 AA22 AA25 AA43 AA63 AB03 AB08 AB09 AC02 AC06 AC20 AC61 AD12 AD41 AD94 AE02 AE08 AF07 AG12 AG21 AG22 AG23 5F083 EP02 EP24 EP60 ER02 ER05 ER14 ER17 ER21 GA21 JA05 JA35 JA36 JA37 JA39 JA53 JA56 MA05 MA06 MA20 PR12 PR15 PR21 PR29 PR36

Claims (7)

    【特許請求の範囲】
  1. 【請求項１】 一導電型のシリコン基板上に形成された
    フローティングゲートと、このフローティングゲートを
    被覆する絶縁膜と、この絶縁膜を介して前記フローティ
    ングゲート上に重なる領域を持つように形成されるコン
    トロールゲートと、前記フローティングゲート及び前記
    コントロールゲートに隣接する前記シリコン基板の表面
    に形成される逆導電型の拡散領域と、少なくともＳＯＧ
    膜を含む層間絶縁膜を介して前記拡散領域に接続された
    金属配線とを備えた不揮発性半導体記憶装置において、 前記層間絶縁膜下層にシリコン窒化膜から成るバリア膜
    が形成されていることを特徴とする不揮発性半導体記憶
    装置。
  2. 【請求項２】 一導電型のシリコン基板上に形成された
    フローティングゲートと、 前記フローティングゲートを被覆するトンネル酸化膜
    と、 前記トンネル酸化膜を介して前記フローティングゲート
    上に重なる領域を持つように形成されるコントロールゲ
    ートと、 前記フローティングゲート及び前記コントロールゲート
    に隣接する前記シリコン基板の表面に形成される逆導電
    型の拡散領域と、 前記フローティングゲート及び前記コントロールゲート
    を被覆するように形成されたシリコン窒化膜と、 前記シリコン窒化膜上に形成された少なくともＳＯＧ膜
    を含む層間絶縁膜を介して前記拡散領域に接続された金
    属配線とを具備したことを特徴とする不揮発性半導体記
    憶装置。
  3. 【請求項３】 一導電型のシリコン基板上に形成された
    フローティングゲートと、 前記フローティングゲートを被覆する窒化処理が施され
    たトンネル酸化膜と、 前記トンネル酸化膜を介して前記フローティングゲート
    上に重なる領域を持つように形成されるコントロールゲ
    ートと、 前記フローティングゲート及び前記コントロールゲート
    に隣接する前記シリコン基板の表面に形成される逆導電
    型の拡散領域と、 前記フローティングゲート及び前記コントロールゲート
    を被覆するように形成されたシリコン窒化膜と、 前記シリコン窒化膜上に形成された少なくともＳＯＧ膜
    を含む層間絶縁膜を介して前記拡散領域に接続された金
    属配線とを具備したことを特徴とする不揮発性半導体記
    憶装置。
  4. 【請求項４】 一導電型のシリコン基板上に形成された
    フローティングゲートと、このフローティングゲートを
    被覆する絶縁膜と、この絶縁膜を介して前記フローティ
    ングゲート上に重なる領域を持つように形成されるコン
    トロールゲートと、前記フローティングゲート及び前記
    コントロールゲートに隣接する前記シリコン基板の表面
    に形成される逆導電型の拡散領域と、少なくともＳＯＧ
    膜を含む層間絶縁膜を介して前記拡散領域に接続された
    金属配線とを備えた不揮発性半導体記憶装置の製造方法
    において、 前記層間絶縁膜下層にシリコン窒化膜から成るバリア膜
    を形成する工程が具備されたことを特徴とする不揮発性
    半導体記憶装置の製造方法。
  5. 【請求項５】 一導電型のシリコン基板の表面を熱酸化
    してゲート酸化膜を形成する工程と、 前記ゲート酸化膜上に第１の導電膜を形成した後にこの
    第１の導電膜をパターニングしてフローティングゲート
    を形成する工程と、 前記フローティングゲートを被覆するようにトンネル酸
    化膜を形成する工程と、 前記トンネル酸化膜上に第２の導電膜を形成した後にこ
    の第２の導電膜をパターニングしてトンネル酸化膜を介
    して前記フローティングゲート上に重なる領域を持つよ
    うにコントロールゲートを形成する工程と、 前記フローティングゲート及び前記コントロールゲート
    に隣接する前記シリコン基板の表面に逆導電型の拡散領
    域を形成する工程と、 前記フローティングゲート及び前記コントロールゲート
    を被覆するようにシリコン窒化膜を形成する工程と、 前記シリコン窒化膜上に少なくともＳＯＧ膜のエッチバ
    ック工程により平坦化された層間絶縁膜を形成する工程
    と、 前記層間絶縁膜に形成したコンタクトホールを介して前
    記拡散領域にコンタクト接続する金属配線を形成する工
    程とを具備したことを特徴とする不揮発性半導体記憶装
    置の製造方法。
  6. 【請求項６】 一導電型のシリコン基板の表面を熱酸化
    してゲート酸化膜を形成する工程と、 前記ゲート酸化膜上に第１の導電膜を形成し、この第１
    の導電膜上に所定のパターンの開口を有する耐酸化膜を
    形成した後に、前記開口に応じて前記第１の導電膜を選
    択酸化して選択酸化膜を形成する工程と、 前記選択酸化膜をマスクにして前記第１の導電膜をエッ
    チングして上部に先鋭な角部を有するフローティングゲ
    ートを形成する工程と、 前記フローティングゲートを被覆するようにトンネル酸
    化膜を形成する工程と、 前記トンネル酸化膜上に第２の導電膜を形成した後にこ
    の第２の導電膜をパターニングしてトンネル酸化膜を介
    して前記フローティングゲート上に重なる領域を持つよ
    うにコントロールゲートを形成する工程と、 前記フローティングゲート及び前記コントロールゲート
    に隣接する前記シリコン基板の表面に逆導電型の拡散領
    域を形成する工程と、 前記フローティングゲート及び前記コントロールゲート
    を被覆するようにシリコン窒化膜を形成する工程と、 前記シリコン窒化膜上に少なくともＳＯＧ膜のエッチバ
    ック工程により平坦化された層間絶縁膜を形成する工程
    と、 前記層間絶縁膜に形成したコンタクトホールを介して前
    記拡散領域にコンタクト接続する金属配線を形成する工
    程とを具備したことを特徴とする不揮発性半導体記憶装
    置の製造方法。
  7. 【請求項７】 一導電型のシリコン基板の表面を熱酸化
    してゲート酸化膜を形成する工程と、 前記ゲート酸化膜上に第１の導電膜を形成し、この第１
    の導電膜上に所定のパターンの開口を有する耐酸化膜を
    形成した後に、前記開口に応じて前記第１の導電膜を選
    択酸化して選択酸化膜を形成する工程と、 前記選択酸化膜をマスクにして前記第１の導電膜をエッ
    チングして上部に先鋭な角部を有するフローティングゲ
    ートを形成する工程と、 前記フローティングゲートを被覆するように窒化処理が
    施されたトンネル酸化膜を形成する工程と、 前記トンネル酸化膜上に第２の導電膜を形成した後にこ
    の第２の導電膜をパターニングしてトンネル酸化膜を介
    して前記フローティングゲート上に重なる領域を持つよ
    うにコントロールゲートを形成する工程と、 前記フローティングゲート及び前記コントロールゲート
    に隣接する前記シリコン基板の表面に逆導電型の拡散領
    域を形成する工程と、 前記フローティングゲート及び前記コントロールゲート
    を被覆するようにシリコン窒化膜を形成する工程と、 前記シリコン窒化膜上に少なくともＳＯＧ膜のエッチバ
    ック工程により平坦化された層間絶縁膜を形成する工程
    と、 前記層間絶縁膜に形成したコンタクトホールを介して前
    記拡散領域にコンタクト接続する金属配線を形成する工
    程とを具備したことを特徴とする不揮発性半導体記憶装
    置の製造方法。
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US09/488,917 US6551867B1 (en) 1999-01-25 2000-01-19 Non-volatile semiconductor memory device and method for manufacturing the same
KR1020000003149A KR20000053585A (ko) 1999-01-25 2000-01-24 불휘발성 반도체 기억 장치와 그 제조 방법

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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6727144B2 (en) 2002-06-21 2004-04-27 Oki Electric Industry Co., Ltd. Manufacturing method for semiconductor storage device
US6921964B2 (en) 2001-02-08 2005-07-26 Seiko Epson Corporation Semiconductor device having a non-volatile memory transistor formed on a semiconductor

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