JP2000201074A

JP2000201074A - Ａ／ｄ変換回路

Info

Publication number: JP2000201074A
Application number: JP11002974A
Authority: JP
Inventors: Taketoshi Ikegami; 武敏池上; Tetsuhisa Yamada; 哲久山田
Original assignee: Yokogawa Electric Corp
Current assignee: Yokogawa Electric Corp
Priority date: 1999-01-08
Filing date: 1999-01-08
Publication date: 2000-07-18

Abstract

(57)【要約】【課題】校正処理を行いつつ連続測定が可能なＡ／Ｄ
変換回路を実現する。【解決手段】Ａ／Ｄ変換回路において、アナログ入力
信号が差動入力される差動増幅器と、この差動増幅器の
出力をディジタル信号に変換するＡ／Ｄ変換器と、この
Ａ／Ｄ変換器の出力の極性を反転させる極性反転回路
と、Ａ／Ｄ変換器の出力と極性反転回路の出力との平均
を出力する平均処理回路と、アナログ入力信号の差動入
力の極性を交互に切り換えて差動増幅器に入力すると共
にＡ／Ｄ変換器の出力及び極性反転回路の出力を交互に
切り換えて平均処理回路に供給する切換手段とを設け
る。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、Ａ／Ｄ変換回路に
関し、特に校正処理を行いつつ連続測定が可能なＡ／Ｄ
変換回路に関する。

【０００２】

【従来の技術】従来のＡ／Ｄ変換回路ではその変換精度
を向上させるためにＡ／Ｄ変換器の校正処理を行う必要
がある。このような校正処理には回路の主にオフセット
成分を除去するためのゼロ校正処理、ゲイン誤差を補正
するフルスケール校正処理がある。両者の校正処理を行
った後に被測定信号をＡ／Ｄ変換することにより高精度
のＡ／Ｄ変換を行うことになる。

【０００３】図６はこのような従来のＡ／Ｄ変換回路の
一例を示す構成ブロック図である。図６において１はマ
ルチプレクサ回路、２はＡ／Ｄ変換器、１００はアナロ
グ入力信号、１０１はゼロ校正用信号、１０２はフルス
ケール校正用信号、１０３はディジタル出力信号であ
る。

【０００４】アナログ入力信号１００、ゼロ校正用信号
１０１及びフルスケール校正用信号１０２はマルチプレ
クサ回路１の各入力端子にそれぞれ接続され、マルチプ
レクサ回路１の出力はＡ／Ｄ変換器２の入力端子に接続
される。また、変換結果であるディジタル信号１０３が
Ａ／Ｄ変換器２から出力される。

【０００５】ここで。図６に示す従来例の校正処理の動
作を図７を用いて説明する。図７はＡ／Ｄ変換器２での
処理内容を示すタイミング図である。図７中”Ｔ００
１”に示すタイミングでマルチプレクサ回路１は制御信
号（図示せず。）によりゼロ校正用信号１０１を選択し
て出力信号としてＡ／Ｄ変換器２に供給する。そして、
Ａ／Ｄ変換器２は図７中”Ｔ００２”に示すタイミング
までに入力されたゼロ校正用信号１０１を用いてゼロ校
正処理を行う。

【０００６】次に、図７中”Ｔ００２”に示すタイミン
グでマルチプレクサ回路１は制御信号（図示せず。）に
よりフルスケール校正用信号１０２を選択して出力信号
としてＡ／Ｄ変換器２に供給する。そして、Ａ／Ｄ変換
器２は図７中”Ｔ００３”に示すタイミングまでに入力
されたフルスケール校正用信号１０２を用いてフルスケ
ール校正処理を行う。

【０００７】最後に、図７中”Ｔ００３”に示すタイミ
ングでマルチプレクサ回路１は制御信号（図示せず。）
によりアナログ入力信号１００を選択して出力信号とし
てＡ／Ｄ変換器２に供給する。そして、Ａ／Ｄ変換器２
は図７中”Ｔ００４”に示すタイミングまでに入力され
たアナログ入力信号１００をＡ／Ｄ変換してディジタル
出力信号１０３として出力する。

【０００８】同様にして図７中”ＣＣ０１”に示す変換
周期でゼロ校正処理、フルスケール校正処理及びアナロ
グ入力信号１００のＡ／Ｄ変換処理を順次行ってゆきデ
ィジタル出力信号１０３を順次出力して行く。

【０００９】この結果、アナログ入力信号１００のＡ／
Ｄ変換処理前に順次ゼロ校正処理及びフルスケール校正
処理を行うことにより高精度のＡ／Ｄ変換を行うことが
可能になる。

【００１０】

【発明が解決しようとする課題】しかし、従来のＡ／Ｄ
変換回路では実際のアナログ入力信号１００のＡ／Ｄ変
換処理の前に２つの校正処理が必要になり、校正処理に
要する時間がデッドタイムとなってしまい連続測定を行
う場合等ではこのデッドタイムが障害になってしまうと
言った問題点があった。従って本発明が解決しようとす
る課題は、校正処理を行いつつ連続測定が可能なＡ／Ｄ
変換回路を実現することにある。

【００１１】

【課題を解決するための手段】このような課題を達成す
るために、本発明のうち請求項１記載の発明は、Ａ／Ｄ
変換回路において、アナログ入力信号が差動入力される
差動増幅器と、この差動増幅器の出力をディジタル信号
に変換するＡ／Ｄ変換器と、このＡ／Ｄ変換器の出力の
極性を反転させる極性反転回路と、前記Ａ／Ｄ変換器の
出力と前記極性反転回路の出力との平均を出力する平均
処理回路と、前記アナログ入力信号の差動入力の極性を
交互に切り換えて前記差動増幅器に入力すると共に前記
Ａ／Ｄ変換器の出力及び前記極性反転回路の出力を交互
に切り換えて前記平均処理回路に供給する切換手段とを
備えたことにより、ゼロ校正処理によるデッドタイムを
生じさせることなくオフセット成分が相殺されることに
なる。

【００１２】請求項２記載の発明は、第１及び第２のＡ
／Ｄ変換手段と、差動入力のアナログ入力信号及びフル
スケール校正用信号を交互に切り換えて前記第１及び第
２のＡ／Ｄ変換手段に供給すると共に前記第１及び第２
のＡ／Ｄ変換手段の出力の一方を選択して出力する切換
手段とを備え、前記第１及び第２のＡ／Ｄ変換手段でア
ナログ入力信号の測定及びフルスケール校正処理を交互
に行うことにより、フルスケール校正処理によるデッド
タイムが外部からは分からなくなる。また、短時間でフ
ルスケール校正処理を行うことができるので従来例と比
較して短時間の線形性変動やゲイン変動等の特性変動に
よる誤差を抑えることが可能になる。

【００１３】請求項３記載の発明は、請求項２記載の発
明であるＡ／Ｄ変換回路において、前記第１及び第２の
Ａ／Ｄ変換手段のアナログ入力信号の測定出力を平均化
することにより、Ａ／Ｄ変換器のバラツキを低減するこ
とも可能である。

【００１４】請求項４記載の発明は、第１及び第２のＡ
／Ｄ変換手段と、測温抵抗体及び一方の配線抵抗での電
圧降下、他方の配線抵抗での電圧降下、基準抵抗での電
圧降下、差動入力のフルスケール校正用信号とをそれぞ
れ切り換えて前記第１及び第２のＡ／Ｄ変換手段に供給
する切換手段と、前記第１及び第２のＡ／Ｄ変換手段の
出力から前記基準抵抗での電圧降下の選択し、若しく
は、減算により前記測温抵抗体での電圧降下を演算する
選択演算回路とを備え、前記第１及び第２のＡ／Ｄ変換
手段で前記基準抵抗での電圧降下の測定及びフルスケー
ル校正処理を交互に行った後前記測温抵抗体及び前記一
方の配線抵抗での電圧降下の測定と前記他方の配線抵抗
での電圧降下の測定とを交互に行うことにより、２個所
の電圧を同時に測定する必要がある測温抵抗体の抵抗値
等の測定を容易にすることが可能である。

【００１５】請求項５記載の発明は、請求項４記載の発
明であるＡ／Ｄ変換回路において、前記第１及び第２の
Ａ／Ｄ変換手段の前記基準抵抗での電圧降下の測定出力
及び前記測温抵抗体での電圧降下の測定出力を平均化す
ることにより、Ａ／Ｄ変換器のバラツキを低減すること
も可能である。

【００１６】請求項６記載の発明は、請求項２及び請求
項４記載の発明であるＡ／Ｄ変換回路において、前記請
求項１記載のＡ／Ｄ変換回路を前記Ａ／Ｄ変換手段とし
て用いたことにより、ゼロ校正処理によるデッドタイム
を生じさせることなくオフセット成分が相殺されること
になる。

【００１７】

【発明の実施の形態】以下本発明を図面を用いて詳細に
説明する。図１は本発明に係るＡ／Ｄ変換回路の一実施
例を示す構成ブロック図である。図１において３，４及
び８はスイッチ回路、５はプリアンプである差動増幅
器、６はＡ／Ｄ変換器、７は極性反転回路、９は平均処
理回路、１０３ａはディジタル出力信号、１０４ａ及び
１０４ｂは差動入力のアナログ入力信号、１０５は制御
信号である。また、３，４及び８は第１の切換手段を構
成している。

【００１８】アナログ入力信号１０４ａはスイッチ回路
３及び４の一方の入力端子にそれぞれ接続され、アナロ
グ入力信号１０４ｂはスイッチ回路３及び４の他方の入
力端子にそれぞれ接続される。

【００１９】スイッチ回路３及び４の出力は差動増幅器
５の非反転入力端子及び反転入力端子に接続され、差動
増幅器５の出力はＡ／Ｄ変換器６の入力端子に接続され
る。Ａ／Ｄ変換器６の出力は極性反転回路７の入力端子
及びスイッチ回路８の一方の入力端子に接続され、極性
反転回路７の出力はスイッチ回路８の他方の入力端子に
接続される。

【００２０】スイッチ回路８の出力は平均処理回路９に
入力され、平均処理回路９の出力はディジタル出力信号
１０３ａとして出力される。また、制御信号１０５はス
イッチ回路３，４及び８の制御入力端子にそれぞれ接続
される。

【００２１】ここで、図１に示す実施例の動作を説明す
る。スイッチ回路３，４及び８は制御信号１０５のレベ
ルが”ハイレベル”の時に図１中”Ｈ”に示す入力端子
を選択し、制御信号１０５のレベルが”ローレベル”の
時に図１中”Ｌ”に示す入力端子を選択するように動作
する。

【００２２】例えば、アナログ入力信号１０４ａ及び１
０４ｂの値を”Ｖin_p”及び”Ｖin_m”、差動増幅器５
のゲインを”Ａ”、Ａ／Ｄ変換器６の出力値を”Ｄou
t”とし、Ａ／Ｄ変換回路を構成する差動増幅器５やＡ
／Ｄ変換器６のオフセット成分として”Ｖos”が存在す
る場合を考える。

【００２３】制御信号が”ハイレベル”の時には、アナ
ログ入力信号１０４ａが差動増幅器５の非反転入力端子
に、アナログ入力信号１０４ｂが差動増幅器５の反転入
力端子にそれぞれ印加されるのでＡ／Ｄ変換器６の出力
値”Ｄout”は、Ｄout＝Ａ・(Ｖin_p−Ｖin_m＋Ｖos) （１）となり、直接平均処理回路９に入力される。

【００２４】一方、制御信号が”ローレベル”の時に
は、アナログ入力信号１０４ａが差動増幅器５の反転入
力端子に、アナログ入力信号１０４ｂが差動増幅器５の
非反転入力端子にそれぞれ印加されるのでＡ／Ｄ変換器
６の出力値”Ｄout”は、Ｄout＝Ａ・(Ｖin_m−Ｖin_p＋Ｖos) （２）となり、極性反転回路７を介して平均処理回路９に入力
される。

【００２５】そして、平均処理回路９により式（１）及
び式（２）の値が平均処理されてディジタル出力信号１
０３ａとして出力されるのでその値を”Ｄaveout”は、Ｄaveout＝{Ａ・(Ｖin_p−Ｖin_m＋Ｖos) ＋[−Ａ・(Ｖin_m−Ｖin_p＋Ｖos)]}／２＝Ａ・(Ｖin_p−Ｖin_m) （３）となる。

【００２６】すなわち、式（３）から分かるように特に
ゼロ校正処理を行うこと無くＡ／Ｄ変換回路のオフセッ
ト成分が相殺されることになる。

【００２７】この結果、アナログ入力信号の差動入力の
極性を交互に切り換えると共にＡ／Ｄ変換器の出力値の
差分をディジタル出力信号として出力することにより、
ゼロ校正処理によるデッドタイムを生じさせることなく
オフセット成分が相殺されることになる。

【００２８】また、図２はフルスケール校正処理を行う
場合の本発明に係るＡ／Ｄ変換回路の一実施例を示す構
成ブロック図である。図２において３〜９、１０４ａ、
１０４ｂ及び１０５は図１と同一符号を付してあり、Ａ
／Ｄ変換手段５０ａ及び５０ｂは３〜９から構成される
同一の回路である。また、１０，１１，１２，１３及び
１４はスイッチ回路、１０３ｂはディジタル出力信号、
１０６ａ及び１０６ｂはフルスケール校正用信号、１０
７は制御信号である。さらに、１０，１１，１２，１３
及び１４は第２の切換手段を構成している。

【００２９】Ａ／Ｄ変換手段５０ａ及びＡ／Ｄ変換手段
５０ｂの接続関係及び動作等に関しては図１に示す実施
例と同様であるので説明は省略する。アナログ入力信号
１０４ａはスイッチ回路１０及び１２の一方の入力端子
に接続され、アナログ入力信号１０４ｂはスイッチ回路
１１及び１３の一方の入力端子に接続される。

【００３０】フルスケール校正用信号１０６ａはスイッ
チ回路１０及び１２の他方の入力端子に接続され、フル
スケール校正用信号１０６ｂはスイッチ回路１１及び１
３の他方の入力端子に接続される。

【００３１】スイッチ回路１０の出力はＡ／Ｄ変換手段
５０ａを構成するスイッチ回路３及び４の一方の入力端
子に接続され、スイッチ回路１１の出力はＡ／Ｄ変換手
段５０ａを構成するスイッチ回路３及び４の他方の入力
端子に接続される。

【００３２】スイッチ回路１２の出力はＡ／Ｄ変換手段
５０ｂを構成するスイッチ回路３及び４の一方の入力端
子に接続され、スイッチ回路１３の出力はＡ／Ｄ変換手
段５０ｂを構成するスイッチ回路３及び４の他方の入力
端子に接続される。

【００３３】また、Ａ／Ｄ変換手段５０ａの出力はスイ
ッチ回路１４の一方の入力端子に接続され、Ａ／Ｄ変換
手段５０ｂの出力はスイッチ回路１４の他方の入力端子
に接続される。また、スイッチ回路１４の出力端子はデ
ィジタル出力信号１０３ｂを出力する。さらに、制御信
号１０７がスイッチ回路１０，１１，１２，１３及び１
４の制御入力端子に接続される。

【００３４】ここで、図２に示す実施例の動作を図３を
用いて説明する。図３は制御信号１０５及び１０７とＡ
／Ｄ変換手段５０ａ及び５０ｂの動作、ディジタル出力
信号１０３ｂの状態を説明するタイミング図である。

【００３５】スイッチ回路１０，１１，１２，１３及び
１４は制御信号１０７のレベルが”ハイレベル”の時に
図２中”Ｈ”に示す入力端子を選択し、制御信号１０７
のレベルが”ローレベル”の時に図２中”Ｌ”に示す入
力端子を選択するように動作する。

【００３６】制御信号１０７が”ハイレベル”の場合に
はＡ／Ｄ変換手段５０ａにはアナログ入力信号１０４ａ
及び１０４ｂが印加され、Ａ／Ｄ変換手段５０ｂにはフ
ルスケール校正用信号１０６ａ及び１０６ｂが印加され
る。

【００３７】このため、図３中”Ｔ１０１〜Ｔ１０２”
に示すタイミングではＡ／Ｄ変換手段５０ａは図１と同
様の入力がなされるので、アナログ入力信号のＡ／Ｄ変
換処理が行われる。

【００３８】一方、図３中”Ｔ１０１〜Ｔ１０２”に示
すタイミングではＡ／Ｄ変換手段５０ｂにはフルスケー
ル校正用信号１０６ａ及び１０６ｂが印加されるので、
フルスケール校正が行われる。

【００３９】さらに、制御信号１０７が”ハイレベル”
の場合にはＡ／Ｄ変換手段５０ａの出力がスイッチ回路
１４によって選択されてディジタル出力信号１０３ｂと
して出力されるのでアナログ入力信号のＡ／Ｄ変換結果
が出力されることになる。

【００４０】また、制御信号１０７が”ローレベル”の
場合にはＡ／Ｄ変換手段５０ａにはフルスケール校正用
信号１０６ａ及び１０６ｂが印加され、Ａ／Ｄ変換手段
５０ｂにはアナログ入力信号１０４ａ及び１０４ｂが印
加される。

【００４１】このため、図３中”Ｔ１０２〜Ｔ１０３”
に示すタイミングではＡ／Ｄ変換手段５０ａにはフルス
ケール校正用信号１０６ａ及び１０６ｂが印加されるの
で、フルスケール校正が行われる。

【００４２】一方、図３中”Ｔ１０２〜Ｔ１０３”に示
すタイミングではＡ／Ｄ変換手段５０ｂは図１と同様の
入力がなされるので、アナログ入力信号のＡ／Ｄ変換処
理が行われる。

【００４３】さらに、制御信号１０７が”ローレベル”
の場合にはＡ／Ｄ変換手段５０ｂの出力がスイッチ回路
１４によって選択されてディジタル出力信号１０３ｂと
して出力されるのでアナログ入力信号のＡ／Ｄ変換結果
が出力されることになる。

【００４４】この結果、２チャンネルの回路で測定及び
校正処理を交互に行うことにより、図３から分かるよう
にどのタイミングにおいてもディジタル出力信号１０３
ｂにはフルスケール校正処理によるデッドタイムが外部
からは分からなくなる。

【００４５】また、短時間でフルスケール校正処理を行
うことができるので従来例と比較して短時間の線形性変
動やゲイン変動等の特性変動による誤差を抑えることが
可能になる。

【００４６】また、制御信号１０５のタイミングでアナ
ログ入力信号の差動入力の極性を交互に切り換えること
により、前述のように、ゼロ校正処理によるデッドタイ
ムを生じさせることなくオフセット成分が相殺されるこ
とになる。

【００４７】さらに、制御信号１０７が”ハイレベル”
及び”ローレベル”における出力を平均化することによ
り、Ａ／Ｄ変換器のバラツキを低減することも可能であ
る。

【００４８】また、図４は３端子測温抵抗体による温度
測定回路に応用した本発明に係るＡ／Ｄ変換回路の一実
施例を示す構成ブロック図である。図４において、１０
〜１３，５０ａ，５０ｂ，１０５，１０６ａ，１０６ｂ
及び１０７は図２と同一符号を付してあり、１５は定電
流源、１６，２１，２２，２３及び２４はスイッチ回
路、１７及び１９は配線抵抗、１８は測温抵抗体、２０
は基準抵抗、２５は選択演算回路、１０３ｃはディジタ
ル出力信号、１０８は制御信号である。また、１６，２
１，２２，２３及び２４は第３の切換手段を構成してい
る。

【００４９】スイッチ回路１０〜１３及びＡ／Ｄ変換手
段５０ａ及びＡ／Ｄ変換手段５０ｂの周辺部分の接続関
係及び動作等に関しては図２に示す実施例と同様である
ので説明は省略する。

【００５０】定電流源１５の一方の端子はスイッチ回路
１６の入力端子に接続され、スイッチ回路１６の一方の
出力端子は配線抵抗１７の一端及びスイッチ回路２１の
一方の入力端子に接続される。また、スイッチ回路１６
の他方の出力端子は基準抵抗２０の一端及びスイッチ回
路２１の他方の入力端子に接続される。

【００５１】配線抵抗１７の他端は測温抵抗体１８の一
端に接続され、測温抵抗体１８の他端は配線抵抗１９の
一端、スイッチ回路２２及び２３の一方の入力端子にそ
れぞれ接続される。また、フルスケール校正用信号１０
６ａはスイッチ回路２３の他方の入力端子に接続され、
フルスケール校正用信号１０６ｂはスイッチ回路２４の
一方の入力端子に接続される

【００５２】スイッチ回路２１の出力端子はスイッチ回
路１０及び１２の一方の入力端子に接続され、スイッチ
回路２２の出力端子はスイッチ回路１１及び１３の一方
の入力端子に接続される。

【００５３】また、スイッチ回路２３の出力端子はスイ
ッチ回路１０及び１２の他方の入力端子に接続され、ス
イッチ回路２４の出力端子はスイッチ回路１１及び１３
の他方の入力端子に接続され、Ａ／Ｄ変換手段５０ａ及
びＡ／Ｄ変換手段５０ｂの出力は選択演算回路２５に接
続され、選択演算回路２５の出力端子はディジタル出力
信号１０３ｃを出力する。

【００５４】さらに、配線抵抗１９の他端、基準抵抗２
０の他端スイッチ回路２２及び２４の他方の入力端子は
接地され、定電流源１５の他端は正電圧源に接続され、
スイッチ回路１６，２１，２２，２３及び２４の制御入
力端子には制御信号１０８がそれぞれ接続される。ま
た、選択演算回路２５の制御入力端子には制御信号１０
７及び１０８が接続される。

【００５５】ここで、図４に示す実施例の動作を図５を
用いて説明する。図５は制御信号１０５，１０７及び１
０８とＡ／Ｄ変換手段５０ａ及び５０ｂの動作、ディジ
タル出力信号１０３ｃの状態を説明するタイミング図で
ある。

【００５６】スイッチ回路１６，２１，２２，２３及び
２４は制御信号１０８のレベルが”ハイレベル”の時に
図４中”Ｈ”に示す入力端子を選択し、制御信号１０８
のレベルが”ローレベル”の時に図４中”Ｌ”に示す入
力端子を選択するように動作する。

【００５７】また、選択演算回路２５は制御信号１０８
が”ローレベル”で制御信号１０７が”ハイレベル”及
び”ローレベル”の場合にはそれぞれＡ／Ｄ変換手段５
０ａ及びＡ／Ｄ変換手段５０ｂの出力を選択して出力す
る。

【００５８】そして、選択演算回路２５は制御信号１０
８が”ハイレベル”で制御信号１０７が”ハイレベル”
及び”ローレベル”の場合にはそれぞれＡ／Ｄ変換手段
５０ａの出力からＡ／Ｄ変換手段５０ｂの出力を減算し
た差分及びＡ／Ｄ変換手段５０ｂの出力からＡ／Ｄ変換
手段５０ａの出力を減算した差分をそれぞれ出力する。

【００５９】制御信号１０７及び１０８が”ハイレベ
ル”及び”ローレベル”の場合にはＡ／Ｄ変換手段５０
ａには基準抵抗２０における電圧降下分”ＶＲｒ”が印
加され、Ａ／Ｄ変換手段５０ｂにはフルスケール校正用
信号１０６ａ及び１０６ｂが印加される。

【００６０】このため、図５中”Ｔ２０１〜Ｔ２０２”
に示すタイミングではＡ／Ｄ変換手段５０ａでは基準抵
抗２０における電圧降下”ＶＲｒ”が測定され、Ａ／Ｄ
変換手段５０ｂではフルスケール校正が行われる。

【００６１】また、制御信号１０７及び１０８が”ロー
レベル”及び”ローレベル”の場合にはＡ／Ｄ変換手段
５０ａにはフルスケール校正用信号１０６ａ及び１０６
ｂが印加され、Ａ／Ｄ変換手段５０ｂには基準抵抗２０
における電圧降下分”ＶＲｒ”が印加される。

【００６２】このため、図５中”Ｔ２０２〜Ｔ２０３”
に示すタイミングではＡ／Ｄ変換手段５０ａではフルス
ケール校正が行われ、Ａ／Ｄ変換手段５０ｂでは基準抵
抗２０における電圧降下”ＶＲｒ”が測定される。

【００６３】さらに、制御信号１０７が”ハイレベル”
及び”ローレベル”の場合にはＡ／Ｄ変換手段５０ａ及
びＡ／Ｄ変換手段５０ｂの出力が選択演算回路２５によ
ってそれぞれ選択されてディジタル出力信号１０３ｂと
して出力される。

【００６４】すなわち、Ａ／Ｄ変換手段５０ａ及びＡ／
Ｄ変換手段５０ｂで測定された基準抵抗２０における電
圧降下”ＶＲｒ”が順次出力されるので、これら２つの
出力を平均処理して電圧降下”ＶＲｒａｖｅ”を得る。
また、基準抵抗２０は抵抗値が既知の抵抗であり、この
基準抵抗２０における電圧降下から定電流源１５の出力
電流が得られる。

【００６５】一方、制御信号１０７及び１０８が”ハイ
レベル”及び”ハイレベル”の場合にはＡ／Ｄ変換手段
５０ａには配線抵抗１７及び測温抵抗体１８における電
圧降下分”ＶＲｗ＋ＶＲｔ”が印加され、Ａ／Ｄ変換手
段５０ｂには配線抵抗１９における電圧降下分”ＶＲ
ｗ”が印加される。

【００６６】このため、図５中”Ｔ２０３〜Ｔ２０４”
に示すタイミングではＡ／Ｄ変換手段５０ａでは配線抵
抗１７及び測温抵抗体１８における電圧降下”ＶＲｗ＋
ＶＲｔ”が測定され、Ａ／Ｄ変換手段５０ｂでは配線抵
抗１９における電圧降下”ＶＲｗ”が測定される。

【００６７】また、制御信号１０７及び１０８が”ロー
レベル”及び”ハイレベル”の場合にはＡ／Ｄ変換手段
５０ａには配線抵抗１９における電圧降下”ＶＲｗ”が
印加され、Ａ／Ｄ変換手段５０ｂには配線抵抗１７及び
測温抵抗体１８における電圧降下分”ＶＲｗ＋ＶＲｔ”
が印加される。

【００６８】このため、図５中”Ｔ２０４〜Ｔ２０５”
に示すタイミングではＡ／Ｄ変換手段５０ａでは配線抵
抗１９の電圧降下”ＶＲｗ”が測定され、Ａ／Ｄ変換手
段５０ｂでは配線抵抗１７及び測温抵抗体１８における
電圧降下”ＶＲｗ＋ＶＲｔ”が測定される。

【００６９】さらに、制御信号１０７が”ハイレベル”
及び”ローレベル”の場合には選択演算回路２５によっ
てＡ／Ｄ変換手段５０ａの出力からＡ／Ｄ変換手段５０
ｂの出力を減算した差分及びＡ／Ｄ変換手段５０ｂの出
力からＡ／Ｄ変換手段５０ａの出力を減算した差分が出
力される。

【００７０】すなわち、Ａ／Ｄ変換手段５０ａ及びＡ／
Ｄ変換手段５０ｂでそれぞれ測定された配線抵抗１７及
び測温抵抗体１８における電圧降下”ＶＲｗ＋ＶＲｔ”
と配線抵抗１９における電圧降下”ＶＲｗ”の差分が順
次出力されるのでこれらを平均処理して測温抵抗体１８
における電圧降下”ＶＲｔ”を得る。

【００７１】例えば、配線抵抗１７及び１９の抵抗値
を”Ｒｗ”、測温抵抗体１８の抵抗値を”Ｒｔ”、基準
抵抗２０の抵抗値を”Ｒｒ”、定電流源１５の出力電流
値を”Ｉｒ”とし、前述のように測定される各電圧降
下”ＶＲｗ”、”ＶＲｔ”及び”ＶＲｒ”を用いれば、Ｉｒ＝ＶＲｒ／Ｒｒ（４）となり、また、図５中”Ｔ２０３〜Ｔ２０４”及び”Ｔ
２０４〜Ｔ２０５”に示すタイミングで選択演算回路２
５により得られる差分”ΔＶ”は、 ΔＶ＝（ＶＲｗ＋ＶＲｔ）−（ＶＲｗ）＝ＶＲｔ（５）となる。

【００７２】そして、式（４）及び式（５）から求める
測温抵抗体１８の抵抗値”Ｒｔ”は、Ｒｔ＝ＶＲｔ／Ｉｒ（６）で求まる。

【００７３】この結果、２チャンネルの回路で同時に２
個所の測定若しくは一方で校正処理を行うことにより、
フルスケール校正処理を行いながら２個所の電圧を同時
に測定する必要がある測温抵抗体の抵抗値等の測定を容
易にすることが可能である。

【００７４】また、制御信号１０５のタイミングでアナ
ログ入力信号の差動入力の極性を交互に切り換えること
により、前述のように、ゼロ校正処理によるデッドタイ
ムを生じさせることなしにオフセット成分が相殺される
ことになる。

【００７５】また、制御信号１０７が”ハイレベル”及
び”ローレベル”における出力を平均化することによ
り、Ａ／Ｄ変換器のバラツキを低減することも可能であ
る。

【００７６】

【発明の効果】以上説明したことから明らかなように、
本発明によれば次のような効果がある。請求項１の発明
によれば、アナログ入力信号の差動入力の極性を交互に
切り換えると共にＡ／Ｄ変換器の出力値の差分をディジ
タル出力信号として出力することにより、ゼロ校正処理
によるデッドタイムを生じさせることなくオフセット成
分が相殺されることになる。

【００７７】また、請求項２の発明によれば、２チャン
ネルの回路で測定及び校正処理を交互に行うことによ
り、フルスケール校正処理によるデッドタイムが外部か
らは分からなくなる。

【００７８】また、請求項４の発明によれば、２チャン
ネルの回路で同時に２個所の測定若しくは一方で校正処
理を行うことにより、フルスケール校正処理を行いなが
ら２個所の電圧を同時に測定する必要がある測温抵抗体
の抵抗値等の測定を容易にすることが可能である。

【００７９】また、請求項３及び請求項５の発明によれ
ば、２チャンネルの回路の出力を平均化することによ
り、Ａ／Ｄ変換器のバラツキを低減することも可能であ
る。

【００８０】また、請求項６の発明によれば、記請求項
１記載のＡ／Ｄ変換回路をＡ／Ｄ変換手段として用いる
ことにより、フルスケール校正処理のみならずゼロ校正
処理によるデッドタイムを生じさせることなくオフセッ
ト成分が相殺されることになる

【図面の簡単な説明】

【図１】本発明に係るＡ／Ｄ変換回路の一実施例を示す
構成ブロック図である。

【図２】フルスケール校正処理を行う場合の本発明に係
るＡ／Ｄ変換回路の一実施例を示す構成ブロック図であ
る。

【図３】制御信号とＡ／Ｄ変換手段の動作、ディジタル
出力信号の状態を説明するタイミング図である。

【図４】３端子測温抵抗体による温度測定回路に応用し
た本発明に係るＡ／Ｄ変換回路の一実施例を示す構成ブ
ロック図である。

【図５】制御信号とＡ／Ｄ変換手段の動作、ディジタル
出力信号の状態を説明するタイミング図である。

【図６】従来のＡ／Ｄ変換回路の一例を示す構成ブロッ
ク図である。

【図７】Ａ／Ｄ変換器での処理内容を示すタイミング図
である。

【符号の説明】

１マルチプレクサ回路２，６Ａ／Ｄ変換器３，４，８，１０，１１，１２，１３，１４，１６，２
１，２２，２３，２４スイッチ回路５差動増幅器７極性反転回路９平均処理回路１５定電流源１７，１９配線抵抗１８測温抵抗体２０基準抵抗２５選択演算回路５０ａ，５０ｂＡ／Ｄ変換手段１００，１０４ａ，１０４ｂアナログ入力信号１０１ゼロ校正用信号１０２，１０６ａ，１０６ｂフルスケール校正用信号１０３，１０３ａ，１０３ｂ，１０３ｃディジタル出
力信号１０５，１０７，１０８制御信号

Claims

【特許請求の範囲】

【請求項１】Ａ／Ｄ変換回路において、アナログ入力信号が差動入力される差動増幅器と、この差動増幅器の出力をディジタル信号に変換するＡ／
Ｄ変換器と、このＡ／Ｄ変換器の出力の極性を反転させる極性反転回
路と、前記Ａ／Ｄ変換器の出力と前記極性反転回路の出力との
平均を出力する平均処理回路と、前記アナログ入力信号の差動入力の極性を交互に切り換
えて前記差動増幅器に入力すると共に前記Ａ／Ｄ変換器
の出力及び前記極性反転回路の出力を交互に切り換えて
前記平均処理回路に供給する切換手段とを備えたことを
特徴とするＡ／Ｄ変換回路。
【請求項２】第１及び第２のＡ／Ｄ変換手段と、差動入力のアナログ入力信号及びフルスケール校正用信
号を交互に切り換えて前記第１及び第２のＡ／Ｄ変換手
段に供給すると共に前記第１及び第２のＡ／Ｄ変換手段
の出力の一方を選択して出力する切換手段とを備え、前記第１及び第２のＡ／Ｄ変換手段でアナログ入力信号
の測定及びフルスケール校正処理を交互に行うことを特
徴とするＡ／Ｄ変換回路。
【請求項３】前記第１及び第２のＡ／Ｄ変換手段のアナ
ログ入力信号の測定出力を平均化することを特徴とする
請求項２記載のＡ／Ｄ変換回路。
【請求項４】第１及び第２のＡ／Ｄ変換手段と、測温抵抗体及び一方の配線抵抗での電圧降下、他方の配
線抵抗での電圧降下、基準抵抗での電圧降下、差動入力
のフルスケール校正用信号とをそれぞれ切り換えて前記
第１及び第２のＡ／Ｄ変換手段に供給する切換手段と、前記第１及び第２のＡ／Ｄ変換手段の出力から前記基準
抵抗での電圧降下の選択し、若しくは、減算により前記
測温抵抗体での電圧降下を演算する選択演算回路とを備
え、前記第１及び第２のＡ／Ｄ変換手段で前記基準抵抗での
電圧降下の測定及びフルスケール校正処理を交互に行っ
た後前記測温抵抗体及び前記一方の配線抵抗での電圧降
下の測定と前記他方の配線抵抗での電圧降下の測定とを
交互に行うことを特徴とするＡ／Ｄ変換回路。
【請求項５】前記第１及び第２のＡ／Ｄ変換手段の前記
基準抵抗での電圧降下の測定出力及び前記測温抵抗体で
の電圧降下の測定出力を平均化することを特徴とする請
求項４記載のＡ／Ｄ変換回路。
【請求項６】前記請求項１記載のＡ／Ｄ変換回路を前記
Ａ／Ｄ変換手段として用いたことを特徴とする請求項２
及び請求項４記載のＡ／Ｄ変換回路。