JP2000196453A - Ａ−ｄ変換器 - Google Patents
Ａ−ｄ変換器Info
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- JP2000196453A JP2000196453A JP10366177A JP36617798A JP2000196453A JP 2000196453 A JP2000196453 A JP 2000196453A JP 10366177 A JP10366177 A JP 10366177A JP 36617798 A JP36617798 A JP 36617798A JP 2000196453 A JP2000196453 A JP 2000196453A
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Abstract
(57)【要約】
【課題】 動作安定度の高いＡ−Ｄ変換器を実現す
る。 【解決手段】アナログ入力信号Ain とＤ−Ａ変換信号Da
c とを交互に切り換えて容量部Ｃ２に導くとともに、そ
の充放電の状態(Bin）に基づいてデジタル出力値Doutへ
の変換を逐次に行うＡ−Ｄ変換器において、Ｄ−Ａ変換
信号Dac の時間割合（ｃ、Ｔ２）がアナログ入力信号Ai
n の時間割合（ａ、Ｔ１）を上回るようにする。これに
より、抵抗の大きいＤ−Ａ変換処理の時割合が増えて、
充放電時定数と処理時間とのバランスが採れるので、動
作が安定する。
る。 【解決手段】アナログ入力信号Ain とＤ−Ａ変換信号Da
c とを交互に切り換えて容量部Ｃ２に導くとともに、そ
の充放電の状態(Bin）に基づいてデジタル出力値Doutへ
の変換を逐次に行うＡ−Ｄ変換器において、Ｄ−Ａ変換
信号Dac の時間割合（ｃ、Ｔ２）がアナログ入力信号Ai
n の時間割合（ａ、Ｔ１）を上回るようにする。これに
より、抵抗の大きいＤ−Ａ変換処理の時割合が増えて、
充放電時定数と処理時間とのバランスが採れるので、動
作が安定する。
Description
【０００１】
【発明の属する技術分野】この発明は、逐次変換型のＡ
−Ｄ変換器に関し、詳しくは、その切換タイミングの制
御技術に関する。
−Ｄ変換器に関し、詳しくは、その切換タイミングの制
御技術に関する。
【０００２】
【従来の技術】図２（ａ）にその回路ブロックを示した
逐次変換型のＡ−Ｄ変換器は、アナログ入力信号Ain を
入力して変換処理終了まで保持するサンプルホールド用
コンデンサＣ１と、アナログ入力信号Ain 又はＤ−Ａ変
換信号Dac を小容量のコンデンサＣ２（容量部）経由で
入力し１ビットの二値化信号Bin を出力するコンパレー
タ回路１（二値化回路）と、シフトレジスタや判別手段
等を有し二値化信号Binを入力してデジタル出力値Dout
を上位ビットから順に設定することで変換処理を１ビッ
トずつ逐次進めるとともにそのデジタル出力値DoutをＤ
−Ａ変換回路３等に送出するコントロールロジック２
（制御部）と、ラダー抵抗や出力電圧選択手段等を有し
て複数ビットのデジタル出力値DoutをＤ−Ａ変換信号Da
c に変換するＤ−Ａ変換回路３とを具えている。
逐次変換型のＡ−Ｄ変換器は、アナログ入力信号Ain を
入力して変換処理終了まで保持するサンプルホールド用
コンデンサＣ１と、アナログ入力信号Ain 又はＤ−Ａ変
換信号Dac を小容量のコンデンサＣ２（容量部）経由で
入力し１ビットの二値化信号Bin を出力するコンパレー
タ回路１（二値化回路）と、シフトレジスタや判別手段
等を有し二値化信号Binを入力してデジタル出力値Dout
を上位ビットから順に設定することで変換処理を１ビッ
トずつ逐次進めるとともにそのデジタル出力値DoutをＤ
−Ａ変換回路３等に送出するコントロールロジック２
（制御部）と、ラダー抵抗や出力電圧選択手段等を有し
て複数ビットのデジタル出力値DoutをＤ−Ａ変換信号Da
c に変換するＤ−Ａ変換回路３とを具えている。
【０００３】さらに、このＡ−Ｄ変換器には、逐次処理
の進行に伴って開閉するスイッチ回路ＳＷ０〜ＳＷ３も
設けられている。そのうち、スイッチ回路ＳＷ０は、ア
ナログ入力信号Ain の入力ラインに対しコンデンサＣ１
より手前のところで直列に介挿され、逐次変換処理に先
立つサンプリングタイミングで有意となる切換タイミン
グ制御信号Ｔ０に従って開閉するようになっている。
の進行に伴って開閉するスイッチ回路ＳＷ０〜ＳＷ３も
設けられている。そのうち、スイッチ回路ＳＷ０は、ア
ナログ入力信号Ain の入力ラインに対しコンデンサＣ１
より手前のところで直列に介挿され、逐次変換処理に先
立つサンプリングタイミングで有意となる切換タイミン
グ制御信号Ｔ０に従って開閉するようになっている。
【０００４】スイッチ回路ＳＷ１（第１切換回路）は、
コンデンサＣ１からコンデンサＣ２に至るアナログ入力
信号Ain のラインに対し直列に介挿され、逐次変換処理
の最中に繰り返し有意となる切換タイミング制御信号Ｔ
１に従ってアナログ入力信号Ain の導通遮断を切り換え
るようになっている。スイッチ回路ＳＷ２（第２切換回
路）は、Ｄ−Ａ変換回路３からコンデンサＣ２に至るＤ
−Ａ変換信号Dac のラインに対し直列に介挿され、やは
り逐次変換処理の最中に繰り返し有意となる切換タイミ
ング制御信号Ｔ２に従ってＤ−Ａ変換信号Dac の導通遮
断を切り換えるようになっている。
コンデンサＣ１からコンデンサＣ２に至るアナログ入力
信号Ain のラインに対し直列に介挿され、逐次変換処理
の最中に繰り返し有意となる切換タイミング制御信号Ｔ
１に従ってアナログ入力信号Ain の導通遮断を切り換え
るようになっている。スイッチ回路ＳＷ２（第２切換回
路）は、Ｄ−Ａ変換回路３からコンデンサＣ２に至るＤ
−Ａ変換信号Dac のラインに対し直列に介挿され、やは
り逐次変換処理の最中に繰り返し有意となる切換タイミ
ング制御信号Ｔ２に従ってＤ−Ａ変換信号Dac の導通遮
断を切り換えるようになっている。
【０００５】スイッチ回路ＳＷ３（第３切換回路）は、
スイッチ回路ＳＷ１（第１切換回路）に同期してコンパ
レータ回路１を動作させるために、コンパレータ回路１
に対して並列に接続され、上記の切換タイミング制御信
号Ｔ１に従ってコンパレータ回路１の入出力に対する短
絡解放を切り換えるようになっている。また、コントロ
ールロジック２は、波形整形手段や信号値反転手段等を
有して、上述した切換タイミング制御信号Ｔ０〜Ｔ３を
基本クロックＣＬＫから派生・生成するようにもなって
いる。
スイッチ回路ＳＷ１（第１切換回路）に同期してコンパ
レータ回路１を動作させるために、コンパレータ回路１
に対して並列に接続され、上記の切換タイミング制御信
号Ｔ１に従ってコンパレータ回路１の入出力に対する短
絡解放を切り換えるようになっている。また、コントロ
ールロジック２は、波形整形手段や信号値反転手段等を
有して、上述した切換タイミング制御信号Ｔ０〜Ｔ３を
基本クロックＣＬＫから派生・生成するようにもなって
いる。
【０００６】従来、その切換タイミング制御信号Ｔ１，
Ｔ２は、共にデューティ５０％で、交互に有意になるよ
うになっていた。すなわち、Ｄ−Ａ変換信号Dac の時間
割合とアナログ入力信号Ain の時間割合とは、単純に等
しくなっていた。そして、これに応じてスイッチ回路Ｓ
Ｗ０〜ＳＷ３が開閉すると、アナログ入力信号Ain とＤ
−Ａ変換信号Dac とが交互に切り換えられてコンデンサ
Ｃ２（容量部）に導かれるとともに、両信号の大小に対
応して充電か放電かの何れかがなされるコンデンサＣ２
の充放電状態に基づいて二値化信号Bin が定まる。これ
が繰り返えされて、デジタル出力値Doutへの変換が逐次
に行われる。
Ｔ２は、共にデューティ５０％で、交互に有意になるよ
うになっていた。すなわち、Ｄ−Ａ変換信号Dac の時間
割合とアナログ入力信号Ain の時間割合とは、単純に等
しくなっていた。そして、これに応じてスイッチ回路Ｓ
Ｗ０〜ＳＷ３が開閉すると、アナログ入力信号Ain とＤ
−Ａ変換信号Dac とが交互に切り換えられてコンデンサ
Ｃ２（容量部）に導かれるとともに、両信号の大小に対
応して充電か放電かの何れかがなされるコンデンサＣ２
の充放電状態に基づいて二値化信号Bin が定まる。これ
が繰り返えされて、デジタル出力値Doutへの変換が逐次
に行われる。
【０００７】ところで、特開平６−１８１４３５号公報
には、上述した図２（ａ）の如き回路構成と逐次変換の
動作が開示されているが、その動作タイミングに関する
説明は無い。これに対し、特開平７−１７７０３５号公
報には、これは一括変換型のＡ−Ｄ変換器に関するもの
であるが、スイッチ回路ＳＷ２とスイッチ回路ＳＷ３と
に相当するものを異なるクロックで制御することでコン
デンサＣ２に相当するもののレベルを安定させうること
が、開示されている。
には、上述した図２（ａ）の如き回路構成と逐次変換の
動作が開示されているが、その動作タイミングに関する
説明は無い。これに対し、特開平７−１７７０３５号公
報には、これは一括変換型のＡ−Ｄ変換器に関するもの
であるが、スイッチ回路ＳＷ２とスイッチ回路ＳＷ３と
に相当するものを異なるクロックで制御することでコン
デンサＣ２に相当するもののレベルを安定させうること
が、開示されている。
【０００８】
【発明が解決しようとする課題】そこで、逐次変換の場
合も、スイッチ回路ＳＷ２，ＳＷ３の有意タイミングが
重ならないようにすることで、動作状態の安定度向上が
期待される。すなわち（図２（ｂ）参照）、切換タイミ
ング制御信号Ｔ１，Ｔ２のデューティ比を何れも４０％
に下げるとともに、切換タイミング制御信号Ｔ１の有意
パルス（同図におけるａを参照）と切換タイミング制御
信号Ｔ２の有意パルス（同図におけるｃを参照）との間
に何れもが有意にならないタイミング（同図におけるｂ
及びｄを参照）を確保するのである。
合も、スイッチ回路ＳＷ２，ＳＷ３の有意タイミングが
重ならないようにすることで、動作状態の安定度向上が
期待される。すなわち（図２（ｂ）参照）、切換タイミ
ング制御信号Ｔ１，Ｔ２のデューティ比を何れも４０％
に下げるとともに、切換タイミング制御信号Ｔ１の有意
パルス（同図におけるａを参照）と切換タイミング制御
信号Ｔ２の有意パルス（同図におけるｃを参照）との間
に何れもが有意にならないタイミング（同図におけるｂ
及びｄを参照）を確保するのである。
【０００９】しかしながら、電子機器の高速化や高密度
実装などに伴い、各種の機器に組み込まれることの多い
Ａ−Ｄ変換器に対する高速化や安定度向上の要請は、止
むことがない。そこで、単に一括変換型の利点を取り込
むにととまらず、逐次変換の特質を利用して更に動作の
安定度を向上させることが課題となる。この発明は、こ
のような課題を解決するためになされたものであり、動
作安定度の高いＡ−Ｄ変換器を実現することを目的とす
る。
実装などに伴い、各種の機器に組み込まれることの多い
Ａ−Ｄ変換器に対する高速化や安定度向上の要請は、止
むことがない。そこで、単に一括変換型の利点を取り込
むにととまらず、逐次変換の特質を利用して更に動作の
安定度を向上させることが課題となる。この発明は、こ
のような課題を解決するためになされたものであり、動
作安定度の高いＡ−Ｄ変換器を実現することを目的とす
る。
【００１０】
【課題を解決するための手段】このような課題を解決す
るためになされた本発明のＡ−Ｄ変換器について、その
構成および作用効果を以下に説明する。
るためになされた本発明のＡ−Ｄ変換器について、その
構成および作用効果を以下に説明する。
【００１１】本発明のＡ−Ｄ変換器は（、出願当初の請
求項１に記載の如く）、アナログ入力信号とＤ−Ａ変換
信号とを交互に切り換えて容量部に導くとともに、その
充放電の状態に基づいてデジタル出力値への変換を逐次
に行うＡ−Ｄ変換器において、前記Ｄ−Ａ変換信号の時
間割合が前記アナログ入力信号の時間割合を上回るよう
になったものである
求項１に記載の如く）、アナログ入力信号とＤ−Ａ変換
信号とを交互に切り換えて容量部に導くとともに、その
充放電の状態に基づいてデジタル出力値への変換を逐次
に行うＡ−Ｄ変換器において、前記Ｄ−Ａ変換信号の時
間割合が前記アナログ入力信号の時間割合を上回るよう
になったものである
【００１２】このような構成のＡ−Ｄ変換器にあって
は、相対的に抵抗の大きいＤ−Ａ変換処理の時間割合が
増えるのに対し、その分だけ、場合によってはそれ以上
に、抵抗の小さいアナログ入力信号を導通させて行う変
換処理の時間割合は、減る。これにより、充放電時定数
と処理時間とのバランスがとれることから、充放電を素
早く繰り返しても信号レベル等が確実に一様に整定され
るので、動作が安定することとなる。そして、同じ信頼
性で良ければ高速動作が可能となる。したがって、この
発明によれば、動作安定度の高いＡ−Ｄ変換器を実現す
ることができる。
は、相対的に抵抗の大きいＤ−Ａ変換処理の時間割合が
増えるのに対し、その分だけ、場合によってはそれ以上
に、抵抗の小さいアナログ入力信号を導通させて行う変
換処理の時間割合は、減る。これにより、充放電時定数
と処理時間とのバランスがとれることから、充放電を素
早く繰り返しても信号レベル等が確実に一様に整定され
るので、動作が安定することとなる。そして、同じ信頼
性で良ければ高速動作が可能となる。したがって、この
発明によれば、動作安定度の高いＡ−Ｄ変換器を実現す
ることができる。
【００１３】
【発明の実施の形態】このような解決手段で達成された
本発明のＡ−Ｄ変換器を実施するための具体的な一形態
は、アナログ入力信号の導通遮断を切り換える第１切換
回路と、複数ビットのＤ−Ａ変換回路と、そのＤ−Ａ変
換信号の導通遮断を切り換える第２切換回路と、これら
の切換回路からコンデンサ（容量部）を介して信号入力
を行う二値化回路と、その二値化信号に基づいてデジタ
ル出力値への変換を逐次進めるとともにそのデジタル出
力値を前記Ｄ−Ａ変換回路に送出する制御部と、前記第
１切換回路に同期して前記二値化回路を動作させる第３
切換回路とを具備したＡ−Ｄ変換器において、前記制御
部の内部又は外部に設けられ前記第２切換回路の導通割
合を前記第１切換回路の導通割合および前記第３切換回
路による前記二値化回路の動作時間割合より上回らせる
切換タイミング制御手段を備えたものである。
本発明のＡ−Ｄ変換器を実施するための具体的な一形態
は、アナログ入力信号の導通遮断を切り換える第１切換
回路と、複数ビットのＤ−Ａ変換回路と、そのＤ−Ａ変
換信号の導通遮断を切り換える第２切換回路と、これら
の切換回路からコンデンサ（容量部）を介して信号入力
を行う二値化回路と、その二値化信号に基づいてデジタ
ル出力値への変換を逐次進めるとともにそのデジタル出
力値を前記Ｄ−Ａ変換回路に送出する制御部と、前記第
１切換回路に同期して前記二値化回路を動作させる第３
切換回路とを具備したＡ−Ｄ変換器において、前記制御
部の内部又は外部に設けられ前記第２切換回路の導通割
合を前記第１切換回路の導通割合および前記第３切換回
路による前記二値化回路の動作時間割合より上回らせる
切換タイミング制御手段を備えたものである。
【００１４】
【実施例】本発明のＡ−Ｄ変換器の一実施例について、
その具体的な構成を、図面を引用して説明する。図１
（ａ）は、その回路ブロック図であり、同図（ｂ）は、
そのタイミング信号の波形例である。
その具体的な構成を、図面を引用して説明する。図１
（ａ）は、その回路ブロック図であり、同図（ｂ）は、
そのタイミング信号の波形例である。
【００１５】この図１は、既に説明した図２に対応した
ものであり、その図示に際し、従来と同様の構成要素に
は同一の符号を付して示したので、繰り返しとなるその
再度の説明はこれを割愛し、以下、従来との相違を中心
に説明するが、図１のこのＡ−Ｄ変換器が図２の従来の
ものと相違するのは、コントロールロジック２がコント
ロールロジック２０（制御部）に改められてＤ−Ａ変換
信号Dac の時間割合がアナログ入力信号Ain の時間割合
を上回るようになった点である。
ものであり、その図示に際し、従来と同様の構成要素に
は同一の符号を付して示したので、繰り返しとなるその
再度の説明はこれを割愛し、以下、従来との相違を中心
に説明するが、図１のこのＡ−Ｄ変換器が図２の従来の
ものと相違するのは、コントロールロジック２がコント
ロールロジック２０（制御部）に改められてＤ−Ａ変換
信号Dac の時間割合がアナログ入力信号Ain の時間割合
を上回るようになった点である。
【００１６】そのために、コントロールロジック２０に
おいて切換タイミング制御信号の生成を担う回路部分に
は、クロックＣＬＫを所定時間遅らせる適宜の移相手段
や、その立ち上がり又は立ち下がりのタイミングで所定
幅のパルスを発生するパルス発生手段などが導入され
る。そして、切換タイミング制御信号Ｔ１のデューティ
比を１０％に引き下げる一方で、切換タイミング制御信
号Ｔ２のデューティ比を７０％に引き下げ、しかも、切
換タイミング制御信号Ｔ１の有意パルス（同図における
ａを参照）と切換タイミング制御信号Ｔ２の有意パルス
（同図におけるｃを参照）との間に何れもが有意になら
ないタイミング（同図におけるｂ及びｄを参照）を１０
％ずつ確保するのである。
おいて切換タイミング制御信号の生成を担う回路部分に
は、クロックＣＬＫを所定時間遅らせる適宜の移相手段
や、その立ち上がり又は立ち下がりのタイミングで所定
幅のパルスを発生するパルス発生手段などが導入され
る。そして、切換タイミング制御信号Ｔ１のデューティ
比を１０％に引き下げる一方で、切換タイミング制御信
号Ｔ２のデューティ比を７０％に引き下げ、しかも、切
換タイミング制御信号Ｔ１の有意パルス（同図における
ａを参照）と切換タイミング制御信号Ｔ２の有意パルス
（同図におけるｃを参照）との間に何れもが有意になら
ないタイミング（同図におけるｂ及びｄを参照）を１０
％ずつ確保するのである。
【００１７】これにより、コントロールロジック２０
は、切換タイミング制御手段が内部に設けられた制御部
となり、その切換タイミング制御手段は、切換タイミン
グ制御信号Ｔ１，Ｔ２を用いることで、スイッチ回路Ｓ
Ｗ２（第２切換回路）の導通割合を、スイッチ回路ＳＷ
１（第１切換回路）の導通割合およびスイッチ回路ＳＷ
３（第３切換回路）によるコンパレータ回路１（二値化
回路）の動作時間割合よりも、上回らせるものとなって
いる。
は、切換タイミング制御手段が内部に設けられた制御部
となり、その切換タイミング制御手段は、切換タイミン
グ制御信号Ｔ１，Ｔ２を用いることで、スイッチ回路Ｓ
Ｗ２（第２切換回路）の導通割合を、スイッチ回路ＳＷ
１（第１切換回路）の導通割合およびスイッチ回路ＳＷ
３（第３切換回路）によるコンパレータ回路１（二値化
回路）の動作時間割合よりも、上回らせるものとなって
いる。
【００１８】この実施例のＡ−Ｄ変換器について、その
動作を説明する。
動作を説明する。
【００１９】この場合も、切換タイミング制御信号Ｔ０
のタイミングでアナログ入力信号Ain をコンデンサＣ１
にサンプリングした後、切換タイミング制御信号Ｔ１，
Ｔ２に応じてスイッチ回路ＳＷ１〜ＳＷ３が開閉し、こ
れによってアナログ入力信号Ain とＤ−Ａ変換信号Dac
とが交互に切り換えられてコンデンサＣ２（容量部）に
導かれるとともに、そのコンデンサＣ２への充放電状態
に基づいて二値化信号Bin が生成されて、デジタル出力
値Doutへの変換が逐次に行われる。そのような全体的な
動作は従来と概ね同様である。
のタイミングでアナログ入力信号Ain をコンデンサＣ１
にサンプリングした後、切換タイミング制御信号Ｔ１，
Ｔ２に応じてスイッチ回路ＳＷ１〜ＳＷ３が開閉し、こ
れによってアナログ入力信号Ain とＤ−Ａ変換信号Dac
とが交互に切り換えられてコンデンサＣ２（容量部）に
導かれるとともに、そのコンデンサＣ２への充放電状態
に基づいて二値化信号Bin が生成されて、デジタル出力
値Doutへの変換が逐次に行われる。そのような全体的な
動作は従来と概ね同様である。
【００２０】もっとも、個々の切換タイミングは異な
る。すなわち、切換タイミング制御信号Ｔ２の幅が広く
なっていることから、スイッチ回路ＳＷ２の導通時間が
延長されるので、Ｄ−Ａ変換回路３の電流供出量がその
出力抵抗の介在によって絞られていてもコンデンサＣ２
はＤ−Ａ変換信号Dac によって確実に充放電される。一
方、切換タイミング制御信号Ｔ１のパルス幅が狭くなっ
ていることから、スイッチ回路ＳＷ１，ＳＷ３の導通時
間が短縮されるので、合計でのサイクルタイム即ち処理
時間は延長されない。しかも、スイッチ回路ＳＷ１，Ｓ
Ｗ３の介挿ラインには大きな抵抗が無いので、導通時間
が短縮されても、コンデンサＣ２はアナログ入力信号Ai
n によって確実に充放電される。
る。すなわち、切換タイミング制御信号Ｔ２の幅が広く
なっていることから、スイッチ回路ＳＷ２の導通時間が
延長されるので、Ｄ−Ａ変換回路３の電流供出量がその
出力抵抗の介在によって絞られていてもコンデンサＣ２
はＤ−Ａ変換信号Dac によって確実に充放電される。一
方、切換タイミング制御信号Ｔ１のパルス幅が狭くなっ
ていることから、スイッチ回路ＳＷ１，ＳＷ３の導通時
間が短縮されるので、合計でのサイクルタイム即ち処理
時間は延長されない。しかも、スイッチ回路ＳＷ１，Ｓ
Ｗ３の介挿ラインには大きな抵抗が無いので、導通時間
が短縮されても、コンデンサＣ２はアナログ入力信号Ai
n によって確実に充放電される。
【００２１】こうして、コンデンサＣ２に関する充放電
が確実かつ十分になされるので、動作状態・波形状態
が、より安定することとなる。また、切換タイミング制
御信号Ｔ１，Ｔ２の相対的な関係を図１（ｂ）のまま維
持した状態で、切換タイミング制御信号Ｔ１のパルス幅
を図２（ｂ）のものに一致させると（各図におけるｃを
参照）、Ｄ−Ａ変換信号Dac による充放電時間は従来通
りで、動作速度をほぼ倍加することができる。
が確実かつ十分になされるので、動作状態・波形状態
が、より安定することとなる。また、切換タイミング制
御信号Ｔ１，Ｔ２の相対的な関係を図１（ｂ）のまま維
持した状態で、切換タイミング制御信号Ｔ１のパルス幅
を図２（ｂ）のものに一致させると（各図におけるｃを
参照）、Ｄ−Ａ変換信号Dac による充放電時間は従来通
りで、動作速度をほぼ倍加することができる。
【００２２】さらに、逐次変換には、変換処理の進行に
伴い、アナログ入力信号Ain とＤ−Ａ変換信号Dac との
差電圧が、各サイクルごとにほぼ半減していく、という
性質がある。そして、この特質に基づき、コンデンサＣ
２に対して行われるアナログ入力信号Ain での充放電状
態とＤ−Ａ変換信号Dac で充放電状態とがバランスして
いれば、変換の途中では各サイクルごとの充放電波形が
完全に整定するまで待たなくても最終的には確実な変換
結果が得られる。そこで、例えば、従来では２ＭＨｚの
クロックで動作していたところが、４ＭＨｚ以上のクロ
ックで安定動作することも、期待できることとなる。
伴い、アナログ入力信号Ain とＤ−Ａ変換信号Dac との
差電圧が、各サイクルごとにほぼ半減していく、という
性質がある。そして、この特質に基づき、コンデンサＣ
２に対して行われるアナログ入力信号Ain での充放電状
態とＤ−Ａ変換信号Dac で充放電状態とがバランスして
いれば、変換の途中では各サイクルごとの充放電波形が
完全に整定するまで待たなくても最終的には確実な変換
結果が得られる。そこで、例えば、従来では２ＭＨｚの
クロックで動作していたところが、４ＭＨｚ以上のクロ
ックで安定動作することも、期待できることとなる。
【００２３】
【発明の効果】以上の説明から明らかなように、本発明
のＡ−Ｄ変換器にあっては、充放電時定数と処理時間と
のバランスがとれるようにしたことにより、動作安定度
の高いＡ−Ｄ変換器を実現することができたという有利
な効果が有る。
のＡ−Ｄ変換器にあっては、充放電時定数と処理時間と
のバランスがとれるようにしたことにより、動作安定度
の高いＡ−Ｄ変換器を実現することができたという有利
な効果が有る。
【図１】 本発明のＡ−Ｄ変換器の一実施例について、
（ａ）が回路ブロック図であり、（ｂ）がそのタイミン
グ信号の波形例である。
（ａ）が回路ブロック図であり、（ｂ）がそのタイミン
グ信号の波形例である。
【図２】 （ａ）は、従来のＡ−Ｄ変換器の回路ブロッ
ク図であり、（ｂ）は、そのタイミング信号の望ましい
波形例である。
ク図であり、（ｂ）は、そのタイミング信号の望ましい
波形例である。
１ コンパレータ回路（比較回路、二値化回路） ２ コントロールロジック（制御部） ３ Ｄ−Ａ変換回路 ２０ コントロールロジック（切換タイミング制御手
段、制御部） ＳＷ０ スイッチ回路（サンプルホールド回路） ＳＷ１ スイッチ回路（第１切換回路） ＳＷ２ スイッチ回路（第２切換回路） ＳＷ３ スイッチ回路（第３切換回路） Ｃ１ コンデンサ（サンプルホールド回路） Ｃ２ コンデンサ（容量部） Ain アナログ入力信号 Dac Ｄ−Ａ変換信号 Bin 二値化信号 Dout デジタル出力値
段、制御部） ＳＷ０ スイッチ回路（サンプルホールド回路） ＳＷ１ スイッチ回路（第１切換回路） ＳＷ２ スイッチ回路（第２切換回路） ＳＷ３ スイッチ回路（第３切換回路） Ｃ１ コンデンサ（サンプルホールド回路） Ｃ２ コンデンサ（容量部） Ain アナログ入力信号 Dac Ｄ−Ａ変換信号 Bin 二値化信号 Dout デジタル出力値
Claims (2)
- 【請求項１】アナログ入力信号とＤ−Ａ変換信号とを交
互に切り換えて容量部に導くとともに、その充放電の状
態に基づいてデジタル出力値への変換を逐次に行うＡ−
Ｄ変換器において、前記Ｄ−Ａ変換信号の時間割合が前
記アナログ入力信号の時間割合を上回るものであること
を特徴とするＡ−Ｄ変換器。 - 【請求項２】アナログ入力信号の導通遮断を切り換える
第１切換回路と、複数ビットのＤ−Ａ変換回路と、その
Ｄ−Ａ変換信号の導通遮断を切り換える第２切換回路
と、これらの切換回路からコンデンサを介して信号入力
を行う二値化回路と、その二値化信号に基づいてデジタ
ル出力値への変換を逐次進めるとともにそのデジタル出
力値を前記Ｄ−Ａ変換回路に送出する制御部と、前記第
１切換回路に同期して前記二値化回路を動作させる第３
切換回路とを具備したＡ−Ｄ変換器において、前記制御
部の内部又は外部に設けられ前記第２切換回路の導通割
合を前記第１切換回路の導通割合および前記第３切換回
路による前記二値化回路の動作時間割合より上回らせる
切換タイミング制御手段を備えたことを特徴とするＡ−
Ｄ変換器。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10366177A JP2000196453A (ja) | 1998-12-24 | 1998-12-24 | Ａ−ｄ変換器 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10366177A JP2000196453A (ja) | 1998-12-24 | 1998-12-24 | Ａ−ｄ変換器 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2000196453A true JP2000196453A (ja) | 2000-07-14 |
Family
ID=18486117
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10366177A Pending JP2000196453A (ja) | 1998-12-24 | 1998-12-24 | Ａ−ｄ変換器 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2000196453A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100995314B1 (ko) | 2007-02-26 | 2010-11-19 | 내셔널 세미콘덕터 코포레이션 | 전류 입력 ａｄｃ내의 전하 밸런싱 방법 |
-
1998
- 1998-12-24 JP JP10366177A patent/JP2000196453A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100995314B1 (ko) | 2007-02-26 | 2010-11-19 | 내셔널 세미콘덕터 코포레이션 | 전류 입력 ａｄｃ내의 전하 밸런싱 방법 |
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