JP2000181856A - 入出力制御装置 - Google Patents
入出力制御装置Info
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- JP2000181856A JP2000181856A JP10357257A JP35725798A JP2000181856A JP 2000181856 A JP2000181856 A JP 2000181856A JP 10357257 A JP10357257 A JP 10357257A JP 35725798 A JP35725798 A JP 35725798A JP 2000181856 A JP2000181856 A JP 2000181856A
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- Japan
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- transfer
- instruction
- dma
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- Bus Control (AREA)
Abstract
(57)【要約】 （修正有）
【課題】入出力デバイスとのＤＭＡ転送時の誤動作の発
生を防止し、且つ、主記憶性能を向上する。 【解決手段】入出力制御装置４は、主記憶装置３のアド
レス領域が設定される転送情報空間定義部と、入出力デ
バイスインタフェース５から主記憶装置に対する転送先
のアドレスを比較し、ＤＭＡ転送指示の書込み内容が転
送情報部であるか、または、データ部であるか判定し、
書き込み順序保証命令を生成する。ＤＭＡ転送書込み内
容が転送情報部の場合に、その命令の後にＤＭＡ転送指
示を送信する。
生を防止し、且つ、主記憶性能を向上する。 【解決手段】入出力制御装置４は、主記憶装置３のアド
レス領域が設定される転送情報空間定義部と、入出力デ
バイスインタフェース５から主記憶装置に対する転送先
のアドレスを比較し、ＤＭＡ転送指示の書込み内容が転
送情報部であるか、または、データ部であるか判定し、
書き込み順序保証命令を生成する。ＤＭＡ転送書込み内
容が転送情報部の場合に、その命令の後にＤＭＡ転送指
示を送信する。
Description
【０００１】
【発明の属する技術分野】本発明は、入出力デバイスか
ら主記憶装置へのＤＭＡ−Ｗｒｉｔｅ転送において、転
送情報部とデータ部の書き込み順序を保証する入出力制
御装置に関する。
ら主記憶装置へのＤＭＡ−Ｗｒｉｔｅ転送において、転
送情報部とデータ部の書き込み順序を保証する入出力制
御装置に関する。
【０００２】
【従来の技術】従来から、入出力デバイスからのデータ
転送は割り込みによって制御されている。
転送は割り込みによって制御されている。
【０００３】即ち、入出力デバイスからのデータ転送終
了は割り込みによってプロセッサへ報告され、入出力デ
バイスや入出力デバイスインタフェースを制御するプロ
グラム（ＯＳの一部）である入出力ドライバが転送終了
を認識し、その後の各処理を行っている。
了は割り込みによってプロセッサへ報告され、入出力デ
バイスや入出力デバイスインタフェースを制御するプロ
グラム（ＯＳの一部）である入出力ドライバが転送終了
を認識し、その後の各処理を行っている。
【０００４】一方、データ転送時、データと共にデータ
転送終了及びその他の付加情報を示すデータ転送情報を
主記憶装置へ書き込んでおき、この情報をプロセッサが
読み出すことにより、入出力デバイスからの主記憶装置
に対するデータ転送の終了を入出力ドライバに認識させ
る方法も用いられている。
転送終了及びその他の付加情報を示すデータ転送情報を
主記憶装置へ書き込んでおき、この情報をプロセッサが
読み出すことにより、入出力デバイスからの主記憶装置
に対するデータ転送の終了を入出力ドライバに認識させ
る方法も用いられている。
【０００５】この方法を図１に示すコンピュータシステ
ムを例にとって説明する。
ムを例にとって説明する。
【０００６】図１において、コンピュータシステムは、
プロセッサ（０）〜（ｎ）２と、複数バンク構成の主記
憶装置（０）〜（ｎ）３と、入出力制御装置（０）〜
（１）４と、これらを接続するスイッチ７と、入出力デ
バイスが接続する入出力デバイスインタフェース５とを
含むコンピュータ装置１と、これに接続された複数の入
出力デバイス６から構成されている。
プロセッサ（０）〜（ｎ）２と、複数バンク構成の主記
憶装置（０）〜（ｎ）３と、入出力制御装置（０）〜
（１）４と、これらを接続するスイッチ７と、入出力デ
バイスが接続する入出力デバイスインタフェース５とを
含むコンピュータ装置１と、これに接続された複数の入
出力デバイス６から構成されている。
【０００７】主記憶装置３と何れかの入出力デバイス６
の間でＤＭＡ−Ｗｒｉｔｅ転送（入出力デバイスから主
記憶装置への書き込み）を行う場合、入出力デバイス６
が転送するデータ（データ部）と共に上記したデータ転
送情報（転送情報部）がスイッチ７を介して主記憶装置
３へ転送され、所望のアドレスに書き込まれる。プロセ
ッサ２は、主記憶装置３に書き込まれた転送情報部を読
み出し、データ部の転送、即ち、主記憶装置３への書き
込みが終了していることを認識して、データ部を読み出
す等の処理を行う。この場合、当然ながら転送情報部が
書き込まれるより先にデータ部が書き込まれていること
が必要である。
の間でＤＭＡ−Ｗｒｉｔｅ転送（入出力デバイスから主
記憶装置への書き込み）を行う場合、入出力デバイス６
が転送するデータ（データ部）と共に上記したデータ転
送情報（転送情報部）がスイッチ７を介して主記憶装置
３へ転送され、所望のアドレスに書き込まれる。プロセ
ッサ２は、主記憶装置３に書き込まれた転送情報部を読
み出し、データ部の転送、即ち、主記憶装置３への書き
込みが終了していることを認識して、データ部を読み出
す等の処理を行う。この場合、当然ながら転送情報部が
書き込まれるより先にデータ部が書き込まれていること
が必要である。
【０００８】この方法を用いると、プロセッサへの割り
込み回数を削減することができ、プロセッサが行う割り
込み処理によるオーバヘッドを減らす事ができる。その
結果、システムの負荷を大幅に減らすことが可能となり
コンピュータシステムの性能を向上することができる。
込み回数を削減することができ、プロセッサが行う割り
込み処理によるオーバヘッドを減らす事ができる。その
結果、システムの負荷を大幅に減らすことが可能となり
コンピュータシステムの性能を向上することができる。
【０００９】
【発明が解決しようとする課題】近年、図１に示したよ
うなコンピュータ装置１では、プロセッサ等と主記憶装
置との結合は、システム性能を向上するために、従来の
バス結合から図１に示すようなスイッチ結合へと変わっ
てきている。但し、従来のバス結合と同様に、プロセッ
サ２と入出力制御装置４からの主記憶装置３の同一アド
レスへのアクセスについては、スイッチ７への到着順を
保証して主記憶装置３へのアクセスを実現している。そ
して、このような到着順を保証したアクセスのため、主
記憶性能が低下してしまう。
うなコンピュータ装置１では、プロセッサ等と主記憶装
置との結合は、システム性能を向上するために、従来の
バス結合から図１に示すようなスイッチ結合へと変わっ
てきている。但し、従来のバス結合と同様に、プロセッ
サ２と入出力制御装置４からの主記憶装置３の同一アド
レスへのアクセスについては、スイッチ７への到着順を
保証して主記憶装置３へのアクセスを実現している。そ
して、このような到着順を保証したアクセスのため、主
記憶性能が低下してしまう。
【００１０】これに対し、プロセッサ２と入出力制御装
置側４からの主記憶装置３の同一アドレスへのアクセス
を、スイッチ７への到着順を保証せずに実現する場合に
は、到着順の制限がないため主記憶性能を向上させるこ
とができる。
置側４からの主記憶装置３の同一アドレスへのアクセス
を、スイッチ７への到着順を保証せずに実現する場合に
は、到着順の制限がないため主記憶性能を向上させるこ
とができる。
【００１１】しかし、上記したデータ転送情報を用いた
データ転送を実行するシステムの場合、スイッチ７への
到着順を保証しないことによって、プロセッサ２から見
て、上記したＤＭＡ−Ｗｒｉｔｅ転送のデータ部と転送
情報部の書き込み順序が保証されないケースが発生し得
る。このようなケースでは、データ部の主記憶装置３へ
の書き込みが完了する前に、転送情報部が主記憶装置へ
書き込まれることにより、この転送情報部を読み出した
プロセッサにおいて入出力ドライバがデータ転送は終了
したものと誤って認識してしまう。そして、データ部の
書き込みが完了する前に、そのデータ部の読み出しアク
セスを主記憶装置へ発行し、その読み出しアクセスがス
イッチ７でデータ部の書き込みアクセスを追い越してし
まうことによって、誤ったデータを読み出してしまう等
の誤動作を引き起こすことになる。
データ転送を実行するシステムの場合、スイッチ７への
到着順を保証しないことによって、プロセッサ２から見
て、上記したＤＭＡ−Ｗｒｉｔｅ転送のデータ部と転送
情報部の書き込み順序が保証されないケースが発生し得
る。このようなケースでは、データ部の主記憶装置３へ
の書き込みが完了する前に、転送情報部が主記憶装置へ
書き込まれることにより、この転送情報部を読み出した
プロセッサにおいて入出力ドライバがデータ転送は終了
したものと誤って認識してしまう。そして、データ部の
書き込みが完了する前に、そのデータ部の読み出しアク
セスを主記憶装置へ発行し、その読み出しアクセスがス
イッチ７でデータ部の書き込みアクセスを追い越してし
まうことによって、誤ったデータを読み出してしまう等
の誤動作を引き起こすことになる。
【００１２】以上のように、従来システムでは、複数の
プロセッサと入出力制御装置からの主記憶アクセスがス
イッチ７へ到着した順序を保証して主記憶アクセスを実
行する場合には、主記憶性能を低下させてしまう一方、
主記憶性能を向上させるために、スイッチ７への到着順
を保証せずに主記憶アクセスを実行するようにすると、
データ転送情報を使用したＤＭＡ転送を行う場合に、デ
ータ部と転送情報部の主記憶装置への書き込みと、プロ
セッサからの転送情報部とデータ部の主記憶装置からの
読み出しの間に追い越しが発生し、転送情報部は正しく
読み出せるが、データ部がまだ書き込まれていないとい
う状態が発生し、誤動作を引き起こす恐れがある。
プロセッサと入出力制御装置からの主記憶アクセスがス
イッチ７へ到着した順序を保証して主記憶アクセスを実
行する場合には、主記憶性能を低下させてしまう一方、
主記憶性能を向上させるために、スイッチ７への到着順
を保証せずに主記憶アクセスを実行するようにすると、
データ転送情報を使用したＤＭＡ転送を行う場合に、デ
ータ部と転送情報部の主記憶装置への書き込みと、プロ
セッサからの転送情報部とデータ部の主記憶装置からの
読み出しの間に追い越しが発生し、転送情報部は正しく
読み出せるが、データ部がまだ書き込まれていないとい
う状態が発生し、誤動作を引き起こす恐れがある。
【００１３】従って、本発明の目的は、上記したような
誤動作の発生を防止し、且つ、主記憶性能を向上するこ
とができるコンピュータシステムを提供することであ
る。
誤動作の発生を防止し、且つ、主記憶性能を向上するこ
とができるコンピュータシステムを提供することであ
る。
【００１４】
【課題を解決するための手段】上記目的を達成するた
め、本発明では、データ転送情報が記憶される前記主記
憶装置のアドレス領域が設定される転送情報空間定義部
と、この転送情報空間定義部を用いて、入出力デバイス
から発行されたＤＭＡ転送における書き込み内容が、通
常のデータ部であるか転送情報部であるかを判定する手
段を入出力制御装置に設ける。入出力制御装置は、ＤＭ
Ａ転送における書き込み内容が転送情報部と判断した
ら、この転送情報部以前に発行されたデータ部の主記憶
装置への書き込みを保証するために、主記憶書き込み順
序保証命令を発行し、続けて転送情報部の書き込み指示
を発行する。ここで、主記憶書き込み順序保証命令と
は、この命令が発行される以前に入出力制御装置から発
行された書き込み指示が完了することを保証する命令で
ある。
め、本発明では、データ転送情報が記憶される前記主記
憶装置のアドレス領域が設定される転送情報空間定義部
と、この転送情報空間定義部を用いて、入出力デバイス
から発行されたＤＭＡ転送における書き込み内容が、通
常のデータ部であるか転送情報部であるかを判定する手
段を入出力制御装置に設ける。入出力制御装置は、ＤＭ
Ａ転送における書き込み内容が転送情報部と判断した
ら、この転送情報部以前に発行されたデータ部の主記憶
装置への書き込みを保証するために、主記憶書き込み順
序保証命令を発行し、続けて転送情報部の書き込み指示
を発行する。ここで、主記憶書き込み順序保証命令と
は、この命令が発行される以前に入出力制御装置から発
行された書き込み指示が完了することを保証する命令で
ある。
【００１５】これにより、転送情報部が主記憶装置に書
き込まれたときには、主記憶書き込み保証命令以前に書
き込み指示が発行されたデータ部は主記憶装置へ書き込
まれていることを保証することができ、入出力ドライバ
の誤動作を防止し、且つ、複数のプロセッサと入出力制
御装置からの主記憶アクセス間の追い越しを可能とで
き、主記憶性能を向上できる。
き込まれたときには、主記憶書き込み保証命令以前に書
き込み指示が発行されたデータ部は主記憶装置へ書き込
まれていることを保証することができ、入出力ドライバ
の誤動作を防止し、且つ、複数のプロセッサと入出力制
御装置からの主記憶アクセス間の追い越しを可能とで
き、主記憶性能を向上できる。
【００１６】
【発明の実施の形態】以下、本発明の一実施例を図面を
用いて具体的に説明する。
用いて具体的に説明する。
【００１７】実施例１ 本実施例では、データ転送情報を記憶するための転送情
報空間を定義する転送情報空間定義部を用いる方式につ
いて説明する。
報空間を定義する転送情報空間定義部を用いる方式につ
いて説明する。
【００１８】図１は、本実施例におけるコンピュータシ
ステムの構成を示す。既に説明したように、図１のコン
ピュータ装置１は、１乃至複数のプロセッサ（０）〜
（ｎ）２と、１乃至複数のバンク構成の主記憶装置
（０）〜（ｍ）３と、１乃至複数の入出力制御装置
（０）〜（１）４と、入出力制御装置４に接続され、入
出力デバイスとのデータ転送を管理する入出力デバイス
インタフェース５を含み、プロセッサ２、主記憶装置
３、入出力制御装置４は、それぞれの間でデータ及び制
御信号のやり取りを行うためスイッチ７により接続され
ている。また、入出力デバイスインタフェース５には、
１乃至複数の入出力デバイス６が接続されている。
ステムの構成を示す。既に説明したように、図１のコン
ピュータ装置１は、１乃至複数のプロセッサ（０）〜
（ｎ）２と、１乃至複数のバンク構成の主記憶装置
（０）〜（ｍ）３と、１乃至複数の入出力制御装置
（０）〜（１）４と、入出力制御装置４に接続され、入
出力デバイスとのデータ転送を管理する入出力デバイス
インタフェース５を含み、プロセッサ２、主記憶装置
３、入出力制御装置４は、それぞれの間でデータ及び制
御信号のやり取りを行うためスイッチ７により接続され
ている。また、入出力デバイスインタフェース５には、
１乃至複数の入出力デバイス６が接続されている。
【００１９】主記憶装置３と何れかの入出力デバイス６
との間でＤＭＡ−Ｗｒｉｔｅ転送（入出力デバイスから
主記憶装置への書き込み）を行う場合、入出力デバイス
６からの転送データを入出力デバイスインターフェース
５が受け取り、これを編集して複数のデータ部とし、各
データ部のＤＭＡ−Ｗｒｉｔｅ転送指示を発行する。ま
た、入出力デバイスインターフェース５は、データ部の
ＤＭＡ−Ｗｒｉｔｅ転送指示を発行し終えると、データ
転送情報（転送情報部）のＤＭＡ−Ｗｒｉｔｅ転送指示
を発行する。各データ部及び転送情報部のＤＭＡ−Ｗｒ
ｉｔｅ転送指示は入出力制御装置４に至り、ここからス
イッチ７で主記憶装置３へ転送され、所望のアドレスに
書き込まれる。また、何れかの入出力デバイス６がＤＭ
Ａ−Ｒｅａｄ転送（主記憶装置からの読み出し）を行う
場合は、入出力デバイス６からのＤＭＡ−Ｒｅａｄ転送
アクセスは、入出力デバイスインタフェース５、入出力
制御装置４及びスイッチ７を通って主記憶装置３をアク
セスし、読み出されたデータは、スイッチ７から入出力
制御装置４、入出力デバイスインタフェース５を通って
入出力デバイス６へ転送される。
との間でＤＭＡ−Ｗｒｉｔｅ転送（入出力デバイスから
主記憶装置への書き込み）を行う場合、入出力デバイス
６からの転送データを入出力デバイスインターフェース
５が受け取り、これを編集して複数のデータ部とし、各
データ部のＤＭＡ−Ｗｒｉｔｅ転送指示を発行する。ま
た、入出力デバイスインターフェース５は、データ部の
ＤＭＡ−Ｗｒｉｔｅ転送指示を発行し終えると、データ
転送情報（転送情報部）のＤＭＡ−Ｗｒｉｔｅ転送指示
を発行する。各データ部及び転送情報部のＤＭＡ−Ｗｒ
ｉｔｅ転送指示は入出力制御装置４に至り、ここからス
イッチ７で主記憶装置３へ転送され、所望のアドレスに
書き込まれる。また、何れかの入出力デバイス６がＤＭ
Ａ−Ｒｅａｄ転送（主記憶装置からの読み出し）を行う
場合は、入出力デバイス６からのＤＭＡ−Ｒｅａｄ転送
アクセスは、入出力デバイスインタフェース５、入出力
制御装置４及びスイッチ７を通って主記憶装置３をアク
セスし、読み出されたデータは、スイッチ７から入出力
制御装置４、入出力デバイスインタフェース５を通って
入出力デバイス６へ転送される。
【００２０】一方、プロセッサ２からの主記憶書き込み
アクセスは、スイッチ７を介して主記憶装置３へデータ
が転送され、書き込まれる。また、プロセッサ２からの
主記憶読み出しアクセスは、スイッチ７を介して主記憶
装置３をアクセスし、読み出されたデータは、再度スイ
ッチ７を通ってプロセッサ２へ転送される。
アクセスは、スイッチ７を介して主記憶装置３へデータ
が転送され、書き込まれる。また、プロセッサ２からの
主記憶読み出しアクセスは、スイッチ７を介して主記憶
装置３をアクセスし、読み出されたデータは、再度スイ
ッチ７を通ってプロセッサ２へ転送される。
【００２１】このコンピュータシステムにおいては、各
プロセッサ２及び各入出力デバイス６からの主記憶アク
セスの主記憶装置３に対するアクセス順序は、スイッチ
７への到着順が保証されず、スイッチ７において主記憶
アクセスの追い越しが可能である。即ち、スイッチ７に
おける転送ルートが確保できた主記憶アクセスから先に
主記憶装置３をアクセスする。但し、同一プロセッサ２
または同一入出力制御装置４からの主記憶装置３の同一
アドレスへのアクセスについてはスイッチ７への到着順
序が保証される。
プロセッサ２及び各入出力デバイス６からの主記憶アク
セスの主記憶装置３に対するアクセス順序は、スイッチ
７への到着順が保証されず、スイッチ７において主記憶
アクセスの追い越しが可能である。即ち、スイッチ７に
おける転送ルートが確保できた主記憶アクセスから先に
主記憶装置３をアクセスする。但し、同一プロセッサ２
または同一入出力制御装置４からの主記憶装置３の同一
アドレスへのアクセスについてはスイッチ７への到着順
序が保証される。
【００２２】プロセッサ２は、入出力デバイスの起動及
び設定を行うために、ＭＭＲ（Ｍｅｍｏｒｙ Ｍａｐｐ
ｅｄ Ｒｅｇｉｓｔｅｒ）アクセス要求を発行する。こ
のＭＭＲアクセス要求は、スイッチ７で、入出力制御装
置４に転送され、入出力デバイスインタフェース５を通
って入出力デバイス６をアクセス可能である。
び設定を行うために、ＭＭＲ（Ｍｅｍｏｒｙ Ｍａｐｐ
ｅｄ Ｒｅｇｉｓｔｅｒ）アクセス要求を発行する。こ
のＭＭＲアクセス要求は、スイッチ７で、入出力制御装
置４に転送され、入出力デバイスインタフェース５を通
って入出力デバイス６をアクセス可能である。
【００２３】図２は、上記した転送情報部のフォーマッ
トを示している。
トを示している。
【００２４】図２において「Ｆｌａｇ」は、書き込み完
了フラグであり、主記憶装置へのデータ部の書き込み完
了を示す。「Ｗｒｉｔｅ Ａｄｄｒｅｓｓ」は、ＤＭＡ
−Ｗｒｉｔｅ転送先（書き込み先）の主記憶アドレスを
示す。また、「Ｄａｔａ Ｓｉｚｅ」は、書き込むデー
タのサイズを示す。入出力デバイスからのＤＭＡ−Ｗｒ
ｉｔｅ転送時、入出力デバイスインタフェース５は、デ
ータ部の転送終了後にこの転送情報部のＤＭＡ−Ｗｒｉ
ｔｅ転送指示を発行する。
了フラグであり、主記憶装置へのデータ部の書き込み完
了を示す。「Ｗｒｉｔｅ Ａｄｄｒｅｓｓ」は、ＤＭＡ
−Ｗｒｉｔｅ転送先（書き込み先）の主記憶アドレスを
示す。また、「Ｄａｔａ Ｓｉｚｅ」は、書き込むデー
タのサイズを示す。入出力デバイスからのＤＭＡ−Ｗｒ
ｉｔｅ転送時、入出力デバイスインタフェース５は、デ
ータ部の転送終了後にこの転送情報部のＤＭＡ−Ｗｒｉ
ｔｅ転送指示を発行する。
【００２５】図５は、入出力制御装置４の具体的な構成
例を示す。
例を示す。
【００２６】送受信回路Ｂ４０１は、インタフェース４
１５を通して入出力デバイスインタフェース５とデータ
等の送受信を行う。ＤＭＡ受信回路４０２は、入出力デ
バイスインタフェース５からのＤＭＡ転送指示の受信部
である。コマンドラッチ回路４０３は、ＤＭＡ受信回路
４０２から受け取った命令の種類を保持する。アドレス
ラッチ回路４０４は、ＤＭＡ受信回路４０２から受け取
った命令における主記憶アドレスを保持する。データラ
ッチ回路４０５は、ＤＭＡ受信回路４０２から受け取っ
た命令における書き込みデータを保持する。転送情報空
間定義部４０６は、ＭＭＲ（Ｍｅｍｏｒｙ Ｍａｐｐｅ
ｄ Ｒｅｇｉｓｔｅｒ）アクセス要求により、ＭＭＲ受
信回路４１４、インタフェース４１８を通して、転送情
報空間が設定される。転送情報比較回路４０７は、転送
情報空間定義部４０６の保持するアドレスとアドレスラ
ッチ回路４０４のアドレスを比較し、ＤＭＡ−Ｗｒｉｔ
ｅ転送の内容が転送情報部であるか、または、データ部
であるか判定する。書き込み順序保証命令生成回路４０
９は、書き込み順序保証命令を生成し、送受信回路Ａ４
１２へ発行する。アドレスラッチ回路（２）４０８は、
発行すべきＤＭＡ転送先のアドレスを保持する。制御回
路４１０は、転送情報比較回路４０７の判定結果と、コ
マンドラッチ回路４０３からの命令種類に従って、書き
込み順序保証命令生成回路４０９に対し、インタフェー
ス４１７を通して命令生成を要求し、また、発行順序等
を制御する。ＤＭＡ送信回路４１１は、ＤＭＡ転送指示
を送受信回路Ａ４１２へ発行する。送受信回路Ａ４１２
は、インタフェース４１６を通してスイッチ７とデータ
等の送受信を行う。ＭＭＲ受信回路４１４は、プロセッ
サ２から発行されたＭＭＲアクセス要求を受信する。Ｍ
ＭＲ送信回路４１３は、入出力デバイスインタフェース
５、入出力デバイス６へＭＭＲアクセス要求を発行す
る。
１５を通して入出力デバイスインタフェース５とデータ
等の送受信を行う。ＤＭＡ受信回路４０２は、入出力デ
バイスインタフェース５からのＤＭＡ転送指示の受信部
である。コマンドラッチ回路４０３は、ＤＭＡ受信回路
４０２から受け取った命令の種類を保持する。アドレス
ラッチ回路４０４は、ＤＭＡ受信回路４０２から受け取
った命令における主記憶アドレスを保持する。データラ
ッチ回路４０５は、ＤＭＡ受信回路４０２から受け取っ
た命令における書き込みデータを保持する。転送情報空
間定義部４０６は、ＭＭＲ（Ｍｅｍｏｒｙ Ｍａｐｐｅ
ｄ Ｒｅｇｉｓｔｅｒ）アクセス要求により、ＭＭＲ受
信回路４１４、インタフェース４１８を通して、転送情
報空間が設定される。転送情報比較回路４０７は、転送
情報空間定義部４０６の保持するアドレスとアドレスラ
ッチ回路４０４のアドレスを比較し、ＤＭＡ−Ｗｒｉｔ
ｅ転送の内容が転送情報部であるか、または、データ部
であるか判定する。書き込み順序保証命令生成回路４０
９は、書き込み順序保証命令を生成し、送受信回路Ａ４
１２へ発行する。アドレスラッチ回路（２）４０８は、
発行すべきＤＭＡ転送先のアドレスを保持する。制御回
路４１０は、転送情報比較回路４０７の判定結果と、コ
マンドラッチ回路４０３からの命令種類に従って、書き
込み順序保証命令生成回路４０９に対し、インタフェー
ス４１７を通して命令生成を要求し、また、発行順序等
を制御する。ＤＭＡ送信回路４１１は、ＤＭＡ転送指示
を送受信回路Ａ４１２へ発行する。送受信回路Ａ４１２
は、インタフェース４１６を通してスイッチ７とデータ
等の送受信を行う。ＭＭＲ受信回路４１４は、プロセッ
サ２から発行されたＭＭＲアクセス要求を受信する。Ｍ
ＭＲ送信回路４１３は、入出力デバイスインタフェース
５、入出力デバイス６へＭＭＲアクセス要求を発行す
る。
【００２７】図３は、入出力制御装置内の転送情報空間
定義部４０６に設定された転送情報空間のイメージを示
す。転送情報空間（０）３０と転送情報空間（１）３１
は、転送情報空間定義部４０６に設定された転送情報部
が記憶される主記憶アドレス領域を示す。データ空間３
２は、同じく転送情報空間定義部４０６に設定されたデ
ータ部が記憶される主記憶アドレス領域を示す。データ
部のＤＭＡ−Ｗｒｉｔｅ転送では、データ空間３２に従
って、データ部が主記憶装置３内のデータ領域（０）３
５やデータ領域（１）３６へ書き込まれる。また、転送
情報部のＤＭＡ−Ｗｒｉｔｅ転送では、転送情報空間
（０）３０または転送情報空間（１）３１に従って、転
送情報が主記憶装置３内の転送情報領域（０）３３や転
送情報領域（１）３４へ書き込まれる。主記憶装置３内
の転送情報領域（０）３３、（１）３４は、図２で示し
たフォーマットで定義されており、例えば、転送情報領
域（０）の「Ｗｒｉｔｅ Ａｄｄｒｅｓｓ」、「Ｄａｔ
ａ Ｓｉｚｅ」は、それぞれデータ領域（０）３５の先
頭アドレス、記憶されるデータサイズを示している。
定義部４０６に設定された転送情報空間のイメージを示
す。転送情報空間（０）３０と転送情報空間（１）３１
は、転送情報空間定義部４０６に設定された転送情報部
が記憶される主記憶アドレス領域を示す。データ空間３
２は、同じく転送情報空間定義部４０６に設定されたデ
ータ部が記憶される主記憶アドレス領域を示す。データ
部のＤＭＡ−Ｗｒｉｔｅ転送では、データ空間３２に従
って、データ部が主記憶装置３内のデータ領域（０）３
５やデータ領域（１）３６へ書き込まれる。また、転送
情報部のＤＭＡ−Ｗｒｉｔｅ転送では、転送情報空間
（０）３０または転送情報空間（１）３１に従って、転
送情報が主記憶装置３内の転送情報領域（０）３３や転
送情報領域（１）３４へ書き込まれる。主記憶装置３内
の転送情報領域（０）３３、（１）３４は、図２で示し
たフォーマットで定義されており、例えば、転送情報領
域（０）の「Ｗｒｉｔｅ Ａｄｄｒｅｓｓ」、「Ｄａｔ
ａ Ｓｉｚｅ」は、それぞれデータ領域（０）３５の先
頭アドレス、記憶されるデータサイズを示している。
【００２８】図４は、入出力制御装置４、入出力デバイ
スインターフェース５、入出力デバイス６の動作フロー
チャートを示す。
スインターフェース５、入出力デバイス６の動作フロー
チャートを示す。
【００２９】図４に従い、図５を用いてＤＭＡ−Ｗｒｉ
ｔｅ転送の動作を説明する。
ｔｅ転送の動作を説明する。
【００３０】ステップＳＴ１では、ソフトウェア、ここ
ではコンピュータシステムのＯＳにより転送情報空間が
設定される。具体的には、プロセッサ２より発行された
ＭＭＲアクセス要求が、スイッチ７、インタフェース４
１６を介して送受信回路Ａ４１２、ＭＭＲ受信回路４１
４で受信され、インタフェース４１８を通して転送情報
空間定義部４０６へ上記した転送情報空間及びデータ空
間を設定する。
ではコンピュータシステムのＯＳにより転送情報空間が
設定される。具体的には、プロセッサ２より発行された
ＭＭＲアクセス要求が、スイッチ７、インタフェース４
１６を介して送受信回路Ａ４１２、ＭＭＲ受信回路４１
４で受信され、インタフェース４１８を通して転送情報
空間定義部４０６へ上記した転送情報空間及びデータ空
間を設定する。
【００３１】ステップＳＴ２では、ＭＭＲアクセス要求
がＭＭＲ送信回路４１３から送受信回路Ｂ４０１を通し
て送信され、入出力デバイスインターフェース５を介し
て所望の入出力デバイス６をアクセスし、入出力デバイ
ス６が起動される。
がＭＭＲ送信回路４１３から送受信回路Ｂ４０１を通し
て送信され、入出力デバイスインターフェース５を介し
て所望の入出力デバイス６をアクセスし、入出力デバイ
ス６が起動される。
【００３２】ステップＳＴ３では、起動された入出力デ
バイス６と主記憶装置３との間でＤＭＡ−Ｗｒｉｔｅ転
送が開始される。ここでは、入出力デバイス６及び入出
力デバイスインタフェース５が、ＭＭＲアクセスによる
ＯＳの設定に従って、ＤＭＡ−Ｗｒｉｔｅ転送を開始す
る。
バイス６と主記憶装置３との間でＤＭＡ−Ｗｒｉｔｅ転
送が開始される。ここでは、入出力デバイス６及び入出
力デバイスインタフェース５が、ＭＭＲアクセスによる
ＯＳの設定に従って、ＤＭＡ−Ｗｒｉｔｅ転送を開始す
る。
【００３３】ステップＳＴ４では、入出力制御装置４に
て、入出力デバイスインターフェース５から転送されて
きたＤＭＡ−Ｗｒｉｔｅ転送指示における転送先アドレ
スから転送情報部の転送であるか、または、データ部の
転送であるかを判定する。即ち、入出力デバイスインタ
フェース５からインタフェース４１５、送受信回路Ｂを
介してＤＭＡ受信回路４０２で受信されたＤＭＡ−Ｗｒ
ｉｔｅ転送指示は、コマンド部、アドレス部、データ部
に分けられ、それぞれコマンドラッチ回路４０３、アド
レスラッチ回路４０４、データラッチ回路４０５に格納
される。アドレスラッチ回路４０４から読み出されたア
ドレスと転送情報空間定義部４０６に設定されたアドレ
ス領域とを転送情報比較回路４０７で比較し、転送指示
が転送情報部の転送であるか、または、データ部の転送
であるかを判定する。判定後、アドレスラッチ回路４０
４から読み出されたアドレスは、転送情報比較回路４０
７を介して、アドレスラッチ回路（２）４０８へ書き込
まれる。一方、判定結果はインタフェース４１９を介し
て制御部へ通知される。判定結果がデータ部の転送であ
ればステップＳＴ８へ進む。
て、入出力デバイスインターフェース５から転送されて
きたＤＭＡ−Ｗｒｉｔｅ転送指示における転送先アドレ
スから転送情報部の転送であるか、または、データ部の
転送であるかを判定する。即ち、入出力デバイスインタ
フェース５からインタフェース４１５、送受信回路Ｂを
介してＤＭＡ受信回路４０２で受信されたＤＭＡ−Ｗｒ
ｉｔｅ転送指示は、コマンド部、アドレス部、データ部
に分けられ、それぞれコマンドラッチ回路４０３、アド
レスラッチ回路４０４、データラッチ回路４０５に格納
される。アドレスラッチ回路４０４から読み出されたア
ドレスと転送情報空間定義部４０６に設定されたアドレ
ス領域とを転送情報比較回路４０７で比較し、転送指示
が転送情報部の転送であるか、または、データ部の転送
であるかを判定する。判定後、アドレスラッチ回路４０
４から読み出されたアドレスは、転送情報比較回路４０
７を介して、アドレスラッチ回路（２）４０８へ書き込
まれる。一方、判定結果はインタフェース４１９を介し
て制御部へ通知される。判定結果がデータ部の転送であ
ればステップＳＴ８へ進む。
【００３４】ステップＳＴ８では、データ部のＤＭＡ−
Ｗｒｉｔｅ転送指示をＤＭＡ送信回路４１１及び送受信
回路Ａ４１２からインタフェース４１６を介してスイッ
チ７へ発行する。
Ｗｒｉｔｅ転送指示をＤＭＡ送信回路４１１及び送受信
回路Ａ４１２からインタフェース４１６を介してスイッ
チ７へ発行する。
【００３５】ステップＳＴ９では、インタフェース４１
６を介して送られてきたデータ部のＤＭＡ−Ｗｒｉｔｅ
転送指示がスイッチ７から主記憶装置３へ送信され、主
記憶装置３の所望のアドレスにデータ部が書き込まれ
る。
６を介して送られてきたデータ部のＤＭＡ−Ｗｒｉｔｅ
転送指示がスイッチ７から主記憶装置３へ送信され、主
記憶装置３の所望のアドレスにデータ部が書き込まれ
る。
【００３６】一方、ステップＳＴ４での判定結果が転送
情報部の転送であった場合、即ち、転送情報比較回路４
０７において転送指示が転送情報部の転送であると判定
したとき、判定結果をインタフェース４１９を介して制
御回路４１０へ通知する。制御回路４１０は、その判定
結果を受けて書き込み順序保証命令生成回路４０９をイ
ンタフェース４１７を介して起動する。一方、アドレス
ラッチ回路４０４から読み出されたアドレスは、アドレ
スラッチ回路（２）４０８へ書き込まれる。
情報部の転送であった場合、即ち、転送情報比較回路４
０７において転送指示が転送情報部の転送であると判定
したとき、判定結果をインタフェース４１９を介して制
御回路４１０へ通知する。制御回路４１０は、その判定
結果を受けて書き込み順序保証命令生成回路４０９をイ
ンタフェース４１７を介して起動する。一方、アドレス
ラッチ回路４０４から読み出されたアドレスは、アドレ
スラッチ回路（２）４０８へ書き込まれる。
【００３７】ステップＳＴ５では、ＤＭＡ送信回路４１
１は、転送情報比較回路４０７で転送情報部の転送と判
定されたＤＭＡ−Ｗｒｉｔｅ転送指示より前に受信した
ＤＭＡ−Ｗｒｉｔｅ転送指示を全て送受信回路Ａ４１２
を通してスイッチ７へ発行する。起動された書き込み順
序保証命令生成回路４０９は、書き込み順序保証命令を
生成し、送受信回路Ａ４１２へ発行する。送受信回路Ａ
４１２は、インタフェース４１６を介して、スイッチ７
へ書き込み順序保証命令を発行する。
１は、転送情報比較回路４０７で転送情報部の転送と判
定されたＤＭＡ−Ｗｒｉｔｅ転送指示より前に受信した
ＤＭＡ−Ｗｒｉｔｅ転送指示を全て送受信回路Ａ４１２
を通してスイッチ７へ発行する。起動された書き込み順
序保証命令生成回路４０９は、書き込み順序保証命令を
生成し、送受信回路Ａ４１２へ発行する。送受信回路Ａ
４１２は、インタフェース４１６を介して、スイッチ７
へ書き込み順序保証命令を発行する。
【００３８】ステップＳＴ６では、書き込み順序保証命
令が発行された後、制御回路４１０は、アドレスラッチ
回路（２）４０８に書き込まれたアドレスを用いて、転
送情報部のＤＭＡ−Ｗｒｉｔｅ転送指示をＤＭＡ送信回
路４１１及び送受回路Ａ４１２を通して、スイッチ７へ
発行する。
令が発行された後、制御回路４１０は、アドレスラッチ
回路（２）４０８に書き込まれたアドレスを用いて、転
送情報部のＤＭＡ−Ｗｒｉｔｅ転送指示をＤＭＡ送信回
路４１１及び送受回路Ａ４１２を通して、スイッチ７へ
発行する。
【００３９】ステップＳＴ７では、スイッチ７は、受信
した書き込み順序保証命令により、この命令以前に入出
力制御装置４から発行されたＤＭＡ−Ｗｒｉｔｅ転送指
示を全て主記憶装置３に送信し、転送されたデータ部が
主記憶装置３に書き込まれることを保証する。その後、
書き込み順序保証命令に続いて受信した転送情報部のＤ
ＭＡ−Ｗｒｉｔｅ転送指示を主記憶装置３へ送信する。
これにより、転送されたデータ部が全て主記憶装置３に
書き込まれた後に転送情報部が主記憶装置３に書き込ま
れる。ステップＳＴ７終了後、ステップＳＴ１０へ進
む。
した書き込み順序保証命令により、この命令以前に入出
力制御装置４から発行されたＤＭＡ−Ｗｒｉｔｅ転送指
示を全て主記憶装置３に送信し、転送されたデータ部が
主記憶装置３に書き込まれることを保証する。その後、
書き込み順序保証命令に続いて受信した転送情報部のＤ
ＭＡ−Ｗｒｉｔｅ転送指示を主記憶装置３へ送信する。
これにより、転送されたデータ部が全て主記憶装置３に
書き込まれた後に転送情報部が主記憶装置３に書き込ま
れる。ステップＳＴ７終了後、ステップＳＴ１０へ進
む。
【００４０】ステップＳＴ１０では、ＯＳにより転送情
報空間の再設定の必要性が判断される。即ち、ＤＭＡ−
Ｗｒｉｔｅ転送終了後、ＯＳでは転送情報空間の再設定
の必要性を判断し、必要であればステップＳＴ１から処
理を行い、必要でなければステップＳＴ３から他のＤＭ
Ａ−Ｗｒｉｔｅ転送が開始されるまで待つ。
報空間の再設定の必要性が判断される。即ち、ＤＭＡ−
Ｗｒｉｔｅ転送終了後、ＯＳでは転送情報空間の再設定
の必要性を判断し、必要であればステップＳＴ１から処
理を行い、必要でなければステップＳＴ３から他のＤＭ
Ａ−Ｗｒｉｔｅ転送が開始されるまで待つ。
【００４１】ここで、上記したスイッチ７の書き込み順
序保証命令実行時の動作を更に詳しく説明する。
序保証命令実行時の動作を更に詳しく説明する。
【００４２】図８、図９は、上記した書き込み順序保証
命令の実行時におけるスイッチ７の状態図を示す。
命令の実行時におけるスイッチ７の状態図を示す。
【００４３】スイッチ７は、入出力制御装置4から発行
される書き込み順序保証命令を受信すると、この命令よ
りも前に受信した主記憶装置３へのアクセス要求を全て
主記憶装置３へ送信する。この間、スイッチ７は書き込
み順序保証命令以降に発行されるアクセス要求の受信を
行わない。そして、アクセス要求を主記憶装置３へ送信
し終えると、書き込み順序保証命令以降の後続するアク
セス要求の受信を開始する。この動作における各状態
を、上記したＤＭＡ−Ｗｒｉｔｅ転送を例にとり、図面
を用いて説明する。
される書き込み順序保証命令を受信すると、この命令よ
りも前に受信した主記憶装置３へのアクセス要求を全て
主記憶装置３へ送信する。この間、スイッチ７は書き込
み順序保証命令以降に発行されるアクセス要求の受信を
行わない。そして、アクセス要求を主記憶装置３へ送信
し終えると、書き込み順序保証命令以降の後続するアク
セス要求の受信を開始する。この動作における各状態
を、上記したＤＭＡ−Ｗｒｉｔｅ転送を例にとり、図面
を用いて説明する。
【００４４】まず、図８（ａ）に示す［状態１］では、
入出力デバイスインタフェース５からデータ部のＤＭＡ
−Ｗｒｉｔｅ転送指示（Ｄ１）が発行されている。
入出力デバイスインタフェース５からデータ部のＤＭＡ
−Ｗｒｉｔｅ転送指示（Ｄ１）が発行されている。
【００４５】次に、図８（ｂ）に示す［状態２］では、
（Ｄ１）に続けて入出力デバイスインターフェース５か
ら発行された複数のデータ部のＤＭＡ−Ｗｒｉｔｅ転送
指示（Ｄ２）〜（Ｄｘ）が、入出力制御装置４からスイ
ッチ７に転送され、スイッチ７から主記憶装置３の所望
のバンクに送信されている。更に、入出力デバイスイン
タフェース５からは、転送情報部のＤＭＡ−Ｗｒｉｔｅ
転送指示（ＤＳ）が発行されている。
（Ｄ１）に続けて入出力デバイスインターフェース５か
ら発行された複数のデータ部のＤＭＡ−Ｗｒｉｔｅ転送
指示（Ｄ２）〜（Ｄｘ）が、入出力制御装置４からスイ
ッチ７に転送され、スイッチ７から主記憶装置３の所望
のバンクに送信されている。更に、入出力デバイスイン
タフェース５からは、転送情報部のＤＭＡ−Ｗｒｉｔｅ
転送指示（ＤＳ）が発行されている。
【００４６】続いて図９（ａ）に示す［状態３］では、
入出力制御装置4において、入出力デバイスインターフ
ェース５からの転送指示（ＤＳ）が転送情報部のＤＭＡ
−Ｗｒｉｔｅ転送指示であると判定され、書き込み順序
保証命令が入出力制御装置４からスイッチ７へ発行され
ている。このとき、入出力制御装置４から転送情報部の
ＤＭＡ−Ｗｒｉｔｅ転送指示（ＤＳ）も発行されるが、
書き込み順序保証命令によってスイッチ７には受信され
ない。
入出力制御装置4において、入出力デバイスインターフ
ェース５からの転送指示（ＤＳ）が転送情報部のＤＭＡ
−Ｗｒｉｔｅ転送指示であると判定され、書き込み順序
保証命令が入出力制御装置４からスイッチ７へ発行され
ている。このとき、入出力制御装置４から転送情報部の
ＤＭＡ−Ｗｒｉｔｅ転送指示（ＤＳ）も発行されるが、
書き込み順序保証命令によってスイッチ７には受信され
ない。
【００４７】図９（ｂ）に示す［状態４］では、書き込
み順序保証命令によってスイッチ７内にあったデータ部
のＤＭＡ−Ｗｒｉｔｅ転送指示（Ｄ２）〜（Ｄｘ）が主
記憶装置３へ送信される。これらが送信されたことによ
り、スイッチ７では、書き込み順序保証命令に後続する
転送情報部のＤＭＡ−Ｗｒｉｔｅ転送指示（ＤＳ）が受
信される。
み順序保証命令によってスイッチ７内にあったデータ部
のＤＭＡ−Ｗｒｉｔｅ転送指示（Ｄ２）〜（Ｄｘ）が主
記憶装置３へ送信される。これらが送信されたことによ
り、スイッチ７では、書き込み順序保証命令に後続する
転送情報部のＤＭＡ−Ｗｒｉｔｅ転送指示（ＤＳ）が受
信される。
【００４８】このように動作することにより、転送情報
部の転送指示がデータ部の転送指示を追い越して主記憶
装置３へアクセスしないことが保証される。尚、主記憶
装置３では、スイッチ７からアクセス要求を受けとる
と、その受け取った順にアクセスを実行する。
部の転送指示がデータ部の転送指示を追い越して主記憶
装置３へアクセスしないことが保証される。尚、主記憶
装置３では、スイッチ７からアクセス要求を受けとる
と、その受け取った順にアクセスを実行する。
【００４９】以上の通り、本実施例によれば、ＤＭＡ−
Ｗｒｉｔｅ転送におけるデータ部の主記憶装置３への書
き込みが保証されてから、転送情報部の主記憶装置３へ
の書き込みが行われる。一方、プロセッサ２は、主記憶
装置３から転送情報部を読み出し、図２に示した「Ｆｌ
ａｇ」によりデータ部の書き込み完了を確認した後、転
送情報部内の「Ｗｒｉｔｅ Ａｄｄｒｅｓｓ」、「Ｄａ
ｔａ Ｓｉｚｅ」を確認し、対応するデータ部へのアク
セスを行う。このとき、スイッチ７において、プロセッ
サ２からの主記憶アクセスと、入出力制御装置４からの
主記憶アクセスの到着順が保証されていなくても正しく
動作を続けることができる。なぜなら、上記したよう
に、データ部の書き込みが保証された後に転送情報部の
書き込みが行われるため、プロセッサ２は常にデータ部
の書き込み完了を正しく判定することができるからであ
る。
Ｗｒｉｔｅ転送におけるデータ部の主記憶装置３への書
き込みが保証されてから、転送情報部の主記憶装置３へ
の書き込みが行われる。一方、プロセッサ２は、主記憶
装置３から転送情報部を読み出し、図２に示した「Ｆｌ
ａｇ」によりデータ部の書き込み完了を確認した後、転
送情報部内の「Ｗｒｉｔｅ Ａｄｄｒｅｓｓ」、「Ｄａ
ｔａ Ｓｉｚｅ」を確認し、対応するデータ部へのアク
セスを行う。このとき、スイッチ７において、プロセッ
サ２からの主記憶アクセスと、入出力制御装置４からの
主記憶アクセスの到着順が保証されていなくても正しく
動作を続けることができる。なぜなら、上記したよう
に、データ部の書き込みが保証された後に転送情報部の
書き込みが行われるため、プロセッサ２は常にデータ部
の書き込み完了を正しく判定することができるからであ
る。
【００５０】実施例２ 次に本発明の他の実施例を説明する。
【００５１】本実施例では、実施例１とは異なり、アド
レス変換情報に転送情報空間を定義する方式について説
明する。
レス変換情報に転送情報空間を定義する方式について説
明する。
【００５２】但し、以下の説明では、実施例１と同一の
構成については同一の符号を付し、その詳しい説明は省
略する。
構成については同一の符号を付し、その詳しい説明は省
略する。
【００５３】図６は、アドレス変換機構を備える入出力
制御装置４を示す。
制御装置４を示す。
【００５４】図６において、入出力制御装置４は、実施
例１（図５）で説明した構成に加えて、アドレス変換回
路４２０と、アドレス変換回路４２０を制御するアドレ
ス変換制御回路４２１を備えている。アドレス変換回路
４２０は、入出力デバイスインタフェース５から送受信
回路Ｂ４０１及びＤＭＡ受信回路４０２で受信される転
送指示に含まれる転送先アドレスを、アドレスラッチ回
路４０４を介して入力し、そのアドレスをアドレス変換
制御回路４２１より渡されるアドレス変換情報を用いて
主記憶装置３の実アドレスに変換する。この変換で使用
されるアドレス変換情報は、予めＯＳやその他のソフト
ウェアにより作成され、主記憶装置３の所定の領域、ま
たは、アドレス変換制御回路４２１内等に格納されてい
る。また、アドレス変換の方式については種々の方式を
採用することができるが、ここでは特に限定しない。
例１（図５）で説明した構成に加えて、アドレス変換回
路４２０と、アドレス変換回路４２０を制御するアドレ
ス変換制御回路４２１を備えている。アドレス変換回路
４２０は、入出力デバイスインタフェース５から送受信
回路Ｂ４０１及びＤＭＡ受信回路４０２で受信される転
送指示に含まれる転送先アドレスを、アドレスラッチ回
路４０４を介して入力し、そのアドレスをアドレス変換
制御回路４２１より渡されるアドレス変換情報を用いて
主記憶装置３の実アドレスに変換する。この変換で使用
されるアドレス変換情報は、予めＯＳやその他のソフト
ウェアにより作成され、主記憶装置３の所定の領域、ま
たは、アドレス変換制御回路４２１内等に格納されてい
る。また、アドレス変換の方式については種々の方式を
採用することができるが、ここでは特に限定しない。
【００５５】図７に上記したアドレス変換情報のフォー
マット例を示す。
マット例を示す。
【００５６】図７において、「ＲＤ」は主記憶装置３か
らの読み出しが可能か否かを示し、「ＷＴ」は主記憶装
置３への書き込みが可能か否か示し、「ＤＥＳ」は転送
情報空間に関する情報を示し、「変換後アドレス」は変
換されたアドレスを示す。
らの読み出しが可能か否かを示し、「ＷＴ」は主記憶装
置３への書き込みが可能か否か示し、「ＤＥＳ」は転送
情報空間に関する情報を示し、「変換後アドレス」は変
換されたアドレスを示す。
【００５７】ここでは「ＤＥＳ」は１ビットからなり、
「ＤＥＳ」＝“１”であるとき、変換後の実アドレスが
指す領域が転送情報空間内にあることを示し、「ＤＥ
Ｓ」＝“０”であるとき、変換後の実アドレスが指す領
域がデータ空間（転送情報空間以外の空間）内にあるこ
とを示す。アドレス変換制御回路４２１から渡されるア
ドレス変換情報の「ＤＥＳ」が“１”であるとき、転送
情報比較回路４０７では転送情報部のＤＭＡ−Ｗｒｉｔ
ｅ転送指示であると判断し、実施例１と同様に、書き込
み順序保証命令生成回路４０９から書き込み順序保証命
令が発行される。また、「ＤＥＳ」＝“０”であると
き、このアドレス変換情報を使用するＤＭＡ−Ｗｒｉｔ
ｅ転送指示は、データ部の転送指示であると判断する。
尚、ＤＭＡ-Ｒｅａｄ転送の場合は、主記憶読み出しで
あるため、転送情報空間に対するアクセスであっても、
データ空間に対する読み出しと同様に動作する。
「ＤＥＳ」＝“１”であるとき、変換後の実アドレスが
指す領域が転送情報空間内にあることを示し、「ＤＥ
Ｓ」＝“０”であるとき、変換後の実アドレスが指す領
域がデータ空間（転送情報空間以外の空間）内にあるこ
とを示す。アドレス変換制御回路４２１から渡されるア
ドレス変換情報の「ＤＥＳ」が“１”であるとき、転送
情報比較回路４０７では転送情報部のＤＭＡ−Ｗｒｉｔ
ｅ転送指示であると判断し、実施例１と同様に、書き込
み順序保証命令生成回路４０９から書き込み順序保証命
令が発行される。また、「ＤＥＳ」＝“０”であると
き、このアドレス変換情報を使用するＤＭＡ−Ｗｒｉｔ
ｅ転送指示は、データ部の転送指示であると判断する。
尚、ＤＭＡ-Ｒｅａｄ転送の場合は、主記憶読み出しで
あるため、転送情報空間に対するアクセスであっても、
データ空間に対する読み出しと同様に動作する。
【００５８】以下、図６を用いて転送情報部のＤＭＡ−
Ｗｒｉｔｅ転送の動作を説明する。
Ｗｒｉｔｅ転送の動作を説明する。
【００５９】図６において、入出力デバイスインタフェ
ース５から発行された転送情報部のＤＭＡ−Ｗｒｉｔｅ
転送指示は、インタフェース４１５、送受信回路Ｂ４０
１を介してＤＭＡ受信回路４０２で受信される。ＤＭＡ
−Ｗｒｉｔｅ転送指示は、コマンド部、アドレス部、デ
ータ部に分けられ、それぞれコマンドラッチ回路４０
３、アドレスラッチ回路４０４、データラッチ回路４０
５へ格納される。アドレスラッチ回路４０４から読み出
されたアドレスは、アドレス変換回路４２０へ送られ、
特定のアドレス変換規則（本実施例では特に限定しな
い）に従い、アドレス変換制御回路４２１から与えられ
るアドレス変換情報を用いて主記憶装置３に対する実ア
ドレスに変換され、アドレスラッチ回路（２）４０８に
書き込まれる。また、アドレスラッチ回路４０４から読
み出されたアドレスは、転送情報比較回路４０７へも送
られる。転送情報比較回路４０７では、そのアドレスを
変換するためにアドレス変換制御装置４２１から与えら
れるアドレス変換情報の「ＤＥＳ」の値を検査し、受信
したＤＭＡ−Ｗｒｉｔｅ転送指示が、転送情報空間への
転送であるかを判定し、その判定結果を制御回路４１０
へ通知する。制御回路４１０は、転送情報比較回路４０
７の判定結果を受けて転送情報部へのＤＭＡ−Ｗｒｉｔ
ｅ転送と判断し、書き込み順序保証命令生成回路４０９
をインタフェース４１７を介し起動する。ＤＭＡ送信回
路４１１は、転送情報部へのＤＭＡ−Ｗｒｉｔｅ転送指
示より前に受信したＤＭＡ−Ｗｒｉｔｅ転送指示を全て
送受回路Ａ４１２、インタフェース４１６を介してスイ
ッチ７へ発行する。その後、書き込み順序保証命令生成
回路４０９は、主記憶装置３に対する書き込み順序保証
命令を生成し、送受信回路Ａ４１２を介してスイッチ７
へ発行する。制御回路４１０は、アドレスラッチ回路
（２）４０８に書き込まれたアドレスを用いて、転送情
報部のＤＭＡ−Ｗｒｉｔｅ転送指示をＤＭＡ送信回路４
１１及び送受回路Ａ４１２を通して、スイッチ７へ発行
する。スイッチ７は、実施例１と同様に、受信した書き
込み順序保証命令により、この命令以前に入出力制御装
置４から発行されたＤＭＡ−Ｗｒｉｔｅ転送指示を全て
主記憶装置３に送信し、転送されたデータ部が主記憶装
置３に書き込まれることを保証する。その後、書き込み
順序保証命令に続いて受信した転送情報部のＤＭＡ−Ｗ
ｒｉｔｅ転送指示を主記憶装置３へ送信する。これによ
り、転送されたデータ部が全て主記憶装置３に書き込ま
れた後に転送情報部が主記憶装置３に書き込まれる。
ース５から発行された転送情報部のＤＭＡ−Ｗｒｉｔｅ
転送指示は、インタフェース４１５、送受信回路Ｂ４０
１を介してＤＭＡ受信回路４０２で受信される。ＤＭＡ
−Ｗｒｉｔｅ転送指示は、コマンド部、アドレス部、デ
ータ部に分けられ、それぞれコマンドラッチ回路４０
３、アドレスラッチ回路４０４、データラッチ回路４０
５へ格納される。アドレスラッチ回路４０４から読み出
されたアドレスは、アドレス変換回路４２０へ送られ、
特定のアドレス変換規則（本実施例では特に限定しな
い）に従い、アドレス変換制御回路４２１から与えられ
るアドレス変換情報を用いて主記憶装置３に対する実ア
ドレスに変換され、アドレスラッチ回路（２）４０８に
書き込まれる。また、アドレスラッチ回路４０４から読
み出されたアドレスは、転送情報比較回路４０７へも送
られる。転送情報比較回路４０７では、そのアドレスを
変換するためにアドレス変換制御装置４２１から与えら
れるアドレス変換情報の「ＤＥＳ」の値を検査し、受信
したＤＭＡ−Ｗｒｉｔｅ転送指示が、転送情報空間への
転送であるかを判定し、その判定結果を制御回路４１０
へ通知する。制御回路４１０は、転送情報比較回路４０
７の判定結果を受けて転送情報部へのＤＭＡ−Ｗｒｉｔ
ｅ転送と判断し、書き込み順序保証命令生成回路４０９
をインタフェース４１７を介し起動する。ＤＭＡ送信回
路４１１は、転送情報部へのＤＭＡ−Ｗｒｉｔｅ転送指
示より前に受信したＤＭＡ−Ｗｒｉｔｅ転送指示を全て
送受回路Ａ４１２、インタフェース４１６を介してスイ
ッチ７へ発行する。その後、書き込み順序保証命令生成
回路４０９は、主記憶装置３に対する書き込み順序保証
命令を生成し、送受信回路Ａ４１２を介してスイッチ７
へ発行する。制御回路４１０は、アドレスラッチ回路
（２）４０８に書き込まれたアドレスを用いて、転送情
報部のＤＭＡ−Ｗｒｉｔｅ転送指示をＤＭＡ送信回路４
１１及び送受回路Ａ４１２を通して、スイッチ７へ発行
する。スイッチ７は、実施例１と同様に、受信した書き
込み順序保証命令により、この命令以前に入出力制御装
置４から発行されたＤＭＡ−Ｗｒｉｔｅ転送指示を全て
主記憶装置３に送信し、転送されたデータ部が主記憶装
置３に書き込まれることを保証する。その後、書き込み
順序保証命令に続いて受信した転送情報部のＤＭＡ−Ｗ
ｒｉｔｅ転送指示を主記憶装置３へ送信する。これによ
り、転送されたデータ部が全て主記憶装置３に書き込ま
れた後に転送情報部が主記憶装置３に書き込まれる。
【００６０】本実施例２によれば、アドレス変換情報に
転送情報空間に関する情報を持たせるため、実施例１で
説明したような図６内の転送情報空間定義部４０６の機
能を使用することなくＤＭＡ転送がデータ部と転送情報
部の何れのものかを判定可能である。従って、アドレス
変換機能を使用する場合には、例えば、転送情報空間定
義部４０６に対して転送情報空間の定義を行わないか、
または、アドレス変換情報の「ＤＥＳ」による転送情報
空間定義と転送情報空間定義部４０６の定義を同時に有
効にする等、入出力制御装置４を制御するＯＳまたはそ
の他のソフトウェアにより適宜選択可能である。
転送情報空間に関する情報を持たせるため、実施例１で
説明したような図６内の転送情報空間定義部４０６の機
能を使用することなくＤＭＡ転送がデータ部と転送情報
部の何れのものかを判定可能である。従って、アドレス
変換機能を使用する場合には、例えば、転送情報空間定
義部４０６に対して転送情報空間の定義を行わないか、
または、アドレス変換情報の「ＤＥＳ」による転送情報
空間定義と転送情報空間定義部４０６の定義を同時に有
効にする等、入出力制御装置４を制御するＯＳまたはそ
の他のソフトウェアにより適宜選択可能である。
【００６１】
【発明の効果】本発明によれば、データ転送情報が記憶
される主記憶アドレス領域を定義する転送情報空間定義
部を設け、或いは、入出力制御装置内でアドレス変換の
ために使用するアドレス変換情報に転送情報空間を定義
することにより、入出力デバイスインターフェースから
のＤＭＡ転送指示がデータ部ものか転送情報部のものか
を入出力制御装置に判定可能とさせ、転送情報部の転送
指示の場合には書き込み順序保証命令の発行の後、転送
情報部の転送指示を発行させる。これにより、主記憶装
置と入出力制御装置とを結合するスイッチにおいて、転
送情報部の書き込みがデータ部の書き込みを追い越すこ
とがなく、転送情報部が主記憶装置に書き込まれたとき
には、データ部が全て主記憶装置に書き込まれているこ
とを保証できる。従って、主記憶装置に書き込まれた転
送情報部によりＤＭＡ転送の完了を判定する入出力ドラ
イバ等では、常に正しい判定を行うことができ、誤った
判定による誤動作を防止できる。一方、上記以外の主記
憶アクセスについて、スイッチにて到着順を保証しない
ことにより、システムにおける主記憶性能を向上するこ
とができる。
される主記憶アドレス領域を定義する転送情報空間定義
部を設け、或いは、入出力制御装置内でアドレス変換の
ために使用するアドレス変換情報に転送情報空間を定義
することにより、入出力デバイスインターフェースから
のＤＭＡ転送指示がデータ部ものか転送情報部のものか
を入出力制御装置に判定可能とさせ、転送情報部の転送
指示の場合には書き込み順序保証命令の発行の後、転送
情報部の転送指示を発行させる。これにより、主記憶装
置と入出力制御装置とを結合するスイッチにおいて、転
送情報部の書き込みがデータ部の書き込みを追い越すこ
とがなく、転送情報部が主記憶装置に書き込まれたとき
には、データ部が全て主記憶装置に書き込まれているこ
とを保証できる。従って、主記憶装置に書き込まれた転
送情報部によりＤＭＡ転送の完了を判定する入出力ドラ
イバ等では、常に正しい判定を行うことができ、誤った
判定による誤動作を防止できる。一方、上記以外の主記
憶アクセスについて、スイッチにて到着順を保証しない
ことにより、システムにおける主記憶性能を向上するこ
とができる。
【図１】本発明の一実施例におけるコンピュータシステ
ムの構成を示す図。
ムの構成を示す図。
【図２】本発明の一実施例における転送情報部のフォー
マットを示す図。
マットを示す図。
【図３】転送情報空間定義部に設定された転送情報空間
のイメージを示す図。
のイメージを示す図。
【図４】本発明の一実施例におけるデータ転送動作のフ
ローチャート。
ローチャート。
【図５】本発明の一実施例における入出力制御装置の構
成を示す図。
成を示す図。
【図６】本発明の他の実施例における入出力制御装置の
構成を示す図。
構成を示す図。
【図７】本発明の他の実施例におけるアドレス変換情報
のフォーマットを示す図。
のフォーマットを示す図。
【図８】本発明の一実施例におけるスイッチの状態図。
【図９】本発明の一実施例におけるスイッチの状態図。
１…コンピュータ装置 ２…プロセッサ ３…主記憶装置 ４…入出力制御装置 ５…入出力デバイスインタフェース ６…入出力デバイス ７…スイッチ ４０１…送受信回路Ｂ ４０２…ＤＭＡ受信回路 ４０３…コマンドラッチ回路 ４０４、４０８…アドレスラッチ回路 ４０５…データラッチ回路 ４０６…転送情報空間定義部 ４０７…転送情報比較回路 ４０９…書き込み順序保証命令生成回路 ４１０…制御回路 ４１１…ＤＭＡ送信回路 ４１２…送受信回路Ａ ４１３…ＭＭＲ送信回路 ４１４…ＭＭＲ受信回路 ４２０…アドレス変換回路 ４２１…アドレス変換制御回路
───────────────────────────────────────────────────── フロントページの続き (72)発明者 小柳 仁 神奈川県秦野市堀山下１番地 株式会社日 立インフォメーションテクノロジー内 Ｆターム(参考） 5B014 EA03 GD05 GD22 GD23 GD24 HB14 5B061 BA03 DD01 DD11 GG02 GG11 QQ01
Claims (3)
- 【請求項１】入出力デバイスが接続される入出力デバイ
スインターフェースと、主記憶装置が接続されるスイッ
チとの間でＤＭＡ転送を制御する入出力制御装置におい
て、データ転送情報が記憶される前記主記憶装置のアド
レス領域が設定される転送情報空間定義部と、前記入出
力デバイスインターフェースからの前記主記憶装置に対
するＤＭＡ転送指示に含まれる転送先アドレスと前記転
送情報空間定義部に設定されたアドレス領域とを比較
し、前記ＤＭＡ転送指示の書き込み内容が前記データ転
送情報かデータかを判定する比較部と、前記比較部の判
定結果に応じて、前記ＤＭＡ転送指示に対する前記主記
憶装置への書き込み順序を保証するよう前記スイッチに
命令する書き込み順序保証制御部と、前記ＤＭＡ転送指
示の書き込み内容が前記データ転送情報である場合に、
前記命令を発行した後に、前記ＤＭＡ転送指示を送信す
るＤＭＡ送信制御部とを有することを特徴とする入出力
制御装置。 - 【請求項２】入出力デバイスが接続される入出力デバイ
スインターフェースと、主記憶装置が接続されるスイッ
チとの間でＤＭＡ転送を制御する入出力制御装置におい
て、前記入出力デバイスインターフェースからの前記主
記憶装置に対するＤＭＡ転送指示に含まれる転送先アド
レスを所定のアドレス変換情報を用いて変換するアドレ
ス変換部と、前記アドレス変換情報に含まれ、変換後ア
ドレスが前記主記憶装置のデータ転送情報が記憶される
アドレス領域に含まれるか否かを示す空間情報と、前記
アドレス変換情報を前記アドレス変換部から受け取って
前記空間情報を検査し、前記ＤＭＡ転送指示が前記デー
タ転送情報の転送指示であるかを判定する判定部と、前
記判定部の判定結果に応じて、前記ＤＭＡ転送指示に対
する前記主記憶装置への書き込み順序を保証するよう前
記スイッチに命令する書き込み順序保証制御部と、前記
ＤＭＡ転送指示が前記データ転送情報の転送指示である
場合に、前記命令を発行した後に、前記ＤＭＡ転送指示
を送信するＤＭＡ送信制御部とを有することを特徴とす
る入出力制御装置。 - 【請求項３】１乃至複数のプロセッサと、主記憶装置
と、前記プロセッサと前記主記憶装置を接続するスイッ
チと、前記スイッチに接続される１乃至複数の入出力制
御装置と、１乃至複数の入出力デバイスと、前記入出力
制御装置と前記入出力デバイスとを接続し、入出力デバ
イスとのデータ転送を管理する入出力デバイスインタフ
ェースとを有するコンピュータシステムにおいて、前記
入出力制御装置は、データ転送情報が記憶される前記主
記憶装置のアドレス領域が設定される転送情報空間定義
部と、前記入出力デバイスインターフェースからの前記
主記憶装置に対するＤＭＡ転送指示に含まれる転送先ア
ドレスと前記転送情報空間定義部に設定されたアドレス
領域とを比較し、前記ＤＭＡ転送指示の書き込み内容が
前記データ転送情報かデータかを判定する比較部と、前
記比較部の判定結果に応じて、前記ＤＭＡ転送指示に対
する前記主記憶装置への書き込み順序を保証するよう前
記スイッチに命令する書き込み順序保証制御部と、前記
ＤＭＡ転送指示の書き込み内容が前記データ転送情報で
ある場合に、前記命令を発行した後に、前記ＤＭＡ転送
指示を送信するＤＭＡ送信制御部とを有し、前記スイッ
チは、前記命令がされる以前に受け取っていた前記入出
力制御装置からのＤＭＡ転送指示を全て前記主記憶装置
に送信した後、前記命令以降に発行されるＤＭＡ転送指
示を前記主記憶装置に送信することを特徴とするコンピ
ュータシステム。することを特徴とするコンピュータシ
ステム。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10357257A JP2000181856A (ja) | 1998-12-16 | 1998-12-16 | 入出力制御装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10357257A JP2000181856A (ja) | 1998-12-16 | 1998-12-16 | 入出力制御装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2000181856A true JP2000181856A (ja) | 2000-06-30 |
Family
ID=18453201
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10357257A Pending JP2000181856A (ja) | 1998-12-16 | 1998-12-16 | 入出力制御装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2000181856A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US9921983B2 (en) | 2013-10-29 | 2018-03-20 | Socionext Inc. | Direct memory access controller, control method thereof, and information processing system |
-
1998
- 1998-12-16 JP JP10357257A patent/JP2000181856A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US9921983B2 (en) | 2013-10-29 | 2018-03-20 | Socionext Inc. | Direct memory access controller, control method thereof, and information processing system |
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