JP2000165220A - Start-up circuit and semiconductor integrated circuit device - Google Patents

Start-up circuit and semiconductor integrated circuit device

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JP2000165220A
JP2000165220A JP10336962A JP33696298A JP2000165220A JP 2000165220 A JP2000165220 A JP 2000165220A JP 10336962 A JP10336962 A JP 10336962A JP 33696298 A JP33696298 A JP 33696298A JP 2000165220 A JP2000165220 A JP 2000165220A
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power supply
circuit
transistor
potential power
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Isamu Kobayashi
勇 小林
Hiroyuki Sugamoto
博之 菅本
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Fujitsu VLSI Ltd
Fujitsu Ltd
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Fujitsu VLSI Ltd
Fujitsu Ltd
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    • H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
    • H03K17/22—Modifications for ensuring a predetermined initial state when the supply voltage has been applied
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Abstract

PROBLEM TO BE SOLVED: To obtain a start-up circuit that can generate an optimum start-up signal for each chip corresponding to dispersion in a characteristic of TRs due to variations in the manufacture process. SOLUTION: In the start-up circuit 11, a 1st MOS transistor(TR) TN1 is turned on/off in a prescribed timing at a control voltage Vn, based on an external power supply until the external power supply reaches a usual operating voltage after rising of the external power supply, and the circuit 11 generates a start-up signal(STTZ), based on the on/off. The start-up circuit 11 is provided with a correction circuit 13. The correction circuit 13 corrects the control voltage Vn in response to dispersion in a threshold voltage of the 1st MOS TR TN1.

Description

【発明の詳細な説明】DETAILED DESCRIPTION OF THE INVENTION

【０００１】[0001]

【発明の属する技術分野】本発明は半導体装置に備えら
れて内部回路を初期化するための起動信号を生成する起
動回路に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a start circuit provided in a semiconductor device for generating a start signal for initializing an internal circuit.

【０００２】フリップフロップ回路、ラッチ回路等を内
部回路として備えた半導体集積回路装置においては、起
動回路が設けられ、電源投入時に起動回路にて生成した
起動信号にてフリップフロップ回路、ラッチ回路等を初
期セットさせて半導体集積回路装置の誤動作を防止して
いる。また、近年では半導体集積回路装置の低消費電力
化を図るために、電源電圧の低電圧化が進められ、その
半導体集積回路装置に搭載された起動回路においても低
電源電圧で安定して動作することが要求されている。In a semiconductor integrated circuit device having a flip-flop circuit, a latch circuit and the like as an internal circuit, a start circuit is provided, and the flip-flop circuit, the latch circuit and the like are activated by a start signal generated by the start circuit when power is turned on. The initial setting prevents malfunction of the semiconductor integrated circuit device. In recent years, in order to reduce the power consumption of a semiconductor integrated circuit device, the power supply voltage has been reduced, and a start-up circuit mounted on the semiconductor integrated circuit device also operates stably at a low power supply voltage. Is required.

【０００３】[0003]

【従来の技術】図７は、半導体集積回路装置の一部回路
図であって、従来の起動回路５１の回路図を示す。起動
回路５１には、高電位電源Ｖcc1 と低電位電源Ｖssが外
部電源として供給される。2. Description of the Related Art FIG. 7 is a partial circuit diagram of a semiconductor integrated circuit device, and shows a circuit diagram of a conventional starting circuit 51. A high-potential power supply Vcc1 and a low-potential power supply Vss are supplied to the starting circuit 51 as external power supplies.

【０００４】起動回路５１は、分圧部５２、初段部５３
及び波形整形部５４を備える。分圧部５２は、高電位電
源Ｖcc1 と低電位電源Ｖss（０Ｖ）との間に直列接続さ
れた抵抗Ｒ１，Ｒ２を備える。分圧部５２は、抵抗Ｒ
１，Ｒ２の抵抗比にて高電位電源電圧Ｖcc1 を分圧した
分圧電圧Ｖn11 を初段部５３に出力する。The starting circuit 51 includes a voltage dividing section 52 and a first stage section 53.
And a waveform shaping unit 54. The voltage dividing unit 52 includes resistors R1 and R2 connected in series between the high potential power supply Vcc1 and the low potential power supply Vss (0 V). The voltage dividing section 52 includes a resistor R
A divided voltage Vn11 obtained by dividing the high-potential power supply voltage Vcc1 with a resistance ratio of R1 and R2 is output to the first stage 53.

【０００５】初段部５３は、高電位電源Ｖcc1 と低電位
電源Ｖssとの間に直列接続された抵抗Ｒ３とＮチャネル
ＭＯＳトランジスタ（以下、単にＮＭＯＳトランジスタ
という）ＴＮ１を備える。ＮＭＯＳトランジスタＴＮ１
のゲートには分圧電圧Ｖn11が入力され、ＮＭＯＳトラ
ンジスタＴＮ１は分圧電圧Ｖn11 に基づいてオン又はオ
フする。初段部５３は、ＮＭＯＳトランジスタＴＮ１が
オフするとＨレベル（高電位電源レベル）の信号Ｓ１１
を、ＮＭＯＳトランジスタＴＮ１がオンするとＬレベル
（低電位電源レベル）の信号Ｓ１１を波形整形部５４に
出力する。The first stage 53 includes a resistor R3 and an N-channel MOS transistor (hereinafter simply referred to as an NMOS transistor) TN1 connected in series between a high potential power supply Vcc1 and a low potential power supply Vss. NMOS transistor TN1
The divided voltage Vn11 is input to the gate of the NMOS transistor TN1, and the NMOS transistor TN1 is turned on or off based on the divided voltage Vn11. When the NMOS transistor TN1 is turned off, the first-stage unit 53 outputs an H-level (high-potential power supply level) signal S11.
When the NMOS transistor TN1 is turned on, an L level (low potential power supply level) signal S11 is output to the waveform shaping section 54.

【０００６】波形整形部５４は、直列接続された偶数個
（図７において２個）のインバータ回路５５，５６を備
える。初段のインバータ回路５５には初段部５３から信
号Ｓ１１が入力される。波形整形部５４は、信号Ｓ１１
を波形整形して起動信号ＳＴＴＺとして内部回路（図示
略）に出力する。The waveform shaping section 54 includes an even number (two in FIG. 7) of inverter circuits 55 and 56 connected in series. The signal S11 is input to the first-stage inverter circuit 55 from the first-stage section 53. The waveform shaping unit 54 outputs the signal S11
Is shaped and output as an activation signal STTZ to an internal circuit (not shown).

【０００７】この半導体集積回路装置に供給される外部
電源（高電位電源Ｖcc1 ）が立ち上がると、定電流源を
構成している抵抗Ｒ３から電流が流れ始める。このと
き、分圧部５２から出力される分圧電圧Ｖn11 は、図８
に示すように、外部電源（高電位電源Ｖcc1 ）の上昇に
比例して上昇する。そして、図８に示す所定のタイミン
グｔ１までは、分圧部５２から出力される分圧電圧Ｖn1
1 がＮＭＯＳトランジスタＴＮ１のしきい値電圧Ｖthn1
を越えていないため、ＮＭＯＳトランジスタＴＮ１はオ
フしている。従って、初段部５３はＨレベルの信号を出
力し、起動信号ＳＴＴＺはＨレベルとなる。このＨレベ
ルの起動信号ＳＴＴＺにより内部回路（フリップフロッ
プ回路やラッチ回路等）が初期セットされる。When an external power supply (high-potential power supply Vcc1) supplied to the semiconductor integrated circuit device rises, a current starts to flow from a resistor R3 constituting a constant current source. At this time, the divided voltage Vn11 output from the voltage divider 52 is
As shown in the figure, the voltage rises in proportion to the rise of the external power supply (high-potential power supply Vcc1). Until the predetermined timing t1 shown in FIG.
1 is the threshold voltage Vthn1 of the NMOS transistor TN1
, The NMOS transistor TN1 is off. Therefore, the first-stage unit 53 outputs an H-level signal, and the activation signal STTZ becomes H-level. An internal circuit (a flip-flop circuit, a latch circuit, and the like) is initially set by the H-level start signal STTZ.

【０００８】更に所定のタイミングｔ１を越え、高電位
電源Ｖcc1 が上昇して分圧電圧Ｖn11 がＮＭＯＳトラン
ジスタＴＮ１のしきい値電圧Ｖthn1を越えると、ＮＭＯ
ＳトランジスタＴＮ１はオンし、Ｌレベルの起動信号Ｓ
ＴＴＺが出力される。内部回路の初期セットは、この起
動信号ＳＴＴＺの立ち下がりに基づいて終了される。こ
の後、高電位電源Ｖcc1 が通常の動作電圧（内部回路が
正常に動作する電圧）で安定すると、起動回路５１は起
動信号ＳＴＴＺをＬレベルに保持する。従って、再び高
電位電源Ｖcc1 が所定値以下となるまで、内部回路の初
期セットは行われない。このように、この半導体集積回
路装置では、電源投入時に起動回路５１の起動信号ＳＴ
ＴＺにて内部回路（フリップフロップ回路、ラッチ回路
等）が初期セットされ、その誤動作が防止される。When the high-potential power supply Vcc1 rises beyond the predetermined timing t1 and the divided voltage Vn11 exceeds the threshold voltage Vthn1 of the NMOS transistor TN1, NMO
The S transistor TN1 is turned on, and the L level start signal S
TTZ is output. The initial setting of the internal circuit is terminated based on the fall of the start signal STTZ. Thereafter, when the high potential power supply Vcc1 is stabilized at a normal operating voltage (voltage at which the internal circuit operates normally), the starting circuit 51 holds the starting signal STTZ at L level. Therefore, the initial setting of the internal circuit is not performed until the high-potential power supply Vcc1 falls below the predetermined value again. Thus, in this semiconductor integrated circuit device, when the power is turned on, the start signal ST of the start circuit 51 is output.
At TZ, an internal circuit (flip-flop circuit, latch circuit, etc.) is initially set, and its malfunction is prevented.

【０００９】ここで、このトランジスタＴＮ１がオンす
る所定のタイミングｔ１は、内部回路の初期セットが正
常に完了するタイミングより前であると、内部回路（半
導体集積回路装置）が誤動作してしまう。従って、抵抗
Ｒ１，Ｒ２の抵抗比は、高電位電源Ｖcc1 に比例する分
圧電圧Ｖn11 が上昇してしきい値電圧Ｖthn1を越えるよ
うに、且つそのタイミングｔ１が内部回路の初期セット
が正常に完了するタイミングより後となるように設定さ
れている。Here, if the predetermined timing t1 when the transistor TN1 is turned on is before the timing when the initial setting of the internal circuit is completed normally, the internal circuit (semiconductor integrated circuit device) malfunctions. Therefore, the resistance ratio of the resistors R1 and R2 is such that the divided voltage Vn11 proportional to the high potential power supply Vcc1 rises and exceeds the threshold voltage Vthn1, and the timing t1 is that the initial setting of the internal circuit is normally completed. It is set to be after the timing to perform.

【００１０】又、ＮＭＯＳトランジスタＴＮ１のしきい
値電圧Ｖthn1は、プロセスのばらつきにより、最大しき
い値電圧Ｖthn1max から最小しきい値電圧Ｖthn1min ま
でチップ毎にばらついてしまう。このため、抵抗Ｒ１，
Ｒ２の抵抗比は、分圧電圧Ｖn11 がＮＭＯＳトランジス
タＴＮ１の最大しきい値電圧Ｖthn1max を越えるように
設定されている。又、抵抗Ｒ１，Ｒ２の抵抗比は、分圧
電圧Ｖn11 がＮＭＯＳトランジスタＴＮ１の最小しきい
値電圧Ｖthn1min を越えるタイミングｔ２が内部回路の
初期セットが正常に完了するタイミングより後となるよ
うに設定されている。Also, the threshold voltage Vthn1 of the NMOS transistor TN1 varies from the maximum threshold voltage Vthn1max to the minimum threshold voltage Vthn1min for each chip due to process variations. Therefore, the resistors R1,
The resistance ratio of R2 is set so that the divided voltage Vn11 exceeds the maximum threshold voltage Vthn1max of the NMOS transistor TN1. The resistance ratio of the resistors R1 and R2 is set such that the timing t2 at which the divided voltage Vn11 exceeds the minimum threshold voltage Vthn1min of the NMOS transistor TN1 is later than the timing at which the initial setting of the internal circuit is normally completed. ing.

【００１１】[0011]

【発明が解決しようとする課題】ところで、近年では電
源電圧の低電圧化が進められ、図８に示すように、高電
位電源Ｖcc1 に代えてそれより電位が低い高電位電源Ｖ
cc2 が動作電源として供給されるようになってきてい
る。しかしながら、高電位電源Ｖcc1 に対応して設定し
た抵抗Ｒ１，Ｒ２の抵抗比では、それにより高電位電源
Ｖcc2 を分圧した分圧電圧Ｖn12 が最大しきい値電圧Ｖ
thn1max を越えないため、ＮＭＯＳトランジスタＴＮ１
がオンしない。従って、起動信号ＳＴＴＺがＬレベルと
ならず、内部回路の初期セットが終了されないことにな
る。By the way, in recent years, the power supply voltage has been reduced. As shown in FIG. 8, instead of the high potential power supply Vcc1, the high potential power supply Vcc1 having a lower potential is used.
cc2 is being supplied as operating power. However, with the resistance ratio of the resistors R1 and R2 set corresponding to the high-potential power supply Vcc1, the divided voltage Vn12 obtained by dividing the high-potential power supply Vcc2 thereby becomes the maximum threshold voltage Vn1.
thn1max, the NMOS transistor TN1
Does not turn on. Therefore, the activation signal STTZ does not go low, and the initial setting of the internal circuit is not completed.

【００１２】そこで、抵抗Ｒ１，Ｒ２の抵抗比を、高電
位電源Ｖcc2 の分圧電圧Ｖn13 が最大しきい値電圧Ｖth
n1max を越えるように変更する。このようすることで、
起動回路１１は、Ｌレベルの起動信号ＳＴＴＺを出力す
ることができる。しかしながら、抵抗Ｒ１，Ｒ２の抵抗
比は、バラツキによりトランジスタＴＮ１のしきい値電
圧が低くなった半導体装置においても同じとなる。する
と、分圧電圧Ｖn13 が最小しきい値電圧Ｖthn1min を越
えるタイミングｔ３が早くなり、内部回路の初期セット
が正常に完了するタイミングより前にＬレベルの起動信
号ＳＴＴＺが出力されることとなってしまう虞がある。
即ち、起動信号ＳＴＴＺがＬレベルとなるタイミングｔ
３が早すぎて、内部回路の初期セットが正常に完了され
ず、誤動作を生じてしまう虞がある。これらのことか
ら、抵抗Ｒ１，Ｒ２の抵抗比をどのように設定しても、
この起動回路５１では全てのチップに対応できる起動信
号ＳＴＴＺ、即ち全てのチップで正常に初期セットを行
なうことができる最適な起動信号ＳＴＴＺを生成するこ
とができないという問題がある。Therefore, the resistance ratio between the resistors R1 and R2 is set such that the divided voltage Vn13 of the high potential power supply Vcc2 is equal to the maximum threshold voltage Vth
Change to exceed n1max. By doing this,
The activation circuit 11 can output an activation signal STTZ at L level. However, the resistance ratio of the resistors R1 and R2 is the same in a semiconductor device in which the threshold voltage of the transistor TN1 is low due to variations. Then, the timing t3 at which the divided voltage Vn13 exceeds the minimum threshold voltage Vthn1min becomes earlier, and the L-level start signal STTZ is output before the timing when the initial setting of the internal circuit is completed normally. There is a fear.
That is, the timing t at which the activation signal STTZ becomes L level
3 is too early, the initial setting of the internal circuit is not completed normally, and a malfunction may occur. From these facts, no matter how the resistance ratio of the resistors R1 and R2 is set,
This starter circuit 51 has a problem in that it is not possible to generate a start signal STTZ that can be applied to all chips, that is, an optimum start signal STTZ that allows normal initial setting in all chips.

【００１３】本発明は上記問題点を解決するためになさ
れたものであって、その目的はプロセスのばらつきによ
るトランジスタの特性のばらつきに応じてチップ毎に最
適な起動信号を生成することができる起動回路及び半導
体集積回路装置を提供することにある。SUMMARY OF THE INVENTION The present invention has been made to solve the above problems, and an object of the present invention is to provide a start-up circuit capable of generating an optimum start-up signal for each chip in accordance with variations in transistor characteristics due to process variations. A circuit and a semiconductor integrated circuit device are provided.

【００１４】[0014]

【課題を解決するための手段】請求項１に記載の発明に
よれば、外部電源が立ち上がってから通常の動作電圧と
なるまでに、該外部電源に基づいた制御電圧にて第１Ｍ
ＯＳ形トランジスタが所定のタイミングでオン・オフさ
れ、そのオン・オフに基づいて起動信号が生成される。
そして、プロセスのばらつきによる前記第１ＭＯＳ形ト
ランジスタのしきい値電圧のばらつきに応じて、補正回
路にて制御電圧が補正される。従って、第１ＭＯＳ形ト
ランジスタを所定のタイミング内でオン・オフさせるこ
とができる。According to the first aspect of the present invention, after the external power supply is turned on and before a normal operating voltage is reached, the first M is controlled by a control voltage based on the external power supply.
The OS transistor is turned on and off at a predetermined timing, and a start signal is generated based on the on and off.
Then, the control voltage is corrected by the correction circuit according to the variation in the threshold voltage of the first MOS transistor due to the variation in the process. Therefore, the first MOS transistor can be turned on and off within a predetermined timing.

【００１５】請求項２に記載の発明によれば、制御電圧
は、外部電源の高電位電源と低電位電源との間で直列接
続された複数の抵抗を備える分圧部にて該抵抗比に基づ
いて生成される。そして、補正回路は、分圧部の複数の
抵抗と直列に接続される。従って、分圧部にて生成され
る制御電圧が、補正回路によって第１ＭＯＳ形トランジ
スタのしきい値電圧に応じて補正されるため、第１ＭＯ
Ｓ形トランジスタを所定のタイミング内でオン・オフさ
せることができる。According to the second aspect of the present invention, the control voltage is applied to the resistance ratio by the voltage dividing section having a plurality of resistors connected in series between the high-potential power supply and the low-potential power supply of the external power supply. Generated based on Then, the correction circuit is connected in series with the plurality of resistors of the voltage divider. Therefore, the control voltage generated by the voltage dividing unit is corrected by the correction circuit according to the threshold voltage of the first MOS transistor, and thus the first MO
The S-type transistor can be turned on and off within a predetermined timing.

【００１６】請求項３に記載の発明によれば、第１ＭＯ
Ｓ形トランジスタと同種類の第２ＭＯＳ形トランジスタ
を備える補正回路は、その第２ＭＯＳ形トランジスタの
しきい値電圧に応じて制御電圧を補正する。従って、制
御電圧は、第１ＭＯＳ形トランジスタのしきい値電圧の
バラツキに対応して補正される。According to the third aspect of the invention, the first MO
A correction circuit including a second MOS transistor of the same type as the S-type transistor corrects the control voltage according to the threshold voltage of the second MOS transistor. Therefore, the control voltage is corrected according to the variation in the threshold voltage of the first MOS transistor.

【００１７】請求項４に記載の発明によれば、第２ＭＯ
Ｓ形トランジスタのゲートは、自身のドレインに接続さ
れる。従って、第２ＭＯＳ形トランジスタは、ドレイン
の電位を、そのしきい値電圧分だけ高くするため、制御
電圧は、そのしきい値電圧に応じて変化する。According to the invention described in claim 4, the second MO
The gate of the S-type transistor is connected to its own drain. Therefore, the second MOS transistor raises the potential of the drain by the threshold voltage, so that the control voltage changes in accordance with the threshold voltage.

【００１８】請求項５に記載の発明によれば、第２ＭＯ
Ｓ形トランジスタのしきい値電圧は、第１ＭＯＳ形トラ
ンジスタのしきい値電圧より低くなる。従って、第１Ｍ
ＯＳ形トランジスタよりも先に第２ＭＯＳ形トランジス
タがオンし、そのオンした第２ＭＯＳ形トランジスタに
より制御電圧が補正される。According to the invention described in claim 5, the second MO
The threshold voltage of the S-type transistor is lower than the threshold voltage of the first MOS transistor. Therefore, the first M
The second MOS transistor is turned on before the OS transistor, and the control voltage is corrected by the turned on second MOS transistor.

【００１９】請求項６に記載の発明によれば、プロセス
のばらつきにより第１ＭＯＳ形トランジスタのしきい値
電圧が高くなったときは、補正回路の第２ＭＯＳ形トラ
ンジスタのしきい値電圧も高くなり、制御電圧（分圧電
圧）が自動的に高く補正される。又、プロセスのばらつ
きにより第１ＭＯＳ形トランジスタのしきい値電圧が低
くなったときは、第２ＭＯＳ形トランジスタのしきい値
電圧も低くなり、制御電圧が自動的に低く補正される。
その結果、プロセスのばらつきにより前記第１ＭＯＳ形
トランジスタのしきい値電圧がばらついても、補正回路
にて制御電圧が自動的に補正され、第１ＭＯＳ形トラン
ジスタを所定のタイミング内でオン・オフさせることが
できる。According to the sixth aspect of the present invention, when the threshold voltage of the first MOS transistor increases due to process variation, the threshold voltage of the second MOS transistor of the correction circuit also increases, The control voltage (divided voltage) is automatically corrected to be higher. When the threshold voltage of the first MOS transistor decreases due to process variation, the threshold voltage of the second MOS transistor also decreases, and the control voltage is automatically corrected to a lower value.
As a result, even if the threshold voltage of the first MOS transistor varies due to process variations, the control voltage is automatically corrected by the correction circuit, and the first MOS transistor is turned on and off within a predetermined timing. Can be.

【００２０】請求項７に記載の発明によれば、制御電圧
は、外部電源の高電位電源と低電位電源との間で直列接
続された複数の抵抗を備える分圧部にて該抵抗比に基づ
いて生成される。補正分圧部では、分圧部の分圧電圧と
異なる分圧電圧が生成される。そして、プロセスのばら
つきにより第１ＭＯＳ形トランジスタのしきい値電圧が
ばらついても、そのしきい値電圧に応じて分圧部の分圧
電圧と、補正分圧部の分圧電圧とのうちの１つがスイッ
チ素子にて選択され制御電圧として出力される。従っ
て、プロセスのばらつきにより前記第１ＭＯＳ形トラン
ジスタのしきい値電圧がばらついても、補正回路にて制
御電圧が補正され、第１ＭＯＳ形トランジスタを所定の
タイミング内でオン・オフさせることができる。According to the seventh aspect of the present invention, the control voltage is adjusted to the resistance ratio by the voltage dividing section having a plurality of resistors connected in series between the high-potential power supply and the low-potential power supply of the external power supply. Generated based on In the correction voltage dividing section, a divided voltage different from the divided voltage of the voltage dividing section is generated. Then, even if the threshold voltage of the first MOS transistor varies due to process variations, one of the divided voltage of the voltage dividing unit and the divided voltage of the correction voltage dividing unit is determined according to the threshold voltage. One is selected by the switch element and output as a control voltage. Therefore, even if the threshold voltage of the first MOS transistor varies due to process variations, the control voltage is corrected by the correction circuit, and the first MOS transistor can be turned on and off within a predetermined timing.

【００２１】請求項８に記載の発明によれば、補正分圧
部では、複数の分圧電圧が生成される。補正分圧部の複
数の分圧電圧と、分圧部の分圧電圧とのうちの１つは、
スイッチ素子にて選択され制御電圧として出力される。According to the present invention, a plurality of divided voltages are generated in the correction voltage dividing section. One of the plurality of divided voltages of the correction voltage dividing unit and the divided voltage of the voltage dividing unit is:
It is selected by the switch element and output as a control voltage.

【００２２】請求項９に記載の発明によれば、プロセス
のばらつきにより第１ＭＯＳ形トランジスタのしきい値
電圧がばらついても、そのしきい値電圧に応じてヒュー
ズを切断することにより、分圧部の分圧電圧と、補正分
圧部の分圧電圧とのうちの１つが選択され制御電圧とし
て出力される。According to the ninth aspect of the present invention, even if the threshold voltage of the first MOS transistor fluctuates due to process variations, the fuse is cut in accordance with the threshold voltage, so that the voltage dividing section is formed. And one of the divided voltage of the correction voltage dividing unit is selected and output as the control voltage.

【００２３】請求項１０に記載の発明によれば、制御電
圧（分圧電圧）は、外部電源の高電位電源と低電位電源
との間で直列接続された複数の抵抗を備える分圧部にて
該抵抗比に基づいて生成される。そして、その分圧電圧
は、補正回路にて分圧部の分圧比が第１ＭＯＳ形トラン
ジスタのしきい値電圧に応じて変更されることにより、
補正される。従って、第１ＭＯＳ形トランジスタを所定
のタイミング内でオン・オフさせることができる。According to the tenth aspect of the present invention, the control voltage (divided voltage) is supplied to a voltage dividing section having a plurality of resistors connected in series between a high-potential power supply and a low-potential power supply of an external power supply. And is generated based on the resistance ratio. Then, the divided voltage is changed by a correction circuit in which the voltage dividing ratio of the voltage dividing section is changed according to the threshold voltage of the first MOS transistor.
Will be corrected. Therefore, the first MOS transistor can be turned on and off within a predetermined timing.

【００２４】請求項１１に記載の発明によれば、分圧部
には、高電位電源に接続された第１の抵抗と、低電位電
源に接続された第２の抵抗とが備えられる。補正回路に
は、第１，第２の抵抗の間に直列に接続された１つ又は
複数の抵抗と、第１，第２抵抗を含む各抵抗間に一端が
接続され他端が前記第１ＭＯＳ形トランジスタのゲート
に接続された複数のスイッチ素子とが備えられる。従っ
て、分圧部の分圧比は、スイッチ素子にて選択され変更
される。これにより、第１ＭＯＳ形トランジスタのゲー
トに出力される分圧電圧は、スイッチ素子にて選択され
る。According to the eleventh aspect of the present invention, the voltage dividing section is provided with the first resistor connected to the high potential power supply and the second resistor connected to the low potential power supply. The correction circuit includes one or more resistors connected in series between the first and second resistors, and one end connected between the resistors including the first and second resistors and the other end connected to the first MOS. A plurality of switch elements connected to the gate of the transistor. Therefore, the voltage dividing ratio of the voltage dividing section is selected and changed by the switch element. Thus, the divided voltage output to the gate of the first MOS transistor is selected by the switch element.

【００２５】請求項１２に記載の発明によれば、プロセ
スのばらつきにより第１ＭＯＳ形トランジスタのしきい
値電圧がばらついても、そのしきい値電圧に応じてヒュ
ーズを切断することにより、分圧部の分圧比が変更さ
れ、分圧電圧が補正される。According to the twelfth aspect of the present invention, even if the threshold voltage of the first MOS transistor varies due to process variations, the fuse is cut in accordance with the threshold voltage, thereby allowing the voltage dividing section to be opened. Is changed, and the divided voltage is corrected.

【００２６】請求項１３に記載の発明によれば、第１Ｍ
ＯＳ形トランジスタがオン・オフされると、そのドレイ
ンから出力される信号がインバータを備える波形整形部
にて波形整形され起動信号とされる。According to the thirteenth aspect, the first M
When the OS-type transistor is turned on / off, a signal output from its drain is subjected to waveform shaping by a waveform shaping unit provided with an inverter to be a start signal.

【００２７】請求項１４に記載の発明によれば、外部電
源が立ち上がってから通常の動作電圧となるまでに、該
外部電源に基づいた制御電圧にて第１ＭＯＳ形トランジ
スタが所定のタイミングでオン・オフされ、そのオン・
オフに基づいて起動信号が生成される。そして、プロセ
スのばらつきにより前記第１ＭＯＳ形トランジスタのし
きい値電圧がばらついても、補正回路にて制御電圧が補
正される。従って、第１ＭＯＳ形トランジスタを所定の
タイミング内でオン・オフさせることができる。そし
て、半導体集積回路装置の内部回路は起動回路にて生成
される起動信号に基づいて初期セットされる。従って、
内部回路の初期セットを正常に完了させることができ
る。According to the fourteenth aspect, the first MOS transistor is turned on and off at a predetermined timing by the control voltage based on the external power supply until the normal operating voltage is reached after the external power supply rises. Turned off and its on
An activation signal is generated based on the off state. Even if the threshold voltage of the first MOS transistor varies due to process variations, the control voltage is corrected by the correction circuit. Therefore, the first MOS transistor can be turned on and off within a predetermined timing. Then, the internal circuit of the semiconductor integrated circuit device is initially set based on a start signal generated by a start circuit. Therefore,
The initial setting of the internal circuit can be completed normally.

【００２８】[0028]

【発明の実施の形態】（第１の実施の形態）以下、本発
明を具体化した第１の実施の形態を図１及び図２に従っ
て説明する。尚、従来技術（図７）と同様の構成につい
ては同一の符号を付してその説明を一部省略する。図１
は、半導体集積回路装置の一部回路図であって、起動回
路１１の回路図を示す。起動回路１１は、分圧部１２、
初段部５３及び波形整形部５４を備える。初段部５３
は、高電位電源Ｖcc2 と低電位電源Ｖss（０Ｖ）との間
に直列接続された抵抗Ｒ３，第１ＭＯＳ形トランジスタ
としてのＮチャネルＭＯＳトランジスタ（以下、第１ト
ランジスタという）ＴＮ１を備える。波形整形部５４
は、直列接続された偶数個のインバータ回路５５，５６
を備える。(First Embodiment) A first embodiment of the present invention will be described below with reference to FIGS. 1 and 2. FIG. Note that the same components as those of the conventional technology (FIG. 7) are denoted by the same reference numerals, and the description thereof is partially omitted. FIG.
1 is a partial circuit diagram of a semiconductor integrated circuit device, and shows a circuit diagram of a start circuit 11. FIG. The starting circuit 11 includes a voltage dividing unit 12,
An initial stage section 53 and a waveform shaping section 54 are provided. First stage 53
Includes a resistor R3 connected in series between a high-potential power supply Vcc2 and a low-potential power supply Vss (0 V), and an N-channel MOS transistor (hereinafter, referred to as a first transistor) TN1 as a first MOS transistor. Waveform shaping unit 54
Are an even number of inverter circuits 55 and 56 connected in series.
Is provided.

【００２９】分圧部１２は、高電位電源Ｖcc2 と低電位
電源Ｖss（０ｖ）との間に直列接続された抵抗Ｒ４，Ｒ
５と、補正回路１３を備える。本実施の形態では、補正
回路１３は、第２ＭＯＳ形トランジスタとしてのＮチャ
ネルＭＯＳトランジスタ（以下、第２トランジスタとい
う）ＴＮ２を備える。第２トランジスタＴＮ２のゲート
は、自身のドレインに接続されている。抵抗Ｒ４と抵抗
Ｒ５との間のノードＮ１は、前記初段部５３の第１トラ
ンジスタＴＮ１のゲートに接続されている。The voltage dividing section 12 includes resistors R4 and R4 connected in series between the high potential power supply Vcc2 and the low potential power supply Vss (0V).
5 and a correction circuit 13. In the present embodiment, the correction circuit 13 includes an N-channel MOS transistor (hereinafter, referred to as a second transistor) TN2 as a second MOS transistor. The gate of the second transistor TN2 is connected to its own drain. A node N1 between the resistors R4 and R5 is connected to the gate of the first transistor TN1 of the first stage 53.

【００３０】第２トランジスタＴＮ２は、そのゲート電
圧（ドレイン電圧）がしきい値電圧Ｖthn2を越えるまで
オフする。従って、分圧部１２は、高電位電源Ｖcc2 が
第２トランジスタＴＮ２のしきい値電圧Ｖthn2を越える
までは、高電位電源電圧Ｖcc2 を分圧電圧Ｖn として初
段部５３に出力する。そして、分圧部１２は、高電位電
源電圧Ｖcc2 が第２トランジスタＴＮ２のしきい値電圧
Ｖthn2を越えると、高電位電源Ｖcc2 と第２トランジス
タＴＮ２のドレイン間の電圧（Ｖcc2 −Ｖthn2）を抵抗
Ｒ４，Ｒ５の抵抗比にて分圧した電圧と、第２トランジ
スタＴＮ２のしきい値電圧Ｖthn2とを加えた電圧（＝Ｖ
thn2＋｛（Ｖcc2 −Ｖthn2）×Ｒ５／（Ｒ４＋Ｒ
５）｝）を分圧電圧Ｖn として初段部５３に出力する。The second transistor TN2 is turned off until its gate voltage (drain voltage) exceeds the threshold voltage Vthn2. Therefore, the voltage dividing section 12 outputs the high-potential power supply voltage Vcc2 to the first-stage section 53 as the divided voltage Vn until the high-potential power supply Vcc2 exceeds the threshold voltage Vthn2 of the second transistor TN2. When the high-potential power supply voltage Vcc2 exceeds the threshold voltage Vthn2 of the second transistor TN2, the voltage dividing unit 12 converts the voltage (Vcc2-Vthn2) between the high-potential power supply Vcc2 and the drain of the second transistor TN2 into a resistor R4. , R5 and the threshold voltage Vthn2 of the second transistor TN2 (= V
thn2 + ｛(Vcc2−Vthn2) × R5 / (R4 + R
5) Output｝) to the first stage section 53 as the divided voltage Vn.

【００３１】このことから、分圧電圧Ｖn は、第２トラ
ンジスタＴＮ２のしきい値電圧Ｖthn2が高いほど、速く
且つ大きな値まで上昇する。この第２トランジスタＴＮ
２は、そのしきい値電圧Ｖthn2が、前記第１トランジス
タＴＮ１のしきい値電圧Ｖthn1より小さくなるように、
即ちそのゲート長が第１トランジスタＴＮ１のゲート長
より短くなるように設定されている。又、第２トランジ
スタＴＮ２の電気的特性は、第１トランジスタＴＮ１と
同一プロセスで製造されるため、第１トランジスタＴＮ
１の電気的特性と同じように変化する。即ち、第２トラ
ンジスタＴＮ２のしきい値電圧Ｖthn2は、第１トランジ
スタＴＮ１のしきい値電圧Ｖthn1と同様にばらつく。上
記したようなことから、補正回路１３は、第１トランジ
スタＴＮ１のしきい値電圧Ｖthn1が高いほど、分圧電圧
Ｖnを速く且つ大きな値まで上昇するように補正する。From this, the divided voltage Vn rises quickly and to a large value as the threshold voltage Vthn2 of the second transistor TN2 increases. This second transistor TN
2 so that its threshold voltage Vthn2 is lower than the threshold voltage Vthn1 of the first transistor TN1;
That is, the gate length is set to be shorter than the gate length of the first transistor TN1. The electrical characteristics of the second transistor TN2 are the same as those of the first transistor TN1.
1 in a manner similar to the electrical characteristics. That is, the threshold voltage Vthn2 of the second transistor TN2 varies similarly to the threshold voltage Vthn1 of the first transistor TN1. As described above, the correction circuit 13 corrects the divided voltage Vn to increase faster and to a larger value as the threshold voltage Vthn1 of the first transistor TN1 is higher.

【００３２】上記により、補正回路１３は、第１トラン
ジスタＴＮ１のしきい値電圧Ｖthn1のバラツキに応じて
ばらつく第２トランジスタＴＮ２のしきい値電圧Ｖthn2
に対応する電圧分だけ、抵抗Ｒ４，Ｒ５だけによる分圧
電圧Ｖn を上昇させる。即ち、補正回路１３は、第１ト
ランジスタＴＮ１のしきい値電圧Ｖthn1に応じて分圧電
圧Ｖn を補正する。As described above, the correction circuit 13 provides the threshold voltage Vthn2 of the second transistor TN2 which varies according to the variation of the threshold voltage Vthn1 of the first transistor TN1.
, The divided voltage Vn by only the resistors R4 and R5 is increased. That is, the correction circuit 13 corrects the divided voltage Vn according to the threshold voltage Vthn1 of the first transistor TN1.

【００３３】初段部５３の第１トランジスタＴＮ１のゲ
ートには分圧電圧Ｖn が入力され、第１トランジスタＴ
Ｎ１は分圧電圧Ｖn に基づいてオン又はオフする。初段
部５３は、第１トランジスタＴＮ１がオフのときＨレベ
ル（高電位電源レベル）の信号Ｓ１１を、第１トランジ
スタＴＮ１がオンのときＬレベル（低電位電源レベル）
の信号Ｓ１１を波形整形部５４に出力する。The divided voltage Vn is input to the gate of the first transistor TN1 of the first stage 53, and the first transistor T
N1 is turned on or off based on the divided voltage Vn. The first-stage unit 53 outputs an H level (high potential power supply level) signal S11 when the first transistor TN1 is off, and an L level (low potential power supply level) when the first transistor TN1 is on.
Is output to the waveform shaping section 54.

【００３４】波形整形部５４の初段のインバータ回路５
５には第１トランジスタＴＮ１のドレインが接続され、
初段部５３からの信号Ｓ１１が入力される。波形整形部
５４は、信号Ｓ１１を波形整形して起動信号ＳＴＴＺと
して内部回路（図示略）に出力する。The first-stage inverter circuit 5 of the waveform shaping section 54
5 is connected to the drain of the first transistor TN1,
The signal S11 from the first stage 53 is input. The waveform shaping section 54 shapes the waveform of the signal S11 and outputs the signal S11 to an internal circuit (not shown) as a start signal STTZ.

【００３５】次に、上記のように構成された起動回路１
１の動作を、図２の波形図に従って説明する。今、第１
トランジスタＴＮ１は、のしきい値電圧が、プロセスに
よるばらつきの中で最大（最大しきい値電圧）値Ｖthn1
max となっているチップの場合を説明する。この場合、
第２トランジスタＴＮ２のしきい値電圧は、第１トラン
ジスタＴＮ１と同様にばらつき、略最大（最大しきい値
電圧）Ｖthn2max となる。Next, the starting circuit 1 configured as described above
1 will be described with reference to the waveform diagram of FIG. Now the first
The threshold voltage of the transistor TN1 is the maximum (maximum threshold voltage) Vthn1 among the variations due to the process.
The case of the chip with max is described. in this case,
The threshold voltage of the second transistor TN2 fluctuates similarly to the first transistor TN1, and becomes substantially the maximum (maximum threshold voltage) Vthn2max.

【００３６】この半導体集積回路装置に供給される外部
電源（高電位電源Ｖcc2 ）が立ち上がると、定電流源を
構成している抵抗Ｒ３から電流が流れ始める。そして、
高電位電源Ｖcc2 が第２トランジスタＴＮ２の最大しき
い値電圧Ｖthn2max を越えるまで、分圧部１２から出力
される分圧電圧Ｖn1は、高電位電源電圧Ｖcc2 と略同様
に上昇する。その後、分圧電圧Ｖn1（＝Ｖthn2max ＋
｛（Ｖcc2 −Ｖthn2max）×Ｒ５／（Ｒ４＋Ｒ５）｝）
は、外部電源（高電位電源Ｖcc2 ）の上昇に比例して上
昇する。そして、所定のタイミングｔ１１までは、分圧
電圧Ｖn1が第１トランジスタＴＮ１の最大しきい値電圧
Ｖthn1max を越えていないため、第１トランジスタＴＮ
１はオフしている。従って、初段部５３はＨレベルの信
号Ｓ１１を出力し、起動信号ＳＴＴＺはＨレベルとな
る。このＨレベルの起動信号により内部回路（フリップ
フロップ回路やラッチ回路等）が初期セットされる。
尚、この分圧電圧Ｖn1は、補正回路１３の作用により、
第２トランジスタＴＮ２のしきい値電圧が最大（最大し
きい値電圧）Ｖthn2max に対応する電圧分だけ高い電位
となる。これにより、分圧電圧Ｖn1は、上昇して第１ト
ランジスタＴＮ１の最大しきい値電圧Ｖthn1max を越え
るように補正される。When an external power supply (high-potential power supply Vcc2) supplied to the semiconductor integrated circuit device rises, a current starts to flow from a resistor R3 constituting a constant current source. And
Until the high-potential power supply Vcc2 exceeds the maximum threshold voltage Vthn2max of the second transistor TN2, the divided voltage Vn1 output from the voltage dividing unit 12 increases in substantially the same manner as the high-potential power supply voltage Vcc2. Then, the divided voltage Vn1 (= Vthn2max +
{(Vcc2-Vthn2max) × R5 / (R4 + R5)}
Rise in proportion to the rise of the external power supply (high potential power supply Vcc2). Since the divided voltage Vn1 does not exceed the maximum threshold voltage Vthn1max of the first transistor TN1 until the predetermined timing t11, the first transistor TN
1 is off. Therefore, the first-stage unit 53 outputs the signal S11 at the H level, and the activation signal STTZ goes to the H level. The internal circuit (flip-flop circuit, latch circuit, and the like) is initially set by the H-level start signal.
The divided voltage Vn1 is calculated by the operation of the correction circuit 13.
The threshold voltage of the second transistor TN2 becomes higher by the voltage corresponding to the maximum (maximum threshold voltage) Vthn2max. As a result, the divided voltage Vn1 is corrected so as to rise and exceed the maximum threshold voltage Vthn1max of the first transistor TN1.

【００３７】更に、高電位電源Ｖcc2 が上昇して分圧電
圧Ｖn1が第１トランジスタＴＮ１の最大しきい値電圧Ｖ
thn1max を越えると、第１トランジスタＴＮ１はオン
し、起動信号ＳＴＴＺはＬレベルとなる。この第１トラ
ンジスタＴＮ１がオンするタイミングｔ１１は、内部回
路の初期セットが終了した後である。内部回路の初期セ
ットは、この起動信号ＳＴＴＺの立ち下がりに基づいて
終了される。この後、高電位電源Ｖcc2 が通常の動作電
圧（内部回路が正常に動作する電圧）で安定すると、起
動回路５１は起動信号ＳＴＴＺをＬレベルに保持する。
従って、再び高電位電源Ｖcc2 が所定値以下となるま
で、内部回路の初期セットは行われない。Further, the high potential power supply Vcc2 rises and the divided voltage Vn1 becomes the maximum threshold voltage V1 of the first transistor TN1.
When it exceeds thn1max, the first transistor TN1 turns on, and the activation signal STTZ goes low. The timing t11 when the first transistor TN1 is turned on is after the initial setting of the internal circuit is completed. The initial setting of the internal circuit is terminated based on the fall of the start signal STTZ. Thereafter, when the high potential power supply Vcc2 is stabilized at the normal operating voltage (voltage at which the internal circuit operates normally), the starting circuit 51 holds the starting signal STTZ at the L level.
Therefore, the initial setting of the internal circuit is not performed until the high-potential power supply Vcc2 falls below the predetermined value again.

【００３８】次に、第１トランジスタＴＮ１のしきい値
電圧が、プロセスによるばらつきの中で最小（最小しき
い値電圧）値Ｖthn1min となっているチップの場合を、
図２に従って説明する。この場合、第２トランジスタＴ
Ｎ２のしきい値電圧は、第１トランジスタＴＮ１と同様
にばらつき、略最小（最小しきい値電圧）Ｖthn2minと
なる。Next, a case where the threshold voltage of the first transistor TN1 is the minimum (minimum threshold voltage) value Vthn1min among the variations due to the process is as follows.
This will be described with reference to FIG. In this case, the second transistor T
The threshold voltage of N2 varies similarly to the first transistor TN1, and becomes substantially the minimum (minimum threshold voltage) Vthn2min.

【００３９】この半導体集積回路装置に供給される外部
電源（高電位電源Ｖcc2 ）が立ち上がると、定電流源を
構成している抵抗Ｒ３から電流が流れ始める。そして、
高電位電源Ｖcc2 が第２トランジスタＴＮ２の最小しき
い値電圧Ｖthn2min を越えるまで、分圧部１２から出力
される分圧電圧Ｖn2は、図２に示すように、高電位電源
電圧Ｖcc2 と略同様に上昇する。その後、分圧電圧Ｖn2
（＝Ｖthn2min ＋｛（Ｖcc2 −Ｖthn2min ）×Ｒ５／
（Ｒ４＋Ｒ５）｝）は、外部電源（高電位電源Ｖcc）の
上昇に比例して上昇する。そして、所定のタイミングｔ
１２までは、分圧電圧Ｖn2が第１トランジスタＴＮ１の
最小しきい値電圧Ｖthn1min を越えていないため、第１
トランジスタＴＮ１はオフしている。従って、初段部５
３はＨレベルの信号Ｓ１１を出力し、起動信号ＳＴＴＺ
はＨレベルとなる。このＨレベルの起動信号により内部
回路（フリップフロップ回路やラッチ回路等）が初期セ
ットされる。尚、この分圧電圧Ｖn2は、補正回路１３の
作用により、第２トランジスタＴＮ２の最小しきい値電
圧Ｖthn2min に対応する電圧分だけ高い電位まで上昇す
るように補正される。When an external power supply (high-potential power supply Vcc2) supplied to the semiconductor integrated circuit device rises, a current starts to flow from a resistor R3 constituting a constant current source. And
Until the high-potential power supply Vcc2 exceeds the minimum threshold voltage Vthn2min of the second transistor TN2, the divided voltage Vn2 output from the voltage divider 12 is substantially the same as the high-potential power supply voltage Vcc2, as shown in FIG. To rise. Then, the divided voltage Vn2
(= Vthn2min + ｛(Vcc2−Vthn2min) × R5 /
(R4 + R5)｝) rises in proportion to the rise of the external power supply (high-potential power supply Vcc). Then, a predetermined timing t
Up to 12, since the divided voltage Vn2 does not exceed the minimum threshold voltage Vthn1min of the first transistor TN1,
The transistor TN1 is off. Therefore, the first stage 5
3 outputs an H-level signal S11 and a start signal STTZ.
Becomes H level. The internal circuit (flip-flop circuit, latch circuit, and the like) is initially set by the H-level start signal. Note that the divided voltage Vn2 is corrected by the operation of the correction circuit 13 so as to increase to a potential higher by a voltage corresponding to the minimum threshold voltage Vthn2min of the second transistor TN2.

【００４０】更に、高電位電源Ｖcc2 が上昇して分圧電
圧Ｖn2が第１トランジスタＴＮ１の最小しきい値電圧Ｖ
thn1min を越えると、第１トランジスタＴＮ１はオン
し、起動信号ＳＴＴＺはＬレベルとなる。この第１トラ
ンジスタＴＮ１がオンするタイミング１２は、上記のタ
イミングｔ１１と同様に内部回路の初期セットが終了し
た後である。内部回路の初期セットは、この起動信号Ｓ
ＴＴＺの立ち下がりに基づいて終了される。この後、高
電位電源Ｖcc2 が通常の動作電圧（内部回路が正常に動
作する電圧）安定すると、起動回路５１は起動信号ＳＴ
ＴＺをＬレベルに保持する。従って、再び高電位電源Ｖ
cc2 が所定値以下となるまで、内部回路の初期セットは
行われない。このように、この半導体集積回路装置で
は、電源投入時に起動回路５１にて内部回路（フリップ
フロップ回路、ラッチ回路等）が初期セットされ、その
誤動作が防止される。Further, the high potential power supply Vcc2 rises and the divided voltage Vn2 becomes the minimum threshold voltage V1 of the first transistor TN1.
When thn1min is exceeded, the first transistor TN1 is turned on, and the activation signal STTZ goes low. The timing 12 at which the first transistor TN1 is turned on is after the initial setting of the internal circuit is completed, similarly to the timing t11 described above. The initial setting of the internal circuit is the start signal S
The process is terminated based on the fall of TTZ. Thereafter, when the high-potential power supply Vcc2 stabilizes at the normal operating voltage (voltage at which the internal circuit operates normally), the starting circuit 51 starts the starting signal ST.
TZ is kept at L level. Therefore, the high potential power supply V
The initial setting of the internal circuit is not performed until cc2 becomes equal to or less than the predetermined value. As described above, in this semiconductor integrated circuit device, the internal circuit (flip-flop circuit, latch circuit, etc.) is initially set by the start-up circuit 51 when the power is turned on, and its malfunction is prevented.

【００４１】尚、このトランジスタＴＮ１がオンする所
定のタイミングｔ１１，ｔ１２は、内部回路の初期セッ
トが正常に完了するタイミングより前であると、内部回
路（半導体集積回路装置）が誤動作してしまう。従っ
て、抵抗Ｒ４，Ｒ５の抵抗比は、前記分圧電圧Ｖn1が前
記最大しきい値電圧Ｖthn1max を越えるように、且つ前
記分圧電圧Ｖn2が前記最小しきい値電圧Ｖthn1min を越
えるように、且つそれらのタイミングｔ１１，ｔ１２が
内部回路の初期セットが正常に完了する所定のタイミン
グより後となるように設定されている。If the predetermined timings t11 and t12 when the transistor TN1 is turned on are before the timing when the initial setting of the internal circuit is completed normally, the internal circuit (semiconductor integrated circuit device) malfunctions. Therefore, the resistance ratios of the resistors R4 and R5 are set so that the divided voltage Vn1 exceeds the maximum threshold voltage Vthn1max, and the divided voltage Vn2 exceeds the minimum threshold voltage Vthn1min. The timings t11 and t12 are set so as to be later than a predetermined timing at which the initial setting of the internal circuit is normally completed.

【００４２】上記した起動回路１１の特徴的な作用効果
を以下に記載する。 （１）補正回路１３の第２トランジスタＴＮ２は、その
しきい値電圧Ｖthn2が、第１トランジスタＴＮ１のしき
い値電圧Ｖthn1より小さくなるように、即ちそのゲート
長が第１トランジスタＴＮ１のゲート長より短くなるよ
うに設定されている。第１トランジスタＴＮ１，ＴＮ２
の両しきい値電圧Ｖthn1，Ｖthn2は、プロセスのばらつ
きにより同様にばらつく。従って、分圧電圧Ｖn は、補
正回路１３により、第２トランジスタＴＮ２のしきい値
電圧Ｖthn2に対応する電圧分だけ、即ち第１トランジス
タＴＮ１のしきい値電圧Ｖthn1に対応して高い電圧とな
るように自動的に補正される。これにより、分圧電圧Ｖ
n を、ばらつく前記しきい値電圧Ｖthn1max 〜Ｖthn1mi
n を越え、且つそのタイミングｔ１１，ｔ１２が内部回
路の初期セットが正常に完了するタイミングより後とな
る。従って、この起動回路１１では、供給される外部電
源が低い高電位電源Ｖcc2 となっても、第１トランジス
タＴＮ１のしきい値電圧Ｖthn1のばらつきに応じて最適
化され、全てのチップで正常に初期セットを行なうこと
ができる起動信号ＳＴＴＺを生成することができる。The characteristics and effects of the starting circuit 11 will be described below. (1) The threshold voltage Vthn2 of the second transistor TN2 of the correction circuit 13 is smaller than the threshold voltage Vthn1 of the first transistor TN1, that is, the gate length is greater than the gate length of the first transistor TN1. It is set to be shorter. First transistors TN1, TN2
Both threshold voltages Vthn1 and Vthn2 vary similarly due to process variations. Accordingly, the divided voltage Vn is increased by the correction circuit 13 by a voltage corresponding to the threshold voltage Vthn2 of the second transistor TN2, that is, by a voltage corresponding to the threshold voltage Vthn1 of the first transistor TN1. Automatically corrected. Thereby, the divided voltage V
n is varied from the threshold voltage Vthn1max to Vthn1mi
n, and the timings t11 and t12 are after the timing when the initial setting of the internal circuit is normally completed. Therefore, in the start-up circuit 11, even if the supplied external power becomes the low high-potential power Vcc2, it is optimized according to the variation of the threshold voltage Vthn1 of the first transistor TN1, and the initial state is normally completed in all chips. An activation signal STTZ that can perform the setting can be generated.

【００４３】（第２の実施の形態）以下、本発明を具体
化した第２の実施の形態を図３〜図５に従って説明す
る。尚、従来技術（図７）と同様の構成については同一
の符号を付してその説明を一部省略する。図３は、半導
体集積回路装置の一部回路図であって、起動回路２１の
回路図である。起動回路２１は、分圧部２２、補正分圧
部２３、スイッチ素子としてのスイッチ回路２４、初段
部５３及び波形整形部５４を備える。(Second Embodiment) Hereinafter, a second embodiment of the present invention will be described with reference to FIGS. Note that the same components as those of the conventional technology (FIG. 7) are denoted by the same reference numerals, and the description thereof is partially omitted. FIG. 3 is a partial circuit diagram of the semiconductor integrated circuit device, and is a circuit diagram of the starting circuit 21. The starting circuit 21 includes a voltage divider 22, a correction voltage divider 23, a switch circuit 24 as a switch element, a first-stage unit 53, and a waveform shaping unit 54.

【００４４】分圧部２２は、高電位電源Ｖcc2 と低電位
電源Ｖss（０ｖ）との間に直列接続された抵抗Ｒ６，Ｒ
７を備える。抵抗Ｒ６と抵抗Ｒ７との間のノードＮ２
は、スイッチ素子としてのヒューズＦ１を介して前記初
段部５３の第１トランジスタＴＮ１のゲートに接続され
ている。従って、分圧部１２は、ヒューズＦ１が切断さ
れていない状態で、抵抗Ｒ６，Ｒ７の抵抗比にて高電位
電源Ｖcc2 を分圧した分圧電圧Ｖn3を初段部５３に出力
する。又、分圧部１２は、ヒューズＦ１が切断された状
態で、初段部５３と非導通状態になる。The voltage dividing section 22 includes resistors R6 and R5 connected in series between the high potential power supply Vcc2 and the low potential power supply Vss (0V).
7 is provided. Node N2 between resistance R6 and resistance R7
Is connected to the gate of the first transistor TN1 of the first stage section 53 via a fuse F1 as a switch element. Therefore, the voltage dividing section 12 outputs the divided voltage Vn3 obtained by dividing the high potential power supply Vcc2 by the resistance ratio of the resistors R6 and R7 to the first stage section 53 in a state where the fuse F1 is not blown. Further, the voltage dividing section 12 is in a non-conductive state with the first-stage section 53 when the fuse F1 is cut.

【００４５】補正分圧部２３は、高電位電源Ｖcc2 と低
電位電源Ｖss（０ｖ）との間に直列接続された抵抗Ｒ８
〜Ｒ１０を備える。各抵抗Ｒ８〜Ｒ１０間の各ノードＮ
３，Ｎ４は、それぞれスイッチ素子としてのヒューズＦ
２，Ｆ３を介してノードＮ５に接続されている。従っ
て、補正分圧部２３は、ヒューズＦ３が切断された状態
で、ノードＮ５の電位を、抵抗Ｒ８と、抵抗Ｒ９，Ｒ１
０の抵抗比にて高電位電源Ｖcc2 を分圧した分圧電圧Ｖ
n4（＝Ｖcc2 ×（Ｒ９＋Ｒ１０）／（Ｒ８＋Ｒ９＋Ｒ１
０））とする。又、補正分圧部２３は、ヒューズＦ２が
切断された状態で、ノードＮ５の電位を、抵抗Ｒ８，Ｒ
９と、抵抗Ｒ１０の抵抗比にて高電位電源Ｖcc2 を分圧
した分圧電圧Ｖn5（＝Ｖcc2 ×Ｒ１０／（Ｒ８＋Ｒ９＋
Ｒ１０））とする。尚、本実施の形態では、ヒューズＦ
１〜Ｆ３及びスイッチ回路２４からなるスイッチ素子
と、補正分圧部２３が補正回路２５を構成している。The correction voltage dividing section 23 includes a resistor R8 connected in series between the high potential power supply Vcc2 and the low potential power supply Vss (0V).
To R10. Each node N between each resistor R8 to R10
3 and N4 are fuses F as switch elements, respectively.
2 and F3 are connected to the node N5. Therefore, when the fuse F3 is cut, the correction voltage dividing section 23 sets the potential of the node N5 to the resistance R8, the resistances R9 and R1.
A divided voltage V obtained by dividing the high potential power supply Vcc2 at a resistance ratio of 0
n4 (= Vcc2 × (R9 + R10) / (R8 + R9 + R1
0)). When the fuse F2 is cut, the correction voltage dividing section 23 changes the potential of the node N5 by the resistors R8 and R8.
9 and a divided voltage Vn5 (= Vcc2 × R10 / (R8 + R9 +) obtained by dividing the high-potential power supply Vcc2 by the resistance ratio of the resistor R10.
R10)). In this embodiment, the fuse F
A switch element including 1 to F3 and a switch circuit 24 and the correction voltage dividing unit 23 constitute a correction circuit 25.

【００４６】スイッチ回路２４は、図４に示すように、
ＮＭＯＳトランジスタＴＮ３と、高電位電源Ｖcc2 と低
電位電源Ｖss（０ｖ）との間に直列接続された抵抗Ｒ１
１とヒューズＦ４とを備える。ＮＭＯＳトランジスタＴ
Ｎ３のゲートには、抵抗Ｒ１１とヒューズＦ４との間の
ノードＮ６が接続されている。As shown in FIG. 4, the switch circuit 24
An NMOS transistor TN3 and a resistor R1 connected in series between a high potential power supply Vcc2 and a low potential power supply Vss (0V)
1 and a fuse F4. NMOS transistor T
A node N6 between the resistor R11 and the fuse F4 is connected to the gate of N3.

【００４７】前記ノードＮ５は、スイッチ回路２４のＮ
ＭＯＳトランジスタＴＮ３を介して前記初段部５３の第
１トランジスタＴＮ１のゲートに接続されている。従っ
て、スイッチ回路２４は、ヒューズＦ４が切断されてい
ない状態で、ノードＮ６がＬレベル（低電位電源レベ
ル）となり、ＮＭＯＳトランジスタＴＮ３がオフしてい
るため、ノードＮ５と第１トランジスタＴＮ１のゲート
間を非導通状態とする。又、スイッチ回路２４は、ヒュ
ーズＦ４が切断された状態で、ノードＮ６がＨレベル
（高電位電源レベル）となり、ＮＭＯＳトランジスタＴ
Ｎ３がオンしているため、ノードＮ５と第１トランジス
タＴＮ１のゲート間を導通状態とする。これらのことか
ら、補正回路２５の補正分圧部２３は、ヒューズＦ１，
Ｆ３，Ｆ４が切断された状態で、前記分圧電圧Ｖn4を初
段部５３に出力する。又、補正分圧部２３は、ヒューズ
Ｆ１，Ｆ２，Ｆ４が切断された状態で、前記分圧電圧Ｖ
n5を初段部５３に出力する。尚、前記抵抗Ｒ６〜Ｒ１０
の抵抗値は、各分圧電圧Ｖn3，Ｖn4，Ｖn5の関係が分圧
電圧Ｖn4＞分圧電圧Ｖn3＞分圧電圧Ｖn5となるように設
定されている。The node N5 is connected to the N of the switch circuit 24.
The first stage unit 53 is connected to the gate of the first transistor TN1 via the MOS transistor TN3. Therefore, in the switch circuit 24, since the node N6 is at the L level (low potential power supply level) and the NMOS transistor TN3 is off when the fuse F4 is not cut, the switch circuit 24 is connected between the node N5 and the gate of the first transistor TN1. Is turned off. When the fuse F4 is blown, the switch circuit 24 sets the node N6 to the H level (high potential power supply level), and the NMOS transistor T
Since N3 is on, the conduction between the node N5 and the gate of the first transistor TN1 is established. From these facts, the correction voltage dividing section 23 of the correction circuit 25 is connected to the fuses F1 and F1.
The divided voltage Vn4 is output to the first stage section 53 with F3 and F4 disconnected. When the fuses F1, F2, and F4 are cut, the correction voltage divider 23 outputs the divided voltage V.
n5 is output to the first stage section 53. The resistors R6 to R10
Are set such that the relationship among the divided voltages Vn3, Vn4, and Vn5 is such that the divided voltage Vn4> the divided voltage Vn3> the divided voltage Vn5.

【００４８】初段部５３は、高電位電源Ｖcc2 と低電位
電源Ｖssとの間に直列接続された抵抗Ｒ３と第１ＭＯＳ
形トランジスタとしてのＮ第１トランジスタＴＮ１を備
える。第１トランジスタＴＮ１のゲートには分圧電圧Ｖ
n3，Ｖn4，Ｖn5のうちのいずれかが入力され、第１トラ
ンジスタＴＮ１は分圧電圧Ｖn3，Ｖn4，Ｖn5に基づいて
オン又はオフする。初段部５３は、第１トランジスタＴ
Ｎ１がオフのときＨレベル（高電位電源レベル）の信号
Ｓ１１を、第１トランジスタＴＮ１がオンのときＬレベ
ル（低電位電源レベル）の信号Ｓ１１を波形整形部５４
に出力する。The first stage 53 includes a resistor R3 connected in series between a high potential power supply Vcc2 and a low potential power supply Vss, and a first MOS transistor.
An N-type first transistor TN1 as a shaped transistor is provided. The divided voltage V is applied to the gate of the first transistor TN1.
One of n3, Vn4, and Vn5 is input, and the first transistor TN1 is turned on or off based on the divided voltages Vn3, Vn4, and Vn5. The first stage 53 includes a first transistor T
When the N1 is off, the H-level (high-potential power supply level) signal S11 is output, and when the first transistor TN1 is on, the L-level (low-potential power supply level) signal S11 is output.
Output to

【００４９】波形整形部５４は、直列接続された偶数個
（図１において２個）のインバータ回路５５，５６を備
える。初段のインバータ回路５５には第１トランジスタ
ＴＮ１のドレインが接続され、初段部５３からの信号Ｓ
１１が入力される。波形整形部５４は、信号Ｓ１１を波
形整形して起動信号ＳＴＴＺとして内部回路（図示略）
に出力する。The waveform shaping section 54 includes an even number (two in FIG. 1) of inverter circuits 55 and 56 connected in series. The drain of the first transistor TN1 is connected to the first-stage inverter circuit 55, and the signal S
11 is input. The waveform shaping section 54 shapes the waveform of the signal S11 and generates an internal circuit (not shown) as a start signal STTZ.
Output to

【００５０】ここで、このトランジスタＴＮ１がオンす
る所定のタイミングｔ２１は、内部回路の初期セットが
正常に完了するタイミングより前であると、内部回路
（半導体集積回路装置）が誤動作してしまう。Here, if the predetermined timing t21 when the transistor TN1 is turned on is before the timing when the initial setting of the internal circuit is normally completed, the internal circuit (semiconductor integrated circuit device) malfunctions.

【００５１】従って、抵抗Ｒ６，Ｒ７の抵抗比は、高電
位電源Ｖcc2 の上昇に応じて上昇する分圧電圧Ｖn3が前
記しきい値電圧Ｖthn1を越え略最大しきい値電圧Ｖthn1
max近くまで上昇するように設定されている。又、抵抗
Ｒ６，Ｒ７の抵抗比は、前記分圧電圧Ｖn3が平均しきい
値電圧Ｖthn1付近を越えるタイミング（タイミングｔ２
１を含む）が内部回路の初期セットが正常に完了するタ
イミングより後となるように設定されている。Accordingly, the resistance ratio of the resistors R6 and R7 is such that the divided voltage Vn3, which rises in accordance with the rise of the high potential power supply Vcc2, exceeds the threshold voltage Vthn1 and substantially reaches the maximum threshold voltage Vthn1.
It is set to rise close to max. The resistance ratio of the resistors R6 and R7 is determined by the timing at which the divided voltage Vn3 exceeds the vicinity of the average threshold voltage Vthn1 (timing t2
1 is set to be after the timing when the initial setting of the internal circuit is normally completed.

【００５２】抵抗Ｒ８と抵抗Ｒ９，Ｒ１０の抵抗比は、
高電位電源Ｖcc2 の上昇に応じて上昇する分圧電圧Ｖn4
が前記最大しきい値電圧Ｖthn1max を越えるように設定
されている。又、抵抗Ｒ８と抵抗Ｒ９，Ｒ１０の抵抗比
は、前記分圧電圧Ｖn4が前記最大しきい値電圧Ｖthn1ma
x 付近を越えるタイミング（タイミングｔ２１を含む）
が内部回路の初期セットが正常に完了するタイミングよ
り後となるように設定されている。The resistance ratio between the resistor R8 and the resistors R9 and R10 is:
A divided voltage Vn4 that rises in accordance with the rise of the high potential power supply Vcc2
Is set to exceed the maximum threshold voltage Vthn1max. The resistance ratio between the resistor R8 and the resistors R9 and R10 is such that the divided voltage Vn4 is equal to the maximum threshold voltage Vthn1ma.
Timing beyond x (including timing t21)
Is set to be after the timing when the initial setting of the internal circuit is completed normally.

【００５３】抵抗Ｒ８，Ｒ９と抵抗Ｒ１０の抵抗比は、
高電位電源Ｖcc2 の上昇に応じて上昇する分圧電圧Ｖn5
が前記最小しきい値電圧Ｖthn1min を越え略平均しきい
値電圧Ｖthn1近くまで上昇するように設定されている。
又、抵抗Ｒ８，Ｒ９と抵抗Ｒ１０の抵抗比は、前記分圧
電圧Ｖn5が前記最小しきい値電圧Ｖthn1max 付近を越え
るタイミング（タイミングｔ２１を含む）が内部回路の
初期セットが正常に完了するタイミングより後となるよ
うに設定されている。The resistance ratio between the resistors R8, R9 and R10 is
Divided voltage Vn5 that rises with the rise of high potential power supply Vcc2
Is set so as to exceed the minimum threshold voltage Vthn1min and rise to near the average threshold voltage Vthn1.
The resistance ratio between the resistors R8, R9 and the resistor R10 is set such that the timing (including the timing t21) at which the divided voltage Vn5 exceeds the vicinity of the minimum threshold voltage Vthn1max is shorter than the timing at which the initial setting of the internal circuit is normally completed. It is set to be later.

【００５４】次に、第１トランジスタＴＮ１のしきい値
電圧が、プロセスによるばらつきの中で平均（平均しき
い値電圧であり、最大しきい値電圧と最小しきい値電圧
の１／２付近の電圧）Ｖthn1となっているチップの場合
を、図５に従って説明する。この場合、補正回路２５の
各ヒューズＦ１〜Ｆ４を切断する作業は行われない。従
って、初段部５３には、分圧部２２から選択された分圧
電圧Ｖn3が入力される。Next, the threshold voltage of the first transistor TN1 is averaged among the variations due to the process (the average threshold voltage, which is about half of the maximum threshold voltage and the minimum threshold voltage). The case of a chip having a voltage of Vthn1 will be described with reference to FIG. In this case, the operation of cutting the fuses F1 to F4 of the correction circuit 25 is not performed. Accordingly, the divided voltage Vn3 selected from the voltage dividing unit 22 is input to the first stage unit 53.

【００５５】この半導体集積回路装置に供給される外部
電源（高電位電源Ｖcc1 ）が立ち上がると、定電流源を
構成している抵抗Ｒ３から電流が流れ始める。このと
き、初段部５３に入力される電圧、即ち分圧部２２から
出力される分圧電圧Ｖn3は、図５に示すように、外部電
源（高電位電源Ｖcc2 ）の上昇に比例して上昇する。そ
して、図５に示す所定のタイミングｔ２１までは、分圧
電圧Ｖn3が第１トランジスタＴＮ１の平均しきい値電圧
Ｖthn1を越えていないため、第１トランジスタＴＮ１は
オフしている。従って、初段部５３はＨレベルの信号を
出力し、起動信号ＳＴＴＺはＨレベルとなる。このＨレ
ベルの起動信号により内部回路（フリップフロップ回路
やラッチ回路等）が初期セットされる。When the external power supply (high-potential power supply Vcc1) supplied to the semiconductor integrated circuit device rises, a current starts to flow from the resistor R3 constituting the constant current source. At this time, the voltage input to the first stage 53, that is, the divided voltage Vn3 output from the voltage divider 22, rises in proportion to the rise of the external power supply (high-potential power supply Vcc2), as shown in FIG. . Until the predetermined timing t21 shown in FIG. 5, the divided voltage Vn3 does not exceed the average threshold voltage Vthn1 of the first transistor TN1, so that the first transistor TN1 is off. Therefore, the first-stage unit 53 outputs an H-level signal, and the activation signal STTZ becomes H-level. The internal circuit (flip-flop circuit, latch circuit, and the like) is initially set by the H-level start signal.

【００５６】更に、高電位電源Ｖcc2 が上昇して分圧電
圧Ｖn3が第１トランジスタＴＮ１の平均しきい値電圧Ｖ
thn1を越えると、第１トランジスタＴＮ１はオンし、起
動信号ＳＴＴＺはＬレベルとなる。この第１トランジス
タＴＮ１がオンするタイミングは、上記のタイミングｔ
２１とほぼ同じであり、内部回路の初期セットが終了し
た後である。内部回路の初期セットは、この起動信号Ｓ
ＴＴＺの立ち下がりに基づいて終了される。この後、高
電位電源Ｖcc2 が通常の動作電圧（内部回路が正常に動
作する電圧）で安定すると、起動回路２１は起動信号Ｓ
ＴＴＺをＬレベルに保持する。従って、再び高電位電源
Ｖcc2 が所定値以下となるまで、内部回路の初期セット
は行われない。このように、この半導体集積回路装置で
は、電源投入時に起動回路２１の起動信号ＳＴＴＺにて
内部回路（フリップフロップ回路、ラッチ回路等）が初
期セットされ、その誤動作が防止される。Further, the high-potential power supply Vcc2 rises and the divided voltage Vn3 becomes the average threshold voltage V1 of the first transistor TN1.
When thn1 is exceeded, the first transistor TN1 is turned on, and the activation signal STTZ goes to L level. The timing at which the first transistor TN1 turns on is determined by the timing t described above.
21 and after the initial setting of the internal circuit is completed. The initial setting of the internal circuit is the start signal S
The process is terminated based on the fall of TTZ. Thereafter, when the high-potential power supply Vcc2 is stabilized at a normal operating voltage (voltage at which the internal circuit operates normally), the starting circuit 21 outputs the starting signal S
TTZ is held at the L level. Therefore, the initial setting of the internal circuit is not performed until the high-potential power supply Vcc2 falls below the predetermined value again. In this way, in this semiconductor integrated circuit device, the internal circuit (flip-flop circuit, latch circuit, etc.) is initially set by the start signal STTZ of the start circuit 21 when the power is turned on, and its malfunction is prevented.

【００５７】次に、第１トランジスタＴＮ１のしきい値
電圧が、プロセスによるばらつきの中で最大（最大しき
い値電圧）Ｖthn1max となっているチップの場合を、図
５に従って説明する。この場合、略最大（最大しきい値
電圧）Ｖthn1max に対応して、補正回路２５のヒューズ
Ｆ１，Ｆ３，Ｆ４を切断する作業が行なわれる。従っ
て、初段部５３には、補正分圧部２３から選択された分
圧電圧Ｖn4が入力される。Next, a case where the threshold voltage of the first transistor TN1 is the maximum (maximum threshold voltage) Vthn1max among the variations due to the process will be described with reference to FIG. In this case, the operation of cutting the fuses F1, F3, and F4 of the correction circuit 25 is performed corresponding to the substantially maximum (maximum threshold voltage) Vthn1max. Therefore, the divided voltage Vn4 selected from the correction voltage dividing unit 23 is input to the first stage unit 53.

【００５８】この半導体集積回路装置に供給される外部
電源（高電位電源Ｖcc1 ）が立ち上がると、定電流源を
構成している抵抗Ｒ３から電流が流れ始める。このと
き、初段部５３に入力される電圧、即ち補正分圧部２３
から出力される分圧電圧Ｖn4は、図５に示すように、外
部電源（高電位電源Ｖcc2 ）の上昇に比例して上昇す
る。そして、図５に示す所定のタイミングｔ２１まで
は、分圧電圧Ｖn4が第１トランジスタＴＮ１の最大しき
い値電圧Ｖthn1max を越えていないため、第１トランジ
スタＴＮ１はオフしている。従って、初段部５３はＨレ
ベルの信号を出力し、起動信号ＳＴＴＺはＨレベルとな
る。このＨレベルの起動信号により内部回路（フリップ
フロップ回路やラッチ回路等）が初期セットされる。When the external power supply (high-potential power supply Vcc1) supplied to the semiconductor integrated circuit device rises, a current starts to flow from the resistor R3 constituting the constant current source. At this time, the voltage input to the first stage unit 53, that is, the correction voltage dividing unit 23
As shown in FIG. 5, the divided voltage Vn4 output from the power supply rises in proportion to the rise of the external power supply (high-potential power supply Vcc2). Until the predetermined timing t21 shown in FIG. 5, the divided voltage Vn4 does not exceed the maximum threshold voltage Vthn1max of the first transistor TN1, so that the first transistor TN1 is off. Therefore, the first-stage unit 53 outputs an H-level signal, and the activation signal STTZ becomes H-level. The internal circuit (flip-flop circuit, latch circuit, and the like) is initially set by the H-level start signal.

【００５９】更に、高電位電源Ｖcc2 が上昇して分圧電
圧Ｖn4が第１トランジスタＴＮ１の最大しきい値電圧Ｖ
thn1max を越えると、第１トランジスタＴＮ１はオン
し、起動信号ＳＴＴＺはＬレベルとなる。この第１トラ
ンジスタＴＮ１がオンするタイミングは、上記のタイミ
ングｔ２１とほぼ同じであり、内部回路の初期セットが
終了した後である。内部回路の初期セットは、この起動
信号ＳＴＴＺの立ち下がりに基づいて終了される。この
後、高電位電源Ｖcc2 が通常の動作電圧（内部回路が正
常に動作する電圧）で安定すると、起動回路２１は起動
信号ＳＴＴＺをＬレベルに保持する。従って、再び高電
位電源Ｖcc2 が所定値以下となるまで、内部回路の初期
セットは行われない。このように、この半導体集積回路
装置では、電源投入時に起動回路２１の起動信号ＳＴＴ
Ｚにて内部回路（フリップフロップ回路、ラッチ回路
等）が初期セットされ、その誤動作が防止される。Further, the high potential power supply Vcc2 rises and the divided voltage Vn4 becomes the maximum threshold voltage V1 of the first transistor TN1.
When it exceeds thn1max, the first transistor TN1 turns on, and the activation signal STTZ goes low. The timing at which the first transistor TN1 turns on is substantially the same as the timing t21 described above, and is after the initial setting of the internal circuit has been completed. The initial setting of the internal circuit is terminated based on the fall of the start signal STTZ. Thereafter, when the high potential power supply Vcc2 is stabilized at the normal operating voltage (voltage at which the internal circuit operates normally), the starting circuit 21 holds the starting signal STTZ at the L level. Therefore, the initial setting of the internal circuit is not performed until the high-potential power supply Vcc2 falls below the predetermined value again. As described above, in this semiconductor integrated circuit device, when the power is turned on, the start signal STT of the start circuit 21 is turned on.
At Z, an internal circuit (a flip-flop circuit, a latch circuit, etc.) is initialized and its malfunction is prevented.

【００６０】次に、第１トランジスタＴＮ１のしきい値
電圧が、プロセスによるばらつきの中で最小（最大しき
い値電圧）Ｖthn1min となっているチップの場合を、図
５に従って説明する。この場合、略最小（最小しきい値
電圧）Ｖthn1min に対応して、補正回路２５のヒューズ
Ｆ１，Ｆ２，Ｆ４を切断する作業が行なわれる。従っ
て、初段部５３には、補正分圧部２３から選択された分
圧電圧Ｖn5が入力される。Next, a case where the threshold voltage of the first transistor TN1 is the minimum (maximum threshold voltage) Vthn1min among the variations due to the process will be described with reference to FIG. In this case, the operation of cutting the fuses F1, F2, and F4 of the correction circuit 25 is performed corresponding to the substantially minimum (minimum threshold voltage) Vthn1min. Therefore, the divided voltage Vn5 selected from the correction voltage dividing unit 23 is input to the first stage unit 53.

【００６１】この半導体集積回路装置に供給される外部
電源（高電位電源Ｖcc1 ）が立ち上がると、定電流源を
構成している抵抗Ｒ３から電流が流れ始める。このと
き、初段部５３に入力される電圧、即ち補正分圧部２３
から出力される分圧電圧Ｖn5は、図５に示すように、外
部電源（高電位電源Ｖcc2 ）の上昇に比例して上昇す
る。そして、図５に示す所定のタイミングｔ２１まで
は、分圧電圧Ｖn5が第１トランジスタＴＮ１の最小しき
い値電圧Ｖthn1min を越えていないため、第１トランジ
スタＴＮ１はオフしている。従って、初段部５３はＨレ
ベルの信号を出力し、起動信号ＳＴＴＺはＨレベルとな
る。このＨレベルの起動信号により内部回路（フリップ
フロップ回路やラッチ回路等）が初期セットされる。When the external power supply (high-potential power supply Vcc1) supplied to the semiconductor integrated circuit device rises, a current starts to flow from the resistor R3 constituting the constant current source. At this time, the voltage input to the first stage unit 53, that is, the correction voltage dividing unit 23
As shown in FIG. 5, the divided voltage Vn5 output from the inverter rises in proportion to the rise of the external power supply (high-potential power supply Vcc2). Until the predetermined timing t21 shown in FIG. 5, the divided voltage Vn5 does not exceed the minimum threshold voltage Vthn1min of the first transistor TN1, so that the first transistor TN1 is off. Therefore, the first-stage unit 53 outputs an H-level signal, and the activation signal STTZ becomes H-level. The internal circuit (flip-flop circuit, latch circuit, and the like) is initially set by the H-level start signal.

【００６２】更に所定のタイミングｔ２１を越え、高電
位電源Ｖcc2 が上昇して分圧電圧Ｖn4が第１トランジス
タＴＮ１の最小しきい値電圧Ｖthn1min を越えると、第
１トランジスタＴＮ１はオンし、起動信号ＳＴＴＺはＬ
レベルとなる。内部回路の初期セットは、この起動信号
ＳＴＴＺの立ち下がりに基づいて終了される。この後、
高電位電源Ｖcc2 が通常の動作電圧（内部回路が正常に
動作する電圧）で安定すると、起動回路２１は起動信号
ＳＴＴＺをＬレベルに保持する。従って、再び高電位電
源Ｖcc2 が所定値以下となるまで、内部回路の初期セッ
トは行われない。このように、この半導体集積回路装置
では、電源投入時に起動回路２１の起動信号ＳＴＴＺに
て内部回路（フリップフロップ回路、ラッチ回路等）が
初期セットされ、その誤動作が防止される。When the high-potential power supply Vcc2 rises beyond the predetermined timing t21 and the divided voltage Vn4 exceeds the minimum threshold voltage Vthn1min of the first transistor TN1, the first transistor TN1 is turned on, and the start signal STTZ is activated. Is L
Level. The initial setting of the internal circuit is terminated based on the fall of the start signal STTZ. After this,
When the high potential power supply Vcc2 is stabilized at a normal operating voltage (voltage at which the internal circuit operates normally), the starting circuit 21 holds the starting signal STTZ at the L level. Therefore, the initial setting of the internal circuit is not performed until the high-potential power supply Vcc2 falls below the predetermined value again. In this way, in this semiconductor integrated circuit device, the internal circuit (flip-flop circuit, latch circuit, etc.) is initially set by the start signal STTZ of the start circuit 21 when the power is turned on, and its malfunction is prevented.

【００６３】上記した起動回路２１の特徴的な作用効果
を以下に記載する。 （１）起動回路２１は、プロセスのバラツキによる第１
トランジスタＴＮ１のしきい値電圧Ｖthn1に応じて補正
回路２５のヒューズＦ１〜Ｆ４を切断することで、その
しきい値電圧Ｖthn1に応じて補正分圧部２３の抵抗比を
チップ毎に容易に変更することができる。これにより、
第１トランジスタＴＮ１のゲート電圧を、そのトランジ
スタＴＮ１のしきい値電圧よりも確実に高くすることが
できる。その結果、この起動回路２１では、供給される
外部電源が低い高電位電源Ｖcc2となっても、第１トラ
ンジスタＴＮ１のしきい値電圧Ｖthn1のばらつきに応じ
て最適化され、全てのチップで正常に初期セットを行な
うことができる起動信号ＳＴＴＺを生成することができ
る。The characteristic operation and effect of the starting circuit 21 will be described below. (1) The starting circuit 21 is the first circuit due to process variation.
By cutting the fuses F1 to F4 of the correction circuit 25 according to the threshold voltage Vthn1 of the transistor TN1, the resistance ratio of the correction voltage dividing unit 23 can be easily changed for each chip according to the threshold voltage Vthn1. be able to. This allows
The gate voltage of the first transistor TN1 can be reliably set higher than the threshold voltage of the transistor TN1. As a result, even if the supplied external power becomes the low high-potential power Vcc2, the start circuit 21 is optimized according to the variation of the threshold voltage Vthn1 of the first transistor TN1, and normally operates in all chips. A start signal STTZ that can perform an initial setting can be generated.

【００６４】（第３の実施の形態）以下、本発明を具体
化した第３の実施の形態を図６に従って説明する。尚、
従来技術（図７）と同様の構成については同一の符号を
付してその説明を一部省略する。(Third Embodiment) Hereinafter, a third embodiment of the present invention will be described with reference to FIG. still,
The same components as those in the related art (FIG. 7) are denoted by the same reference numerals, and the description thereof is partially omitted.

【００６５】図６は、半導体集積回路装置の一部回路図
であって、起動回路３１の回路図である。起動回路３１
は、分圧部３２、初段部５３及び波形整形部５４を備え
る。分圧部３２は、高電位電源Ｖcc2 と低電位電源Ｖss
（０ｖ）との間に直列接続された抵抗Ｒ１１，Ｒ１２，
Ｒ１３，Ｒ１４を備える。各抵抗Ｒ１１〜Ｒ１４の間の
ノードＮ１１，Ｎ１２，Ｎ１３は、スイッチ素子として
のヒューズＦ１１，Ｆ１２，Ｆ１３を介して共通に接続
され、その接続点であるノードＮ１４は第１トランジス
タＴＮ１のゲートに接続される。抵抗Ｒ１１，Ｒ１４の
抵抗値は、第２の実施の形態の抵抗Ｒ６，Ｒ７の抵抗値
とそれぞれ同じ値に設定されている。抵抗Ｒ１２，Ｒ１
３の抵抗値は、第２の実施の形態の抵抗Ｒ９の抵抗値と
同じ値に設定されている。尚、各抵抗Ｒ１１〜Ｒ１４の
抵抗値は、適宜変更されてもよい。FIG. 6 is a partial circuit diagram of the semiconductor integrated circuit device, and is a circuit diagram of the starting circuit 31. Starting circuit 31
Includes a voltage dividing unit 32, a first stage unit 53, and a waveform shaping unit 54. The voltage dividing section 32 includes a high-potential power supply Vcc2 and a low-potential power supply Vss.
(0v) and resistors R11, R12,
R13 and R14 are provided. Nodes N11, N12, and N13 between the resistors R11 to R14 are commonly connected via fuses F11, F12, and F13 as switch elements, and a connection point, a node N14, is connected to the gate of the first transistor TN1. Is done. The resistance values of the resistors R11 and R14 are set to the same values as the resistance values of the resistors R6 and R7 of the second embodiment. Resistance R12, R1
The resistance value of No. 3 is set to the same value as the resistance value of the resistor R9 of the second embodiment. Note that the resistance values of the resistors R11 to R14 may be changed as appropriate.

【００６６】各ヒューズＦ１１〜Ｆ１３は、第1トラン
ジスタＴＮ１のしきい値電圧に応じて切断される。従っ
て、分圧部３２は、ヒューズＦ１１〜Ｆ１３の状態に応
じて選択される抵抗Ｒ１１〜Ｒ１４により高電位電源Ｖ
cc2 を分圧した分圧電圧Ｖn11 を第1トランジスタＴＮ
１のゲートに印加する。尚、分圧部３２、即ち抵抗Ｒ１
１〜Ｒ１４にて構成される補正分圧部とヒューズＦ１１
〜Ｆ１３が、補正回路３３を構成する。Each of the fuses F11 to F13 is blown according to the threshold voltage of the first transistor TN1. Therefore, the voltage dividing section 32 uses the resistors R11 to R14 selected according to the states of the fuses F11 to F13 to supply the high potential power supply V.
The divided voltage Vn11 obtained by dividing cc2 is applied to the first transistor TN.
1 gate. The voltage dividing section 32, that is, the resistor R1
1 to R14 and a fuse F11
F13 constitute a correction circuit 33.

【００６７】製造直後において、各ヒューズＦ１１〜Ｆ
１３は切断されていない、即ち閉路状態にある。このと
き、分圧部３２は、抵抗Ｒ１１と抵抗Ｒ１４の抵抗比に
より高電位電源Ｖcc2 を分圧した分圧電圧Ｖn11 を第1
トランジスタＴＮ１のゲートに印加する。この分圧電圧
Ｖn11 は、高電位電源Ｖcc2 の上昇に比例して第２の実
施の形態と同様に第1トランジスタＴＮ１の平均しきい
値電圧Ｖthn1以上まで上昇する。従って、このしきい値
電圧Ｖthn1を持つ第1トランジスタＴＮ１が形成された
チップにおいて、起動回路３１は、時間経過（高電位電
源Ｖcc2 の上昇）に従ってＨレベルからＬレベルへ変化
する起動信号ＳＴＴＺを出力する。Immediately after manufacture, each of the fuses F11 to F11
13 is not cut, that is, in a closed state. At this time, the voltage dividing section 32 outputs the divided voltage Vn11 obtained by dividing the high-potential power supply Vcc2 according to the resistance ratio of the resistors R11 and R14 to the first voltage.
This is applied to the gate of the transistor TN1. This divided voltage Vn11 rises to the average threshold voltage Vthn1 of the first transistor TN1 or more in proportion to the rise of the high potential power supply Vcc2, as in the second embodiment. Accordingly, in the chip in which the first transistor TN1 having the threshold voltage Vthn1 is formed, the start circuit 31 outputs the start signal STTZ that changes from the H level to the L level as time passes (the rise of the high potential power supply Vcc2). I do.

【００６８】今、１つのチップは、プロセスのバラツキ
により第1トランジスタＴＮ１が最大しきい値電圧Ｖthn
1max を持つ。このチップにおいて、ヒューズＦ１２，
Ｆ１３が切断される。すると、分圧部３１は、抵抗Ｒ１
１の抵抗値と、抵抗Ｒ１２〜１４の合成抵抗の抵抗値と
の抵抗比により高電位電源Ｖcc2 を分圧した分圧電圧Ｖ
n12 （＝Ｖcc2 ×（Ｒ１２＋Ｒ１３＋Ｒ１４）／（Ｒ１
１＋Ｒ１２＋Ｒ１３＋Ｒ１４））をトランジスタＴＮ１
のゲートに印加する。この分圧電圧Ｖn12 は、上記の分
圧電圧Ｖn11 よりも高く、最大しきい値電圧Ｖthn1max
以上まで上昇する。Now, in one chip, the first transistor TN1 has the maximum threshold voltage Vthn due to process variation.
Has 1max. In this chip, the fuse F12,
F13 is disconnected. Then, the voltage dividing section 31 outputs the resistance R1
1 and the divided voltage V obtained by dividing the high-potential power supply Vcc2 by the resistance ratio of the resistance value of the resistor R12 to the combined resistance value of the resistors R12 to R14.
n12 (= Vcc2 × (R12 + R13 + R14) / (R1
1 + R12 + R13 + R14)) to the transistor TN1
To the gate of This divided voltage Vn12 is higher than the divided voltage Vn11, and the maximum threshold voltage Vthn1max
It rises to above.

【００６９】即ち、補正回路３３は、第1トランジスタ
ＴＮ１のしきい値電圧に対応して分圧電圧Ｖn12 を補正
する。従って、この最大しきい値電圧Ｖthn1max を持つ
第1トランジスタＴＮ１が形成されたチップにおいて、
起動回路３１は、時間経過（高電位電源Ｖcc2 の上昇）
に従ってＨレベルからＬレベルへ変化する起動信号ＳＴ
ＴＺを出力する。That is, the correction circuit 33 corrects the divided voltage Vn12 according to the threshold voltage of the first transistor TN1. Therefore, in the chip in which the first transistor TN1 having the maximum threshold voltage Vthn1max is formed,
The activation circuit 31 has passed time (the rise of the high-potential power supply Vcc2).
Signal ST that changes from H level to L level according to
Output TZ.

【００７０】尚、第1トランジスタＴＮ１のしきい値電
圧が最大しきい値電圧Ｖthn1max と平均しきい値電圧Ｖ
thn1の間の値でばらつく場合、そのしきい値電圧に応じ
てヒューズＦ１３を切断する。このように、補正回路３
３は、上記と同様に、第1トランジスタＴＮ１のしきい
値電圧に対応して分圧電圧Ｖn11 を補正する。The threshold voltage of the first transistor TN1 is the maximum threshold voltage Vthn1max and the average threshold voltage Vthn1max.
When the value fluctuates at a value between thn1, the fuse F13 is blown according to the threshold voltage. Thus, the correction circuit 3
3 corrects the divided voltage Vn11 corresponding to the threshold voltage of the first transistor TN1 in the same manner as described above.

【００７１】また、別のチップは、プロセスのバラツキ
により第1トランジスタＴＮ１が最小しきい値電圧Ｖthn
1min を持つ。このチップにおいて、ヒューズＦ１１，
Ｆ１２が切断される。すると、分圧部３２は、抵抗Ｒ１
１〜Ｒ１３の合成抵抗の抵抗値と、抵抗Ｒ１４の抵抗値
との抵抗比により高電位電源Ｖcc2 を分圧した分圧電圧
Ｖn13 （＝Ｖcc2 ×（Ｒ１４）／（Ｒ１１＋Ｒ１２＋Ｒ
１３＋Ｒ１４））を第1トランジスタＴＮ１のゲートに
印加する。この分圧電圧Ｖn13 は、上記の分圧電圧Ｖn1
1 よりも低く、最小しきい値電圧Ｖthn1min 以上まで上
昇する。さらに、分圧電圧Ｖn13 は、分圧電圧Ｖn11 に
比べてゆっくりと上昇する。従って、この最小しきい値
電圧Ｖthn1min を持つ第1トランジスタＴＮ１が形成さ
れたチップにおいて、起動回路３１は、分圧電圧Ｖn11
が選択された時とほぼ同じ時間経過（高電位電源Ｖcc2
の上昇であり、タイミングｔ２１（図５参照））に従っ
てＨレベルからＬレベルへ変化する起動信号ＳＴＴＺを
出力する。In another chip, the first transistor TN1 has a minimum threshold voltage Vthn due to process variation.
Have 1min. In this chip, the fuse F11,
F12 is disconnected. Then, the voltage dividing section 32 outputs the resistance R1
A divided voltage Vn13 (= Vcc2 × (R14) / (R11 + R12 + R) obtained by dividing the high-potential power supply Vcc2 by a resistance ratio between the resistance value of the combined resistance of the resistors R1 to R13 and the resistance value of the resistor R14.
13 + R14)) is applied to the gate of the first transistor TN1. The divided voltage Vn13 is equal to the divided voltage Vn1.
1 and rises to the minimum threshold voltage Vthn1min or more. Further, the divided voltage Vn13 rises more slowly than the divided voltage Vn11. Therefore, in the chip on which the first transistor TN1 having the minimum threshold voltage Vthn1min is formed, the starter circuit 31 generates the divided voltage Vn11
Is almost the same time as when is selected (high-potential power supply Vcc2
And outputs a start signal STTZ that changes from the H level to the L level according to the timing t21 (see FIG. 5).

【００７２】尚、第1トランジスタＴＮ１のしきい値電
圧が平均しきい値電圧Ｖthn1と最小しきい値電圧Ｖthn1
min の間の値でばらつく場合、そのしきい値電圧に応じ
てヒューズＦ１１を切断する。このように、補正回路３
３は、上記と同様に、トランジスタＴＮ１のしきい値に
対応して分圧電圧Ｖn11 を補正する。The threshold voltages of the first transistor TN1 are the average threshold voltage Vthn1 and the minimum threshold voltage Vthn1.
When the value fluctuates at a value between min, the fuse F11 is blown according to the threshold voltage. Thus, the correction circuit 3
3 corrects the divided voltage Vn11 corresponding to the threshold value of the transistor TN1 in the same manner as described above.

【００７３】以上記述したように、本実施の形態の起動
回路３１は以下の効果を奏する。 （１）この起動回路３１では、第１トランジスタＴＮ１
のしきい値電圧が、プロセスによるばらつきの中で略最
大（最大しきい値電圧）Ｖthn1max となっても、補正回
路３３のヒューズＦ１２，Ｆ１３を切断することによ
り、速く、且つ最大しきい値電圧Ｖthn1max を越える値
まで上昇する分圧電圧Ｖn12に補正することができる。
又、第１トランジスタＴＮ１のしきい値電圧が、プロセ
スによるばらつきの中で略最小（最小しきい値電圧）Ｖ
thn1min となっても、補正回路３３のヒューズＦ１１，
Ｆ１２を切断することにより、遅く、且つ最小しきい値
電圧Ｖthn1min を越える値まで上昇する分圧電圧Ｖn13
に補正することができる。さらに、第1トランジスタＴ
Ｎ１のしきい値電圧が、最大しきい値電圧Ｖthn1maxと
平均しきい値電圧Ｖthn1の間の値でばらついても、補正
回路３３のヒューズＦ１３を切断することにより、同様
に最適な分圧電圧Ｖn11 に補正することができる。さら
にまた、第1トランジスタＴＮ１のしきい値電圧が、最
小しきい値電圧Ｖthn1min と平均しきい値電圧Ｖthn1の
間の値でばらついても、補正回路３３のヒューズＦ１１
を切断することにより、同様に最適な分圧電圧Ｖn11 に
補正することができる。As described above, the starting circuit 31 of the present embodiment has the following effects. (1) In the starting circuit 31, the first transistor TN1
Even if the threshold voltage of the correction circuit 33 becomes approximately the maximum (maximum threshold voltage) Vthn1max among the variations due to the process, the fuses F12 and F13 of the correction circuit 33 are cut to quickly and quickly increase the maximum threshold voltage. It can be corrected to the divided voltage Vn12 which rises to a value exceeding Vthn1max.
Further, the threshold voltage of the first transistor TN1 is substantially the minimum (minimum threshold voltage) V
Even if thn1min, the fuse F11,
By cutting F12, the divided voltage Vn13 which is slow and rises to a value exceeding the minimum threshold voltage Vthn1min
Can be corrected. Further, the first transistor T
Even if the threshold voltage of N1 varies at a value between the maximum threshold voltage Vthn1max and the average threshold voltage Vthn1, by cutting the fuse F13 of the correction circuit 33, the optimum divided voltage Vn11 is similarly obtained. Can be corrected. Furthermore, even if the threshold voltage of the first transistor TN1 varies between the minimum threshold voltage Vthn1min and the average threshold voltage Vthn1, the fuse F11
Can be similarly corrected to the optimum divided voltage Vn11.

【００７４】これらのことから、第１トランジスタＴＮ
１がオンするタイミングを、内部回路の初期セットが正
常に完了するタイミングより後となるようにすることが
できる。従って、この起動回路３１では、供給される外
部電源が低い高電位電源Ｖcc2 となっても、第１トラン
ジスタＴＮ１のしきい値電圧Ｖthn1のばらつきに応じて
最適化され、全てのチップで正常に初期セットを行なう
ことができる起動信号ＳＴＴＺを生成することができ
る。又、前記第２の実施の形態に比べて抵抗ラダーの数
を１つとすることができる。From these, the first transistor TN
1 can be turned on after the timing when the initial setting of the internal circuit is normally completed. Therefore, in the start-up circuit 31, even if the supplied external power becomes the low high-potential power Vcc2, it is optimized according to the variation of the threshold voltage Vthn1 of the first transistor TN1, and the initial state is normally completed in all chips. An activation signal STTZ that can perform the setting can be generated. Also, the number of resistance ladders can be reduced to one as compared with the second embodiment.

【００７５】尚、本発明は前記実施の形態の他、以下の
態様で実施してもよい。 ・上記各実施の形態では、初段部５３に第１ＭＯＳ形ト
ランジスタとしての第１トランジスタＴＮ１を備えた
が、第１トランジスタＴＮ１をＰチャネルＭＯＳトラン
ジスタに変更してもよい。尚、この場合、例えば、初段
部５３は、高電位電源Ｖcc2 と低電位電源Ｖssとの間に
ＰチャネルＭＯＳトランジスタ、抵抗Ｒ３をこの順に直
列接続して構成する。又、この場合、第１の実施の形態
の第１トランジスタＴＮ１をＰチャネルＭＯＳトランジ
スタに変更し、そのＰチャネルＭＯＳトランジスタを高
電位電源Ｖcc2 と抵抗Ｒ４との間に接続する必要があ
る。このようにしても、上記実施の形態の効果と同様の
効果を得ることができる。The present invention may be carried out in the following modes in addition to the above embodiment. In the above embodiments, the first stage unit 53 includes the first transistor TN1 as the first MOS transistor, but the first transistor TN1 may be changed to a P-channel MOS transistor. In this case, for example, the first stage unit 53 is configured by connecting a P-channel MOS transistor and a resistor R3 in series in this order between the high potential power supply Vcc2 and the low potential power supply Vss. In this case, it is necessary to change the first transistor TN1 of the first embodiment to a P-channel MOS transistor and connect the P-channel MOS transistor between the high potential power supply Vcc2 and the resistor R4. Even in this case, the same effect as that of the above embodiment can be obtained.

【００７６】・上記第１の実施の形態において、分圧部
１２では、抵抗Ｒ５と低電位電源Ｖssとの間に第２トラ
ンジスタＴＮ２を１段接続したが、直列にＮＭＯＳトラ
ンジスタを複数段（例えば、２段）接続してもよい。
尚、この場合、２段のＮＭＯＳトランジスタのしきい値
電圧を足算した値が、第１トランジスタＴＮ１のしきい
値電圧より小さくなるように設定する必要がある。この
ように構成しても、上記第１の実施の形態と同様に、第
１トランジスタＴＮ１のしきい値のバラツキを吸収して
内部回路が確実に動作するための起動信号を生成するこ
とができる。In the first embodiment, in the voltage dividing section 12, one stage of the second transistor TN2 is connected between the resistor R5 and the low-potential power supply Vss. , Two stages).
In this case, it is necessary to set the sum of the threshold voltages of the two-stage NMOS transistors to be smaller than the threshold voltage of the first transistor TN1. Even with such a configuration, as in the first embodiment, it is possible to generate a start signal for absorbing the variation in the threshold value of the first transistor TN1 and reliably operating the internal circuit. .

【００７７】・上記第２の実施の形態において、補正分
圧部２３は、３つの抵抗Ｒ８〜Ｒ１０間の２つのノード
Ｎ３，Ｎ４に分圧電圧Ｖn4，Ｖn5を生成できるようにし
たが、４つ以上の抵抗を直列に接続し、生成する分圧電
圧の数を３つ以上に適宜変更してもよい。そして、各抵
抗間のノードをそれぞれヒューズを介して図３のノード
Ｎ５に接続する。このようにすると、初段部５３に出力
する分圧電圧を細かく補正することができる。In the second embodiment, the correction voltage dividing section 23 can generate the divided voltages Vn4 and Vn5 at the two nodes N3 and N4 between the three resistors R8 to R10. One or more resistors may be connected in series, and the number of generated divided voltages may be appropriately changed to three or more. Then, the node between the resistors is connected to the node N5 in FIG. 3 via a fuse. By doing so, the divided voltage output to the first stage section 53 can be finely corrected.

【００７８】・上記第２の実施の形態では、スイッチ素
子としてヒューズＦ１〜Ｆ４を用いたが、分圧部２２と
補正分圧部２３にて生成される分圧電圧Ｖn3，Ｖn4，Ｖ
n5を選択可能であればどのような構成でもよく、スイッ
チ素子としてＭＯＳ型トランジスタ等、適宜変更して実
施してもよい。In the second embodiment, the fuses F1 to F4 are used as the switch elements. However, the divided voltages Vn3, Vn4, Vn generated by the voltage divider 22 and the correction voltage divider 23 are used.
Any configuration may be used as long as n5 can be selected, and a switch element such as a MOS transistor or the like may be appropriately modified and implemented.

【００７９】[0079]

【発明の効果】以上詳述したように、請求項１乃至１３
の発明によれば、プロセスのばらつきによるトランジス
タの特性のばらつきに応じて最適な起動信号を生成する
ことができる起動回路を提供することができる。As described in detail above, claims 1 to 13 are provided.
According to the invention, it is possible to provide a start-up circuit capable of generating an optimum start-up signal in accordance with variations in transistor characteristics due to process variations.

【００８０】請求項１４に記載の発明によれば、プロセ
スのばらつきによりトランジスタの特性がばらついて
も、内部回路が正常に初期セットされる半導体集積回路
装置を提供することができる。According to the fourteenth aspect of the present invention, it is possible to provide a semiconductor integrated circuit device in which an internal circuit is normally and initially set even if the characteristics of transistors vary due to process variations.

【図面の簡単な説明】[Brief description of the drawings]

【図１】 第１の実施の形態における起動回路の回路
図。FIG. 1 is a circuit diagram of a startup circuit according to a first embodiment.

【図２】 第１の実施の形態における起動回路の各部の
波形図。FIG. 2 is a waveform chart of each part of a start-up circuit according to the first embodiment.

【図３】 第２の実施の形態における起動回路の回路
図。FIG. 3 is a circuit diagram of a start-up circuit according to a second embodiment.

【図４】 第２の実施の形態におけるスイッチ回路の回
路図。FIG. 4 is a circuit diagram of a switch circuit according to a second embodiment.

【図５】 第２の実施の形態における起動回路の各部の
波形図。FIG. 5 is a waveform chart of each part of a start-up circuit according to a second embodiment.

【図６】 第３の実施の形態における起動回路の回路
図。FIG. 6 is a circuit diagram of a start-up circuit according to a third embodiment.

【図７】 従来技術における起動回路の回路図。FIG. 7 is a circuit diagram of a start-up circuit according to the related art.

【図８】 従来技術における起動回路の各部の波形図。FIG. 8 is a waveform diagram of each part of a start-up circuit according to the related art.

【符号の説明】[Explanation of symbols]

１２，２２，３２ 分圧部 １３，２５，３３ 補正回路 ２３ 補正分圧部 ２４ スイッチ回路 ５４ 波形整形部 ＴＮ１ ＮチャネルＭＯＳトランジスタ（第１ＭＯＳ形
トランジスタ） ＴＮ２ ＮチャネルＭＯＳトランジスタ（第２ＭＯＳ形
トランジスタ） Ｖcc2 外部電源の高電位電源 Ｖss 外部電源の低電位電源 Ｖthn1 第１ＭＯＳ形トランジスタのしきい値電圧 Ｖthn1max 第１ＭＯＳ形トランジスタの最大しきい値電
圧 Ｖthn1min 第１ＭＯＳ形トランジスタの最小しきい値電
圧 Ｖn，Ｖn1〜Ｖn5，Ｖn11〜Ｖn13 分圧電圧 ＳＴＴＺ 起動信号 Ｆ１〜Ｆ４ ヒューズ12, 22, 32 voltage divider 13, 25, 33 correction circuit 23 correction voltage divider 24 switch circuit 54 waveform shaping unit TN1 N-channel MOS transistor (first MOS transistor) TN2 N-channel MOS transistor (second MOS transistor) Vcc2 High potential power supply of external power supply Vss Low potential power supply of external power supply Vthn1 Threshold voltage of first MOS transistor Vthn1max Maximum threshold voltage of first MOS transistor Vthn1min Minimum threshold voltage of first MOS transistor Vn, Vn1 to Vn5 , Vn11 to Vn13 Divided voltage STTZ Start signal F1 to F4 Fuse

フロントページの続き (72)発明者 菅本 博之 愛知県春日井市高蔵寺町二丁目1844番２ 富士通ヴィエルエスアイ株式会社内 Ｆターム(参考） 5J055 AX21 AX48 AX57 AX65 BX41 CX00 DX01 DX13 DX22 DX55 EX24 EY01 EY03 EY12 EY21 EZ00 EZ03 EZ07 EZ48 FX20 GX01 GX04 Continued on the front page (72) Inventor Hiroyuki Sugamoto 2-1844-2 Kozoji-cho, Kasugai-shi, Aichi Prefecture F-term in Fujitsu VSI Co., Ltd. (reference) 5J055 AX21 AX48 AX57 AX65 BX41 CX00 DX01 DX13 DX22 DX55 EX24 EY01 EY03 EY12 EY21 EZ00 EZ03 EZ07 EZ48 FX20 GX01 GX04

Claims (14)

【特許請求の範囲】[Claims] 【請求項１】 外部電源が立ち上がってから通常の動作
電圧となるまでに、該外部電源に基づいた制御電圧にて
第１ＭＯＳ形トランジスタを所定のタイミングでオン・
オフさせ、そのオン・オフに基づいて起動信号を生成す
る起動回路であって、 前記第１ＭＯＳ形トランジスタのしきい値電圧のバラツ
キに応じて前記制御電圧を補正する補正回路を備えたこ
とを特徴とする起動回路。1. A method according to claim 1, wherein the first MOS transistor is turned on at a predetermined timing by a control voltage based on the external power supply until the operating voltage becomes normal after the external power supply rises.
A starter circuit for turning off and generating a start signal based on the on / off state, comprising a correction circuit for correcting the control voltage according to a variation in a threshold voltage of the first MOS transistor. And the starting circuit. 【請求項２】 請求項１に記載の起動回路において、 前記制御電圧は、外部電源の高電位電源と低電位電源と
の間で直列接続された複数の抵抗を備える分圧部の該抵
抗比に基づいて生成される分圧電圧であって、 前記補正回路を前記分圧部の複数の抵抗と直列に接続し
たことを特徴とする起動回路。2. The starting circuit according to claim 1, wherein the control voltage is a resistance ratio of a voltage dividing unit including a plurality of resistors connected in series between a high-potential power supply and a low-potential power supply of an external power supply. A start-up circuit, wherein the correction circuit is connected in series with a plurality of resistors of the voltage dividing unit. 【請求項３】 請求項１又は２に記載の起動回路におい
て、 前記補正回路は、前記第１ＭＯＳ形トランジスタと同種
類の第２ＭＯＳトランジスタを備え、該第２ＭＯＳトラ
ンジスタのしきい値電圧に基づいて前記制御電圧を補正
することを特徴とする起動回路。3. The starting circuit according to claim 1, wherein the correction circuit includes a second MOS transistor of the same type as the first MOS transistor, and the correction circuit is configured based on a threshold voltage of the second MOS transistor. A starting circuit for correcting a control voltage. 【請求項４】 請求項３に記載の起動回路において、 前記第２ＭＯＳ形トランジスタのゲートを、自身のドレ
インに接続したことを特徴とする起動回路。4. The starting circuit according to claim 3, wherein the gate of the second MOS transistor is connected to its own drain. 【請求項５】 請求項２乃至４のいずれか１項に記載の
起動回路において、 前記第２ＭＯＳ形トランジスタのしきい値電圧を、前記
第１ＭＯＳ形トランジスタのしきい値電圧より低くした
ことを特徴とする起動回路。5. The starting circuit according to claim 2, wherein a threshold voltage of said second MOS transistor is lower than a threshold voltage of said first MOS transistor. And the starting circuit. 【請求項６】 請求項２乃至５のいずれか１項に記載の
起動回路において、 前記第１及び第２ＭＯＳ形トランジスタは、Ｎチャネル
ＭＯＳトランジスタであって、 前記第２ＭＯＳ形トランジスタを、前記分圧部の複数の
抵抗と低電位電源との間に接続したことを特徴とする起
動回路。6. The starting circuit according to claim 2, wherein said first and second MOS transistors are N-channel MOS transistors, and said second MOS transistor is divided by said voltage divider. A start circuit connected between a plurality of resistors of the unit and a low-potential power supply. 【請求項７】 請求項１に記載の起動回路において、 前記制御電圧は、外部電源の高電位電源と低電位電源と
の間で直列接続された複数の抵抗を備える分圧部の該抵
抗比に基づいて生成される分圧電圧であって、 前記補正回路は、外部電源の高電位電源と低電位電源と
の間で直列接続され、前記分圧部の抵抗比と異なる抵抗
比の複数の抵抗を有する補正分圧部と、 前記補正分圧部の複数の抵抗の抵抗比に基づいて生成さ
れる分圧電圧と、前記分圧部の分圧電圧とのうちの１つ
を、前記第１ＭＯＳ形トランジスタのしきい値電圧に応
じて選択し制御電圧として出力するスイッチ素子とを備
えたことを特徴とする起動回路。7. The starting circuit according to claim 1, wherein the control voltage is a resistance ratio of a voltage dividing unit including a plurality of resistors connected in series between a high-potential power supply and a low-potential power supply of an external power supply. Wherein the correction circuit is connected in series between a high-potential power supply and a low-potential power supply of an external power supply, and has a plurality of resistance ratios different from the resistance ratio of the voltage division unit. A corrected voltage divider having a resistance, one of a divided voltage generated based on a resistance ratio of a plurality of resistors of the corrected voltage divider, and a divided voltage of the voltage divider, A switching element for selecting according to a threshold voltage of the one MOS type transistor and outputting the selected control voltage as a control voltage. 【請求項８】 請求項７に記載の起動回路において、 前記補正分圧部は、外部電源の高電位電源と低電位電源
との間に直列接続された複数の抵抗により前記外部電源
を分圧した複数の分圧電圧を生成し、 前記スイッチ素子は、前記複数の分圧電圧と、前記分圧
部の分圧電圧とのうちの１つを、前記第１ＭＯＳ形トラ
ンジスタのしきい値電圧に応じて選択し制御信号として
出力することを特徴とする起動回路。8. The starting circuit according to claim 7, wherein the correction voltage dividing section divides the external power supply by a plurality of resistors connected in series between a high potential power supply and a low potential power supply of the external power supply. The switch element generates one of the plurality of divided voltages and the divided voltage of the voltage dividing unit as a threshold voltage of the first MOS transistor. A starter circuit, which selects and outputs a control signal according to the control signal. 【請求項９】 請求項７又は８に記載の起動回路におい
て、 前記スイッチ素子は、ヒューズを備え、該ヒューズが切
断されることにより分圧電圧を選択することを特徴とす
る起動回路。9. The starting circuit according to claim 7, wherein the switch element includes a fuse, and selects the divided voltage by cutting the fuse. 【請求項１０】 請求項１に記載の起動回路において、 前記制御電圧は、外部電源の高電位電源と低電位電源と
の間で直列接続された複数の抵抗を備える分圧部の該抵
抗比に基づいて生成される分圧電圧であって、 前記補正回路は、前記分圧部の分圧比を前記第１ＭＯＳ
形トランジスタのしきい値電圧に応じて変更するよう構
成されたことを特徴とする起動回路。10. The starting circuit according to claim 1, wherein the control voltage is a resistance ratio of a voltage dividing unit including a plurality of resistors connected in series between a high-potential power supply and a low-potential power supply of an external power supply. Wherein the correction circuit determines a voltage dividing ratio of the voltage dividing unit by the first MOS.
A starter circuit configured to change the threshold voltage according to a threshold voltage of the transistor. 【請求項１１】 請求項１０に記載の起動回路におい
て、 前記分圧部は、前記高電位電源に接続された第１の抵抗
と、前記低電位電源に接続された第２の抵抗を備え、 前記補正回路は、前記第１，第２の抵抗の間に直列に接
続された１つ又は複数の抵抗と、前記第１，第２の抵抗
を含む各抵抗間に一端が接続され他端が前記第１ＭＯＳ
形トランジスタのゲートに接続された複数のスイッチ素
子と、を備えたことを特徴とする起動回路。11. The starting circuit according to claim 10, wherein the voltage dividing unit includes a first resistor connected to the high-potential power supply, and a second resistor connected to the low-potential power supply, The correction circuit includes one or more resistors connected in series between the first and second resistors, and one end connected between each of the resistors including the first and second resistors and the other end connected. The first MOS
A plurality of switch elements connected to the gate of the transistor. 【請求項１２】 請求項１０に記載の起動回路におい
て、 前記スイッチ素子は、ヒューズを備え、該ヒューズが切
断されることにより前記分圧部の分圧比を変更すること
を特徴とする起動回路。12. The starting circuit according to claim 10, wherein the switch element includes a fuse, and the fuse is cut to change a voltage dividing ratio of the voltage dividing unit. 【請求項１３】 請求項１乃至１２のいずれか1項に記
載の起動回路において、 前記第１ＭＯＳ形トランジスタのドレインに波形整形部
を接続し、該波形整形部にて前記第１ＭＯＳ形トランジ
スタのドレインから出力される信号を波形整形して前記
起動信号を生成することを特徴とする起動回路。13. The starting circuit according to claim 1, wherein a waveform shaping unit is connected to a drain of the first MOS transistor, and the drain of the first MOS transistor is connected to the waveform shaping unit. A start-up circuit for generating a start-up signal by shaping a waveform of a signal output from the control circuit. 【請求項１４】 外部電源が立ち上がってから通常の動
作電圧となるまでに、該外部電源に基づいた制御電圧に
て第１ＭＯＳ形トランジスタを所定のタイミングでオン
・オフさせ、そのオン・オフに基づいて起動信号を生成
し、前記第１ＭＯＳ形トランジスタのしきい値電圧のバ
ラツキに応じて前記制御電圧を補正する補正回路を備え
た起動回路と、 前記起動信号に基づいて初期セットされる内部回路と、
を備えたことを特徴とする半導体集積回路装置。14. A first MOS transistor is turned on and off at a predetermined timing by a control voltage based on the external power supply after the external power supply rises and before a normal operating voltage is reached. A start circuit having a correction circuit for generating a start signal through the first MOS transistor and correcting the control voltage according to a variation in the threshold voltage of the first MOS transistor; and an internal circuit initially set based on the start signal. ,
A semiconductor integrated circuit device comprising:
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