JP2003163588A - Starting circuit - Google Patents
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- H03K—PULSE TECHNIQUE
- H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
- H03K17/22—Modifications for ensuring a predetermined initial state when the supply voltage has been applied
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- H03K17/223—Modifications for ensuring a predetermined initial state when the supply voltage has been applied in field-effect transistor switches
Abstract
Description
【０００１】[0001]
【発明の属する技術分野】本発明は、半導体集積回路内
に形成され、半導体集積回路の電源投入時に集積回路内
の回路を初期化する起動信号を生成する起動回路に関す
る。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a start-up circuit which is formed in a semiconductor integrated circuit and generates a start-up signal for initializing the circuit in the integrated circuit when the power of the semiconductor integrated circuit is turned on.
【０００２】[0002]
【従来の技術】一般に、半導体集積回路は、起動信号を
生成する起動回路を内蔵している。電源の投入から起動
信号が生成されるまでの期間を利用して半導体集積回路
の内部回路を初期化することで、半導体集積回路の誤動
作が防止される。この種の起動回路は、トランジスタの
閾値電圧を利用して、電源電圧が所定の値まで上昇した
ことを検出し、起動信号の論理レベルを変化させてい
る。ラッチ等を有する内部回路は、起動信号の生成前に
初期化され、起動信号の生成後に通常動作を開始する。2. Description of the Related Art Generally, a semiconductor integrated circuit has a built-in starter circuit for generating a start-up signal. The malfunction of the semiconductor integrated circuit is prevented by initializing the internal circuit of the semiconductor integrated circuit by utilizing the period from the power-on to the generation of the activation signal. This kind of start-up circuit uses the threshold voltage of the transistor to detect that the power supply voltage has risen to a predetermined value, and changes the logic level of the start-up signal. An internal circuit having a latch or the like is initialized before generation of a start signal and starts normal operation after generation of the start signal.
【０００３】図３は、特開２０００−１６５２２０号公
報に開示された起動回路を示している。起動回路は、電
圧発生部１０、起動信号生成部１２、および起動信号ST
Tを出力する波形成形部１４を有している。電圧発生部
１０は、電源線VDDと接地線VSSの間に直列に接続された
抵抗R1、R2、およびnMOSトランジスタM1を有している。
nMOSトランジスタM1のゲートとドレインは、互いに接続
されている。電圧発生部１０における抵抗R1、R2の接続
ノードND1の電圧は、nMOSトランジスタM1の閾値電圧を
超えるまで、電源電圧VDDに追従して上昇する。また、
ノードND1の電圧は、nMOSトランジスタM1の閾値電圧を
超えた後は、電源電圧VDDと閾値電圧との電圧差を分圧
した電圧に閾値電圧を加えた電圧で上昇する。FIG. 3 shows a starting circuit disclosed in Japanese Patent Laid-Open No. 2000-165220. The starting circuit includes a voltage generator 10, a starting signal generator 12, and a starting signal ST.
It has a waveform shaping section 14 for outputting T. The voltage generator 10 has resistors R1 and R2 and an nMOS transistor M1 connected in series between the power supply line VDD and the ground line VSS.
The gate and drain of the nMOS transistor M1 are connected to each other. The voltage of the connection node ND1 of the resistors R1 and R2 in the voltage generator 10 rises following the power supply voltage VDD until it exceeds the threshold voltage of the nMOS transistor M1. Also,
After exceeding the threshold voltage of the nMOS transistor M1, the voltage of the node ND1 rises at the voltage obtained by adding the threshold voltage to the voltage obtained by dividing the voltage difference between the power supply voltage VDD and the threshold voltage.
【０００４】起動信号生成部１２は、電源線VDDと接地
線VSSの間に直列に接続された抵抗R3およびnMOSトラン
ジスタM2を有している。nMOSトランジスタM2のゲート
は、ノードND1に接続されている。抵抗R3とnMOSトラン
ジスタM2の接続ノードND2の電圧は、nMOSトランジスタM
2がオンするまで電源電圧VDDとともに上昇し、nMOSトラ
ンジスタM2がオンした後は接地電圧VSSになる。The start signal generator 12 has a resistor R3 and an nMOS transistor M2 connected in series between the power supply line VDD and the ground line VSS. The gate of the nMOS transistor M2 is connected to the node ND1. The voltage at the connection node ND2 between the resistor R3 and the nMOS transistor M2 is
It rises with the power supply voltage VDD until 2 is turned on, and becomes the ground voltage VSS after the nMOS transistor M2 is turned on.
【０００５】波形成形部１４は、縦続接続された３つの
インバータを有している。波形成形部１４は、ノードND
2に発生する電圧に応じて起動信号STTを生成する。上述
した起動回路では、nMOSトランジスタM1の閾値電圧が高
いとき、ノードND1に発生する分圧電圧は高くなる。nMO
SトランジスタM1の閾値電圧が低いとき、ノードND1に発
生する分圧電圧は低くなる。一般に、半導体集積回路で
は、隣接するトランジスタの閾値電圧は等しくなる。こ
のため、nMOSトランジスタM1の閾値電圧が高いとき、nM
OSトランジスタM2の閾値電圧も高くなる。したがって、
nMOSトランジスタM2の閾値電圧が高いとき、ノードND1
の電圧は高くなり、nMOSトランジスタM2の閾値電圧が低
いとき、ノードND1の電圧は低くなる。このように、nMO
SトランジスタM2のゲート・ソース間電圧を、閾値電圧
に合わせて変化させることで、起動信号STTは、nMOSト
ランジスタM2の閾値電圧の影響をほとんど受けることな
く、ほぼ所定のタイミング（所定の電源電圧VDD）で生
成される。The waveform shaping section 14 has three cascade-connected inverters. The waveform shaping unit 14 has a node ND.
The start signal STT is generated according to the voltage generated in 2. In the starting circuit described above, when the threshold voltage of the nMOS transistor M1 is high, the divided voltage generated at the node ND1 is high. nMO
When the threshold voltage of the S transistor M1 is low, the divided voltage generated at the node ND1 is low. Generally, in a semiconductor integrated circuit, adjacent transistors have the same threshold voltage. Therefore, when the threshold voltage of nMOS transistor M1 is high,
The threshold voltage of the OS transistor M2 also becomes high. Therefore,
When the threshold voltage of nMOS transistor M2 is high, node ND1
Is high, and when the threshold voltage of the nMOS transistor M2 is low, the voltage of the node ND1 is low. Thus, nMO
By changing the gate-source voltage of the S-transistor M2 according to the threshold voltage, the start signal STT is almost unaffected by the threshold voltage of the nMOS transistor M2, and has a substantially predetermined timing (predetermined power supply voltage VDD ) Is generated.
【０００６】[0006]
【発明が解決しようとする課題】近時、半導体集積回路
の動作電圧が低くなってきており、集積回路の外部から
供給される電源電圧VDDも低くなっている。トランジス
タの閾値電圧は、電源電圧VDDにほとんど依存しない。
このため、電源電圧VDDが低くなるほど、電源電圧VDDに
対するトランジスタの閾値電圧の比率は大きくなり、閾
値電圧の変動による起動信号STTの生成タイミングのず
れは、相対的に大きくなる。すなわち、起動信号STTを
所定のタイミングで生成することが困難になってきてい
る。Recently, the operating voltage of a semiconductor integrated circuit has become low, and the power supply voltage VDD supplied from the outside of the integrated circuit has also become low. The threshold voltage of the transistor hardly depends on the power supply voltage VDD.
Therefore, the lower the power supply voltage VDD, the larger the ratio of the threshold voltage of the transistor to the power supply voltage VDD, and the larger the deviation of the generation timing of the activation signal STT due to the fluctuation of the threshold voltage becomes. That is, it is becoming difficult to generate the activation signal STT at a predetermined timing.
【０００７】電源電圧VDDが低くなるほど、電源の投入
時に内部回路の電源線が電源電圧VDDに達する時間は短
くなる。このため、電源の投入後、起動信号STTが生成
されるまでの期間（内部回路の初期化期間）を短くする
必要がある。一方、内部回路の初期化期間が足りなくな
ると、内部回路が初期化されず半導体集積回路は誤動作
するおそれがある。内部回路を確実に初期化するために
は、内部回路の初期化期間をすこしでも長くする必要が
ある。The lower the power supply voltage VDD, the shorter the time required for the power supply line of the internal circuit to reach the power supply voltage VDD when the power is turned on. Therefore, it is necessary to shorten the period after the power is turned on until the start signal STT is generated (internal circuit initialization period). On the other hand, if the initialization period of the internal circuit is insufficient, the internal circuit may not be initialized and the semiconductor integrated circuit may malfunction. In order to reliably initialize the internal circuit, it is necessary to make the initialization period of the internal circuit longer.
【０００８】本発明の目的は、電源電圧が低い場合に
も、起動信号を確実に生成し、半導体集積回路の内部回
路を確実に初期化することにある。An object of the present invention is to reliably generate a start signal and reliably initialize an internal circuit of a semiconductor integrated circuit even when the power supply voltage is low.
【０００９】[0009]
【課題を解決するための手段】請求項１の起動回路で
は、電圧発生部は、第１電源線と第２電源線の間に直列
に接続されている複数の第１抵抗と第１トランジスタと
を有している。電圧発生部は、第１抵抗により抵抗分割
された第１ノードに第１電圧を発生する。第１トランジ
スタのゲートには、ドレイン電圧より高い電圧が常に供
給される。すなわち、第１トランジスタのソース・ゲー
ト間電圧は、従来より高くなり、第１トランジスタのオ
ン抵抗は下がる。このため、電源の投入時に、電源電圧
が第１トランジスタの閾値電圧を超え第１トランジスタ
がオンした後、第１ノードに発生する第１電圧は、従来
より低くなる。すなわち、第１電圧は、従来より緩やか
に上昇する。According to a first aspect of the present invention, there is provided a starting circuit, wherein a voltage generating section includes a plurality of first resistors and a first transistor connected in series between a first power line and a second power line. have. The voltage generator generates a first voltage at a first node which is resistance-divided by the first resistor. A voltage higher than the drain voltage is constantly supplied to the gate of the first transistor. That is, the source-gate voltage of the first transistor becomes higher than in the conventional case, and the on-resistance of the first transistor decreases. Therefore, when the power supply is turned on and the power supply voltage exceeds the threshold voltage of the first transistor and the first transistor is turned on, the first voltage generated at the first node is lower than in the conventional case. That is, the first voltage rises more slowly than in the past.
【００１０】起動信号生成部は、第１電源線と第２電源
線の間に直列に接続されている第２抵抗と第２トランジ
スタとを有している。第２トランジスタのゲートは、第
１ノードに接続されている。起動信号生成部は、第１ノ
ードの第１電圧に応じて、第２抵抗と第２トランジスタ
とを接続する第２ノードに第２電圧を発生する。具体的
には、第１電圧が第２トランジスタの閾値電圧を超えた
とき、第２電圧の論理レベルが反転する。第１電圧の上
昇が緩やかであるため、第２電圧の論理レベルの反転タ
イミングは、従来より遅くなる。The activation signal generating section has a second resistor and a second transistor connected in series between the first power supply line and the second power supply line. The gate of the second transistor is connected to the first node. The activation signal generation unit generates a second voltage at a second node that connects the second resistor and the second transistor according to the first voltage at the first node. Specifically, when the first voltage exceeds the threshold voltage of the second transistor, the logic level of the second voltage is inverted. Since the rise of the first voltage is gradual, the inversion timing of the logic level of the second voltage becomes later than in the conventional case.
【００１１】波形成形部は、第２ノードの電圧波形を成
形し、成形した信号を集積回路の内部回路を初期化する
起動信号として出力する。第２電圧の反転タイミングが
遅れるため、電源の投入後、起動信号が出力されるまで
の期間が従来より長くなる。したがって、電源電圧が低
い場合にも内部回路を初期化するための時間を十分確保
でき、内部回路を確実に初期化できる。The waveform shaping section shapes the voltage waveform of the second node and outputs the shaped signal as a start signal for initializing the internal circuit of the integrated circuit. Since the inversion timing of the second voltage is delayed, the period after the power is turned on until the start signal is output becomes longer than in the conventional case. Therefore, even when the power supply voltage is low, sufficient time can be secured for initializing the internal circuit, and the internal circuit can be surely initialized.
【００１２】請求項２の起動回路では、第１トランジス
タのゲートは、第１抵抗により抵抗分割されたノードの
いずれかに接続されている。このため、特別の回路を形
成することなく、ゲート電圧をドレイン電圧より常に高
くできる。According to another aspect of the start-up circuit of the present invention, the gate of the first transistor is connected to one of the nodes resistively divided by the first resistor. Therefore, the gate voltage can be always higher than the drain voltage without forming a special circuit.
【００１３】[0013]
【発明の実施の形態】以下、本発明の実施形態を図面を
用いて説明する。従来技術と同じ要素については同じ符
号を付し、詳細な説明を省略する。図１は、本発明の起
動回路の一実施形態を示している。この起動回路は、半
導体集積回路内に形成されている。半導体集積回路は、
シリコン基板上にCMOSプロセスを使用して形成されてい
る。起動回路は、電圧発生部２０、起動信号生成部１
２、および起動信号STTを出力する波形成形部１４を有
している。BEST MODE FOR CARRYING OUT THE INVENTION Embodiments of the present invention will be described below with reference to the drawings. The same elements as those of the conventional technique are designated by the same reference numerals, and detailed description thereof will be omitted. FIG. 1 shows an embodiment of the starting circuit of the present invention. This starting circuit is formed in the semiconductor integrated circuit. Semiconductor integrated circuit
It is formed on a silicon substrate using a CMOS process. The starter circuit includes a voltage generator 20, a starter signal generator 1
2 and a waveform shaping section 14 that outputs a start signal STT.
【００１４】電圧発生部２０は、電源線VDD（第１電源
線）と接地線VSS（第２電源線）の間に直列に接続され
た抵抗R4、R5、R6（第１抵抗）、およびnMOSトランジス
タM1（第１トランジスタ）を有している。nMOSトランジ
スタM1のゲートは、抵抗R5、R6の接続ノードND3に接続
されている。すなわち、nMOSトランジスタM1のゲート電
圧は、常にnMOSトランジスタM1のドレイン電圧より高く
なる。電圧発生部２０は、抵抗R4、R5の接続ノードND1
（第１ノード）に第１電圧V1を発生する。The voltage generator 20 includes resistors R4, R5, R6 (first resistance) and nMOS connected in series between the power supply line VDD (first power supply line) and the ground line VSS (second power supply line). It has a transistor M1 (first transistor). The gate of the nMOS transistor M1 is connected to the connection node ND3 of the resistors R5 and R6. That is, the gate voltage of the nMOS transistor M1 is always higher than the drain voltage of the nMOS transistor M1. The voltage generator 20 has a connection node ND1 of resistors R4 and R5.
A first voltage V1 is generated at (first node).
【００１５】起動信号生成部１２および波形成形部１４
の構成は、図３と同じである。すなわち、起動信号生成
部１２のnMOSトランジスタM2（第２トランジスタ）のゲ
ートは、ノードND1に接続されている。起動信号生成部
１２は、抵抗R3（第２抵抗）とnMOSトランジスタM2の接
続ノードND2（第２ノード）に第２電圧V2を発生する。
波形成形部１４は、第２電圧V2の波形を成形し、起動信
号STTとして出力する。The start signal generating section 12 and the waveform shaping section 14
Is the same as that of FIG. That is, the gate of the nMOS transistor M2 (second transistor) of the activation signal generation unit 12 is connected to the node ND1. The activation signal generator 12 generates the second voltage V2 at the connection node ND2 (second node) between the resistor R3 (second resistor) and the nMOS transistor M2.
The waveform shaping section 14 shapes the waveform of the second voltage V2 and outputs it as a start signal STT.
【００１６】図２は、上述した起動回路の動作を示して
いる。半導体集積回路への電源の投入後、電源電圧VDD
は、所定の電圧（例えば、１.６５Ｖ）まで徐々に上昇
する（図２（ａ））。すなわち、半導体集積回路の動作
電圧は、１.６５Ｖである。ノードND1の電圧は、nMOSト
ランジスタM1のゲート・ソース間電圧がnMOSトランジス
タM1の閾値電圧を超えるまで、電源電圧VDDに追従して
上昇する（図２（ｂ））。また、ノードND1の電圧は、n
MOSトランジスタM1のゲート・ソース間電圧がnMOSトラ
ンジスタM1の閾値電圧を超えた後、電源電圧VDDと閾値
電圧との電圧差を分圧した電圧に閾値電圧を加えた電圧
で上昇する（図２（ｃ））。このとき、nMOSトランジス
タM1のゲートには、ドレイン電圧より高い電圧が常に供
給される。このため、nMOSトランジスタM1のオン抵抗
は、従来より低くなる。したがって、ノードND1の電圧
は、破線で示した従来の電圧より緩やかに上昇する。FIG. 2 shows the operation of the above-mentioned starting circuit. After the power is turned on to the semiconductor integrated circuit, the power supply voltage VDD
Gradually increases to a predetermined voltage (for example, 1.65 V) (FIG. 2A). That is, the operating voltage of the semiconductor integrated circuit is 1.65V. The voltage of the node ND1 rises following the power supply voltage VDD until the gate-source voltage of the nMOS transistor M1 exceeds the threshold voltage of the nMOS transistor M1 (FIG. 2 (b)). The voltage at node ND1 is n
After the gate-source voltage of the MOS transistor M1 exceeds the threshold voltage of the nMOS transistor M1, it rises at the voltage obtained by adding the threshold voltage to the voltage obtained by dividing the voltage difference between the power supply voltage VDD and the threshold voltage (see FIG. c)). At this time, a voltage higher than the drain voltage is constantly supplied to the gate of the nMOS transistor M1. Therefore, the on-resistance of the nMOS transistor M1 becomes lower than in the conventional case. Therefore, the voltage of the node ND1 rises more slowly than the conventional voltage shown by the broken line.
【００１７】ノードND2の電圧は、nMOSトランジスタM2
のゲート・ソース間電圧がnMOSトランジスタM2の閾値電
圧を超えるまで、電源電圧VDDに追従して上昇する（図
２（ｄ））。また、ノードND2の電圧は、nMOSトランジ
スタM2のゲート・ソース間電圧がnMOSトランジスタM2の
閾値電圧を超えた後、降下する（図２（ｅ））。このと
き、nMOSトランジスタM2のゲートに与えられるノードND
1の電圧は、従来より常に低い。このため、nMOSトラン
ジスタM2のオンタイミングは、従来より遅くなる。した
がって、ノードND2の電圧は、破線で示した従来の電圧
より遅れて下降する。The voltage of the node ND2 is the nMOS transistor M2
Rises following the power supply voltage VDD until the gate-source voltage of the voltage exceeds the threshold voltage of the nMOS transistor M2 (FIG. 2 (d)). The voltage of the node ND2 drops after the gate-source voltage of the nMOS transistor M2 exceeds the threshold voltage of the nMOS transistor M2 (FIG. 2 (e)). At this time, the node ND applied to the gate of the nMOS transistor M2
The voltage of 1 is always lower than before. Therefore, the on-timing of the nMOS transistor M2 becomes later than in the conventional case. Therefore, the voltage of the node ND2 drops with a delay from the conventional voltage shown by the broken line.
【００１８】ノードND2の低電圧への変化が遅れるた
め、起動信号STTの生成タイミング（高レベルへの変
化）は、破線で示した従来より遅くなる。したがって、
起動信号STTの低レベル期間P1は、従来より長くなる。
そして、この期間P1を利用して、半導体集積回路の内部
回路が初期化される。以上、本実施形態では、nMOSトラ
ンジスタM1のゲートに、ドレイン電圧より高い電圧を常
に供給した。このため、電源の投入時にnMOSトランジス
タM1がオンした後、ノードND1に発生する第１電圧V1を
上昇を従来より緩やかにできる。このため、第２電圧V2
の降下タイミングを、従来より遅くでき、起動信号STT
が生成されるまでの低レベル期間P1を従来より長くでき
る。したがって、電源電圧が低い場合にも内部回路を初
期化するための時間を十分確保でき、半導体集積回路の
内部回路を確実に初期化できる。Since the change of the node ND2 to the low voltage is delayed, the generation timing of the start signal STT (change to the high level) is delayed as compared with the conventional case shown by the broken line. Therefore,
The low level period P1 of the activation signal STT becomes longer than in the conventional case.
Then, using this period P1, the internal circuit of the semiconductor integrated circuit is initialized. As described above, in the present embodiment, a voltage higher than the drain voltage is constantly supplied to the gate of the nMOS transistor M1. Therefore, after the nMOS transistor M1 is turned on when the power is turned on, the first voltage V1 generated at the node ND1 can be increased more slowly than before. Therefore, the second voltage V2
The descent timing of can be made slower than before, and the start signal STT
The low level period P1 until is generated can be made longer than before. Therefore, even when the power supply voltage is low, a sufficient time can be secured for initializing the internal circuit, and the internal circuit of the semiconductor integrated circuit can be surely initialized.
【００１９】nMOSトランジスタM1のゲートを、抵抗R5、
F6により抵抗分割されたノードND3に接続されている。
このため、特別の回路を形成することなく、nMOSトラン
ジスタM1のゲート電圧をドレイン電圧より常に高くでき
る。以上、本発明について詳細に説明してきたが、上記
の実施形態およびその変形例は発明の一例に過ぎず、本
発明はこれに限定されるものではない。本発明を逸脱し
ない範囲で変形可能であることは明らかである。The gate of the nMOS transistor M1 is connected to the resistor R5,
It is connected to a node ND3 whose resistance is divided by F6.
Therefore, the gate voltage of the nMOS transistor M1 can be always higher than the drain voltage without forming a special circuit. Although the present invention has been described in detail above, the above-described embodiments and modifications thereof are merely examples of the invention, and the invention is not limited thereto. Obviously, modifications can be made without departing from the invention.
【００２０】[0020]
【発明の効果】請求項１の起動回路では、電源の投入
後、起動信号が出力されるまでの期間を従来より長くで
きる。したがって、電源電圧が低い場合にも内部回路を
初期化するための時間を十分確保でき、内部回路を確実
に初期化できる。請求項２の起動回路では、特別の回路
を形成することなく、ゲート電圧をドレイン電圧より常
に高くできる。According to the start-up circuit of the first aspect of the present invention, the period after the power is turned on until the start-up signal is output can be made longer than before. Therefore, even when the power supply voltage is low, sufficient time can be secured for initializing the internal circuit, and the internal circuit can be surely initialized. In the starting circuit according to the second aspect, the gate voltage can be always higher than the drain voltage without forming a special circuit.
【図１】本発明の起動回路を示す回路図である。FIG. 1 is a circuit diagram showing a starting circuit of the present invention.
【図２】図１の起動回路の動作を示す波形図である。FIG. 2 is a waveform diagram showing an operation of the starting circuit of FIG.
【図３】従来の起動回路を示す回路図である。FIG. 3 is a circuit diagram showing a conventional starting circuit.
１２ 起動信号生成部 １４ 波形成形部 ２０ 電圧発生部 M1、M2 nMOSトランジスタ R3、R4、R5、R6 抵抗 STT 起動信号 VDD 電源線 VSS 接地線 12 Activation signal generator 14 Waveform shaping section 20 Voltage generator M1, M2 nMOS transistor R3, R4, R5, R6 resistors STT start signal VDD power line VSS ground wire
Claims (2)
いゲート電圧が与えられる第１トランジスタとが、第１
電源線と第２電源線の間に直列に接続され、前記第１抵
抗により抵抗分割された第１ノードに第１電圧を発生す
る電圧発生部と、 第２抵抗と第２トランジスタとが前記第１電源線と前記
第２電源線との間に直列に接続され、前記第２トランジ
スタのゲートが前記第１ノードに接続され、前記第２抵
抗と前記第２トランジスタとを接続する第２ノードに第
２電圧を発生する起動信号生成部と、 前記第２ノードの電圧波形を成形し、集積回路の内部回
路を初期化する起動信号として出力する波形成形部とを
備えていることを特徴とする起動回路。1. A plurality of first resistors and a first transistor to which a gate voltage higher than a drain voltage is applied are first transistors.
A voltage generator that is connected in series between a power supply line and a second power supply line and generates a first voltage at a first node that is resistance-divided by the first resistor, a second resistor and a second transistor. A second node connected in series between a first power line and the second power line, the gate of the second transistor connected to the first node, and the second resistor connected to the second transistor. It is characterized by further comprising: a start signal generating section for generating a second voltage; and a waveform shaping section for shaping the voltage waveform of the second node and outputting it as a start signal for initializing the internal circuit of the integrated circuit. Starting circuit.
抵抗分割されたノードのいずれかに接続されていること
を特徴とする起動回路。2. The startup circuit according to claim 1, wherein the gate of the first transistor is connected to any one of the nodes resistively divided by the first resistor.
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