JP2000151633A - パケットスイッチ - Google Patents
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Classifications
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L12/00—Data switching networks
- H04L12/54—Store-and-forward switching systems
- H04L12/56—Packet switching systems
- H04L12/5601—Transfer mode dependent, e.g. ATM
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L49/00—Packet switching elements
- H04L49/60—Software-defined switches
- H04L49/608—ATM switches adapted to switch variable length packets, e.g. IP packets
-
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- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L12/00—Data switching networks
- H04L12/54—Store-and-forward switching systems
- H04L12/56—Packet switching systems
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- H04L2012/5638—Services, e.g. multimedia, GOS, QOS
- H04L2012/5646—Cell characteristics, e.g. loss, delay, jitter, sequence integrity
- H04L2012/5651—Priority, marking, classes
-
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- H04L12/00—Data switching networks
- H04L12/54—Store-and-forward switching systems
- H04L12/56—Packet switching systems
- H04L12/5601—Transfer mode dependent, e.g. ATM
- H04L2012/5678—Traffic aspects, e.g. arbitration, load balancing, smoothing, buffer management
- H04L2012/5681—Buffer or queue management
- H04L2012/5683—Buffer or queue management for avoiding head of line blocking
Landscapes
- Engineering & Computer Science (AREA)
- Computer Networks & Wireless Communication (AREA)
- Signal Processing (AREA)
- Data Exchanges In Wide-Area Networks (AREA)
Abstract
(57)【要約】
【課題】 可変長パケットをスイッチングするパケット
スイッチにおいて、輻輳時に優先度の高いパケットを遅
延時間を抑えて転送することを目的とする。 【解決手段】 入力回線から受信した可変長パケットを
各入力回線インターフェイスで固定長のセルに変換し、
スイッチ部においてセル単位でスイッチングし、上記ス
イッチ部からの出力セルを各出力回線インターフェイス
で元の可変長パケットに変換して出力回線に送出するパ
ケットスイッチ構造とし、各入力回線インターフェイス
に、固定長セルを出力回線毎に優先度別にキューイング
し、各キューの蓄積セルを優先度に応じて選択的に出力
するための制御手段を設け、輻輳時に低優先度セルから
順に送出を抑制する。
スイッチにおいて、輻輳時に優先度の高いパケットを遅
延時間を抑えて転送することを目的とする。 【解決手段】 入力回線から受信した可変長パケットを
各入力回線インターフェイスで固定長のセルに変換し、
スイッチ部においてセル単位でスイッチングし、上記ス
イッチ部からの出力セルを各出力回線インターフェイス
で元の可変長パケットに変換して出力回線に送出するパ
ケットスイッチ構造とし、各入力回線インターフェイス
に、固定長セルを出力回線毎に優先度別にキューイング
し、各キューの蓄積セルを優先度に応じて選択的に出力
するための制御手段を設け、輻輳時に低優先度セルから
順に送出を抑制する。
Description
【０００１】
【発明の属する技術分野】本発明は、パケットスイッチ
に関し、更に詳しくは、例えばＩＰ(Internet Protoco
l)パケットに代表される可変長パケットの通信ネットワ
ークに適用されるパケットスイッチに関する。
に関し、更に詳しくは、例えばＩＰ(Internet Protoco
l)パケットに代表される可変長パケットの通信ネットワ
ークに適用されるパケットスイッチに関する。
【０００２】
【従来の技術】近年、注目されているインターネットの
プロトコル（以下、ＩＰと言う）では、ＩＰデータグラ
ムと呼ばれるパケット（以下、ＩＰパケットと言う）を
転送単位としてメッセージ転送が行われている。従来の
ＩＰ網では、網内に配置されたルータ等のノード装置
が、受信パケットについて、受信順にそれぞれの宛先ア
ドレスに応じた経路選択を行って隣接ノード装置への転
送を行っており、メッセージ転送に関しては、遅延時間
などの通信性能を保証することなく宛先端末まで可能な
限り転送を行うｂｅｓｔ ｅｆｆｏｒｔ網となってい
る。ＩＰ網内の各ノードでは、入力回線からの受信パケ
ットについて、各入力回線インタフェースでＩＰヘッダ
を解析し、ＩＰヘッダ中に含まれるルーティング情報に
従って該パケットを転送すべき出力回線インターフェイ
スを判別し、スイッチ部を介して、上記各受信パケット
をそれぞれの宛先と対応した出力回線インタフェースに
順次に中継する構成となっている。
プロトコル（以下、ＩＰと言う）では、ＩＰデータグラ
ムと呼ばれるパケット（以下、ＩＰパケットと言う）を
転送単位としてメッセージ転送が行われている。従来の
ＩＰ網では、網内に配置されたルータ等のノード装置
が、受信パケットについて、受信順にそれぞれの宛先ア
ドレスに応じた経路選択を行って隣接ノード装置への転
送を行っており、メッセージ転送に関しては、遅延時間
などの通信性能を保証することなく宛先端末まで可能な
限り転送を行うｂｅｓｔ ｅｆｆｏｒｔ網となってい
る。ＩＰ網内の各ノードでは、入力回線からの受信パケ
ットについて、各入力回線インタフェースでＩＰヘッダ
を解析し、ＩＰヘッダ中に含まれるルーティング情報に
従って該パケットを転送すべき出力回線インターフェイ
スを判別し、スイッチ部を介して、上記各受信パケット
をそれぞれの宛先と対応した出力回線インタフェースに
順次に中継する構成となっている。
【０００３】ＩＰパケットを高速度で転送するノード装
置として、例えば、“A 50-Gb/s IPRouter”（Craig Pa
rtridge他著、IEEE/ACM TRANSACTIONS ON NETWORKING,
Vol.6, No.3, June 1998）の論文には、それそれ複数の
ネットワーク・インターフェイスをサポートする複数の
回線カード（ボード）と、ルーチングテーブルを備えた
転送エンジン（Forwarding Engine）カードとを、例え
ばクロスバー・スイッチに代表されるポイント・ツー・ポ
イント型のスイッチで結合し、各回線カードが受信パケ
ットのヘッダ部を含むデータブロックを上記転送エンジ
ンに送信し、転送エンジンで更新処理された新たなヘッ
ダ情報を含むデータブロックがパケット入力側の回線カ
ードに返送され、入力側の各回線カードが、上記新たな
ヘッダ情報を含むデータブロックとパケット残部とを出
力側回線カードに転送するようにした構成のルータ装置
が提案されている。
置として、例えば、“A 50-Gb/s IPRouter”（Craig Pa
rtridge他著、IEEE/ACM TRANSACTIONS ON NETWORKING,
Vol.6, No.3, June 1998）の論文には、それそれ複数の
ネットワーク・インターフェイスをサポートする複数の
回線カード（ボード）と、ルーチングテーブルを備えた
転送エンジン（Forwarding Engine）カードとを、例え
ばクロスバー・スイッチに代表されるポイント・ツー・ポ
イント型のスイッチで結合し、各回線カードが受信パケ
ットのヘッダ部を含むデータブロックを上記転送エンジ
ンに送信し、転送エンジンで更新処理された新たなヘッ
ダ情報を含むデータブロックがパケット入力側の回線カ
ードに返送され、入力側の各回線カードが、上記新たな
ヘッダ情報を含むデータブロックとパケット残部とを出
力側回線カードに転送するようにした構成のルータ装置
が提案されている。
【０００４】上記論文には、入力側の各回線カードが、
パケットを６４バイト単位の連鎖されたページ（データ
ブロック）に解体して送出すること、出力側の各回線カ
ードが、これらのページをパケットを表すリンクド・リ
ストに組立て、組立てたパケットをＱｏＳプロセッサに
渡し、ＱｏＳプロセッサが、パケット長、宛先、および
転送エンジンが指定したフロー識別子に基いて上記パケ
ットを送信キュー内の適当な位置に置くこと、輻輳時に
はキューイングすることなくパケットが廃棄されること
を開示している。
パケットを６４バイト単位の連鎖されたページ（データ
ブロック）に解体して送出すること、出力側の各回線カ
ードが、これらのページをパケットを表すリンクド・リ
ストに組立て、組立てたパケットをＱｏＳプロセッサに
渡し、ＱｏＳプロセッサが、パケット長、宛先、および
転送エンジンが指定したフロー識別子に基いて上記パケ
ットを送信キュー内の適当な位置に置くこと、輻輳時に
はキューイングすることなくパケットが廃棄されること
を開示している。
【０００５】
【発明が解決しようとする課題】インターネットの普及
に伴って、通常の計算機が扱うデータ系の通信サービス
以外に、音声や動画に代表されるリアルタイム系通信サ
ービスのサポート要求が高まってきたが、リアルタイム
系の通信サービスをサポートするためには、各ノードで
の受信パケットの中継遅延時間をできるだけ短縮する必
要がある。然るに、従来のノード装置では、各入力回線
インターフェイスからスイッチ部あるいは出力回線イン
ターフェイスへのデータ転送が可変長のＩＰパケット単
位で行われているため、１つの出力回線インターフェイ
ス宛にパケットデータの転送が開始されると、１パケッ
ト分のデータ転送が完了しない限り、同一出力回線イン
ターフェイスに対して他のＩＰパケットを転送すること
ができない。これと同様に、各入力回線インターフェイ
スでは、１つのＩＰパケットについてデータ転送を開始
すると、そのパケットの全てのデータ転送が完了しない
限り、転送の対象を他のＩＰパケットに切り替えること
はできない。
に伴って、通常の計算機が扱うデータ系の通信サービス
以外に、音声や動画に代表されるリアルタイム系通信サ
ービスのサポート要求が高まってきたが、リアルタイム
系の通信サービスをサポートするためには、各ノードで
の受信パケットの中継遅延時間をできるだけ短縮する必
要がある。然るに、従来のノード装置では、各入力回線
インターフェイスからスイッチ部あるいは出力回線イン
ターフェイスへのデータ転送が可変長のＩＰパケット単
位で行われているため、１つの出力回線インターフェイ
ス宛にパケットデータの転送が開始されると、１パケッ
ト分のデータ転送が完了しない限り、同一出力回線イン
ターフェイスに対して他のＩＰパケットを転送すること
ができない。これと同様に、各入力回線インターフェイ
スでは、１つのＩＰパケットについてデータ転送を開始
すると、そのパケットの全てのデータ転送が完了しない
限り、転送の対象を他のＩＰパケットに切り替えること
はできない。
【０００６】このため、従来のノード装置では、遅延時
間をあまり問題にしないデータ系通信サービスのＩＰパ
ケットが１つの出力回線インタフェースに転送されてい
る間は、同一の出力回線インタフェースに転送すべき他
のＩＰパケットは、仮にそれがリアルタイム系通信サー
ビスのパケットであっても、先行するＩＰパケットの転
送が完了するまで待機させざるを得ず、特にパケット長
の大きいデータ系ＩＰパケットが転送中は、後続パケッ
トに大きな中継遅延が発生するという問題がある。
間をあまり問題にしないデータ系通信サービスのＩＰパ
ケットが１つの出力回線インタフェースに転送されてい
る間は、同一の出力回線インタフェースに転送すべき他
のＩＰパケットは、仮にそれがリアルタイム系通信サー
ビスのパケットであっても、先行するＩＰパケットの転
送が完了するまで待機させざるを得ず、特にパケット長
の大きいデータ系ＩＰパケットが転送中は、後続パケッ
トに大きな中継遅延が発生するという問題がある。
【０００７】また、上記ＩＥＥＥの文献では、入力側の
回線カードが、パケットを６４バイトのページに分解し
てスイッチに出力しているが、入力側の回線カードは、
各パケットの送信に先立って、スイッチ・アロケータを
介して出力側回線カードと折衝し、出力側カードがパケ
ットの受信を了承した場合に送信を開始しているため、
１つのパケットについてページデータの送信が開始され
ると、これが途中で中断されることはなく、結果的に
は、スイッチがパケット単位でデータを中継している。
また、上記文献では、出力側の回線カードにおいて、出
力キューが輻輳した時、ＱｏＳプロセッサによってパケ
ット廃棄が行われており、輻輳を回避するための制御に
問題がある。
回線カードが、パケットを６４バイトのページに分解し
てスイッチに出力しているが、入力側の回線カードは、
各パケットの送信に先立って、スイッチ・アロケータを
介して出力側回線カードと折衝し、出力側カードがパケ
ットの受信を了承した場合に送信を開始しているため、
１つのパケットについてページデータの送信が開始され
ると、これが途中で中断されることはなく、結果的に
は、スイッチがパケット単位でデータを中継している。
また、上記文献では、出力側の回線カードにおいて、出
力キューが輻輳した時、ＱｏＳプロセッサによってパケ
ット廃棄が行われており、輻輳を回避するための制御に
問題がある。
【０００８】本発明の目的は、可変長パケットを優先度
に応じて転送制御できるノード装置およびパケットスイ
ッチを提供することにある。本発明の他の目的は、異な
るサービスクラスの可変長パケットを受信し、特にリア
ルタイム性の要求されるサービスクラスの受信パケット
については、優先的に転送制御することによって中継遅
延時間を短縮可能にしたノード装置およびパケットスイ
ッチを提供することにある。本発明の更に他の目的は、
高い優先度を有する可変長パケットをそれに先行する低
い優先度の可変長パケットを追い越して目的の出力回線
に送出する機能を備えたノード装置およびパケットスイ
ッチを提供することにある。本発明の更に他の目的は、
簡易なＱｏＳ（Quality of service）機能を実現できる
ノード装置およびパケットスイッチを提供することにあ
る。本発明の更に他の目的は、輻輳によるパケット廃棄
を回避し、且つ、優先度の高いパケットについては短い
遅延時間で出力回線に中継可能なノード装置およびパケ
ットスイッチを提供することにある。
に応じて転送制御できるノード装置およびパケットスイ
ッチを提供することにある。本発明の他の目的は、異な
るサービスクラスの可変長パケットを受信し、特にリア
ルタイム性の要求されるサービスクラスの受信パケット
については、優先的に転送制御することによって中継遅
延時間を短縮可能にしたノード装置およびパケットスイ
ッチを提供することにある。本発明の更に他の目的は、
高い優先度を有する可変長パケットをそれに先行する低
い優先度の可変長パケットを追い越して目的の出力回線
に送出する機能を備えたノード装置およびパケットスイ
ッチを提供することにある。本発明の更に他の目的は、
簡易なＱｏＳ（Quality of service）機能を実現できる
ノード装置およびパケットスイッチを提供することにあ
る。本発明の更に他の目的は、輻輳によるパケット廃棄
を回避し、且つ、優先度の高いパケットについては短い
遅延時間で出力回線に中継可能なノード装置およびパケ
ットスイッチを提供することにある。
【０００９】
【課題を解決するための手段】上記目的を達成するため
に、本発明のノード装置およびパケットスイッチは、入
力回線から受信した可変長パケットを各入力回線インタ
ーフェイスで固定長のセルに変換し、スイッチ部におい
てセル単位でスイッチングし、上記スイッチ部からの出
力セルを各出力回線インターフェイスで元の可変長パケ
ットに変換して出力回線に送出するように構成され、上
記各入力回線インターフェイスが、上記可変長パケット
から変換された固定長のセルを出力回線毎に優先度別に
キューイングし、各キューの蓄積セルを優先度に応じて
選択的に出力するための制御手段を備えたことを特徴と
する。
に、本発明のノード装置およびパケットスイッチは、入
力回線から受信した可変長パケットを各入力回線インタ
ーフェイスで固定長のセルに変換し、スイッチ部におい
てセル単位でスイッチングし、上記スイッチ部からの出
力セルを各出力回線インターフェイスで元の可変長パケ
ットに変換して出力回線に送出するように構成され、上
記各入力回線インターフェイスが、上記可変長パケット
から変換された固定長のセルを出力回線毎に優先度別に
キューイングし、各キューの蓄積セルを優先度に応じて
選択的に出力するための制御手段を備えたことを特徴と
する。
【００１０】上記本発明の構成によれば、例えば、パケ
ットスイッチ内で輻輳が発生した時、輻輳状態を各入力
インターフェイスに通知し、上記制御手段で輻輳方路へ
の未送信セルの送出を各セルキューの優先度に応じて選
択的に抑制することによって、輻輳状態が深刻化するの
を回避できる。また、例えば、音声パケットのようにリ
アルタイム性を要求されるサービスクラスのパケットに
ついては、セルに高い優先度を与えることによって、輻
輳に起因する遅延時間の大幅な増加を招くことなく、出
力回線側に転送することが可能となる。尚、上記輻輳状
態の通知は、例えば、スイッチ部において各出力回線毎
のセルキューを監視することによって、または、各出力
回線インターフェイスでパケット組立て用のバッファを
監視することによって、出力回線毎または出力回線／優
先度別の輻輳状態情報を生成し、これを各入力回線イン
ターフェイスに所定周期で通知すればよい。
ットスイッチ内で輻輳が発生した時、輻輳状態を各入力
インターフェイスに通知し、上記制御手段で輻輳方路へ
の未送信セルの送出を各セルキューの優先度に応じて選
択的に抑制することによって、輻輳状態が深刻化するの
を回避できる。また、例えば、音声パケットのようにリ
アルタイム性を要求されるサービスクラスのパケットに
ついては、セルに高い優先度を与えることによって、輻
輳に起因する遅延時間の大幅な増加を招くことなく、出
力回線側に転送することが可能となる。尚、上記輻輳状
態の通知は、例えば、スイッチ部において各出力回線毎
のセルキューを監視することによって、または、各出力
回線インターフェイスでパケット組立て用のバッファを
監視することによって、出力回線毎または出力回線／優
先度別の輻輳状態情報を生成し、これを各入力回線イン
ターフェイスに所定周期で通知すればよい。
【００１１】
【発明の実施の形態】以下、本発明の幾つかの実施例を
図面を参照して説明する。ここでは、交換対象となる可
変長パケットがＩＰパケットの場合について説明する
が、本発明は上記ＩＰ以外の他のプロトコルのパケット
に対しても適用可能である。
図面を参照して説明する。ここでは、交換対象となる可
変長パケットがＩＰパケットの場合について説明する
が、本発明は上記ＩＰ以外の他のプロトコルのパケット
に対しても適用可能である。
【００１２】図１は、本発明によるパケットスイッチの
第1の実施例を示す。パケットスイッチは、入力回線Ｉ
Ｎ（ＩＮ―１〜ＩＮ―ｎ）に接続され、各入力回線から
受信したＩＰパケットを固定長のセルに変換してスイッ
チ入力ポートＬＩ（ＬＩ−１〜ＬＩ―ｎ）に出力する複
数の入力回線インタフェース１（１−１〜１―ｎ ）
と、複数の入力ポートＬＩ−１〜ＬＩ―ｎと複数の出力
ポートＬＯ−１〜ＬＯ―ｎとを有し、上記各入力ポート
からの入力セルをそれぞれのセルヘッダに含まれるルー
ティング情報で特定される何れかの出力ポートに転送す
るスイッチ部３と、上記スイッチの出力ポート毎に設け
られ、各出力ポートから受信したセルから元のＩＰパケ
ットを復元して、出力回線ＯＵＴ（ＯＵＴ−１〜ＯＵＴ
−ｎ）に送出する複数の出力回線インタフェース２（２
−１〜２―ｎ ）と、上記スイッチ部３における輻輳状
態を各入力回線インタフェース１に通知する輻輳通知部
４と、上記複数の入力回線インターフェイス１と結合さ
れ、各入力回線から入力されるＩＰパケットのルーティ
ング情報を管理するルーティング管理部５とから構成さ
れる。
第1の実施例を示す。パケットスイッチは、入力回線Ｉ
Ｎ（ＩＮ―１〜ＩＮ―ｎ）に接続され、各入力回線から
受信したＩＰパケットを固定長のセルに変換してスイッ
チ入力ポートＬＩ（ＬＩ−１〜ＬＩ―ｎ）に出力する複
数の入力回線インタフェース１（１−１〜１―ｎ ）
と、複数の入力ポートＬＩ−１〜ＬＩ―ｎと複数の出力
ポートＬＯ−１〜ＬＯ―ｎとを有し、上記各入力ポート
からの入力セルをそれぞれのセルヘッダに含まれるルー
ティング情報で特定される何れかの出力ポートに転送す
るスイッチ部３と、上記スイッチの出力ポート毎に設け
られ、各出力ポートから受信したセルから元のＩＰパケ
ットを復元して、出力回線ＯＵＴ（ＯＵＴ−１〜ＯＵＴ
−ｎ）に送出する複数の出力回線インタフェース２（２
−１〜２―ｎ ）と、上記スイッチ部３における輻輳状
態を各入力回線インタフェース１に通知する輻輳通知部
４と、上記複数の入力回線インターフェイス１と結合さ
れ、各入力回線から入力されるＩＰパケットのルーティ
ング情報を管理するルーティング管理部５とから構成さ
れる。
【００１３】本発明の特徴は、上記パケットスイッチに
おいて、特定の出力ポートに向かう複数のパケットが複
数の入力回線から時間的に重なって入力され、スイッチ
部内で上記特定出力ポートに向かうセルの蓄積量が所定
の閾値を越えた場合、輻輳通知部４から信号線１９を介
して各入力回線インターフェイスに与える輻輳状態通知
に応答して、上記特定出力ポートに向かうセルを送出中
の入力回線インターフェイスが、セル優先度に応じて選
択的にセル送出を抑制する点にある。
おいて、特定の出力ポートに向かう複数のパケットが複
数の入力回線から時間的に重なって入力され、スイッチ
部内で上記特定出力ポートに向かうセルの蓄積量が所定
の閾値を越えた場合、輻輳通知部４から信号線１９を介
して各入力回線インターフェイスに与える輻輳状態通知
に応答して、上記特定出力ポートに向かうセルを送出中
の入力回線インターフェイスが、セル優先度に応じて選
択的にセル送出を抑制する点にある。
【００１４】輻輳制御は、例えば、スイッチ部３内で各
出力ポート対応に形成されるセルキューに複数段階の閾
値を設定しておき、特定出力ポートの蓄積セル量が第1
閾値Ｔｈ１に達した時点で、上記特定ポートに向かう低
優先度セルの入力を抑制し、第2閾値Ｔｈ２に達した時
点で、上記特定ポートに向かう高優先度セルの入力も抑
制し、スイッチ部へのセルの供給抑制によって上記特定
出力ポートでのセルの蓄積量が減少するに従って、優先
度順にセル入力を解禁するようにすればよい。また、上
記スイッチ部内で出力ポート毎に優先度別に複数のセル
キューを形成する場合は、例えば、各キュー毎に個別の
閾値を設定しておき、蓄積セル量が閾値を超えて輻輳状
態となったキューに関して、セル入力を抑制すればよ
い。尚、本明細書で言う輻輳状態は、蓄積セル量が所定
の閾値を超えたか否かの状態を指しており、必ずしもセ
ル廃棄状態に陥ったことを意味するものではない。
出力ポート対応に形成されるセルキューに複数段階の閾
値を設定しておき、特定出力ポートの蓄積セル量が第1
閾値Ｔｈ１に達した時点で、上記特定ポートに向かう低
優先度セルの入力を抑制し、第2閾値Ｔｈ２に達した時
点で、上記特定ポートに向かう高優先度セルの入力も抑
制し、スイッチ部へのセルの供給抑制によって上記特定
出力ポートでのセルの蓄積量が減少するに従って、優先
度順にセル入力を解禁するようにすればよい。また、上
記スイッチ部内で出力ポート毎に優先度別に複数のセル
キューを形成する場合は、例えば、各キュー毎に個別の
閾値を設定しておき、蓄積セル量が閾値を超えて輻輳状
態となったキューに関して、セル入力を抑制すればよ
い。尚、本明細書で言う輻輳状態は、蓄積セル量が所定
の閾値を超えたか否かの状態を指しており、必ずしもセ
ル廃棄状態に陥ったことを意味するものではない。
【００１５】上記パケットスイッチにおいて、例えば、
図１に示すように、入力回線ＩＮ―１から入力された出
力優先順位の高い音声系サービスクラスのパケットＩＰ
１と、入力回線ＩＮ―ｎから入力された出力優先順位の
低いデータ系のサービスクラスのパケットＩＰ２とが同
一の出力回線ＯＵＴ−２（または、出力ポートＬＯ−
２）に向かう場合、これらのパケットは、それぞれの入
力回線インターフェイス１−１、１−ｎでＡＴＭセルに
変換され、入力ポートＬＩ−１、ＬＩ−ｎからスイッチ
部３に入力されて、出力ポート対応のセルキューに一時
的に蓄積される。上記スイッチ部のセルキューからのセ
ルの読み出しは、出力ポートＬＯ−１〜ＬＯ−ｎを循環
的に走査して各読出しサイクルで１つの出力ポートへ１
セルずつ順次に出力するように繰り返されるため、複数
の入力ポートからセルが供給される上記出力ポートＬＯ
−２対応のセルキューでは、セルの蓄積量が次第に増加
する。
図１に示すように、入力回線ＩＮ―１から入力された出
力優先順位の高い音声系サービスクラスのパケットＩＰ
１と、入力回線ＩＮ―ｎから入力された出力優先順位の
低いデータ系のサービスクラスのパケットＩＰ２とが同
一の出力回線ＯＵＴ−２（または、出力ポートＬＯ−
２）に向かう場合、これらのパケットは、それぞれの入
力回線インターフェイス１−１、１−ｎでＡＴＭセルに
変換され、入力ポートＬＩ−１、ＬＩ−ｎからスイッチ
部３に入力されて、出力ポート対応のセルキューに一時
的に蓄積される。上記スイッチ部のセルキューからのセ
ルの読み出しは、出力ポートＬＯ−１〜ＬＯ−ｎを循環
的に走査して各読出しサイクルで１つの出力ポートへ１
セルずつ順次に出力するように繰り返されるため、複数
の入力ポートからセルが供給される上記出力ポートＬＯ
−２対応のセルキューでは、セルの蓄積量が次第に増加
する。
【００１６】本実施例では、スイッチ３内に形成された
各セルキューにおける蓄積セル量を監視し、その状態を
輻輳通知部４および信号線１９を介して各入力インター
フェイス１に通知し、上記出力ポートＬＯ−２と対応し
たセルキューで蓄積セル量が第1の閾値に達した時（或
いは第１閾値を超えた時）、この出力ポートに向かうセ
ルを出力中の入力回線インターフェイス１−１、１−ｎ
が、スイッチ部３へのセルの供給を抑制するようにして
いる。セルの抑制は、各セルが搬送するパケットの優先
度に応じて制御される。図示した例では、優先順位の低
いパケットＩＰ２のセルを出力中の入力回線インターフ
ェイス１−ｎがセルの出力を停止し、高い優先順位をも
つパケットＩＰ１のセルを出力中の入力回線インターフ
ェイス１−１は、そのままセルの出力を継続する。入力
回線インターフェイス１−ｎがスイッチ部へのセルの供
給を抑制することによって、出力ポートＬＯ−２と対応
した出力キューでは入出力セル量がバランスまたは改善
され、セル廃棄に陥るような蓄積セル量の増加が回避さ
れる。
各セルキューにおける蓄積セル量を監視し、その状態を
輻輳通知部４および信号線１９を介して各入力インター
フェイス１に通知し、上記出力ポートＬＯ−２と対応し
たセルキューで蓄積セル量が第1の閾値に達した時（或
いは第１閾値を超えた時）、この出力ポートに向かうセ
ルを出力中の入力回線インターフェイス１−１、１−ｎ
が、スイッチ部３へのセルの供給を抑制するようにして
いる。セルの抑制は、各セルが搬送するパケットの優先
度に応じて制御される。図示した例では、優先順位の低
いパケットＩＰ２のセルを出力中の入力回線インターフ
ェイス１−ｎがセルの出力を停止し、高い優先順位をも
つパケットＩＰ１のセルを出力中の入力回線インターフ
ェイス１−１は、そのままセルの出力を継続する。入力
回線インターフェイス１−ｎがスイッチ部へのセルの供
給を抑制することによって、出力ポートＬＯ−２と対応
した出力キューでは入出力セル量がバランスまたは改善
され、セル廃棄に陥るような蓄積セル量の増加が回避さ
れる。
【００１７】本実施例によれば、各入力回線インターフ
ェイスが受信パケットをセル単位でスイッチ部に出力
し、スイッチ部がセル単位でパケットを転送するように
しているため、パケットＩＰ２についてセルの出力動作
を開始した入力回線インターフェイス１−ｎに対して、
輻輳通知部からの輻輳状態通知に応じてセルの出力を中
断させ、状態が回復する迄、送信中パケットの残部ＩＰ
２−２をバッファリングさせることができる。この状態
で、入力回線ＩＮ−ｎから優先順位の高い音声系サービ
スのパケットＩＰ３が入力された場合、入力回線インタ
ーフェイス１−ｎが、先行する低優先順位のパケットの
一部ＩＰ２−２を残したたまま、新たに到着したパケッ
トＩＰ３についてセルの送出動作を開始し、結果的に、
後着の優先パケットＩＰ３が先行する非優先パケットＩ
Ｐ２を追い越すようにセルの転送を制御できる。
ェイスが受信パケットをセル単位でスイッチ部に出力
し、スイッチ部がセル単位でパケットを転送するように
しているため、パケットＩＰ２についてセルの出力動作
を開始した入力回線インターフェイス１−ｎに対して、
輻輳通知部からの輻輳状態通知に応じてセルの出力を中
断させ、状態が回復する迄、送信中パケットの残部ＩＰ
２−２をバッファリングさせることができる。この状態
で、入力回線ＩＮ−ｎから優先順位の高い音声系サービ
スのパケットＩＰ３が入力された場合、入力回線インタ
ーフェイス１−ｎが、先行する低優先順位のパケットの
一部ＩＰ２−２を残したたまま、新たに到着したパケッ
トＩＰ３についてセルの送出動作を開始し、結果的に、
後着の優先パケットＩＰ３が先行する非優先パケットＩ
Ｐ２を追い越すようにセルの転送を制御できる。
【００１８】出力ポートＬＯ−２に接続された出力回線
インターフェイス２−２は、スイッチ部３から受信した
セルをパケット別にキューイングし、先頭セルから最終
セルまで揃ったものから順にパケットを復元して送出動
作するため、出力回線ＯＵＴ−２にはＩＰ１、ＩＰ３、
ＩＰ２の順で出力パケットが現れる。尚、ここでは、後
着パケットＩＰ３が先行パケットＩＰ２と同一の出力回
線に向かう場合について説明したが、後着パケットＩＰ
３と先行パケットＩＰ２とが別々の出力回線に向かう場
合でも同様であり、優先順位の高いサービスクラスにつ
いて輻輳時の遅延を最小限に抑えたパケット転送が可能
となる。
インターフェイス２−２は、スイッチ部３から受信した
セルをパケット別にキューイングし、先頭セルから最終
セルまで揃ったものから順にパケットを復元して送出動
作するため、出力回線ＯＵＴ−２にはＩＰ１、ＩＰ３、
ＩＰ２の順で出力パケットが現れる。尚、ここでは、後
着パケットＩＰ３が先行パケットＩＰ２と同一の出力回
線に向かう場合について説明したが、後着パケットＩＰ
３と先行パケットＩＰ２とが別々の出力回線に向かう場
合でも同様であり、優先順位の高いサービスクラスにつ
いて輻輳時の遅延を最小限に抑えたパケット転送が可能
となる。
【００１９】図２は、図１における入力回線インタフェ
ース１−１の１実施例を示すブロック構成図である。入
力回線インターフェイス１−１は、入力回線ＩＮ―１か
ら受信したパケット（ＩＰパケット）１を一時的に記憶
するためのバッファメモリ１２と、各パケットのヘッダ
情報と対応したセルヘッダ情報を記憶したルーティング
テーブル１３と、上記バッファメモリ１２から読み出さ
れたパケットを固定長の複数のデータブロックに分割
し、各データブロックに上記ルーティングテーブル１３
から読み出されたセルヘッダ情報を付加して内部ＡＴＭ
セルに変換するセル化回路１４と、上記セル化回路１４
でセル化されたセルを出力回線別にサービスクラス毎に
キューイングする入力バッファメモリ１５と、上記入力
バッファメモリ１５へのセルの書込みと読出しを制御す
るメモリ制御部１６とからなる。
ース１−１の１実施例を示すブロック構成図である。入
力回線インターフェイス１−１は、入力回線ＩＮ―１か
ら受信したパケット（ＩＰパケット）１を一時的に記憶
するためのバッファメモリ１２と、各パケットのヘッダ
情報と対応したセルヘッダ情報を記憶したルーティング
テーブル１３と、上記バッファメモリ１２から読み出さ
れたパケットを固定長の複数のデータブロックに分割
し、各データブロックに上記ルーティングテーブル１３
から読み出されたセルヘッダ情報を付加して内部ＡＴＭ
セルに変換するセル化回路１４と、上記セル化回路１４
でセル化されたセルを出力回線別にサービスクラス毎に
キューイングする入力バッファメモリ１５と、上記入力
バッファメモリ１５へのセルの書込みと読出しを制御す
るメモリ制御部１６とからなる。
【００２０】入力回線ＩＮ−１からバッファメモリ１２
に入力される可変長のＩＰパケットは、図３に示すよう
に、データフィールド７１とＩＰヘッダ７２とからな
り、セル化回路１２は、入力パケットを４８バイトある
いは６４バイトの固定長の複数のデータブロック８１−
１〜８１−ｋに分割し、それぞれのブロックにセルヘッ
ダ８２を付加することによって、内部ＡＴＭセルＣＥＬ
Ｌ−１〜ＣＥＬＬ−ｎに変換する。
に入力される可変長のＩＰパケットは、図３に示すよう
に、データフィールド７１とＩＰヘッダ７２とからな
り、セル化回路１２は、入力パケットを４８バイトある
いは６４バイトの固定長の複数のデータブロック８１−
１〜８１−ｋに分割し、それぞれのブロックにセルヘッ
ダ８２を付加することによって、内部ＡＴＭセルＣＥＬ
Ｌ−１〜ＣＥＬＬ−ｎに変換する。
【００２１】ＩＰヘッダ７２は、例えば、図４（ａ）に
示すように、６オクテッド（２３バイト）のヘッダ長を
有し、サービスタイプＴＯＳ（Type of Service）、Ｉ
Ｐパケットの全長、発信元アドレス、宛先アドレス等の
情報を含んでいる。また、本実施例で各データブロック
８１に付されるセルヘッダは、例えば、図４（ｂ）に示
すように、出力回線番号と、入力回線番号と、サービス
クラスと、セルがパケット（またはメッセージ）の先頭
セル、最終セル、その他のセルの何れかを示すセルタイ
プとを含んでいる。 尚、ＩＰパケットのセル化には、
ＩＴＵ−ＴやＡＴＭ Ｆｏｒｕｍ等で標準化されている
方法（ＡＡＬ５等）を適用してもよい。
示すように、６オクテッド（２３バイト）のヘッダ長を
有し、サービスタイプＴＯＳ（Type of Service）、Ｉ
Ｐパケットの全長、発信元アドレス、宛先アドレス等の
情報を含んでいる。また、本実施例で各データブロック
８１に付されるセルヘッダは、例えば、図４（ｂ）に示
すように、出力回線番号と、入力回線番号と、サービス
クラスと、セルがパケット（またはメッセージ）の先頭
セル、最終セル、その他のセルの何れかを示すセルタイ
プとを含んでいる。 尚、ＩＰパケットのセル化には、
ＩＴＵ−ＴやＡＴＭ Ｆｏｒｕｍ等で標準化されている
方法（ＡＡＬ５等）を適用してもよい。
【００２２】図２に示した入力回線インターフェイス１
−１は、入力回線ＩＮ−１から受信したＩＰパケットを
バッファメモリ１２に蓄積すると共に、ＩＰパケットの
ヘッダ部７２に含まれる宛先アドレス、あるいは宛先ア
ドレスと発信元アドレスとを組み合わせた値を検索キー
としてルーティングテーブル１３をアクセスし、上記検
索キーに対応して予めルーティング管理部５によって上
記テーブルに記憶してあるセルヘッダ情報を読み出す。
セルヘッダ８２を構成する制御情報のうち、入力回線番
号は、各入力回線インターフェイス毎に固有の値であ
り、サービスクラスは、バッファメモリからＩＰヘッダ
を読み出したとき、ＩＰヘッダのＴＯＳフィールドで指
定され、先頭セル／最終セル／その他を区別するセルタ
イプは、上記ＩＰヘッダに含まれるパケット長に基づい
てセル化回路自身で決定できるため、上記ルーティング
テーブル１３から与えるべき最低限の制御情報は出力回
線番号となる。
−１は、入力回線ＩＮ−１から受信したＩＰパケットを
バッファメモリ１２に蓄積すると共に、ＩＰパケットの
ヘッダ部７２に含まれる宛先アドレス、あるいは宛先ア
ドレスと発信元アドレスとを組み合わせた値を検索キー
としてルーティングテーブル１３をアクセスし、上記検
索キーに対応して予めルーティング管理部５によって上
記テーブルに記憶してあるセルヘッダ情報を読み出す。
セルヘッダ８２を構成する制御情報のうち、入力回線番
号は、各入力回線インターフェイス毎に固有の値であ
り、サービスクラスは、バッファメモリからＩＰヘッダ
を読み出したとき、ＩＰヘッダのＴＯＳフィールドで指
定され、先頭セル／最終セル／その他を区別するセルタ
イプは、上記ＩＰヘッダに含まれるパケット長に基づい
てセル化回路自身で決定できるため、上記ルーティング
テーブル１３から与えるべき最低限の制御情報は出力回
線番号となる。
【００２３】セル化回路１４は、ルーティングテーブル
１３から出力回線番号の供給を受けると、バッファメモ
リ１２からＩＰヘッダを含むパケット先頭のデータブロ
ックを読出し、図４（ｂ）に示したセルヘッダ８２を生
成した後、上記データブロックをペイロード部に含む先
頭セルを形成する。上記セル化回路１４は、ＩＰヘッダ
から抽出したパケット長に基づいて、残りのパケットサ
イズを管理しながら第2セル以降のデータブロックを次
々と読出し、最終のデータブロックでは、不足するデー
タ長をパディングにより補って固定長のデータブロック
とし、上記各データブロック毎にセルヘッダを付加する
ことによって次々とＡＴＭセルに変換する。また、上記
セル化回路１４から出力されたＡＴＭセルは、メモリ制
御部１６によって入力バッファメモリ１５に書き込まれ
る。上記メモリ制御部１６は、バッファメモリ１５内
に、ＡＴＭセルヘッダの出力回線番号とサービスクラス
とに応じて複数のセルキューを形成し、各セルをそれと
対応する何れかのセルキューに順次に登録する。
１３から出力回線番号の供給を受けると、バッファメモ
リ１２からＩＰヘッダを含むパケット先頭のデータブロ
ックを読出し、図４（ｂ）に示したセルヘッダ８２を生
成した後、上記データブロックをペイロード部に含む先
頭セルを形成する。上記セル化回路１４は、ＩＰヘッダ
から抽出したパケット長に基づいて、残りのパケットサ
イズを管理しながら第2セル以降のデータブロックを次
々と読出し、最終のデータブロックでは、不足するデー
タ長をパディングにより補って固定長のデータブロック
とし、上記各データブロック毎にセルヘッダを付加する
ことによって次々とＡＴＭセルに変換する。また、上記
セル化回路１４から出力されたＡＴＭセルは、メモリ制
御部１６によって入力バッファメモリ１５に書き込まれ
る。上記メモリ制御部１６は、バッファメモリ１５内
に、ＡＴＭセルヘッダの出力回線番号とサービスクラス
とに応じて複数のセルキューを形成し、各セルをそれと
対応する何れかのセルキューに順次に登録する。
【００２４】図２に示した例では、出力回線番号と対応
して論理的な複数のバッファ領域１５０−１〜１５０−
ｍを形成し、各バッファ領域毎に優先クラスと非優先ク
ラスの２クラスに分けてセルキューQ１、Ｑ２を形成し
ている。但し、優先度によるクラス分けは３クラス以上
であってもよい。また、バッファメモリ１５内におい
て、バッファ領域を複数の出力回線で共用し、各セルキ
ューが他のセルキューと空きエリアを共用する共通バッ
ファ構造を採用すれば、メモリ容量を有効に利用して複
数のセルキューを形成できる。
して論理的な複数のバッファ領域１５０−１〜１５０−
ｍを形成し、各バッファ領域毎に優先クラスと非優先ク
ラスの２クラスに分けてセルキューQ１、Ｑ２を形成し
ている。但し、優先度によるクラス分けは３クラス以上
であってもよい。また、バッファメモリ１５内におい
て、バッファ領域を複数の出力回線で共用し、各セルキ
ューが他のセルキューと空きエリアを共用する共通バッ
ファ構造を採用すれば、メモリ容量を有効に利用して複
数のセルキューを形成できる。
【００２５】メモリ制御部１６は、セル化回路１４から
出力されたセルをバッファメモリ１５に書込み動作する
一方で、入力ポートＬＩ−１〜ＬＩ−ｎを走査して周期
的に与えられる各読出しサイクルにおいて、優先クラス
のセルキューＱ１に未送信セルがある間はそれを順次に
読出し、優先クラスの全てのセルキューＱ１が空の場合
に非優先クラスのセルキューＱ２からセルの読出しを行
う形式でセルの読出しを行う。上記メモリ制御部１６
は、信号線１９を介して輻輳通知部４から輻輳状態通知
を受信しており、輻輳通知が何れかの出力回線ＯＵＴ−
ｉ（または出力ポートＬＯ−ｉ）で輻輳状態となったこ
とを示した場合、輻輳通知内容に従って上記出力回線に
対するセルの送出を抑制する。
出力されたセルをバッファメモリ１５に書込み動作する
一方で、入力ポートＬＩ−１〜ＬＩ−ｎを走査して周期
的に与えられる各読出しサイクルにおいて、優先クラス
のセルキューＱ１に未送信セルがある間はそれを順次に
読出し、優先クラスの全てのセルキューＱ１が空の場合
に非優先クラスのセルキューＱ２からセルの読出しを行
う形式でセルの読出しを行う。上記メモリ制御部１６
は、信号線１９を介して輻輳通知部４から輻輳状態通知
を受信しており、輻輳通知が何れかの出力回線ＯＵＴ−
ｉ（または出力ポートＬＯ−ｉ）で輻輳状態となったこ
とを示した場合、輻輳通知内容に従って上記出力回線に
対するセルの送出を抑制する。
【００２６】上記輻輳通知は、出力回線毎に複数の表示
ビットを割り当てたビットマップ形式とすることができ
る。例えば、各出力回線毎にそれぞれ優先度と対応した
２ビットを割り当て、第1ビットで優先セルの送出可
否、第２ビットで非優先セルの送出可否を表す。図２に
示した輻輳通知では、出力回線［１］（ＯＵＴ−１）と
対応した表示ビット“１０”で、出力回線［１］が軽輻
輳状態にあることを示しているため、各入力回線インタ
ーフェイスでは、上記出力回線と対応する非優先キュー
Ｑ２についてセルの読出しを停止する。また、出力回線
［Ｎ］（ＯＵＴ−ｎ）と対応する表示ビット“１１”
は、出力回線［Ｎ］が重輻輳状態、すなわち、非優先セ
ルと優先セルの双方についてセルの流入を禁止すること
を示している。従って、上記出力回線［Ｎ］にセルを送
出中の各入力回線インターフェイスは、上記表示ビット
の状態が変更される迄の間、非優先キューＱ２のみなら
ず優先キューＱ１からのセルの読出しも停止する。尚、
優先度の区分を３クラス以上にした場合は、クラス数に
応じて輻輳状態の表示ビット数を増加すればよい。
ビットを割り当てたビットマップ形式とすることができ
る。例えば、各出力回線毎にそれぞれ優先度と対応した
２ビットを割り当て、第1ビットで優先セルの送出可
否、第２ビットで非優先セルの送出可否を表す。図２に
示した輻輳通知では、出力回線［１］（ＯＵＴ−１）と
対応した表示ビット“１０”で、出力回線［１］が軽輻
輳状態にあることを示しているため、各入力回線インタ
ーフェイスでは、上記出力回線と対応する非優先キュー
Ｑ２についてセルの読出しを停止する。また、出力回線
［Ｎ］（ＯＵＴ−ｎ）と対応する表示ビット“１１”
は、出力回線［Ｎ］が重輻輳状態、すなわち、非優先セ
ルと優先セルの双方についてセルの流入を禁止すること
を示している。従って、上記出力回線［Ｎ］にセルを送
出中の各入力回線インターフェイスは、上記表示ビット
の状態が変更される迄の間、非優先キューＱ２のみなら
ず優先キューＱ１からのセルの読出しも停止する。尚、
優先度の区分を３クラス以上にした場合は、クラス数に
応じて輻輳状態の表示ビット数を増加すればよい。
【００２７】図５に、図１におけるスイッチ部３の構成
の１例を示す。スイッチ部３は、入力ポートＬＩ−１〜
ＬＩ−ｎから並列的に入力されたセルを多重化し、時系
列的に出力する多重化回路３１と、それぞれ出力ポート
ＬＯ−１〜ＬＯ−ｎと対応して設けられた複数のセル転
送制御部３２（３２−１〜３２−ｎ）とからなる。
の１例を示す。スイッチ部３は、入力ポートＬＩ−１〜
ＬＩ−ｎから並列的に入力されたセルを多重化し、時系
列的に出力する多重化回路３１と、それぞれ出力ポート
ＬＯ−１〜ＬＯ−ｎと対応して設けられた複数のセル転
送制御部３２（３２−１〜３２−ｎ）とからなる。
【００２８】セル転送制御部３２―１は、上記多重化回
路３１から出力されたセルをフィルタリングし、セルヘ
ッダに出力回線ＬＯ−１を示す特定の出力回線番号を含
むセルのみを選択的に取り込むアドレスフィルタ３２１
と、セルをキューイングするためのバッファメモリ３２
３と、上記バッファメモリ３２３内のセル数を監視する
バッファ量監視部３２２と、読出しクロックＣＬＫ−１
が示す読出しタイミングで、上記バッファメモリ３２３
からセルを読み出すための読出し制御部３２４とからな
っている。他のセル転送制御部３２―２〜３２−ｎもこ
れと同様の構造となっている。
路３１から出力されたセルをフィルタリングし、セルヘ
ッダに出力回線ＬＯ−１を示す特定の出力回線番号を含
むセルのみを選択的に取り込むアドレスフィルタ３２１
と、セルをキューイングするためのバッファメモリ３２
３と、上記バッファメモリ３２３内のセル数を監視する
バッファ量監視部３２２と、読出しクロックＣＬＫ−１
が示す読出しタイミングで、上記バッファメモリ３２３
からセルを読み出すための読出し制御部３２４とからな
っている。他のセル転送制御部３２―２〜３２−ｎもこ
れと同様の構造となっている。
【００２９】上記スイッチ構造では、バッファメモリ３
２３内に形成された１つのセルキューに同一出力ポート
に向かう優先セルと非優先セルとが混在して蓄積され、
蓄積セルがＦＩＦＯ形式で到着順に読み出される。ま
た、バッファ量監視部３２２が、アドレスフィルタ３２
１からセルの書込み通知に応答して蓄積セル数をインク
リメント（＋１演算）し、セルの読出しクロックＣＬＫ
−１に応答して蓄積セル数をデクリメント（−１演算）
しながら、バッファメモリ３２３内の蓄積セル数を監視
し、バッファメモリ３２３内のセル数が所定の第１閾値
に達した時点で、輻輳通知部４と接続された信号線Ｌ−
１に軽輻輳状態を示す輻輳信号を発生し、蓄積セル数が
上記第1閾値よりも大きい第２閾値に達した時点で、重
輻輳を示す輻輳信号を発生する。上記第2閾値は、バッ
ファメモリ３２３がもつセル蓄積容量よりも低い値であ
り、各入力回線インターフェイス１が輻輳通知部４から
の輻輳通知に応答してセルの送出を停止するまでの期間
（制御遅れ時間）内にセル転送制御部に流入する追加セ
ルを重分に収容するだけの余裕を残した値となってい
る。
２３内に形成された１つのセルキューに同一出力ポート
に向かう優先セルと非優先セルとが混在して蓄積され、
蓄積セルがＦＩＦＯ形式で到着順に読み出される。ま
た、バッファ量監視部３２２が、アドレスフィルタ３２
１からセルの書込み通知に応答して蓄積セル数をインク
リメント（＋１演算）し、セルの読出しクロックＣＬＫ
−１に応答して蓄積セル数をデクリメント（−１演算）
しながら、バッファメモリ３２３内の蓄積セル数を監視
し、バッファメモリ３２３内のセル数が所定の第１閾値
に達した時点で、輻輳通知部４と接続された信号線Ｌ−
１に軽輻輳状態を示す輻輳信号を発生し、蓄積セル数が
上記第1閾値よりも大きい第２閾値に達した時点で、重
輻輳を示す輻輳信号を発生する。上記第2閾値は、バッ
ファメモリ３２３がもつセル蓄積容量よりも低い値であ
り、各入力回線インターフェイス１が輻輳通知部４から
の輻輳通知に応答してセルの送出を停止するまでの期間
（制御遅れ時間）内にセル転送制御部に流入する追加セ
ルを重分に収容するだけの余裕を残した値となってい
る。
【００３０】図６は、図１における出力回線インタフェ
ース２−１の構成の１例を示す。上記出力回線インタフ
ェース２−１は、スイッチ部３の出力ポートＬＯ−１か
ら受信したセルからセルヘッダ８２を除去するデセル化
回路２１と、デセル化によって得られたデータブロック
８１をそれぞれ元のＩＰパケットと対応したキューに蓄
積する出力バッファメモリ２２と、上記出力バッファメ
モリ２２へのデータブロックの書込みと復元されたＩＰ
パケットの読出しを制御するメモリ制御部２３とからな
る。
ース２−１の構成の１例を示す。上記出力回線インタフ
ェース２−１は、スイッチ部３の出力ポートＬＯ−１か
ら受信したセルからセルヘッダ８２を除去するデセル化
回路２１と、デセル化によって得られたデータブロック
８１をそれぞれ元のＩＰパケットと対応したキューに蓄
積する出力バッファメモリ２２と、上記出力バッファメ
モリ２２へのデータブロックの書込みと復元されたＩＰ
パケットの読出しを制御するメモリ制御部２３とからな
る。
【００３１】メモリ制御部２３は、デセル化回路２１が
各セルのセルヘッダから抽出した入力回線番号、サービ
スクラスおよびセルタイプと、各ＩＰパケットの先頭セ
ルが含むＩＰヘッダから抽出されたパケット長を受信
し、出力バッファメモリ２２内に入力回線番号毎、クラ
ス毎のキューを形成して、各セルのデータブロックをそ
れぞれと対応するキューに蓄積（登録）する。また、最
終セルのデータブロックがキューに登録されたとき、上
記キュー内で１つのＩＰパケットの復元が完了している
ため、上記キューからＩＰパケットを読出し、出力回線
ＯＵＴ−１に送出する。出力回線インタフェース２−１
には、入力回線インタフェース１−１〜１−ｎにおける
優先度に応じたセル転送制御によって、優先順位の高い
セルが優先的に到着しているため、結果的に、ＩＰパケ
ットの復元も優先クラスのものから順に完了して、出力
回線ＯＵＴ−１に出力されることになる。
各セルのセルヘッダから抽出した入力回線番号、サービ
スクラスおよびセルタイプと、各ＩＰパケットの先頭セ
ルが含むＩＰヘッダから抽出されたパケット長を受信
し、出力バッファメモリ２２内に入力回線番号毎、クラ
ス毎のキューを形成して、各セルのデータブロックをそ
れぞれと対応するキューに蓄積（登録）する。また、最
終セルのデータブロックがキューに登録されたとき、上
記キュー内で１つのＩＰパケットの復元が完了している
ため、上記キューからＩＰパケットを読出し、出力回線
ＯＵＴ−１に送出する。出力回線インタフェース２−１
には、入力回線インタフェース１−１〜１−ｎにおける
優先度に応じたセル転送制御によって、優先順位の高い
セルが優先的に到着しているため、結果的に、ＩＰパケ
ットの復元も優先クラスのものから順に完了して、出力
回線ＯＵＴ−１に出力されることになる。
【００３２】図７は、図１に示したパケットスイッチに
適用可能なスイッチ部３の他の実施例を示す。本実施例
のスイッチ部３は、先に図５に示したスイッチ部と同
様、多重化回路３１と、出力ポートＬＯ−１〜ＬＯ−ｎ
毎に設けられた複数のセル転送制御部３２−１〜３２−
ｎとからなっているが、図５と比較すると、各セル転送
制御部３２が、入力セルを優先度に従ってクラス別にフ
ィルタリングするための２つのアドレスフィルタ３２
１、Ａ３２１Ｂと、セルをクラス別にキューイングする
ための２つのセルキュー（優先セルキュー３２３Ａと非
優先セルキュー３２３Ｂ）と、上記２つのキューの一方
を選択してセルの読出しを行うためのセレクタ３２６
と、上記セレクタに与えるキューの選択信号を生成する
優先制御部３２５とを備えている点が特徴となってい
る。図７において、多重化回路３１から出力されたセル
列は、各セル転送制御部３２のアドレスフィルタ３２１
Ａ、３２１Ｂにおいてセルヘッダが解析され、各セル転
送制御部に固有の出力回線番号を有し、各アドレスフィ
ルタに固有のクラスをもつセルが選択的に取り込まれ
て、キュー３２３Ａまたは３２３Ｂにクラス別にキュー
イングされる。
適用可能なスイッチ部３の他の実施例を示す。本実施例
のスイッチ部３は、先に図５に示したスイッチ部と同
様、多重化回路３１と、出力ポートＬＯ−１〜ＬＯ−ｎ
毎に設けられた複数のセル転送制御部３２−１〜３２−
ｎとからなっているが、図５と比較すると、各セル転送
制御部３２が、入力セルを優先度に従ってクラス別にフ
ィルタリングするための２つのアドレスフィルタ３２
１、Ａ３２１Ｂと、セルをクラス別にキューイングする
ための２つのセルキュー（優先セルキュー３２３Ａと非
優先セルキュー３２３Ｂ）と、上記２つのキューの一方
を選択してセルの読出しを行うためのセレクタ３２６
と、上記セレクタに与えるキューの選択信号を生成する
優先制御部３２５とを備えている点が特徴となってい
る。図７において、多重化回路３１から出力されたセル
列は、各セル転送制御部３２のアドレスフィルタ３２１
Ａ、３２１Ｂにおいてセルヘッダが解析され、各セル転
送制御部に固有の出力回線番号を有し、各アドレスフィ
ルタに固有のクラスをもつセルが選択的に取り込まれ
て、キュー３２３Ａまたは３２３Ｂにクラス別にキュー
イングされる。
【００３３】優先制御部３２５は、上記アドレスフィル
タ３２１Ａ、３２１Ｂからのバッファ監視部３２２に供
給されるクラス別のセル入力信号を監視し、優先度に応
じてセルの読出しを行う。すなわち、優先制御部３２５
は、クロックＣＬＫ−１で指定される各読出しサイクル
において、優先セルキュー３２３Ａと非優先セルキュー
３２３Ｂにおける蓄積セルの有無を判定し、優先セルキ
ュー３２３Ａにセルが存在する場合は優先セルキューを
読出し、優先セルキューにセルが蓄積されていない場合
には非優先セルキューを読み出すように、セレクタ３２
６に制御信号を与えて選択的にセルを読出す。上記優先
制御部３２５による選択的なセル読出し制御によって、
優先セルは、後から到着した場合でも、非優先セルより
先に出力ポートＬＯ−１に転送できるため、パケットス
イッチ内での転送遅延を著しく短縮できる。また、本実
施例の場合、バッファ量監視部３２２は、アドレスフィ
ルタ３２１Ａ、３２１Ｂからクラス別にセル入力信号を
受信し、バッファメモリにおける蓄積セル量をクラス別
にカウントできるため、優先セルキュー３２３Ａと非優
先セルキュー３２３Ｂの蓄積セル数がそれぞれ所定の閾
値を越えたか否かを監視して、優先度別の輻輳通知（輻
輳制御信号）を発行できる。
タ３２１Ａ、３２１Ｂからのバッファ監視部３２２に供
給されるクラス別のセル入力信号を監視し、優先度に応
じてセルの読出しを行う。すなわち、優先制御部３２５
は、クロックＣＬＫ−１で指定される各読出しサイクル
において、優先セルキュー３２３Ａと非優先セルキュー
３２３Ｂにおける蓄積セルの有無を判定し、優先セルキ
ュー３２３Ａにセルが存在する場合は優先セルキューを
読出し、優先セルキューにセルが蓄積されていない場合
には非優先セルキューを読み出すように、セレクタ３２
６に制御信号を与えて選択的にセルを読出す。上記優先
制御部３２５による選択的なセル読出し制御によって、
優先セルは、後から到着した場合でも、非優先セルより
先に出力ポートＬＯ−１に転送できるため、パケットス
イッチ内での転送遅延を著しく短縮できる。また、本実
施例の場合、バッファ量監視部３２２は、アドレスフィ
ルタ３２１Ａ、３２１Ｂからクラス別にセル入力信号を
受信し、バッファメモリにおける蓄積セル量をクラス別
にカウントできるため、優先セルキュー３２３Ａと非優
先セルキュー３２３Ｂの蓄積セル数がそれぞれ所定の閾
値を越えたか否かを監視して、優先度別の輻輳通知（輻
輳制御信号）を発行できる。
【００３４】尚、セルキュー３２３Ａと３２３Ｂを共通
バッファ内に論理的なキューとして形成する場合、バッ
ファメモリの全体容量を考慮して、軽輻輳を示す第１閾
値と重輻輳を示す第２閾値とを設定し、例えば、セルキ
ュー３２３Ａと３２３Ｂの総蓄積セル量が第１閾値を越
えた場合は、非優先セルの流入を抑制し、総蓄積セル量
が第２閾値を越えた場合は、優先セルの流入も抑制する
ように輻輳制御信号を発行すればよい。また、これを変
形し、非優先セルキュー３２３Ｂは第１閾値を越えた時
点でセルの流入を抑制し、優先セルキュー３２３Ａは、
蓄積セル数が第２の閾値から第１の閾値を引いた値を越
えた時点でセルの流入を抑制するように輻輳制御しても
よい。
バッファ内に論理的なキューとして形成する場合、バッ
ファメモリの全体容量を考慮して、軽輻輳を示す第１閾
値と重輻輳を示す第２閾値とを設定し、例えば、セルキ
ュー３２３Ａと３２３Ｂの総蓄積セル量が第１閾値を越
えた場合は、非優先セルの流入を抑制し、総蓄積セル量
が第２閾値を越えた場合は、優先セルの流入も抑制する
ように輻輳制御信号を発行すればよい。また、これを変
形し、非優先セルキュー３２３Ｂは第１閾値を越えた時
点でセルの流入を抑制し、優先セルキュー３２３Ａは、
蓄積セル数が第２の閾値から第１の閾値を引いた値を越
えた時点でセルの流入を抑制するように輻輳制御しても
よい。
【００３５】図８は、図１に示したパケットスイッチに
適用可能なスイッチ部３の更に他の実施例を示す。入力
ポートＬＩ−１〜ＬＩ−ｎから並列的に入力されたＡＴ
Ｍセルは、書込みサイクルにおいて、多重化回路３１を
介して信号線（バス）Ｌ３１に時系列的に出力され、書
込み制御部４３によって共通バッファメモリ４０に書き
込まれる。上記書込み制御部４３は、出力回線／サービ
スクラス毎に書込みアドレスを記憶する書込みアドレス
テーブルを備えており、多重化回路３１からセルが出力
される都度、各セルのヘッダ部に含まれる出力回線番号
とサービスクラスを信号線Ｌ３２を介して受信し、これ
をアドレスとして上記書込みアドレステーブルをアクセ
スし、テーブルから読み出されたアドレスを書込みアド
レスＷＡとして、信号線Ｌ３１からの入力セルを共通バ
ッファメモリ４０のセル領域に書き込む。この時、空き
アドレスバッファ４５から取り出された次アドレスが、
上記書込みアドレステーブルと上記共通バッファメモリ
４０のポインタアドレス領域に書き込まれる。
適用可能なスイッチ部３の更に他の実施例を示す。入力
ポートＬＩ−１〜ＬＩ−ｎから並列的に入力されたＡＴ
Ｍセルは、書込みサイクルにおいて、多重化回路３１を
介して信号線（バス）Ｌ３１に時系列的に出力され、書
込み制御部４３によって共通バッファメモリ４０に書き
込まれる。上記書込み制御部４３は、出力回線／サービ
スクラス毎に書込みアドレスを記憶する書込みアドレス
テーブルを備えており、多重化回路３１からセルが出力
される都度、各セルのヘッダ部に含まれる出力回線番号
とサービスクラスを信号線Ｌ３２を介して受信し、これ
をアドレスとして上記書込みアドレステーブルをアクセ
スし、テーブルから読み出されたアドレスを書込みアド
レスＷＡとして、信号線Ｌ３１からの入力セルを共通バ
ッファメモリ４０のセル領域に書き込む。この時、空き
アドレスバッファ４５から取り出された次アドレスが、
上記書込みアドレステーブルと上記共通バッファメモリ
４０のポインタアドレス領域に書き込まれる。
【００３６】上記共通バッファメモリ４０では、ポイン
タアドレス領域に蓄積された次アドレスがセル領域に蓄
積されたＡＴＭセルと対をなしており、次回、上記セル
と同一の出力回線番号、同一のサービスクラスのセルが
入力された時、上記書込みアドレステーブルから読み出
された上記ポインタアドレスと同一の次アドレスでセル
の書込みを行うことによって、共通バッファメモリ内に
は、ポインタアドレスで互いに連鎖された出力回線／サ
ービスクラス毎の論理的な複数のセルキューが形成され
る。上記共通バッファメモリ４０内の蓄積セルは、読出
し制御部４４によって読み出され、分離回路４１を介し
てそれぞれ該当する出力ポートＬＯ−１〜ＬＯ−ｎに振
り分けられる。
タアドレス領域に蓄積された次アドレスがセル領域に蓄
積されたＡＴＭセルと対をなしており、次回、上記セル
と同一の出力回線番号、同一のサービスクラスのセルが
入力された時、上記書込みアドレステーブルから読み出
された上記ポインタアドレスと同一の次アドレスでセル
の書込みを行うことによって、共通バッファメモリ内に
は、ポインタアドレスで互いに連鎖された出力回線／サ
ービスクラス毎の論理的な複数のセルキューが形成され
る。上記共通バッファメモリ４０内の蓄積セルは、読出
し制御部４４によって読み出され、分離回路４１を介し
てそれぞれ該当する出力ポートＬＯ−１〜ＬＯ−ｎに振
り分けられる。
【００３７】上記読出し制御部４４は、出力回線／サー
ビスクラス毎に読出しアドレスを記憶する読出しアドレ
ステーブルを備えており、前記書込みサイクルと交互に
割り当てられる読出しサイクルにおいて、信号線Ｌ４４
から与えられる出力回線番号とサービスクラスをアドレ
スとして上記読出しアドレステーブルをアクセスし、テ
ーブルから読み出されたアドレスを読出しアドレスＲＡ
として、上記共通バッファメモリ４０のセル領域とポイ
ンタアドレス領域からＡＴＭセルとポインタアドレスを
読み出す。この時、用済みとなった読出しアドレスＲＡ
が開放されて、空きアドレスバッファ４５に空きアドレ
スとして登録され、ポインタアドレス領域から読み出さ
れたポインタアドレスが、上記読出しアドレスＲＡに代
わる次の読出しアドレスとして読出しアドレステーブル
に記憶される。
ビスクラス毎に読出しアドレスを記憶する読出しアドレ
ステーブルを備えており、前記書込みサイクルと交互に
割り当てられる読出しサイクルにおいて、信号線Ｌ４４
から与えられる出力回線番号とサービスクラスをアドレ
スとして上記読出しアドレステーブルをアクセスし、テ
ーブルから読み出されたアドレスを読出しアドレスＲＡ
として、上記共通バッファメモリ４０のセル領域とポイ
ンタアドレス領域からＡＴＭセルとポインタアドレスを
読み出す。この時、用済みとなった読出しアドレスＲＡ
が開放されて、空きアドレスバッファ４５に空きアドレ
スとして登録され、ポインタアドレス領域から読み出さ
れたポインタアドレスが、上記読出しアドレスＲＡに代
わる次の読出しアドレスとして読出しアドレステーブル
に記憶される。
【００３８】図８において、ＣＬＫ０は、書込み／読出
しサイクルを規定するクロック信号であり、４２Ａは、
上記クロックＣＬＫ０の立ち上がりでカウント動作し
て、多重化回路３１に入力ポートＬＩ−１〜ＬＩ−ｎの
選択信号ＣＬＫ−Ｉを供給するためのカウンタ、４２Ｂ
は、上記クロックＣＬＫ０の立ち下がりでカウント動作
して、分離回路４１に出力ポートＬＯ−１〜ＬＯ−ｎの
選択信号ＣＬＫ−Ｏを供給するためのカウンタであり、
上記読出しアドレステーブルに与える出力回線番号は上
記カウンタ４２Ｂの出力ＣＬＫ−Ｏから得られる。
しサイクルを規定するクロック信号であり、４２Ａは、
上記クロックＣＬＫ０の立ち上がりでカウント動作し
て、多重化回路３１に入力ポートＬＩ−１〜ＬＩ−ｎの
選択信号ＣＬＫ−Ｉを供給するためのカウンタ、４２Ｂ
は、上記クロックＣＬＫ０の立ち下がりでカウント動作
して、分離回路４１に出力ポートＬＯ−１〜ＬＯ−ｎの
選択信号ＣＬＫ−Ｏを供給するためのカウンタであり、
上記読出しアドレステーブルに与える出力回線番号は上
記カウンタ４２Ｂの出力ＣＬＫ−Ｏから得られる。
【００３９】４６は、出力回線番号と対応してサービス
クラス別の蓄積セル数を記憶するためのカウントテーブ
ル用のメモリ、４７は、上記カウントテーブルメモリ４
６と結合されたバッファ量監視装置を示す。上記カウン
トテーブルメモリは、書込みサイクルでは信号線Ｌ３２
に現れる各入力セルの出力回線番号によって、また、読
出しサイクルではカウンタ４２Ｂから与えられる出力回
線番号によってアドレスされ、出力回線番号と対応した
カウンタレコードを監視装置４７に出力する。
クラス別の蓄積セル数を記憶するためのカウントテーブ
ル用のメモリ、４７は、上記カウントテーブルメモリ４
６と結合されたバッファ量監視装置を示す。上記カウン
トテーブルメモリは、書込みサイクルでは信号線Ｌ３２
に現れる各入力セルの出力回線番号によって、また、読
出しサイクルではカウンタ４２Ｂから与えられる出力回
線番号によってアドレスされ、出力回線番号と対応した
カウンタレコードを監視装置４７に出力する。
【００４０】上記カウンタレコードは、サービスクラス
毎、例えば、優先クラスと非優先クラスのカウントエリ
アからなっており、監視装置４７は、書込みサイクルに
おいて、信号線Ｌ３２で与えられる各入力セルのサービ
スクラスと対応したカウントエリアのカウント値（蓄積
セル数）をインクリメント（＋１演算）し、蓄積セル数
と所定閾値との比較結果に応じた輻輳制御信号を発生す
る。また、読出しサイクルでは、出力回線番号と対応し
てメモリ４６から読み出されたカウンタレコードを判定
し、信号線Ｌ４４で読出し制御部４４に与えるべきサー
ビスクラスを決定する。すなわち、優先クラスのカウン
トエリアでカウント値がゼロでなければ、優先クラスの
セルキューからの読出しを指定し、そうでなければ、非
優先クラスのセルキューからの読出しを指定する。上記
実施例の場合、１つのバッファ量監視装置４７で全ての
出力回線のセルキューを監視しているため、図１で示し
た輻輳通知部４を省略して、上記監視装置４７から各入
力回線インターフェイス１に全出力回線の輻輳状態を示
す制御情報を直接与えることが可能となる。
毎、例えば、優先クラスと非優先クラスのカウントエリ
アからなっており、監視装置４７は、書込みサイクルに
おいて、信号線Ｌ３２で与えられる各入力セルのサービ
スクラスと対応したカウントエリアのカウント値（蓄積
セル数）をインクリメント（＋１演算）し、蓄積セル数
と所定閾値との比較結果に応じた輻輳制御信号を発生す
る。また、読出しサイクルでは、出力回線番号と対応し
てメモリ４６から読み出されたカウンタレコードを判定
し、信号線Ｌ４４で読出し制御部４４に与えるべきサー
ビスクラスを決定する。すなわち、優先クラスのカウン
トエリアでカウント値がゼロでなければ、優先クラスの
セルキューからの読出しを指定し、そうでなければ、非
優先クラスのセルキューからの読出しを指定する。上記
実施例の場合、１つのバッファ量監視装置４７で全ての
出力回線のセルキューを監視しているため、図１で示し
た輻輳通知部４を省略して、上記監視装置４７から各入
力回線インターフェイス１に全出力回線の輻輳状態を示
す制御情報を直接与えることが可能となる。
【００４１】図９は、本発明によるパケットスイッチの
第２の実施例を示す。本実施例は、スイッチ部３Ａにセ
ルキューを形成するためのバッファメモリを具備しない
タイプのものを使用し、各出力回線インターフェイス
２'（２'−１〜２'−ｎ）側で輻輳状態を検出し、これ
を輻輳通知部４を介して各入力回線ターフェイス１（１
−１〜１−ｎ）に通知するようにしたことを特徴として
いる。各入力回線インターフェイス１には、図２に示し
た第１実施例と同様の構成のものを適用できる。
第２の実施例を示す。本実施例は、スイッチ部３Ａにセ
ルキューを形成するためのバッファメモリを具備しない
タイプのものを使用し、各出力回線インターフェイス
２'（２'−１〜２'−ｎ）側で輻輳状態を検出し、これ
を輻輳通知部４を介して各入力回線ターフェイス１（１
−１〜１−ｎ）に通知するようにしたことを特徴として
いる。各入力回線インターフェイス１には、図２に示し
た第１実施例と同様の構成のものを適用できる。
【００４２】図１０は、図９に示したスイッチ部３Ａの
構成の１例を示す。スイッチ部３Ａは、出力ポートＬＯ
−１〜ＬＯ−ｎ毎に設けた複数のセル転送制御部３３
（３３−１〜３３−ｎ）からなるクロスポイント型のも
のである。各セル転送制御部３３は、複数の入力ポート
ＬＩ−１〜ＬＩ−ｎと接続され、そのうちの１つを選択
して入力セルを出力ポートに転送動作するセレクタ３３
１と、上記各入力ポートから入力される入力セルのセル
ヘッダを解析し、各々の出力ポートと対応した特定の出
力回線番号をもつセルのみを選択的に通過させるように
上記セレクタを制御するヘッダ解析部３３２とからな
る。
構成の１例を示す。スイッチ部３Ａは、出力ポートＬＯ
−１〜ＬＯ−ｎ毎に設けた複数のセル転送制御部３３
（３３−１〜３３−ｎ）からなるクロスポイント型のも
のである。各セル転送制御部３３は、複数の入力ポート
ＬＩ−１〜ＬＩ−ｎと接続され、そのうちの１つを選択
して入力セルを出力ポートに転送動作するセレクタ３３
１と、上記各入力ポートから入力される入力セルのセル
ヘッダを解析し、各々の出力ポートと対応した特定の出
力回線番号をもつセルのみを選択的に通過させるように
上記セレクタを制御するヘッダ解析部３３２とからな
る。
【００４３】図１１は、図９の出力回線インタフェース
２'−１の構成の１例を示す。出力回線インタフェース
２'−１は、図６に示した入力回線インターフェイス２
−１と同様のデセル化回路２１、出力バッファメモリ２
２およびメモリ制御部２３の他に、上記メモリ制御部２
２に接続して上記出力バッファメモリ２２の輻輳状態を
監視するバッファ量監視部（輻輳監視部）２４を備えて
いる。
２'−１の構成の１例を示す。出力回線インタフェース
２'−１は、図６に示した入力回線インターフェイス２
−１と同様のデセル化回路２１、出力バッファメモリ２
２およびメモリ制御部２３の他に、上記メモリ制御部２
２に接続して上記出力バッファメモリ２２の輻輳状態を
監視するバッファ量監視部（輻輳監視部）２４を備えて
いる。
【００４４】上記バッファ量監視部２４は、メモリ制御
部２３が行うバッファメモリ２２へのセルの書込み、Ｉ
Ｐパケットの読出し動作の都度、上記メモリ制御部から
該当するセルキューの識別情報（例えば、入力回線番号
とサービスクラス）とＲ／Ｗの区分情報を入手し、これ
らの情報に基づいて、出力バッファメモリ２２における
サービスクラス別のデータブロックの蓄積量を算出し、
蓄積ブロックの総量またはサービスクラス別の蓄積量に
応じて、セルの流入を制限するための輻輳制御信号を生
成し、信号線Ｌ−１を介して輻輳通知部４に通知する。
尚、各出力回線のバッファ量監視部で閾値と比較する代
わりに、輻輳通知部４が各バッファ量監視部２４にクラ
ス別の蓄積セル量を問い合わせ、輻輳通知部で閾値で一
括して閾値と比較し、出力回線毎のクラス別の輻輳制御
情報を生成して各入力回線インターフェイスに通知する
ようにしてもよい。
部２３が行うバッファメモリ２２へのセルの書込み、Ｉ
Ｐパケットの読出し動作の都度、上記メモリ制御部から
該当するセルキューの識別情報（例えば、入力回線番号
とサービスクラス）とＲ／Ｗの区分情報を入手し、これ
らの情報に基づいて、出力バッファメモリ２２における
サービスクラス別のデータブロックの蓄積量を算出し、
蓄積ブロックの総量またはサービスクラス別の蓄積量に
応じて、セルの流入を制限するための輻輳制御信号を生
成し、信号線Ｌ−１を介して輻輳通知部４に通知する。
尚、各出力回線のバッファ量監視部で閾値と比較する代
わりに、輻輳通知部４が各バッファ量監視部２４にクラ
ス別の蓄積セル量を問い合わせ、輻輳通知部で閾値で一
括して閾値と比較し、出力回線毎のクラス別の輻輳制御
情報を生成して各入力回線インターフェイスに通知する
ようにしてもよい。
【００４５】本実施例では、例えば、出力バッファメモ
リ２２内でのデータブロックの総蓄積量が第１閾値に達
した時または非優先セルのデータブロック蓄積量が所定
の閾値を越えた時、軽輻輳の状態通知を発行して非優先
セルの流入を抑制する。データブロックの総蓄積量が第
２閾値に達した時、または優先セルのデータブロック蓄
積量が所定の閾値に達した時には、優先セルについても
流入を抑制する。この場合、上記出力バッファメモリ２
２からのデータの読出しは、何れかのＩＰパケットにつ
いて最終セルが到着しない限り発生しないため、重輻輳
時に全ての優先セルの流入を一律に禁止しただけでは、
状態が回復するとは限らない。
リ２２内でのデータブロックの総蓄積量が第１閾値に達
した時または非優先セルのデータブロック蓄積量が所定
の閾値を越えた時、軽輻輳の状態通知を発行して非優先
セルの流入を抑制する。データブロックの総蓄積量が第
２閾値に達した時、または優先セルのデータブロック蓄
積量が所定の閾値に達した時には、優先セルについても
流入を抑制する。この場合、上記出力バッファメモリ２
２からのデータの読出しは、何れかのＩＰパケットにつ
いて最終セルが到着しない限り発生しないため、重輻輳
時に全ての優先セルの流入を一律に禁止しただけでは、
状態が回復するとは限らない。
【００４６】このため、メモリ制御部２３がバッファメ
モリ２２内に形成するパケット組立用のキューの個数に
上限を設けておき、キューの個数が上限値に達したらそ
の他のパケットのセルの流入を禁止するようにしてもよ
い。また、バッファ量監視部２４で、各キュー毎にパケ
ット長と受信セル数に基いて最終セル迄の待ちセル数を
計数しておき、重輻輳時には、待ちセル数の少ない特定
の優先パケットについてセルの流入を許可し、それ以外
のパケットに属したセルについては送出を禁止する形式
で状態通知を発行するようにしてもよい。この場合、状
態通知として、軽／重の輻輳表示ビットの他に、送出が
許可（または禁止）された優先セルを指定する情報、例
えば、入力回線番号とサービスクラスとからなるパケッ
ト識別情報を通知すればよい。
モリ２２内に形成するパケット組立用のキューの個数に
上限を設けておき、キューの個数が上限値に達したらそ
の他のパケットのセルの流入を禁止するようにしてもよ
い。また、バッファ量監視部２４で、各キュー毎にパケ
ット長と受信セル数に基いて最終セル迄の待ちセル数を
計数しておき、重輻輳時には、待ちセル数の少ない特定
の優先パケットについてセルの流入を許可し、それ以外
のパケットに属したセルについては送出を禁止する形式
で状態通知を発行するようにしてもよい。この場合、状
態通知として、軽／重の輻輳表示ビットの他に、送出が
許可（または禁止）された優先セルを指定する情報、例
えば、入力回線番号とサービスクラスとからなるパケッ
ト識別情報を通知すればよい。
【００４７】次に、本発明によるパケットスイッチの第
３の実施例について説明する。図１２は、本実施例のパ
ケットスイッチＮ１（Ｎ１−１、Ｎ１−２）が適用され
る通信ネットワークを示す。例えば、図に示すＩＰ網９
１に収容された端末（ｔ）〜（ｖ）から発生したＩＰパ
ケットを遠方のＩＰ網９２に収容された端末（ｗ）〜
（ｚ）に転送する場合、送信元ＩＰ網９１から宛先ＩＰ
網９２に至るまでに多数のノード（パケットスイッチ）
からなる中間網９０を経由する場合がある。上記中間網
９０において、例えば、ＩＰパケットでノード間通信を
行うノードＮ１−１、Ｎ２、Ｎ１−２からなる経路に前
述した本発明のパケットスイッチを適用すると、ＩＰパ
ケットからＡＴＭセルへの変換とその逆変換の繰り返し
に起因する伝送遅延が問題となが、ノードＮ１−１、Ｎ
３、Ｎ１−２からなる経路のように、ＡＴＭセルでノー
ド間通信すれば、上述したＩＰパケットとＡＴＭセルと
の間の変換が不要となるため、伝送遅延を抑えることが
できる。本発明は、ノードＮ１（Ｎ１−１、Ｎ１−２）
のように、ＩＰパケット回線とＡＴＭセル回線とを収容
し、パケットスイッチにもＡＴＭスイッチにも選択的に
接続できるノード装置も提供するものである。
３の実施例について説明する。図１２は、本実施例のパ
ケットスイッチＮ１（Ｎ１−１、Ｎ１−２）が適用され
る通信ネットワークを示す。例えば、図に示すＩＰ網９
１に収容された端末（ｔ）〜（ｖ）から発生したＩＰパ
ケットを遠方のＩＰ網９２に収容された端末（ｗ）〜
（ｚ）に転送する場合、送信元ＩＰ網９１から宛先ＩＰ
網９２に至るまでに多数のノード（パケットスイッチ）
からなる中間網９０を経由する場合がある。上記中間網
９０において、例えば、ＩＰパケットでノード間通信を
行うノードＮ１−１、Ｎ２、Ｎ１−２からなる経路に前
述した本発明のパケットスイッチを適用すると、ＩＰパ
ケットからＡＴＭセルへの変換とその逆変換の繰り返し
に起因する伝送遅延が問題となが、ノードＮ１−１、Ｎ
３、Ｎ１−２からなる経路のように、ＡＴＭセルでノー
ド間通信すれば、上述したＩＰパケットとＡＴＭセルと
の間の変換が不要となるため、伝送遅延を抑えることが
できる。本発明は、ノードＮ１（Ｎ１−１、Ｎ１−２）
のように、ＩＰパケット回線とＡＴＭセル回線とを収容
し、パケットスイッチにもＡＴＭスイッチにも選択的に
接続できるノード装置も提供するものである。
【００４８】図１３は、上記ノード装置Ｎ１として適用
可能な本発明によるパケットスイッチの第３の実施例を
示す。このパケットスイッチは、ＩＰパケットの入力回
線ＩＮ［Ａ］に接続される複数のＩＰ入力回線インタフ
ェース１"（１"−１〜１"−ｊ）と、ＡＴＭセルの入力
回線ＩＮ［Ｂ］に接続される複数のＡＴＭ入力回線イン
タフェース１０（１０−ｋ〜１０−ｎ）と、セル単位で
スイッチング動作するスイッチ部３と、ＩＰパケット出
力回線ＯＵＴ［Ａ］に接続された複数のＩＰ出力回線イ
ンタフェース２"（２"−１〜２"−ｊ）と、ＡＴＭセル
出力回線ＯＵＴ［Ｂ］に接続された複数のＡＴＭ出力回
線インタフェース２０（２０−ｋ〜２０−ｎ）と、上記
スイッチ部３の輻輳状態を上記各入力回線インタフェー
スに通知するための輻輳通知部４と、ＩＰパケットのル
ーティング情報やＡＴＭセルのコネクション情報を管理
するルーティング管理部５とからなる。ここでは、第１
実施例と同様、スイッチ部３がバッファ量監視部を含
み、輻輳通知部４に対して輻輳状態情報を供給するもの
とする。上記スイッチ部３の構成は、図５、図７、図８
で説明した構成のものを適用でし、図８の構成を採用し
た場合は、輻輳通知部４を省略できる。
可能な本発明によるパケットスイッチの第３の実施例を
示す。このパケットスイッチは、ＩＰパケットの入力回
線ＩＮ［Ａ］に接続される複数のＩＰ入力回線インタフ
ェース１"（１"−１〜１"−ｊ）と、ＡＴＭセルの入力
回線ＩＮ［Ｂ］に接続される複数のＡＴＭ入力回線イン
タフェース１０（１０−ｋ〜１０−ｎ）と、セル単位で
スイッチング動作するスイッチ部３と、ＩＰパケット出
力回線ＯＵＴ［Ａ］に接続された複数のＩＰ出力回線イ
ンタフェース２"（２"−１〜２"−ｊ）と、ＡＴＭセル
出力回線ＯＵＴ［Ｂ］に接続された複数のＡＴＭ出力回
線インタフェース２０（２０−ｋ〜２０−ｎ）と、上記
スイッチ部３の輻輳状態を上記各入力回線インタフェー
スに通知するための輻輳通知部４と、ＩＰパケットのル
ーティング情報やＡＴＭセルのコネクション情報を管理
するルーティング管理部５とからなる。ここでは、第１
実施例と同様、スイッチ部３がバッファ量監視部を含
み、輻輳通知部４に対して輻輳状態情報を供給するもの
とする。上記スイッチ部３の構成は、図５、図７、図８
で説明した構成のものを適用でし、図８の構成を採用し
た場合は、輻輳通知部４を省略できる。
【００４９】図１４は、上記パケットスイッチＮ１にお
いてＡＴＭ回線で入出力されるＡＴＭセルのフォーマッ
ト（ａ）と、スイッチ部３で扱う内部セルのフォーマッ
ト（ｂ）との関係を示す。ＡＴＭ回線上で伝送されるセ
ルは、接続インターフェイスがＮＮＩ（Network-Networ
k Interface）かＵＮＩ（User-Network Interface）か
によってヘッダフォーマットに多少の相違があるが、こ
こでは、各ＡＴＭセルが、ＮＮＩで規定された５バイト
のセルヘッダ８０を有するものとして説明する。
いてＡＴＭ回線で入出力されるＡＴＭセルのフォーマッ
ト（ａ）と、スイッチ部３で扱う内部セルのフォーマッ
ト（ｂ）との関係を示す。ＡＴＭ回線上で伝送されるセ
ルは、接続インターフェイスがＮＮＩ（Network-Networ
k Interface）かＵＮＩ（User-Network Interface）か
によってヘッダフォーマットに多少の相違があるが、こ
こでは、各ＡＴＭセルが、ＮＮＩで規定された５バイト
のセルヘッダ８０を有するものとして説明する。
【００５０】ＡＴＭ入力回線ＩＮ［Ｂ］とＡＴＭ出力回
線ＯＵＴ［Ｂ］の各ＡＴＭセルは、図（ａ）に示すよう
に、５バイトのセルヘッダ８０と４８バイトのペイロー
ド部８１とからなり、ＡＴＭセルヘッダ８０は、１２ビ
ットのＶＰＩ（Virtual PathIdentifier）と、１６ビッ
トのＶＣＩ（Virtual Channel Identifier）と、３ビッ
トのＰＴＩ（Payload Type Identifier）と、１ビット
のＣＬＰ（Cell LossPriority）と、８ビットのＨＥＣ
（Header Error Check）を含む。本実施例でパケットス
イッチ内部で扱われる内部セルは、図（ｂ）に示すよう
に、上記ＡＴＭセルヘッダ８０に先頭に、出力回線番
号、入力回線番号、クラス、セルタイプを含む付加ヘッ
ダ８２を備えた構成となっている。
線ＯＵＴ［Ｂ］の各ＡＴＭセルは、図（ａ）に示すよう
に、５バイトのセルヘッダ８０と４８バイトのペイロー
ド部８１とからなり、ＡＴＭセルヘッダ８０は、１２ビ
ットのＶＰＩ（Virtual PathIdentifier）と、１６ビッ
トのＶＣＩ（Virtual Channel Identifier）と、３ビッ
トのＰＴＩ（Payload Type Identifier）と、１ビット
のＣＬＰ（Cell LossPriority）と、８ビットのＨＥＣ
（Header Error Check）を含む。本実施例でパケットス
イッチ内部で扱われる内部セルは、図（ｂ）に示すよう
に、上記ＡＴＭセルヘッダ８０に先頭に、出力回線番
号、入力回線番号、クラス、セルタイプを含む付加ヘッ
ダ８２を備えた構成となっている。
【００５１】図１５は、ＩＰ入力回線インタフェース
１"−１の構成の一例を示す。ＩＰ入力回線インタフェ
ース１"−１は、図２で示した回線インターフェイ１−
１と同様の回路要素からなる。但し、ルーティングテー
ブル１３’は、各ＩＰパケットのヘッダ部から抽出され
たＩＰアドレスとＴＯＳをキーとしてアクセスされ、上
記キーと対応して予め登録された出力回線番号とＶＰＩ
／ＶＣＩを出力する。また、セル化回路１４は、バッフ
ァメモリ１２から読み出されたＩＰパケットを４８バイ
ト単位のデータブロックに分割し、これをペイロード８
１として、これにＡＴＭセルヘッダ８０と内部ヘッダ８
２を付加して、図１４（ｂ）に示す内部セルを構成し、
バッファメモリ１５に供給する。
１"−１の構成の一例を示す。ＩＰ入力回線インタフェ
ース１"−１は、図２で示した回線インターフェイ１−
１と同様の回路要素からなる。但し、ルーティングテー
ブル１３’は、各ＩＰパケットのヘッダ部から抽出され
たＩＰアドレスとＴＯＳをキーとしてアクセスされ、上
記キーと対応して予め登録された出力回線番号とＶＰＩ
／ＶＣＩを出力する。また、セル化回路１４は、バッフ
ァメモリ１２から読み出されたＩＰパケットを４８バイ
ト単位のデータブロックに分割し、これをペイロード８
１として、これにＡＴＭセルヘッダ８０と内部ヘッダ８
２を付加して、図１４（ｂ）に示す内部セルを構成し、
バッファメモリ１５に供給する。
【００５２】尚、ＡＴＭセルヘッダのＰＴＩフィールド
には、ユーザセルであることを示す識別コードを設定
し、内部セルヘッダ８２の入力回線番号には予め各イン
ターフェイス毎に決まっている固有の番号を設定し、サ
ービスクラスにはＩＰヘッダから抽出されたＴＯＳによ
って決まる値、セルタイプには、ＩＰパケット長で最終
判別できる一連のデータブロック列における順序判定に
よって決まる区分コードを設定する。
には、ユーザセルであることを示す識別コードを設定
し、内部セルヘッダ８２の入力回線番号には予め各イン
ターフェイス毎に決まっている固有の番号を設定し、サ
ービスクラスにはＩＰヘッダから抽出されたＴＯＳによ
って決まる値、セルタイプには、ＩＰパケット長で最終
判別できる一連のデータブロック列における順序判定に
よって決まる区分コードを設定する。
【００５３】図１６は、ＩＰ出力回線インタフェース
２"−１の構成の一例を示す。ＩＰ出力回線インタフェ
ース２"−１は、図６で説明した第１実施例の出力回線
インターフェイス２と同様の構成要素からなり、デセル
化回路２１'において、出力ポートＬＯ−１から受信し
た各セルから内部ヘッダ８２とＡＴＭセルヘッダ８０を
除去し、ペイロード部に設定されたデータブロックをメ
モリ制御部２３'の制御の下で出力バッファメモリ２２
に書き込む。
２"−１の構成の一例を示す。ＩＰ出力回線インタフェ
ース２"−１は、図６で説明した第１実施例の出力回線
インターフェイス２と同様の構成要素からなり、デセル
化回路２１'において、出力ポートＬＯ−１から受信し
た各セルから内部ヘッダ８２とＡＴＭセルヘッダ８０を
除去し、ペイロード部に設定されたデータブロックをメ
モリ制御部２３'の制御の下で出力バッファメモリ２２
に書き込む。
【００５４】本実施例の場合、ＡＴＭ入力回線ＩＮ
［Ｂ］から入力されてＩＰ出力回線インターフェイスに
転送されたセルは、同一サービスクラスであってもＶＰ
Ｉ／ＶＣＩ値によって区別して扱う必要があるため、デ
セル化回路２１'からメモリ制御部２３'に入力回線番号
とサービスクラスの他にＶＰＩ／ＶＣＩ値を供給し、バ
ッファメモリ２２内に入力回線番号／サービスクラス
別、且つＶＰＩ／ＶＣＩ別のキューを形成して、各デー
タブロックを該当キューに蓄積していく。また、上記メ
モリ制御部２３'では、デセル化回路２１'から与えられ
たセルタイプとパケット長に基いて最終セルのデータブ
ロックの到着を判定し、最終セルのデータブロックが登
録済みとなったキューから１パケット長分のデータを読
み出して、出力回線ＯＵＴ−１にＩＰパケットとして送
出する。
［Ｂ］から入力されてＩＰ出力回線インターフェイスに
転送されたセルは、同一サービスクラスであってもＶＰ
Ｉ／ＶＣＩ値によって区別して扱う必要があるため、デ
セル化回路２１'からメモリ制御部２３'に入力回線番号
とサービスクラスの他にＶＰＩ／ＶＣＩ値を供給し、バ
ッファメモリ２２内に入力回線番号／サービスクラス
別、且つＶＰＩ／ＶＣＩ別のキューを形成して、各デー
タブロックを該当キューに蓄積していく。また、上記メ
モリ制御部２３'では、デセル化回路２１'から与えられ
たセルタイプとパケット長に基いて最終セルのデータブ
ロックの到着を判定し、最終セルのデータブロックが登
録済みとなったキューから１パケット長分のデータを読
み出して、出力回線ＯＵＴ−１にＩＰパケットとして送
出する。
【００５５】図１７は、ＡＴＭ入力回線インタフェース
１０−ｋの構成の一例を示す。ＡＴＭ入力回線インタフ
ェース１０−ｋは、ＡＴＭ入力回線ＩＮ−ｋから入力し
たセルを一時的に蓄積するバッファメモリ１０１と、入
力セルのＶＰＩ／ＶＣＩと対応して出力セルに付すべき
出力ＶＰＩ／ＶＣＩおよび内部ヘッダ情報を記憶したセ
ルヘッダテーブル用メモリ１０２と、上記セルヘッダテ
ーブルから読み出されたヘッダ情報に基いて入力セルヘ
ッダ８０のＶＰＩ／ＶＣＩを変換し、内部セルヘッダ８
２を生成して入力セルに付加するセルヘッダ変換部（生
成・付与部）１０３と、上記ヘッダ変換された内部セル
を出力回線番号／クラス別にキューイングするための入
力バッファメモリ１０４と、上記入力バッファメモリへ
のセルの書き込みと読出しを制御するメモリ制御部１０
５とからなる。
１０−ｋの構成の一例を示す。ＡＴＭ入力回線インタフ
ェース１０−ｋは、ＡＴＭ入力回線ＩＮ−ｋから入力し
たセルを一時的に蓄積するバッファメモリ１０１と、入
力セルのＶＰＩ／ＶＣＩと対応して出力セルに付すべき
出力ＶＰＩ／ＶＣＩおよび内部ヘッダ情報を記憶したセ
ルヘッダテーブル用メモリ１０２と、上記セルヘッダテ
ーブルから読み出されたヘッダ情報に基いて入力セルヘ
ッダ８０のＶＰＩ／ＶＣＩを変換し、内部セルヘッダ８
２を生成して入力セルに付加するセルヘッダ変換部（生
成・付与部）１０３と、上記ヘッダ変換された内部セル
を出力回線番号／クラス別にキューイングするための入
力バッファメモリ１０４と、上記入力バッファメモリへ
のセルの書き込みと読出しを制御するメモリ制御部１０
５とからなる。
【００５６】上記セルヘッダテーブル１０２は、バッフ
ァメモリ１０１に蓄積された各入力ＡＴＭセルのヘッダ
から抽出された入力ＶＰＩ／ＶＣＩをキーとしてアクセ
スされ、上記入力ＶＰＩ／ＶＣＩと対応して予め記憶さ
れたヘッダ情報（出力回線番号、サービスクラス、出力
ＶＰＩ／ＶＣＩ）をセルヘッダ変換部１０３に与える。
セルヘッダ変換部１０３は、上記バッファメモリから読
み出された入力ＡＴＭセルのＶＰＩ／ＶＣＩを上記出力
ＶＰＩ／ＶＣＩに書き換えると共に、上記テーブルメモ
リ１０２から与えられたヘッダ情報と各インターフェイ
スに予め割り当てられた固有の入力回線番号とに基いて
内部セルヘッダ８２を生成し、各入力セルを図１４
（ｂ）に示した内部セルに変換して出力する。
ァメモリ１０１に蓄積された各入力ＡＴＭセルのヘッダ
から抽出された入力ＶＰＩ／ＶＣＩをキーとしてアクセ
スされ、上記入力ＶＰＩ／ＶＣＩと対応して予め記憶さ
れたヘッダ情報（出力回線番号、サービスクラス、出力
ＶＰＩ／ＶＣＩ）をセルヘッダ変換部１０３に与える。
セルヘッダ変換部１０３は、上記バッファメモリから読
み出された入力ＡＴＭセルのＶＰＩ／ＶＣＩを上記出力
ＶＰＩ／ＶＣＩに書き換えると共に、上記テーブルメモ
リ１０２から与えられたヘッダ情報と各インターフェイ
スに予め割り当てられた固有の入力回線番号とに基いて
内部セルヘッダ８２を生成し、各入力セルを図１４
（ｂ）に示した内部セルに変換して出力する。
【００５７】メモリ制御部１０５は、上記ヘッダ変換さ
れた内部セルをヘッダ部に含まれる出力回線番号とサー
ビスクラスとに対応するセルキューに書き込み、優先セ
ルキューを優先させながら上記各セルキューからのセル
の読出しを行う。尚、上記メモリ制御部１０５が行う入
力バッファメモリ内の各セルキューからの内部セルの読
出し制御と、信号線１９を介して与えられる輻輳通知に
応じたセル読出しの抑制制御は、第１実施例の入力回線
インターフェイス１−１および前記ＩＰ入力回線インタ
ーフェイス１"−１の場合と同様である。
れた内部セルをヘッダ部に含まれる出力回線番号とサー
ビスクラスとに対応するセルキューに書き込み、優先セ
ルキューを優先させながら上記各セルキューからのセル
の読出しを行う。尚、上記メモリ制御部１０５が行う入
力バッファメモリ内の各セルキューからの内部セルの読
出し制御と、信号線１９を介して与えられる輻輳通知に
応じたセル読出しの抑制制御は、第１実施例の入力回線
インターフェイス１−１および前記ＩＰ入力回線インタ
ーフェイス１"−１の場合と同様である。
【００５８】図１７は、ＡＴＭ出力回線インタフェース
２０―ｋの構成の一例を示す。出力ポートＬＯ−ｋに現
れる内部セルは、 ＡＴＭセルヘッダ８０のＶＰＩ／Ｖ
ＣＩの値が入力回線インターフェイスにおいて既に出力
用のＶＰＩ／ＶＣＩ値に変換済みとなっているため、Ａ
ＴＭ出力回線インタフェース２０―ｋでは、出力ポート
ＬＯ−ｋから受信した各内部セルについて、セルヘッダ
除去回路２５によって、内部セルヘッダ（付加ヘッダ）
８２を除去し、順次にＡＴＭ出力回線ＯＵＴ−ｋに送出
すればよい。上記第３実施例のパケットスイッチによれ
ば、１つの入力回線から受信したＩＰパケットをセル単
位でＡＴＭ回線に接続された出力ポートに交換し、ＡＴ
Ｍセルの形で宛先ノードに転送し、宛先ノードで元のＩ
Ｐパケットに復元してＩＰ網に転送する伝送形式とする
ことができるため、ＩＰパケットの伝送遅延時間を短縮
できる。尚、図１３は、スイッチ部３で輻輳状態を検出
する構成となっているが、第２実施例と同様に、輻輳状
態は各出力回線インターフェイスで検出するようにして
もよい。
２０―ｋの構成の一例を示す。出力ポートＬＯ−ｋに現
れる内部セルは、 ＡＴＭセルヘッダ８０のＶＰＩ／Ｖ
ＣＩの値が入力回線インターフェイスにおいて既に出力
用のＶＰＩ／ＶＣＩ値に変換済みとなっているため、Ａ
ＴＭ出力回線インタフェース２０―ｋでは、出力ポート
ＬＯ−ｋから受信した各内部セルについて、セルヘッダ
除去回路２５によって、内部セルヘッダ（付加ヘッダ）
８２を除去し、順次にＡＴＭ出力回線ＯＵＴ−ｋに送出
すればよい。上記第３実施例のパケットスイッチによれ
ば、１つの入力回線から受信したＩＰパケットをセル単
位でＡＴＭ回線に接続された出力ポートに交換し、ＡＴ
Ｍセルの形で宛先ノードに転送し、宛先ノードで元のＩ
Ｐパケットに復元してＩＰ網に転送する伝送形式とする
ことができるため、ＩＰパケットの伝送遅延時間を短縮
できる。尚、図１３は、スイッチ部３で輻輳状態を検出
する構成となっているが、第２実施例と同様に、輻輳状
態は各出力回線インターフェイスで検出するようにして
もよい。
【００５９】図１９は、スイッチ部３へのセル送出優先
度を３クラス以上に分けて制御する場合の入力回線イン
ターフェイスの他の実施例を示す。この実施例は、図２
で説明した第１実施例の入力回線インターフェイスにお
いて、更に、メモリ制御部１６にクラス管理テーブル用
のメモリ１７を追加し、メモリ制御部１６が、上記クラ
ス管理テーブルを参照することによって、バッファメモ
リ１５内に出力回線対応に形成された３クラス以上のセ
ルキューＱ１〜Ｑｉから選択的にセルを読み出すように
したことを特徴とする。
度を３クラス以上に分けて制御する場合の入力回線イン
ターフェイスの他の実施例を示す。この実施例は、図２
で説明した第１実施例の入力回線インターフェイスにお
いて、更に、メモリ制御部１６にクラス管理テーブル用
のメモリ１７を追加し、メモリ制御部１６が、上記クラ
ス管理テーブルを参照することによって、バッファメモ
リ１５内に出力回線対応に形成された３クラス以上のセ
ルキューＱ１〜Ｑｉから選択的にセルを読み出すように
したことを特徴とする。
【００６０】優先順位を３クラス以上にしてセルを転送
制御するためには、例えば、ＩＰヘッダに含まれるサー
ビスタイプＴＯＳとセル転送優先順位（クラス）との対
応関係を示す変換テーブルをセル化回路１４に設けてお
き、セル化回路から出力される各セルのヘッダ部に上記
変換テーブルで変換されたクラス識別情報を与えてお
き、メモリ制御部１６が、各セルをセルヘッダに含まれ
る出力回線番号と上記クラス識別情報で特定されるセル
キューに書込み、優先順位の高いクラスのセルキューか
ら順にセルを読み出すようにすればよい。このようにセ
ル化回路１４で各セルに変換されたクラス情報を付加し
ておけば、後段のスイッチ部または出力回線インターフ
ェイスから信号線１９を介してメモリ制御部に与えられ
る輻輳通知と送信抑制すべきセルキューとが直接的に対
応づけられるため、輻輳制御が容易になる。
制御するためには、例えば、ＩＰヘッダに含まれるサー
ビスタイプＴＯＳとセル転送優先順位（クラス）との対
応関係を示す変換テーブルをセル化回路１４に設けてお
き、セル化回路から出力される各セルのヘッダ部に上記
変換テーブルで変換されたクラス識別情報を与えてお
き、メモリ制御部１６が、各セルをセルヘッダに含まれ
る出力回線番号と上記クラス識別情報で特定されるセル
キューに書込み、優先順位の高いクラスのセルキューか
ら順にセルを読み出すようにすればよい。このようにセ
ル化回路１４で各セルに変換されたクラス情報を付加し
ておけば、後段のスイッチ部または出力回線インターフ
ェイスから信号線１９を介してメモリ制御部に与えられ
る輻輳通知と送信抑制すべきセルキューとが直接的に対
応づけられるため、輻輳制御が容易になる。
【００６１】これに代わる他の方法として、セルヘッダ
にはＩＰヘッダが指定するＴＯＳをそのままクラス情報
として設定し、上記ＴＯＳとクラスとの対応関係を示す
変換テーブルをクラス管理テーブルメモリ１７内に定義
しておき、メモリ制御部１６が、バッファメモリ１５へ
のセルの書込み時に出力回線／ＴＯＳ別のセルキューを
形成し、セルの読出し時に上記変換テーブルで定義され
た上位クラスのＴＯＳのセルキューから順にセルを読み
出すようにしてもよい。逆に、セル書込み時に変換テー
ブルを参照し、各セルを上記変換テーブルで変換したク
ラス別のセルキューに登録してもよい。後者の場合、ス
イッチ側または出力回線インターフェイス側のバッファ
量監視部が輻輳通知で指定するクラスとバッファメモリ
１５内のセルキューとを対応づけるために、セル読出し
時に必要に応じて上記変換テーブルを参照する。輻輳通
知部４に上記変換テーブルと同様のテーブルを設け、輻
輳通知の表示ビットに変換処理を施すようにしてもよ
い。
にはＩＰヘッダが指定するＴＯＳをそのままクラス情報
として設定し、上記ＴＯＳとクラスとの対応関係を示す
変換テーブルをクラス管理テーブルメモリ１７内に定義
しておき、メモリ制御部１６が、バッファメモリ１５へ
のセルの書込み時に出力回線／ＴＯＳ別のセルキューを
形成し、セルの読出し時に上記変換テーブルで定義され
た上位クラスのＴＯＳのセルキューから順にセルを読み
出すようにしてもよい。逆に、セル書込み時に変換テー
ブルを参照し、各セルを上記変換テーブルで変換したク
ラス別のセルキューに登録してもよい。後者の場合、ス
イッチ側または出力回線インターフェイス側のバッファ
量監視部が輻輳通知で指定するクラスとバッファメモリ
１５内のセルキューとを対応づけるために、セル読出し
時に必要に応じて上記変換テーブルを参照する。輻輳通
知部４に上記変換テーブルと同様のテーブルを設け、輻
輳通知の表示ビットに変換処理を施すようにしてもよ
い。
【００６２】図２０は、１例として、出力回線毎に出力
優先順位と出力停止条件を定義できるようにしたクラス
管理テーブルメモリ１７を示す。図において、１７１
は、出力回線ＯＵＴ―１〜ＯＵＴ―ｎ毎に各クラス間の
出力優先順位ＯＯ（１）〜ＯＯ（Ｎ）を示す出力順位テ
ーブルであり、優先順位の定義式は出力回線毎に可変に
なっている。上記出力順位テーブル１７１は、初期状態
で固定的に優先順位式を設定してもよいし、例えば、管
理装置から与える制御用ＩＰパケットによって、システ
ム運用中に随時に更新できるようにしてもよい。１７２
は、出力回線ＯＵＴ―１〜ＯＵＴ―ｎ毎に、クラス別
（ＣＬ（１）〜ＣＬ（ｉ））にバッファメモリ１５から
のセルの読出しを停止する出力停止条件ＳＴ（１１）〜
ＳＴ（１ｉ）、…ＳＴ（Ｎ１）〜ＳＴ（Ｎｉ）を示す出
力条件テーブルである。
優先順位と出力停止条件を定義できるようにしたクラス
管理テーブルメモリ１７を示す。図において、１７１
は、出力回線ＯＵＴ―１〜ＯＵＴ―ｎ毎に各クラス間の
出力優先順位ＯＯ（１）〜ＯＯ（Ｎ）を示す出力順位テ
ーブルであり、優先順位の定義式は出力回線毎に可変に
なっている。上記出力順位テーブル１７１は、初期状態
で固定的に優先順位式を設定してもよいし、例えば、管
理装置から与える制御用ＩＰパケットによって、システ
ム運用中に随時に更新できるようにしてもよい。１７２
は、出力回線ＯＵＴ―１〜ＯＵＴ―ｎ毎に、クラス別
（ＣＬ（１）〜ＣＬ（ｉ））にバッファメモリ１５から
のセルの読出しを停止する出力停止条件ＳＴ（１１）〜
ＳＴ（１ｉ）、…ＳＴ（Ｎ１）〜ＳＴ（Ｎｉ）を示す出
力条件テーブルである。
【００６３】メモリ制御部１６は、バッファメモリ１５
内に存在するセルキューについて、それぞれの出力回線
番号と対応してセル出力優先順位テーブル１７１の出力
順位式を参照し、出力優先順位の最も高いクラスのキュ
ーから登録済みのセルを読み出す。１つのキューで登録
済みの全てのセルの読出しが終わると、出力回線番号を
変えて、出力優先順位の最も高いクラスのキューのセル
を読出す。二番目に出力優先順位の高いクラスのキュー
よりセルを読み出す。上記動作を繰り返すことによっ
て、各出力回線に優先順位の高いキューから順に次々と
セルを読み出すことができる。一方、信号線１９から受
信される輻輳通知をチェックし、輻輳表示された出力回
線に送信中のセルキューがバッファメモリに存在してい
る場合、出力停止条件テーブル１７２を参照し、輻輳表
示ビットが示す輻輳状態と上記テーブルの停止条件とを
照合して読出しを停止すべきセルキューを特定する。
内に存在するセルキューについて、それぞれの出力回線
番号と対応してセル出力優先順位テーブル１７１の出力
順位式を参照し、出力優先順位の最も高いクラスのキュ
ーから登録済みのセルを読み出す。１つのキューで登録
済みの全てのセルの読出しが終わると、出力回線番号を
変えて、出力優先順位の最も高いクラスのキューのセル
を読出す。二番目に出力優先順位の高いクラスのキュー
よりセルを読み出す。上記動作を繰り返すことによっ
て、各出力回線に優先順位の高いキューから順に次々と
セルを読み出すことができる。一方、信号線１９から受
信される輻輳通知をチェックし、輻輳表示された出力回
線に送信中のセルキューがバッファメモリに存在してい
る場合、出力停止条件テーブル１７２を参照し、輻輳表
示ビットが示す輻輳状態と上記テーブルの停止条件とを
照合して読出しを停止すべきセルキューを特定する。
【００６４】テーブル１７１による優先順位に従ったセ
ルキューからのセルの読出しと、輻輳通知およびテーブ
ル１７２に基くセルの読出し動作の抑制とを効率的に実
行するためには、バッファメモリ１５に存在中のセルキ
ューについてテーブル１７１を参照し、パケットあるい
はキューの識別子（出力回線番号とクラス）と送信順位
との関係を示すミニテーブルを作成しておき、輻輳通知
の受信の都度、輻輳状態の変化があった回線を特定し、
上記ミニテーブルを参照して輻輳回線（あるいは輻輳回
復回線）に該当する回線番号の有無を判定し、もし、該
当回線があれば、テーブル１７２を参照して送信停止
（あるいは送信許可）すべきセルキューを特定し、上記
ミニテーブル上の該当するキュー識別子に付された送信
禁止フラグの状態を切り替えるようにし、実際のセルの
読出しは上記ミニテーブルに基いて行えばよい。
ルキューからのセルの読出しと、輻輳通知およびテーブ
ル１７２に基くセルの読出し動作の抑制とを効率的に実
行するためには、バッファメモリ１５に存在中のセルキ
ューについてテーブル１７１を参照し、パケットあるい
はキューの識別子（出力回線番号とクラス）と送信順位
との関係を示すミニテーブルを作成しておき、輻輳通知
の受信の都度、輻輳状態の変化があった回線を特定し、
上記ミニテーブルを参照して輻輳回線（あるいは輻輳回
復回線）に該当する回線番号の有無を判定し、もし、該
当回線があれば、テーブル１７２を参照して送信停止
（あるいは送信許可）すべきセルキューを特定し、上記
ミニテーブル上の該当するキュー識別子に付された送信
禁止フラグの状態を切り替えるようにし、実際のセルの
読出しは上記ミニテーブルに基いて行えばよい。
【００６５】
【発明の効果】以上の実施例から明らかなように、本発
明によれば、入力回線から受信した可変長パケットを固
定長セルに変換してセル単位でスイッチングし、何れか
の出力回線で輻輳状態となった時、上記出力回線に向か
うセルの流入を優先度に応じて選択的に抑制するように
しているため、優先順位の低いデータ系パケットのセル
転送を抑制することによって、優先順位の高いリアルタ
イム系のパケットについて遅延時間を短縮したスイッチ
ングが可能となる。また、可変長パケットを固定長セル
に変換する各入力回線インターフェイスにおいて、スイ
ッチ部への低優先度セルの送出を抑制中に高優先度のパ
ケットが到着した場合、高優先度セルについてスイッチ
部への送出を許容することによって、転送順序を入れ替
えたパケット伝送が可能となる。
明によれば、入力回線から受信した可変長パケットを固
定長セルに変換してセル単位でスイッチングし、何れか
の出力回線で輻輳状態となった時、上記出力回線に向か
うセルの流入を優先度に応じて選択的に抑制するように
しているため、優先順位の低いデータ系パケットのセル
転送を抑制することによって、優先順位の高いリアルタ
イム系のパケットについて遅延時間を短縮したスイッチ
ングが可能となる。また、可変長パケットを固定長セル
に変換する各入力回線インターフェイスにおいて、スイ
ッチ部への低優先度セルの送出を抑制中に高優先度のパ
ケットが到着した場合、高優先度セルについてスイッチ
部への送出を許容することによって、転送順序を入れ替
えたパケット伝送が可能となる。
【図１】本発明によるパケットスイッチの第１の実施例
を示すブロック図。
を示すブロック図。
【図２】図１における入力回線インターフェイス１−１
の構成例を示すブロック図。
の構成例を示すブロック図。
【図３】本発明によるパケットスイッチに入力される可
変長パケット（ＩＰパケット）と内部セルとの関係を示
す図。
変長パケット（ＩＰパケット）と内部セルとの関係を示
す図。
【図４】ＩＰパケットヘッダ（ａ）とセルヘッダ（ｂ）
のフォーマットを示す図。
のフォーマットを示す図。
【図５】図１におけるスイッチ部３の構成例を示すブロ
ック図。
ック図。
【図６】図１における出力回線インターフェイス２−１
の構成例を示すブロック図。
の構成例を示すブロック図。
【図７】図１におけるスイッチ部３の他の構成例を示す
ブロック図。
ブロック図。
【図８】図１におけるスイッチ部３の更に他の構成例を
示すブロック図。
示すブロック図。
【図９】本発明によるパケットスイッチの第２の実施例
を示すブロック図。
を示すブロック図。
【図１０】図９におけるスイッチ部３Ａの構成例を示す
ブロック図。
ブロック図。
【図１１】図９における出力回線インターフェイス２"
−１の構成例を示すブロック図。
−１の構成例を示すブロック図。
【図１２】本発明によるパケットスイッチが適用される
通信網の１例を示す図。
通信網の１例を示す図。
【図１３】本発明によるパケットスイッチの第３の実施
例を示すブロック図。
例を示すブロック図。
【図１４】本発明の第３の実施例で適用される入力ＡＴ
Ｍセル（ａ）と内部セル（ｂ）のフォーマットを示す
図。
Ｍセル（ａ）と内部セル（ｂ）のフォーマットを示す
図。
【図１５】図１４の入力回線インターフェイス１"−１
の構成例を示すブロック図。
の構成例を示すブロック図。
【図１６】図１４の出力回線インターフェイス２"−１
の構成例を示すブロック図。
の構成例を示すブロック図。
【図１７】図１４の入力回線インターフェイス１０−ｋ
の構成例を示すブロック図。
の構成例を示すブロック図。
【図１８】図１４の出力回線インターフェイス１０−ｋ
の構成例を示すブロック図。
の構成例を示すブロック図。
【図１９】本発明によるパケットスイッチに適用される
入力回線インターフェイスの他の実施例を示すブロック
図。
入力回線インターフェイスの他の実施例を示すブロック
図。
【図２０】図１９の入力回線インターフェイスに適用さ
れるクラス管理テーブルの１実施例を示す図。
れるクラス管理テーブルの１実施例を示す図。
１（１−１〜１−ｎ）…入力回線インタフェース、２
（２−１〜２−ｎ）…出力回線インタフェース、３…ス
イッチ部、４…輻輳通知部、５…ルーチング管理部、１
２…バッファメモリ、１３…ルーチングテーブル、１４
…セル化回路、１５…入力バッファメモリ、１６…メモ
リ制御部、２１…デセル化回路、２２…バッファメモ
リ、２３…メモリ制御部、２４…バッファ量監視部、３
１…多重化回路、３２（３２−１〜３２−ｎ）、３３
（３３−１〜３３−ｎ）…セル転送制御部
（２−１〜２−ｎ）…出力回線インタフェース、３…ス
イッチ部、４…輻輳通知部、５…ルーチング管理部、１
２…バッファメモリ、１３…ルーチングテーブル、１４
…セル化回路、１５…入力バッファメモリ、１６…メモ
リ制御部、２１…デセル化回路、２２…バッファメモ
リ、２３…メモリ制御部、２４…バッファ量監視部、３
１…多重化回路、３２（３２−１〜３２−ｎ）、３３
（３３−１〜３３−ｎ）…セル転送制御部
フロントページの続き (72)発明者 菅野 隆行 神奈川県横浜市戸塚区戸塚町216番地 株 式会社日立製作所情報通信事業部内 (72)発明者 山本 信行 神奈川県横浜市戸塚区戸塚町216番地 株 式会社日立製作所情報通信事業部内 (72)発明者 松岡 誠 神奈川県横浜市戸塚区戸塚町216番地 株 式会社日立製作所情報通信事業部内 (72)発明者 二見 勇正 神奈川県横浜市戸塚区戸塚町216番地 株 式会社日立製作所情報通信事業部内 (72)発明者 小崎 尚彦 神奈川県横浜市戸塚区戸塚町216番地 株 式会社日立製作所情報通信事業部内 Ｆターム(参考） 5K030 GA02 HA08 HB28 HB29 JA06 KA03 KX12 KX13 KX26 KX29 LB15 LE03 LE05 LE14 MA13 MB02 MB15 9A001 BB02 BB03 BB04 CC04 CC06 DD10 EE02 FF05 HH09 JJ18 JJ19 JJ23 JJ24 JJ25 KK11 KK31 KK56
Claims (13)
- 【請求項１】複数の入力回線および出力回線に接続さ
れ、各入力回線から入力された可変長パケットを各々の
ヘッダ情報で特定される出力回線へ出力するパケットス
イッチにおいて、 上記入出力回線と対応した複数の入出力ポートを有し、
各入力ポートから入力された固定長のセルをセルヘッダ
に含まれるルーチング情報によって特定される出力ポー
トに出力するスイッチ部と、 上記入力ポート毎に設けられ、それぞれ上記入力回線か
ら受信した可変長パケットを固定長のセルに変換して上
記入力ポートに供給する複数の入力回線インタフェース
と、 上記出力ポート毎に設けられ、それぞれ上記出力ポート
からの出力セルを受信して元の可変長パケットを復元
し、前記出力回線の１つに送出する複数の出力回線イン
タフェースとを有し、 上記各入力回線インタフェースが、上記可変長パケット
から変換されたセルを出力回線毎に優先度別にキューイ
ングし、蓄積セルを優先度に応じて選択的に各々の入力
ポートに送出するための制御手段を備えたことを特徴と
するパケットスイッチ。 - 【請求項２】請求項１に記載のパケットスイッチにおい
て、該パケットスイッチ内での前記出力回線毎のセルの
輻輳状態を検出し、前記各入力回線インターフェイスに
通知するための手段を有し、前記各制御手段が、上記輻
輳状態通知でセルの供給を停止指示された出力回線に関
して、優先度に応じてセル送出を抑制することを特徴と
するパケットスイッチ。 - 【請求項３】前記スイッチ部が、前記各入力ポートから
の入力セルを出力回線対応にキューイングするためのバ
ッファメモリと、上記バッファメモリ内での各出力回線
対応の蓄積セル量を監視して、出力回線毎のセルの輻輳
状態を示す輻輳状態通知を発生する監視手段とを有し、 前記各入力回線インターフェイスの制御手段が、上記輻
輳状態通知でセルの供給を停止指示された出力回線に関
して、優先度に応じてセル送出を抑制することを特徴と
する請求項１に記載のパケットスイッチ。 - 【請求項４】前記各出力回線インターフェイスが、前記
出力ポートから受信した各出力セルからセルヘッダを除
去するための手段と、上記セルヘッダの除去によって得
られたデータブロックを上記セルヘッダに含まれる識別
情報に従ってキューイングするためのバッファメモリ
と、上記バッファメモリ内での蓄積セル量を監視して、
セルの輻輳状態を示す輻輳状態通知を発生する監視手段
とを有し、 前記各入力回線インターフェイスの制御手段が、上記輻
輳状態通知でセルの供給を停止指示された出力回線に関
して、優先度に応じてセル送出を抑制することを特徴と
する請求項１に記載のパケットスイッチ。 - 【請求項５】前記各出力回線インターフェイスから前記
輻輳状態通知を受信し、一括して前記各入力回線インタ
ーフェイスに通知するための手段を備えたことを特徴と
する請求項４に記載のパケットスイッチ。 - 【請求項６】前記各出力回線インターフェイスが、前記
出力ポートから受信した各出力セルからセルヘッダを除
去するための手段と、上記セルヘッダの除去によって得
られたデータブロックを上記セルヘッダに含まれる識別
情報に従ってキューイングするためのバッファメモリ
と、上記バッファメモリ内での蓄積セル量を監視するた
めの監視手段とを有し、 前記パケットスイッチが、上記各出力回線インターフェ
イスで監視された蓄積セル量を収集し、各出力回線毎の
輻輳状態を示す情報に変換して前記各入力回線インター
フェイスに通知するための手段を有し、 前記各入力回線インターフェイスの制御手段が、上記輻
輳状態通知でセルの供給を停止指示された出力回線に関
して、優先度に応じてセル送出を抑制することを特徴と
する請求項１に記載のパケットスイッチ。 - 【請求項７】前記セルの輻輳状態通知が、出力回線毎の
輻輳の程度を示す情報を含み、前記制御手段が、上記輻
輳程度に応じて、セル送出を抑制すべきセルキューを決
定することを特徴とする請求項２〜請求項６の何れかに
記載のパケットスイッチ。 - 【請求項８】前記セル優先度が、前記可変長パケットの
ヘッダ部に含まれるサービスクラス情報に基いて決定さ
れることを特徴とする請求項２〜請求項７何れかに記載
のパケットスイッチ。 - 【請求項９】可変長パケットが送受信される第１の入力
回線群および出力回線群と、可変長パケットを分割して
得られる固定長データブロックとセルヘッダとからなる
固定長のセルが送受信される第２の入力回線群および出
力回線群とを収容するパケットスイッチにおいて、 複数の入出力ポートを有し、各入力ポートから入力され
た固定長のセルをセルヘッダに含まれるルーチング情報
によって特定される出力ポートに出力するスイッチ部
と、 上記第１の入力回線群から受信した可変長パケットを固
定長の内部セルに変換して上記入力ポートに供給するた
めの複数の第１の入力回線インタフェースと、 上記第２の入力回線群から受信した固定長のセルをヘッ
ダ変換し、内部セルに変換して上記入力ポートに供給す
るための複数の第２の入力回線インタフェースと、 上記出力ポートから出力された内部セルを受信して元の
可変長パケットを復元し、上記第１の出力回線群に送出
するための複数の第１の出力回線インタフェースと、 上記出力ポートから出力された内部セルを受信し、セル
ヘッダの一部を除去して上記第２の出力回線群に送出す
るための複数の第２の出力回線インタフェースとからな
り、 上記第１、第２の各入力回線インタフェースが、内部セ
ルを出力回線毎に優先度別にキューイングし、蓄積セル
を優先度に応じて選択的に各々の入力ポートに送出する
ための制御手段を備えたことを特徴とするパケットスイ
ッチ。 - 【請求項１０】請求項９に記載のパケットスイッチにお
いて、該パケットスイッチ内での前記出力回線毎のセル
の輻輳状態を検出し、前記第１、第２の各入力回線イン
ターフェイスに通知するための手段を有し、前記各制御
手段が、上記輻輳状態通知でセルの供給を停止指示され
た出力回線に関して、優先度に応じてセル送出を抑制す
ることを特徴とするパケットスイッチ。 - 【請求項１１】前記スイッチ部が、前記各入力ポートか
らの入力セルを出力回線対応にキューイングするための
バッファメモリと、上記バッファメモリ内での各出力回
線対応の蓄積セル量を監視して、出力回線毎のセルの輻
輳状態を示す輻輳状態通知を発生する監視手段とを有
し、 前記第１、第２の各入力回線インターフェイスにおける
制御手段が、上記輻輳状態通知でセルの供給を停止指示
された出力回線に関して、優先度に応じてセルの送出を
抑制することを特徴とする請求項９に記載のパケットス
イッチ。 - 【請求項１２】前記第１、第２の各出力回線インターフ
ェイスが、前記出力ポートから受信した内部セルからセ
ルヘッダを除去するための手段と、上記セルヘッダの除
去によって得られたデータブロックを上記セルヘッダに
含まれる識別情報に従ってキューイングするためのバッ
ファメモリと、上記バッファメモリ内での蓄積セル量を
監視して、セルの輻輳状態を示す輻輳状態通知を発生す
る監視手段とを有し、 前記第１、第２の各入力回線インターフェイスにおける
前記制御手段が、上記輻輳状態通知でセルの供給を停止
指示された出力回線に関して、優先度に応じてセル送出
を抑制することを特徴とする請求項９に記載のパケット
スイッチ。 - 【請求項１３】複数の入出力回線と接続され、各入力回
線から入力された可変長パケットを各々のヘッダ情報で
特定される何れかの出力回線へ転送するパケットスイッ
チにおいて、 複数の入出力ポートを有し、各入力ポートから入力され
た固定長のセルをセルヘッダに含まれるルーチング情報
によって特定される出力ポートに出力するスイッチ部
と、 それぞれ入力回線から受信した可変長パケットを固定長
のセルに変換して上記入力ポートに供給する複数の入力
回線インタフェースと、 それぞれ上記出力ポートからの出力セルを受信して元の
可変長パケットを復元し、前記出力回線に送出する複数
の出力回線インタフェースとを有し、 上記各入力回線インタフェースが、該パケットスイッチ
内で輻輳が発生した時、輻輳方路への未送信セルについ
て各々の優先度に応じたセル送出抑制を行うための制御
手段を備えたことを特徴とするパケットスイッチ。
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| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP32170698A JP3866425B2 (ja) | 1998-11-12 | 1998-11-12 | パケットスイッチ |
| US09/262,839 US6907001B1 (en) | 1998-11-12 | 1999-03-05 | Packet switch for switching variable length packets in the form of ATM cells |
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| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP32170698A JP3866425B2 (ja) | 1998-11-12 | 1998-11-12 | パケットスイッチ |
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|---|---|
| JP2000151633A true JP2000151633A (ja) | 2000-05-30 |
| JP2000151633A5 JP2000151633A5 (ja) | 2005-08-04 |
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Family
ID=18135529
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP32170698A Expired - Fee Related JP3866425B2 (ja) | 1998-11-12 | 1998-11-12 | パケットスイッチ |
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| Country | Link |
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