JP2000150847A - 固体撮像装置 - Google Patents
固体撮像装置Info
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- JP2000150847A JP2000150847A JP10326963A JP32696398A JP2000150847A JP 2000150847 A JP2000150847 A JP 2000150847A JP 10326963 A JP10326963 A JP 10326963A JP 32696398 A JP32696398 A JP 32696398A JP 2000150847 A JP2000150847 A JP 2000150847A
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- gate electrode
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Abstract
(57)【要約】
【課題】 信号蓄積部に蓄積された信号電荷を低電圧駆
動のＭＯＳトランジスタを用いて完全に読み出す。 【解決手段】 ＭＯＳ型固体撮像装置において、ｐ型基
板２１の内部に設けられたｎ型の信号蓄積部２２と、こ
の信号蓄積部２２の上部で基板表面に設けられたｐ+ 型
の表面シールド層２３と、信号蓄積部２２の一端に隣接
して基板の上部に設けられたゲート電極２５と、このゲ
ート電極２５の信号蓄積部２２とは反対側の端に隣接し
て設けられたｎ型のドレイン領域２４と、このドレイン
領域２４の下部に設けられたｐ+ 型のパンチスルースト
ッパとを具備してなり、信号蓄積部２２とゲート電極２
５は基板表面方向で一部が重なっており、表面シールド
層２３は信号蓄積部２２よりもゲート電極２５と反対側
に後退している。
動のＭＯＳトランジスタを用いて完全に読み出す。 【解決手段】 ＭＯＳ型固体撮像装置において、ｐ型基
板２１の内部に設けられたｎ型の信号蓄積部２２と、こ
の信号蓄積部２２の上部で基板表面に設けられたｐ+ 型
の表面シールド層２３と、信号蓄積部２２の一端に隣接
して基板の上部に設けられたゲート電極２５と、このゲ
ート電極２５の信号蓄積部２２とは反対側の端に隣接し
て設けられたｎ型のドレイン領域２４と、このドレイン
領域２４の下部に設けられたｐ+ 型のパンチスルースト
ッパとを具備してなり、信号蓄積部２２とゲート電極２
５は基板表面方向で一部が重なっており、表面シールド
層２３は信号蓄積部２２よりもゲート電極２５と反対側
に後退している。
Description
【０００１】
【発明の属する技術分野】本発明は、固体撮像装置に係
わり、特に信号蓄積部から信号を読み出す読み出しトラ
ンジスタ部分の改良をはかった固体撮像装置に関する。
わり、特に信号蓄積部から信号を読み出す読み出しトラ
ンジスタ部分の改良をはかった固体撮像装置に関する。
【０００２】
【従来の技術】固体撮像装置には、信号電荷の転送にＣ
ＣＤを用いたＣＣＤ型と信号電荷を増幅して取り出す増
幅型（ＭＯＳ型）があるが、いずれの装置においても半
導体基板の表面で発生するリーク電流が雑音の要因とな
る。このようなリーク電流は、基板表面での結晶配列の
乱れ、結晶欠陥、重金属汚染に起因する界面準位により
引き起こされる。
ＣＤを用いたＣＣＤ型と信号電荷を増幅して取り出す増
幅型（ＭＯＳ型）があるが、いずれの装置においても半
導体基板の表面で発生するリーク電流が雑音の要因とな
る。このようなリーク電流は、基板表面での結晶配列の
乱れ、結晶欠陥、重金属汚染に起因する界面準位により
引き起こされる。
【０００３】そこで、基板表面をｐ型にし、界面準位を
ホールで満たすことにより、上記のリーク電流を削減す
る表面シールド技術が提唱されている（N.Mutoh,at e
1."A 1/4 inch 380k Pixel IT-CCD Image Sensor Emp10
ying Gate-Assisted Punchthrough Read-Out Mode",lED
M93.）。この例はＣＣＤ型の固体撮像装置であるが、信
号蓄積部としてのフォトダイオードに隣接したゲート電
極部を、基板表面からｐ層／ｐ- 層／ｐウェル層の構造
にし、ゲートに１５Ｖ程度の高い電圧を印加することに
より、フォトダイオードに蓄積された信号電荷を読み出
すことが可能となっている。
ホールで満たすことにより、上記のリーク電流を削減す
る表面シールド技術が提唱されている（N.Mutoh,at e
1."A 1/4 inch 380k Pixel IT-CCD Image Sensor Emp10
ying Gate-Assisted Punchthrough Read-Out Mode",lED
M93.）。この例はＣＣＤ型の固体撮像装置であるが、信
号蓄積部としてのフォトダイオードに隣接したゲート電
極部を、基板表面からｐ層／ｐ- 層／ｐウェル層の構造
にし、ゲートに１５Ｖ程度の高い電圧を印加することに
より、フォトダイオードに蓄積された信号電荷を読み出
すことが可能となっている。
【０００４】ところで、固体撮像装置は携帯用機器への
用途が主流であり、低電圧駆動が要求される。表面シー
ルド層を具備した構造において、フォトダイオードに蓄
積された信号電荷をＭＯＳトランジスタを用いてゲート
電圧３．３Ｖ程度の低電圧で完全に読み出すには、ゲー
ト下のポテンシャルがフォトダイオードより高くならな
いといけない。しかしながら、表面シールド層がゲート
に隣接しているため、ゲートに印加した電圧によるチャ
ネル変調が効きづらく、これが完全読み出しを阻害する
大きな要因になっていた。また、ゲート電圧によるチャ
ネル変調を効きやすくするため、半導体基板若しくはウ
ェルの濃度を低下させると、ドレイン電極の影響が増大
し、ゲート制御ができずパンチスルーを起こしてしま
う。
用途が主流であり、低電圧駆動が要求される。表面シー
ルド層を具備した構造において、フォトダイオードに蓄
積された信号電荷をＭＯＳトランジスタを用いてゲート
電圧３．３Ｖ程度の低電圧で完全に読み出すには、ゲー
ト下のポテンシャルがフォトダイオードより高くならな
いといけない。しかしながら、表面シールド層がゲート
に隣接しているため、ゲートに印加した電圧によるチャ
ネル変調が効きづらく、これが完全読み出しを阻害する
大きな要因になっていた。また、ゲート電圧によるチャ
ネル変調を効きやすくするため、半導体基板若しくはウ
ェルの濃度を低下させると、ドレイン電極の影響が増大
し、ゲート制御ができずパンチスルーを起こしてしま
う。
【０００５】
【発明が解決しようとする課題】このように従来、フォ
トダイオード等の信号蓄積部からＭＯＳトランジスタを
介して信号電荷を読み出す方式の固体撮像装置において
は、信号蓄積部から低電圧駆動で信号電荷を完全に読み
出すことは困難であった。
トダイオード等の信号蓄積部からＭＯＳトランジスタを
介して信号電荷を読み出す方式の固体撮像装置において
は、信号蓄積部から低電圧駆動で信号電荷を完全に読み
出すことは困難であった。
【０００６】本発明は、上記事情を考慮して成されたも
ので、その目的とするところは、信号蓄積部に蓄積され
た信号電荷を低電圧駆動のＭＯＳトランジスタを用いて
完全に読み出すことのできる固体撮像装置を提供するこ
とにある。
ので、その目的とするところは、信号蓄積部に蓄積され
た信号電荷を低電圧駆動のＭＯＳトランジスタを用いて
完全に読み出すことのできる固体撮像装置を提供するこ
とにある。
【０００７】
【課題を解決するための手段】（構成）上記課題を解決
するために本発明は次のような構成を採用している。即
ち本発明は、固体撮像装置において、第１導電型の半導
体基板又はウェルの内部に設けられ、光電変換して得ら
れた信号電荷を蓄積する第２導電型の信号蓄積部と、こ
の信号蓄積部の上部で前記基板又はウェルの表面に設け
られた、該基板又はウェルよりも不純物濃度の高い表面
シールド層と、前記信号蓄積部の一端に隣接して前記基
板又はウェルの上部に設けられたゲート電極と、このゲ
ート電極の前記信号蓄積部とは反対側の端に隣接して設
けられた第２導電型のドレイン領域と、このドレイン領
域の下部に設けられた、前記基板又はウェルよりも不純
物濃度の高い第１導電型のパンチスルーストッパとを具
備してなり、前記信号蓄積部とゲート電極は前記基板又
はウェルの表面方向で一部が重なっており、前記表面シ
ールド層は前記信号蓄積部よりも前記ゲート電極と反対
側に後退していることを特徴とする。
するために本発明は次のような構成を採用している。即
ち本発明は、固体撮像装置において、第１導電型の半導
体基板又はウェルの内部に設けられ、光電変換して得ら
れた信号電荷を蓄積する第２導電型の信号蓄積部と、こ
の信号蓄積部の上部で前記基板又はウェルの表面に設け
られた、該基板又はウェルよりも不純物濃度の高い表面
シールド層と、前記信号蓄積部の一端に隣接して前記基
板又はウェルの上部に設けられたゲート電極と、このゲ
ート電極の前記信号蓄積部とは反対側の端に隣接して設
けられた第２導電型のドレイン領域と、このドレイン領
域の下部に設けられた、前記基板又はウェルよりも不純
物濃度の高い第１導電型のパンチスルーストッパとを具
備してなり、前記信号蓄積部とゲート電極は前記基板又
はウェルの表面方向で一部が重なっており、前記表面シ
ールド層は前記信号蓄積部よりも前記ゲート電極と反対
側に後退していることを特徴とする。
【０００８】ここで、本発明の望ましい実施態様として
は次のものがあげられる。 (1) 表面シールド領域とＭＯＳトランジスタのゲート電
極との距離を０．１μｍ以上離間して形成し、信号蓄積
部とゲート電極との重なりを０．３μｍ以上とするこ
と。 (2) 表面シールド領域とＭＯＳトランジスタのゲート電
極との距離を０．２μｍ以上離間して形成し、信号蓄積
部とゲート電極との重なりを０．２μｍ以上とするこ
と。 (3) 表面シールド領域とＭＯＳトランジスタのゲート電
極との距離を０．３μｍ以上離間して形成し、信号蓄積
部とゲート電極との重なりを０．１μｍ以上とするこ
と。
は次のものがあげられる。 (1) 表面シールド領域とＭＯＳトランジスタのゲート電
極との距離を０．１μｍ以上離間して形成し、信号蓄積
部とゲート電極との重なりを０．３μｍ以上とするこ
と。 (2) 表面シールド領域とＭＯＳトランジスタのゲート電
極との距離を０．２μｍ以上離間して形成し、信号蓄積
部とゲート電極との重なりを０．２μｍ以上とするこ
と。 (3) 表面シールド領域とＭＯＳトランジスタのゲート電
極との距離を０．３μｍ以上離間して形成し、信号蓄積
部とゲート電極との重なりを０．１μｍ以上とするこ
と。
【０００９】(4) 信号蓄積部の基板界面に、第２導電型
で且つ不純物濃度がＭＯＳトランジスタのチャネル領域
よりも高い表面シールド領域を具備し、表面シールド領
域とＭＯＳトランジスタのゲート電極との距離を０．４
μｍ以上離間して形成すること。 (5) 信号蓄積部のポテンシャルを１．４Ｖ以下にするこ
と。 (6) 半導体基板若しくはウェルの濃度が、１×１０16ｃ
ｍ3 以下であること。
で且つ不純物濃度がＭＯＳトランジスタのチャネル領域
よりも高い表面シールド領域を具備し、表面シールド領
域とＭＯＳトランジスタのゲート電極との距離を０．４
μｍ以上離間して形成すること。 (5) 信号蓄積部のポテンシャルを１．４Ｖ以下にするこ
と。 (6) 半導体基板若しくはウェルの濃度が、１×１０16ｃ
ｍ3 以下であること。
【００１０】（作用）基板表面のリーク電流発生を防止
するために信号蓄積部の上部に第１導電型の表面シール
ド層を設けた場合、ＭＯＳトランジスタの低電圧駆動で
信号電荷の完全読み出しを行うには、ゲート電圧による
チャネル変調を効きやすくするために第１導電型の基板
又はウェルの不純物濃度を十分低下させなければならな
い。しかし、基板又はウェルの不純物濃度を低下させる
と、ソース・ドレイン間でパンチスルーが生じる。これ
を防止するために本発明では、第２導電型のドレイン領
域の下部に第１導電型のパンチスルーストッパを設けて
いる。
するために信号蓄積部の上部に第１導電型の表面シール
ド層を設けた場合、ＭＯＳトランジスタの低電圧駆動で
信号電荷の完全読み出しを行うには、ゲート電圧による
チャネル変調を効きやすくするために第１導電型の基板
又はウェルの不純物濃度を十分低下させなければならな
い。しかし、基板又はウェルの不純物濃度を低下させる
と、ソース・ドレイン間でパンチスルーが生じる。これ
を防止するために本発明では、第２導電型のドレイン領
域の下部に第１導電型のパンチスルーストッパを設けて
いる。
【００１１】従って本発明によれば、信号蓄積部の上部
に表面シールド層を設けた構成において、第２導電型の
ドレイン領域の下部に第１導電型のパンチスルーストッ
パを設けることにより、半導体基板又はウェルの不純物
濃度を十分低下させても、パンチスルーを招くことな
く、信号蓄積部に蓄積された信号電荷を低電圧駆動のＭ
ＯＳトランジスタを用いて完全読み出しを行うことが可
能となる。
に表面シールド層を設けた構成において、第２導電型の
ドレイン領域の下部に第１導電型のパンチスルーストッ
パを設けることにより、半導体基板又はウェルの不純物
濃度を十分低下させても、パンチスルーを招くことな
く、信号蓄積部に蓄積された信号電荷を低電圧駆動のＭ
ＯＳトランジスタを用いて完全読み出しを行うことが可
能となる。
【００１２】
【発明の実施の形態】以下、本発明の詳細を図示の実施
形態によって説明する。
形態によって説明する。
【００１３】（第１の実施形態）図１は、本発明の第１
の実施形態に係わるＭＯＳ型固体撮像装置を示す回路構
成図である。
の実施形態に係わるＭＯＳ型固体撮像装置を示す回路構
成図である。
【００１４】光電変換のためのフォトダイオード１（１
−１−１，１−１−２，〜，１−３−３）、その信号を
読み出す読み出しトランジスタ２（２−１−１，２−１
−２，〜，２−３−３）、読み出した信号電荷を増幅す
る増幅トランジスタ３（３−１−１，３−１−２，〜，
３−３−３）、信号を読み出すラインを選択する垂直選
択トランジスタ４（４−１−１，４−１−２，〜４−３
−３）、信号電荷をリセットするリセットトランジスタ
５（５−１−１，５−１−２，〜，５−３−３）からな
る単位セルが、３×３と二次元状に配列されている。な
お、実際にはこれより多くの単位セルが配列される。
−１−１，１−１−２，〜，１−３−３）、その信号を
読み出す読み出しトランジスタ２（２−１−１，２−１
−２，〜，２−３−３）、読み出した信号電荷を増幅す
る増幅トランジスタ３（３−１−１，３−１−２，〜，
３−３−３）、信号を読み出すラインを選択する垂直選
択トランジスタ４（４−１−１，４−１−２，〜４−３
−３）、信号電荷をリセットするリセットトランジスタ
５（５−１−１，５−１−２，〜，５−３−３）からな
る単位セルが、３×３と二次元状に配列されている。な
お、実際にはこれより多くの単位セルが配列される。
【００１５】垂直シフトレジスタ６から水平方向に配線
されている水平アドレス線７（７−１，〜，７−３）は
垂直選択トランジスタ４のゲートに結線され、信号を読
み出すラインを決めている。リセット線８（８−１，
〜，８−３）はリセットトランジスタ５のゲートに結線
されている。増幅トランジスタ３のソースは垂直信号線
９（９−１，〜，９−３）に結線され、その一端には負
荷トランジスタ１０（１０−１，〜，１０−３）が設け
られている。垂直信号線９の他端は、水平シフトレジス
タ１２から供給される選択パルスにより選択される水平
選択トランジスタ１１（１１−１，〜，１１−３）を介
して水平信号線１３に結線されている。
されている水平アドレス線７（７−１，〜，７−３）は
垂直選択トランジスタ４のゲートに結線され、信号を読
み出すラインを決めている。リセット線８（８−１，
〜，８−３）はリセットトランジスタ５のゲートに結線
されている。増幅トランジスタ３のソースは垂直信号線
９（９−１，〜，９−３）に結線され、その一端には負
荷トランジスタ１０（１０−１，〜，１０−３）が設け
られている。垂直信号線９の他端は、水平シフトレジス
タ１２から供給される選択パルスにより選択される水平
選択トランジスタ１１（１１−１，〜，１１−３）を介
して水平信号線１３に結線されている。
【００１６】回路的な構成は従来装置と基本的に同様で
あるが、本実施形態は以下に示す素子構造が従来装置と
は異なっている。
あるが、本実施形態は以下に示す素子構造が従来装置と
は異なっている。
【００１７】図２は、本実施形態を説明するための素子
構造断面図である。この図では、１つの単位セル部分
（１画素）における光電変換部及び信号読み出し部を示
している。
構造断面図である。この図では、１つの単位セル部分
（１画素）における光電変換部及び信号読み出し部を示
している。
【００１８】ｐ型（第１導電型）半導体基板又はｐ型ウ
ェル２１内に、光電変換された信号電荷を蓄積するため
のｎ型（第２導電型）のフォトダイオード（信号蓄積
部）２２が形成され、フォトダイオード２２より基板表
面側にゲート電極２５に隣接してｐ型の表面シールド層
２３が形成されている。また、ゲート電極２５に対して
表面シールド層２３の反対方面の基板表面にドレイン領
域２４が形成され、ドレイン領域２４より基板裏面側に
ｐ型のパンチスルーストッパ２６が形成されている。な
お、図中の２７はゲート酸化膜、２８は側壁絶縁膜を示
している。
ェル２１内に、光電変換された信号電荷を蓄積するため
のｎ型（第２導電型）のフォトダイオード（信号蓄積
部）２２が形成され、フォトダイオード２２より基板表
面側にゲート電極２５に隣接してｐ型の表面シールド層
２３が形成されている。また、ゲート電極２５に対して
表面シールド層２３の反対方面の基板表面にドレイン領
域２４が形成され、ドレイン領域２４より基板裏面側に
ｐ型のパンチスルーストッパ２６が形成されている。な
お、図中の２７はゲート酸化膜、２８は側壁絶縁膜を示
している。
【００１９】フォトダイオード２２は基板内部に形成さ
れ、基板表面がフォトダイオード２２と異なる導電型の
表面シールド層２３でシールドされているため、フォト
ダイオード２２に蓄積される電荷は、基板表面で発生す
る雑音電荷を蓄積しない。さらに、フォトダイオード２
２のポテンシャルは１．０Ｖ程度に設定し完全空乏化し
て読み出す。ゲート電圧３．３Ｖ程度の低電圧駆動で完
全空乏化するためには、フォトダイオード２２のポテン
シャルは１．４Ｖ以下が望ましい。
れ、基板表面がフォトダイオード２２と異なる導電型の
表面シールド層２３でシールドされているため、フォト
ダイオード２２に蓄積される電荷は、基板表面で発生す
る雑音電荷を蓄積しない。さらに、フォトダイオード２
２のポテンシャルは１．０Ｖ程度に設定し完全空乏化し
て読み出す。ゲート電圧３．３Ｖ程度の低電圧駆動で完
全空乏化するためには、フォトダイオード２２のポテン
シャルは１．４Ｖ以下が望ましい。
【００２０】ゲート下に形成されるｐ型の領域は１×１
０16／ｃｍ3 〜１×１０15／ｃｍ3程度の濃度に設定す
る。このような濃度では、フォトダイオード２２に蓄積
された電荷がドレイン領域２４にゲート電極２５の制御
なしに読み込まれる。これを防ぐため、パンチスルー防
止用にｐ型のパンチスルーストッパ２６を形成してい
る。表面シールド層２３及びパンチスルーストッパ２６
のｐ型不純物濃度は、基板２１よりも１桁以上高いのが
望ましい。
０16／ｃｍ3 〜１×１０15／ｃｍ3程度の濃度に設定す
る。このような濃度では、フォトダイオード２２に蓄積
された電荷がドレイン領域２４にゲート電極２５の制御
なしに読み込まれる。これを防ぐため、パンチスルー防
止用にｐ型のパンチスルーストッパ２６を形成してい
る。表面シールド層２３及びパンチスルーストッパ２６
のｐ型不純物濃度は、基板２１よりも１桁以上高いのが
望ましい。
【００２１】図２の構造では、ゲート電極２５に隣接し
て表面シールド層２３が形成されているため、ゲート電
極２５に印加した電圧により、フォトダイオード２２か
らドレイン領域２４ヘの信号転送が難しくなる。このた
め、フォトダイオード２２は、ゲート電極２５の下に領
域が届くように形成する必要がある。表面シールド側の
ゲート端からフォトダイオード２２の端までの距離を、
例えば０．２５μｍに設定する。
て表面シールド層２３が形成されているため、ゲート電
極２５に印加した電圧により、フォトダイオード２２か
らドレイン領域２４ヘの信号転送が難しくなる。このた
め、フォトダイオード２２は、ゲート電極２５の下に領
域が届くように形成する必要がある。表面シールド側の
ゲート端からフォトダイオード２２の端までの距離を、
例えば０．２５μｍに設定する。
【００２２】ここで、ゲート端と表面シールド層２３の
端とのオフセットＢを０．２μｍ以上に設定した場合、
ゲート端とフォトダイオード２２の端とのオフセットＡ
を０．２μｍ以上とすれば良く、フォトダイオード２２
と表面シールド層２３とのオフセットＡ＋Ｂは０．４μ
ｍ以上であれば良い。
端とのオフセットＢを０．２μｍ以上に設定した場合、
ゲート端とフォトダイオード２２の端とのオフセットＡ
を０．２μｍ以上とすれば良く、フォトダイオード２２
と表面シールド層２３とのオフセットＡ＋Ｂは０．４μ
ｍ以上であれば良い。
【００２３】次に、本実施形態の製造方法について、図
３及び図４を参照して説明する。
３及び図４を参照して説明する。
【００２４】第１の方法として、まず図３（ａ）に示す
ように、ゲート形成前にｐ型Ｓｉ基板２１上にレジスト
３１を塗布形成し、イオンインプラを用いてｎ型拡散層
からなるフォトダイオード２２を形成する。次いで、レ
ジスト３１を除去した後、図３（ｂ）に示すように、ゲ
ート電極２５を形成すると共に、側壁絶縁膜２８を形成
する。次いで、図３（ｃ）に示すように、フォトダイオ
ード２２と反対側にレジスト３２を塗布形成し、側壁絶
縁膜２８を含むゲートセルフアラインでｐ+ 型の表面シ
ールド層２３を形成する。
ように、ゲート形成前にｐ型Ｓｉ基板２１上にレジスト
３１を塗布形成し、イオンインプラを用いてｎ型拡散層
からなるフォトダイオード２２を形成する。次いで、レ
ジスト３１を除去した後、図３（ｂ）に示すように、ゲ
ート電極２５を形成すると共に、側壁絶縁膜２８を形成
する。次いで、図３（ｃ）に示すように、フォトダイオ
ード２２と反対側にレジスト３２を塗布形成し、側壁絶
縁膜２８を含むゲートセルフアラインでｐ+ 型の表面シ
ールド層２３を形成する。
【００２５】次いで、レジスト３２を除去した後、図３
（ｄ）に示すように、フォトダイオード２２側にレジス
ト３３を塗布形成する。そして、露出した側壁絶縁膜２
８を除去した後、ゲートセルフアラインでｎ型拡散層か
らなるドレイン領域２４を形成する。最後に、レジスト
３３を除去した後、図３（ｅ）に示すように、レジスト
３４を塗布形成し、イオンインプラを用いてｐ+ 型拡散
層からなるパンチスルーストッパ２６を形成する。ここ
で、図３（ｃ）（ｄ）の工程の順序を逆転させて製造し
てもよい。
（ｄ）に示すように、フォトダイオード２２側にレジス
ト３３を塗布形成する。そして、露出した側壁絶縁膜２
８を除去した後、ゲートセルフアラインでｎ型拡散層か
らなるドレイン領域２４を形成する。最後に、レジスト
３３を除去した後、図３（ｅ）に示すように、レジスト
３４を塗布形成し、イオンインプラを用いてｐ+ 型拡散
層からなるパンチスルーストッパ２６を形成する。ここ
で、図３（ｃ）（ｄ）の工程の順序を逆転させて製造し
てもよい。
【００２６】また、第２の方法として、まず図４（ａ）
に示すように、ゲート形成前にｐ型Ｓｉ基板２１上にレ
ジスト３１を塗布形成し、イオンインプラを用いてｎ型
拡散層からなるフォトダイオード２２を形成する。次い
で、レジスト３１を除去した後、図４（ｂ）に示すよう
に、ゲート電極２５を形成する。次いで、図４（ｃ）に
示すように、フォトダイオード２２側にレジスト３４を
塗布形成し、ゲートセルフアラインでｐ+ 型の拡散層か
らなるパンチスルーストッパ２６を形成する。
に示すように、ゲート形成前にｐ型Ｓｉ基板２１上にレ
ジスト３１を塗布形成し、イオンインプラを用いてｎ型
拡散層からなるフォトダイオード２２を形成する。次い
で、レジスト３１を除去した後、図４（ｂ）に示すよう
に、ゲート電極２５を形成する。次いで、図４（ｃ）に
示すように、フォトダイオード２２側にレジスト３４を
塗布形成し、ゲートセルフアラインでｐ+ 型の拡散層か
らなるパンチスルーストッパ２６を形成する。
【００２７】次いで、レジスト３４を除去した後、図４
（ｄ）に示すように、ゲート電極２５の側部に側壁絶縁
膜２８を形成する。そして、フォトダイオード２２と反
対側にレジスト３２を塗布形成し、ゲートセルフアライ
ンでｐ+ 型の拡散層からなる表面シールド層２３を形成
する。最後に、レジスト３２を除去した後、図４（ｅ）
に示すように、フォトダイオード２２側にレジスト３３
を塗布形成し、ｎ型拡散層からなるドレイン領域２４を
形成する。ここで、図４（ｄ）（ｅ）の工程の順序を逆
転させて製造してもよい。
（ｄ）に示すように、ゲート電極２５の側部に側壁絶縁
膜２８を形成する。そして、フォトダイオード２２と反
対側にレジスト３２を塗布形成し、ゲートセルフアライ
ンでｐ+ 型の拡散層からなる表面シールド層２３を形成
する。最後に、レジスト３２を除去した後、図４（ｅ）
に示すように、フォトダイオード２２側にレジスト３３
を塗布形成し、ｎ型拡散層からなるドレイン領域２４を
形成する。ここで、図４（ｄ）（ｅ）の工程の順序を逆
転させて製造してもよい。
【００２８】このように本実施形態によれば、フォトダ
イオード２２の上部にｐ型の表面シールド層２３を設け
ると共に、ｎ型ドレイン領域２４の下部にｐ型のパンチ
スルーストッパ２６を設けることにより、基板表面のリ
ーク電流発生を防止できると共に、ｐ型Ｓｉ基板２１の
不純物濃度を薄くしてもソース・ドレイン間にパンチス
ルーが発生するのを防止できる。このため、ＭＯＳトラ
ンジスタのゲート電極２５に３．３Ｖ程度の低電圧を印
加するのみで、フォトダイオード２２の信号電荷を完全
読み出しすることができる。
イオード２２の上部にｐ型の表面シールド層２３を設け
ると共に、ｎ型ドレイン領域２４の下部にｐ型のパンチ
スルーストッパ２６を設けることにより、基板表面のリ
ーク電流発生を防止できると共に、ｐ型Ｓｉ基板２１の
不純物濃度を薄くしてもソース・ドレイン間にパンチス
ルーが発生するのを防止できる。このため、ＭＯＳトラ
ンジスタのゲート電極２５に３．３Ｖ程度の低電圧を印
加するのみで、フォトダイオード２２の信号電荷を完全
読み出しすることができる。
【００２９】（第２の実施形態）図５は、本発明の第２
の実施形態に係わるＭＯＳ型固体撮像装置の素子構造を
示す断面図である。なお、図２と同一部分には同一符号
を付して、その詳しい説明は省略する。
の実施形態に係わるＭＯＳ型固体撮像装置の素子構造を
示す断面図である。なお、図２と同一部分には同一符号
を付して、その詳しい説明は省略する。
【００３０】本実施形態が先に説明した第１の実施形態
と異なる点は、ゲート端と表面シールド層２６とのオフ
セットＢ’を大きくしたことにある。図５の構造では、
ゲート端に対して表面シールド層２３が距離をおいて形
成されているため、表面シールド側のゲート端からフォ
トダイオード２２の端までの距離を、図２の構造の場合
より短く設定する。この距離は、例えば０．１５μｍで
ある。
と異なる点は、ゲート端と表面シールド層２６とのオフ
セットＢ’を大きくしたことにある。図５の構造では、
ゲート端に対して表面シールド層２３が距離をおいて形
成されているため、表面シールド側のゲート端からフォ
トダイオード２２の端までの距離を、図２の構造の場合
より短く設定する。この距離は、例えば０．１５μｍで
ある。
【００３１】ここで、ゲート端と表面シールド層２３の
端とのオフセットＢ’を０．３μｍ以上に設定した場
合、ゲート端とフォトダイオード２２の端とのオフセッ
トＡ’を０．１μｍ以上とすれば良く、フォトダイオー
ド２２と表面シールド層２３とのオフセットＡ’＋Ｂ’
は０．４μｍ以上であれば良い。
端とのオフセットＢ’を０．３μｍ以上に設定した場
合、ゲート端とフォトダイオード２２の端とのオフセッ
トＡ’を０．１μｍ以上とすれば良く、フォトダイオー
ド２２と表面シールド層２３とのオフセットＡ’＋Ｂ’
は０．４μｍ以上であれば良い。
【００３２】次に、本実施形態の製造方法について、図
６及び図７を参照して説明する。
６及び図７を参照して説明する。
【００３３】第１の方法として、まず図６（ａ）に示す
ように、ゲート形成前にｐ型Ｓｉ基板２１上にレジスト
３１を塗布形成し、イオンインプラを用いてｎ型拡散層
からなるフォトダイオード２２を形成する。次いで、レ
ジスト３１を除去した後、図６（ｂ）に示すように、ゲ
ート電極２５を形成する。次いで、図６（ｃ）に示すよ
うに、フォトダイオード２２と反対側及びフォトダイオ
ード２２側の一部が隠れるようにレジスト３２’を塗布
形成し、ｐ+ 型の表面シールド層２３を形成する。この
とき、表面シールド層２３はゲート電極２５と大きなオ
フセットが存在する。ゲートオフセット距離は、例えば
０．３μｍである。
ように、ゲート形成前にｐ型Ｓｉ基板２１上にレジスト
３１を塗布形成し、イオンインプラを用いてｎ型拡散層
からなるフォトダイオード２２を形成する。次いで、レ
ジスト３１を除去した後、図６（ｂ）に示すように、ゲ
ート電極２５を形成する。次いで、図６（ｃ）に示すよ
うに、フォトダイオード２２と反対側及びフォトダイオ
ード２２側の一部が隠れるようにレジスト３２’を塗布
形成し、ｐ+ 型の表面シールド層２３を形成する。この
とき、表面シールド層２３はゲート電極２５と大きなオ
フセットが存在する。ゲートオフセット距離は、例えば
０．３μｍである。
【００３４】次いで、レジスト３２を除去した後、図６
（ｄ）に示すように、フォトダイオード２２側にレジス
ト３３を塗布形成した後、ゲートセルフアラインでｎ型
拡散層からなるドレイン領域２４を形成する。最後に、
レジスト３３を除去した後、図６（ｅ）に示すように、
レジスト３４を塗布形成し、イオンインプラを用いてｐ
+ 型拡散層からなるパンチスルーストッパ２６を形成す
る。ここで、図６（ｃ）（ｄ）の工程の順序を逆転させ
て製造してもよい。
（ｄ）に示すように、フォトダイオード２２側にレジス
ト３３を塗布形成した後、ゲートセルフアラインでｎ型
拡散層からなるドレイン領域２４を形成する。最後に、
レジスト３３を除去した後、図６（ｅ）に示すように、
レジスト３４を塗布形成し、イオンインプラを用いてｐ
+ 型拡散層からなるパンチスルーストッパ２６を形成す
る。ここで、図６（ｃ）（ｄ）の工程の順序を逆転させ
て製造してもよい。
【００３５】また、第２の方法として、まず図７（ａ）
に示すように、ゲート形成前にｐ型Ｓｉ基板２１上にレ
ジスト３１を塗布形成し、イオンインプラを用いてｎ型
拡散層からなるフォトダイオード２２を形成する。次い
で、レジスト３１を除去した後、図７（ｂ）に示すよう
に、ゲート電極２５を形成する。次いで、図７（ｃ）に
示すように、フォトダイオード２２側にレジスト３４を
塗布形成し、ゲートセルフアラインでｐ+ 型の拡散層か
らなるパンチスルーストッパ２６を形成する。
に示すように、ゲート形成前にｐ型Ｓｉ基板２１上にレ
ジスト３１を塗布形成し、イオンインプラを用いてｎ型
拡散層からなるフォトダイオード２２を形成する。次い
で、レジスト３１を除去した後、図７（ｂ）に示すよう
に、ゲート電極２５を形成する。次いで、図７（ｃ）に
示すように、フォトダイオード２２側にレジスト３４を
塗布形成し、ゲートセルフアラインでｐ+ 型の拡散層か
らなるパンチスルーストッパ２６を形成する。
【００３６】次いで、レジスト３４を除去した後、図７
（ｄ）に示すように、フォトダイオード２２と反対側及
びフォトダイオード２２側の一部が隠れるようにレジス
ト３２’を塗布形成し、ｐ+ 型の拡散層からなる表面シ
ールド層２３を形成する。このとき、表面シールド層２
３はゲート電極２５と大きなオフセットが存在する。ゲ
ートオフセット距離は、例えば０．３μｍである。最後
に、レジスト３２’を除去した後、図７（ｅ）に示すよ
うに、フォトダイオード２２側にレジスト３３を塗布形
成し、ｎ型拡散層からなるドレイン領域２４を形成す
る。ここで、図７（ｄ）（ｅ）の工程の順序を逆転させ
て製造してもよい。
（ｄ）に示すように、フォトダイオード２２と反対側及
びフォトダイオード２２側の一部が隠れるようにレジス
ト３２’を塗布形成し、ｐ+ 型の拡散層からなる表面シ
ールド層２３を形成する。このとき、表面シールド層２
３はゲート電極２５と大きなオフセットが存在する。ゲ
ートオフセット距離は、例えば０．３μｍである。最後
に、レジスト３２’を除去した後、図７（ｅ）に示すよ
うに、フォトダイオード２２側にレジスト３３を塗布形
成し、ｎ型拡散層からなるドレイン領域２４を形成す
る。ここで、図７（ｄ）（ｅ）の工程の順序を逆転させ
て製造してもよい。
【００３７】このように本実施形態では、ゲート端に対
する表面シールド層２３のオフセットが異なるのみで、
第１の実施形態と実質的に同様の構成，製法で実現され
る。従って、第１の実施形態と同様の効果が得られる。
する表面シールド層２３のオフセットが異なるのみで、
第１の実施形態と実質的に同様の構成，製法で実現され
る。従って、第１の実施形態と同様の効果が得られる。
【００３８】（第３の実施形態）図８は、本発明の第３
の実施形態に係わるＭＯＳ型固体撮像装置の素子構造断
面図である。なお、図２と同一部分には同一符号を付し
て、その詳しい説明は省略する。
の実施形態に係わるＭＯＳ型固体撮像装置の素子構造断
面図である。なお、図２と同一部分には同一符号を付し
て、その詳しい説明は省略する。
【００３９】本実施形態が先に説明した第１の実施形態
と異なる点は、ゲート端に対する表面シールド層２３の
オフセットをなくしたことにある。図８の構造では、ゲ
ート端に隣接して表面シールド層が形成されているた
め、ゲート電極２５に印加した電圧により、フォトダイ
オード２２からドレイン領域２４ヘの信号転送が難しく
なる。このため、フォトダイオード２２は、ゲート電極
２５の下に領域が届くように形成する必要がある。
と異なる点は、ゲート端に対する表面シールド層２３の
オフセットをなくしたことにある。図８の構造では、ゲ
ート端に隣接して表面シールド層が形成されているた
め、ゲート電極２５に印加した電圧により、フォトダイ
オード２２からドレイン領域２４ヘの信号転送が難しく
なる。このため、フォトダイオード２２は、ゲート電極
２５の下に領域が届くように形成する必要がある。
【００４０】本実施形態では、表面シールド側のゲート
端からフォトダイオード２２の端までの距離Ａ”を、例
えば０．４５μｍに設定する。ここで、ゲート端と表面
シールド層２３の端とのオフセットを０に設定した場
合、ゲート端とフォトダイオード２２の端とのオフセッ
トＡ”を０．４μｍ以上とすれば良い。
端からフォトダイオード２２の端までの距離Ａ”を、例
えば０．４５μｍに設定する。ここで、ゲート端と表面
シールド層２３の端とのオフセットを０に設定した場
合、ゲート端とフォトダイオード２２の端とのオフセッ
トＡ”を０．４μｍ以上とすれば良い。
【００４１】次に、本実施形態の製造方法について、図
９を参照して説明する。
９を参照して説明する。
【００４２】まず、図９（ａ）に示すように、ゲート形
成前にｐ型Ｓｉ基板２１上にレジスト３１を塗布形成
し、イオンインプラを用いてｎ型拡散層からなるフォト
ダイオード２２を形成する。次いで、レジスト３１を除
去した後、図９（ｂ）に示すように、ゲート電極２５を
形成する。次いで、図９（ｃ）に示すように、フォトダ
イオード２２と反対側にレジスト３２を塗布形成し、ゲ
ートセルフアラインでｐ+ 型の表面シールド層２３を形
成する。
成前にｐ型Ｓｉ基板２１上にレジスト３１を塗布形成
し、イオンインプラを用いてｎ型拡散層からなるフォト
ダイオード２２を形成する。次いで、レジスト３１を除
去した後、図９（ｂ）に示すように、ゲート電極２５を
形成する。次いで、図９（ｃ）に示すように、フォトダ
イオード２２と反対側にレジスト３２を塗布形成し、ゲ
ートセルフアラインでｐ+ 型の表面シールド層２３を形
成する。
【００４３】次いで、レジスト３２を除去した後、図９
（ｄ）に示すように、フォトダイオード２２側にレジス
ト３３を塗布形成した後、ゲートセルフアラインでｐ+
型拡散層からなるパンチスルーストッパ２６を形成す
る。最後に、レジスト３３を除去した後、図９（ｅ）に
示すように、レジスト３４を塗布形成し、ゲートセルフ
アラインでｎ型拡散層からなるドレイン領域２４を形成
する。ここで、図９（ｃ）（ｄ）の工程の順序を逆転さ
せて製造してもよい。
（ｄ）に示すように、フォトダイオード２２側にレジス
ト３３を塗布形成した後、ゲートセルフアラインでｐ+
型拡散層からなるパンチスルーストッパ２６を形成す
る。最後に、レジスト３３を除去した後、図９（ｅ）に
示すように、レジスト３４を塗布形成し、ゲートセルフ
アラインでｎ型拡散層からなるドレイン領域２４を形成
する。ここで、図９（ｃ）（ｄ）の工程の順序を逆転さ
せて製造してもよい。
【００４４】このように本実施形態では、ゲート端に対
する表面シールド層２３のオフセットを０にしたのみ
で、第１の実施形態と実質的に同様の構成，製法で実現
されるので、第１の実施形態と同様の効果が得られる。
する表面シールド層２３のオフセットを０にしたのみ
で、第１の実施形態と実質的に同様の構成，製法で実現
されるので、第１の実施形態と同様の効果が得られる。
【００４５】なお、本発明は上述した各実施形態に限定
されるものではない。実施形態では、ＭＯＳ型固体撮像
装置を例に取り説明したが、本発明はこれに限らずＣＣ
Ｄ型の固体撮像装置に適用することもできる。信号蓄積
部に蓄積された信号電荷を、ＭＯＳトランジスタを介し
て読み出す構成であれば適用可能である。また、第１導
電型としての基板又はウェル，表面シールド層，パンチ
スルーストッパの不純物濃度、第２導電型としての信号
蓄積部，ドレイン領域の不純物濃度等は、仕様に応じて
適宜変更可能である。
されるものではない。実施形態では、ＭＯＳ型固体撮像
装置を例に取り説明したが、本発明はこれに限らずＣＣ
Ｄ型の固体撮像装置に適用することもできる。信号蓄積
部に蓄積された信号電荷を、ＭＯＳトランジスタを介し
て読み出す構成であれば適用可能である。また、第１導
電型としての基板又はウェル，表面シールド層，パンチ
スルーストッパの不純物濃度、第２導電型としての信号
蓄積部，ドレイン領域の不純物濃度等は、仕様に応じて
適宜変更可能である。
【００４６】その他、本発明の要旨を逸脱しない範囲
で、種々変形して実施することができる。
で、種々変形して実施することができる。
【００４７】
【発明の効果】以上詳述したように本発明によれば、基
板表面に表面シールド層を設けると共に、ドレイン領域
の下部にパンチスルーストッパを設けることにより、基
板表面の界面準位に起因するリーク電流による雑音や信
号蓄積部の残像による雑音を低減すると共に、ソース・
ドレイン間のパンチスルーを防止することができる。従
って、信号蓄積部に蓄積された信号電荷を低電圧駆動の
ＭＯＳトランジスタを用いて完全に読み出すことが可能
となる。
板表面に表面シールド層を設けると共に、ドレイン領域
の下部にパンチスルーストッパを設けることにより、基
板表面の界面準位に起因するリーク電流による雑音や信
号蓄積部の残像による雑音を低減すると共に、ソース・
ドレイン間のパンチスルーを防止することができる。従
って、信号蓄積部に蓄積された信号電荷を低電圧駆動の
ＭＯＳトランジスタを用いて完全に読み出すことが可能
となる。
【図１】第１の実施形態に係わる増幅型固体撮像装置を
示す回路構成図。
示す回路構成図。
【図２】第１の実施形態における１画素の光電変換部及
び信号読み出し部を示す素子構造断面図。
び信号読み出し部を示す素子構造断面図。
【図３】第１の実施形態における固体撮像装置の製造工
程を示す断面図。
程を示す断面図。
【図４】第１の実施形態における固体撮像装置の製造工
程を示す断面図。
程を示す断面図。
【図５】第２の実施形態における１画素の光電変換部及
び信号読み出し部を示す素子構造断面図。
び信号読み出し部を示す素子構造断面図。
【図６】第２の実施形態における固体撮像装置の製造工
程を示す断面図。
程を示す断面図。
【図７】第２の実施形態における固体撮像装置の製造工
程を示す断面図。
程を示す断面図。
【図８】第３の実施形態における１画素の光電変換部及
び信号読み出し部を示す素子構造断面図。
び信号読み出し部を示す素子構造断面図。
【図９】第３の実施形態における固体撮像装置の製造工
程を示す断面図。
程を示す断面図。
１…フォトダイオード ２…読み出しトランジスタ ３…増幅トランジスタ ４…垂直選択トランジスタ ５…リセットトランジスタ ６…垂直シフトレジスタ ７…水平アドレス線 ８…リセット線 ９…垂直信号線 １０…負荷トランジスタ １１…水平選択トランジスタ １２…水平シフトレジスタ １３…水平信号線 ２１…ｐ型半導体基板又はウェル ２２…ｎ型フォトダイオード（信号蓄積部） ２３…ｐ+ 型表面シールド層 ２４…ｎ型ドレイン領域 ２５…ゲート電極 ２６…ｐ+ 型パンチスルーストッパ ２７…ゲート酸化膜 ２８…側壁絶縁膜 ３１〜３４…レジスト
───────────────────────────────────────────────────── フロントページの続き (72)発明者 山口 鉄也 神奈川県川崎市幸区小向東芝町１番地 株 式会社東芝多摩川工場内 (72)発明者 森 輝子 神奈川県川崎市幸区小向東芝町１番地 株 式会社東芝多摩川工場内 Ｆターム(参考） 4M118 AA05 AB01 BA14 CA04 CA18 EA07 EA14 FA06 FA33
Claims (1)
- 【請求項１】第１導電型の半導体基板又はウェルの内部
に設けられ、光電変換して得られた信号電荷を蓄積する
第２導電型の信号蓄積部と、この信号蓄積部の上部で前
記基板又はウェルの表面に設けられた、該基板又はウェ
ルよりも不純物濃度の高い第１導電型の表面シールド層
と、前記信号蓄積部の一端に隣接して前記基板又はウェ
ルの上部に設けられたゲート電極と、このゲート電極の
前記信号蓄積部とは反対側の端に隣接して設けられた第
２導電型のドレイン領域と、このドレイン領域の下部に
設けられた、前記基板又はウェルよりも不純物濃度の高
い第１導電型パンチスルーストッパとを具備してなり、 前記信号蓄積部とゲート電極は前記基板又はウェルの表
面方向で一部が重なっており、前記表面シールド層は前
記信号蓄積部よりも前記ゲート電極と反対側に後退して
いることを特徴とする固体撮像装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP32696398A JP3802249B2 (ja) | 1998-11-17 | 1998-11-17 | 固体撮像装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP32696398A JP3802249B2 (ja) | 1998-11-17 | 1998-11-17 | 固体撮像装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2000150847A true JP2000150847A (ja) | 2000-05-30 |
| JP3802249B2 JP3802249B2 (ja) | 2006-07-26 |
Family
ID=18193756
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP32696398A Expired - Lifetime JP3802249B2 (ja) | 1998-11-17 | 1998-11-17 | 固体撮像装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3802249B2 (ja) |
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| KR20030056325A (ko) * | 2001-12-28 | 2003-07-04 | 주식회사 하이닉스반도체 | 이온화된 불순물 효과를 방지할 수 있는 이미지센서 제조방법 |
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-
1998
- 1998-11-17 JP JP32696398A patent/JP3802249B2/ja not_active Expired - Lifetime
Cited By (15)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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|---|---|
| JP3802249B2 (ja) | 2006-07-26 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20040817 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20041007 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20050118 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20050225 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20060425 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20060427 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090512 Year of fee payment: 3 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100512 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110512 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110512 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120512 Year of fee payment: 6 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120512 Year of fee payment: 6 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130512 Year of fee payment: 7 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130512 Year of fee payment: 7 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20140512 Year of fee payment: 8 |
|
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