JP2000150786A - 入力保護素子及び入力保護素子を有する半導体装置 - Google Patents
入力保護素子及び入力保護素子を有する半導体装置Info
- Publication number
- JP2000150786A JP2000150786A JP10316613A JP31661398A JP2000150786A JP 2000150786 A JP2000150786 A JP 2000150786A JP 10316613 A JP10316613 A JP 10316613A JP 31661398 A JP31661398 A JP 31661398A JP 2000150786 A JP2000150786 A JP 2000150786A
- Authority
- JP
- Japan
- Prior art keywords
- well region
- region
- deep
- semiconductor substrate
- type semiconductor
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Landscapes
- Semiconductor Integrated Circuits (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】
【課題】 アンダーシュート波形又はオーバーシュート
波形が入力された場合であっても、ｎ又はｐ型半導体基
板内にＰ又はＮ型の深いウェル領域を形成し、これらＰ
又はＮ型の深いウェル領域を電気的にフローティングな
状態として入力保護素子に流れる電流を減少させること
ができる入力保護素子及び入力保護素子を有する半導体
装置を提供する。 【解決手段】 ｐ型半導体基板２と、前記ｐ型半導体基
板２の表面に形成されたＰウェル領域４と、前記Ｐウェ
ル領域４内に形成されたｐ型コンタクト領域５及びｎ型
コンタクト領域６と、前記Ｐウェル領域４を取り囲むと
共に、電気的にフローティングな状態に保持された深い
Ｎウェル領域３とを有する
波形が入力された場合であっても、ｎ又はｐ型半導体基
板内にＰ又はＮ型の深いウェル領域を形成し、これらＰ
又はＮ型の深いウェル領域を電気的にフローティングな
状態として入力保護素子に流れる電流を減少させること
ができる入力保護素子及び入力保護素子を有する半導体
装置を提供する。 【解決手段】 ｐ型半導体基板２と、前記ｐ型半導体基
板２の表面に形成されたＰウェル領域４と、前記Ｐウェ
ル領域４内に形成されたｐ型コンタクト領域５及びｎ型
コンタクト領域６と、前記Ｐウェル領域４を取り囲むと
共に、電気的にフローティングな状態に保持された深い
Ｎウェル領域３とを有する
Description
【０００１】
【発明の属する技術分野】本発明は、半導体装置にサー
ジ等の電流が流れ込むことを防ぐ入力保護素子に関し、
特に、電位障壁を形成してサージ等の電流が流れ込むこ
とを防ぐ入力保護素子に関する。
ジ等の電流が流れ込むことを防ぐ入力保護素子に関し、
特に、電位障壁を形成してサージ等の電流が流れ込むこ
とを防ぐ入力保護素子に関する。
【０００２】
【従来の技術】近時、ラッチアップを防止するため等の
理由から入力保護素子をディープＮウェル領域等の周囲
を電位障壁で囲み、このディープＮウェル領域を電源に
接続した構造を持つ入力保護素子を有する半導体装置が
提案されている。図３は、従来の入力保護素子の断面図
である。
理由から入力保護素子をディープＮウェル領域等の周囲
を電位障壁で囲み、このディープＮウェル領域を電源に
接続した構造を持つ入力保護素子を有する半導体装置が
提案されている。図３は、従来の入力保護素子の断面図
である。
【０００３】図３に示すように、従来の入力保護素子１
００において、ｐ型半導体基板１０１には、Ｐウェル領
域１０４が形成されている。このＰウェル領域１０４に
は、Ｐウェル領域１０４よりも不純物濃度が高いｐ+コ
ンタクト領域１０５が２つ形成され、Ｐウェル領域１０
４よりも不純物濃度が高いｎ+コンタクト領域１０６が
１つ形成されている。ｐ+コンタクト領域１０５は、夫
々ＧＮＤ電位に接続されている。ｎ+コンタクト領域１
０６は、外部入力信号配線に接続されている。また、Ｐ
ウェル領域１０４を取り囲むように周囲にはディープＮ
ウェル領域１０２が形成されている。このディープＮウ
ェル領域１０２のｐ型半導体基板１０１表面には、Ｎ+
コンタクト領域１０３が形成されている。このＮ+コン
タクト１０３を介してディープＮウェル領域１０２は電
源に接続されている。
００において、ｐ型半導体基板１０１には、Ｐウェル領
域１０４が形成されている。このＰウェル領域１０４に
は、Ｐウェル領域１０４よりも不純物濃度が高いｐ+コ
ンタクト領域１０５が２つ形成され、Ｐウェル領域１０
４よりも不純物濃度が高いｎ+コンタクト領域１０６が
１つ形成されている。ｐ+コンタクト領域１０５は、夫
々ＧＮＤ電位に接続されている。ｎ+コンタクト領域１
０６は、外部入力信号配線に接続されている。また、Ｐ
ウェル領域１０４を取り囲むように周囲にはディープＮ
ウェル領域１０２が形成されている。このディープＮウ
ェル領域１０２のｐ型半導体基板１０１表面には、Ｎ+
コンタクト領域１０３が形成されている。このＮ+コン
タクト１０３を介してディープＮウェル領域１０２は電
源に接続されている。
【０００４】また、従来の入力保護素子を有する半導体
装置を回路に組み込んだ場合について説明する。図４
は、入力保護素子を有する半導体装置の断面図である。
図４において、入力保護部は、図３に示す入力保護素子
と同一構成物であり、その詳細な説明は省略する。図４
に示すように半導体装置は、サイリスタ構造部と入力保
護部とを有すると共に、サイリスタ構造部と入力保護部
は隣接して形成されている。
装置を回路に組み込んだ場合について説明する。図４
は、入力保護素子を有する半導体装置の断面図である。
図４において、入力保護部は、図３に示す入力保護素子
と同一構成物であり、その詳細な説明は省略する。図４
に示すように半導体装置は、サイリスタ構造部と入力保
護部とを有すると共に、サイリスタ構造部と入力保護部
は隣接して形成されている。
【０００５】サイリスタ構造部には、ｐ型半導体基板１
０１上にはＮウェル領域１０９が形成されている。この
Ｎウェル領域１０９には、ｐ+拡散層抵抗１１０及びｎ+
領域１１１が形成されている。また、ｎ+領域１１１は
電源に接続されており、Ｎウェル領域１０９の電位を電
源電位にしている。Ｎウェル領域１０９が形成されてい
ないｐ型半導体基板１０１の領域上には、ｐ+領域１０
７及びｎ+領域１０８が形成されている。夫々ｐ+領域１
０７は、ＧＮＤ電位に接続され、ｎ+領域１０８は、Ｇ
ＮＤ電位に接続されてＮ型ＭＯＳＦＥＴ等の一部を構成
している。
０１上にはＮウェル領域１０９が形成されている。この
Ｎウェル領域１０９には、ｐ+拡散層抵抗１１０及びｎ+
領域１１１が形成されている。また、ｎ+領域１１１は
電源に接続されており、Ｎウェル領域１０９の電位を電
源電位にしている。Ｎウェル領域１０９が形成されてい
ないｐ型半導体基板１０１の領域上には、ｐ+領域１０
７及びｎ+領域１０８が形成されている。夫々ｐ+領域１
０７は、ＧＮＤ電位に接続され、ｎ+領域１０８は、Ｇ
ＮＤ電位に接続されてＮ型ＭＯＳＦＥＴ等の一部を構成
している。
【０００６】図４に示すように、サイリスタ構造部と入
力保護部との距離が例えば、１００μｍである場合につ
いて説明する。ｐ型半導体基板１０１とｎ+コンタクト
領域１０６とで構成されるダイオードが導通するような
信号が外部から入力された場合、ｎ+領域１１１とＮウ
ェル領域１０９とｐ型半導体基板１０１とｎ+コンタク
ト領域１０６とで構成される寄生トランジスタにより、
Ｎウェル領域１０９に電流が流れる。このため、Ｎウェ
ル領域１０９の電位が下がり、ｐ+拡散層抵抗１１０と
Ｎウェル領域１０９とで構成される寄生ダイオードが導
通し、ｐ+拡散層抵抗１１０とＮウェル領域１０９とｐ
型半導体基板１０１とｎ+領域１０８とで構成される寄
生サイリスタがオンすることによりラッチアップが発生
する。この場合、ラッチアップ発生のトリガとなるの
は、ｎ+領域１１１とＮウェル領域１０９とｐ型半導体
基板１０１とｎ+コンタクト領域１０６とを流れるトラ
ンジスタ電流である。そこで、このラッチアップを防ぐ
ためにＮウェル領域１０９の周囲に電位を電源電位とし
たディープＮウェル領域１０２を挿入することが一般的
に行われている。
力保護部との距離が例えば、１００μｍである場合につ
いて説明する。ｐ型半導体基板１０１とｎ+コンタクト
領域１０６とで構成されるダイオードが導通するような
信号が外部から入力された場合、ｎ+領域１１１とＮウ
ェル領域１０９とｐ型半導体基板１０１とｎ+コンタク
ト領域１０６とで構成される寄生トランジスタにより、
Ｎウェル領域１０９に電流が流れる。このため、Ｎウェ
ル領域１０９の電位が下がり、ｐ+拡散層抵抗１１０と
Ｎウェル領域１０９とで構成される寄生ダイオードが導
通し、ｐ+拡散層抵抗１１０とＮウェル領域１０９とｐ
型半導体基板１０１とｎ+領域１０８とで構成される寄
生サイリスタがオンすることによりラッチアップが発生
する。この場合、ラッチアップ発生のトリガとなるの
は、ｎ+領域１１１とＮウェル領域１０９とｐ型半導体
基板１０１とｎ+コンタクト領域１０６とを流れるトラ
ンジスタ電流である。そこで、このラッチアップを防ぐ
ためにＮウェル領域１０９の周囲に電位を電源電位とし
たディープＮウェル領域１０２を挿入することが一般的
に行われている。
【０００７】
【発明が解決しようとする課題】しかし、図３に示すよ
うに、ディープＮウェル領域１０２を電源に接続し、電
源電位としている構造では、Ｐウェル領域１０４とｎ+
コンタクト領域１０６とで構成される保護ダイオードを
導通するような入力が外部から印加された場合には、デ
ィープＮウェル領域１０２が電源に接続されているため
にディープＮウェル領域１０２とＰウェル領域１０４と
の間が逆バイアスされ、Ｎ+コンタクト１０３とディー
プＮウェル領域１０２とＰウェル領域１０４とｎ+コン
タクト領域１０６とで構成されるｎｎｐｎ構造の寄生ト
ランジスタにトランジスタ電流が流れる。このため、シ
ステムから入力される波形にアンダーシュートがあった
場合には、入力保護素子部の寄生トランジスタが作用
し、入力部で半導体装置の動作と無関係な電力を消費し
てしまうという問題点がある。
うに、ディープＮウェル領域１０２を電源に接続し、電
源電位としている構造では、Ｐウェル領域１０４とｎ+
コンタクト領域１０６とで構成される保護ダイオードを
導通するような入力が外部から印加された場合には、デ
ィープＮウェル領域１０２が電源に接続されているため
にディープＮウェル領域１０２とＰウェル領域１０４と
の間が逆バイアスされ、Ｎ+コンタクト１０３とディー
プＮウェル領域１０２とＰウェル領域１０４とｎ+コン
タクト領域１０６とで構成されるｎｎｐｎ構造の寄生ト
ランジスタにトランジスタ電流が流れる。このため、シ
ステムから入力される波形にアンダーシュートがあった
場合には、入力保護素子部の寄生トランジスタが作用
し、入力部で半導体装置の動作と無関係な電力を消費し
てしまうという問題点がある。
【０００８】本発明はかかる問題点に鑑みてなされたも
のであって、アンダーシュート波形又はオーバーシュー
ト波形が入力された場合であっても、ｎ又はｐ型半導体
基板内にＰ又はＮ型の深いウェル領域を形成し、これら
Ｐ又はＮ型の深いウェル領域を電気的にフローティング
な状態として入力保護素子に流れる電流を減少させるこ
とができる入力保護素子及び入力保護素子を有する半導
体装置を提供することを目的とする。
のであって、アンダーシュート波形又はオーバーシュー
ト波形が入力された場合であっても、ｎ又はｐ型半導体
基板内にＰ又はＮ型の深いウェル領域を形成し、これら
Ｐ又はＮ型の深いウェル領域を電気的にフローティング
な状態として入力保護素子に流れる電流を減少させるこ
とができる入力保護素子及び入力保護素子を有する半導
体装置を提供することを目的とする。
【０００９】
【課題を解決するための手段】本願第１発明に係る入力
保護素子は、ｐ型半導体基板と、前記ｐ型半導体基板の
表面に形成されたＰウェル領域と、前記Ｐウェル領域内
に形成されたｐ型コンタクト領域及びｎ型コンタクト領
域と、前記Ｐウェル領域を取り囲むと共に、電気的にフ
ローティングな状態に保持された深いＮウェル領域とを
有することを特徴とする。
保護素子は、ｐ型半導体基板と、前記ｐ型半導体基板の
表面に形成されたＰウェル領域と、前記Ｐウェル領域内
に形成されたｐ型コンタクト領域及びｎ型コンタクト領
域と、前記Ｐウェル領域を取り囲むと共に、電気的にフ
ローティングな状態に保持された深いＮウェル領域とを
有することを特徴とする。
【００１０】本発明においては、ｎ型半導体基板と、前
記ｎ型半導体基板の表面に形成されたＮウェル領域と、
前記Ｎウェル領域内に形成されたｐ型コンタクト領域及
びｎ型コンタクト領域と、前記Ｎウェル領域を取り囲む
と共に、電気的にフローティングな状態に保持された深
いＰウェル領域とを有する構成とすることもできる。
記ｎ型半導体基板の表面に形成されたＮウェル領域と、
前記Ｎウェル領域内に形成されたｐ型コンタクト領域及
びｎ型コンタクト領域と、前記Ｎウェル領域を取り囲む
と共に、電気的にフローティングな状態に保持された深
いＰウェル領域とを有する構成とすることもできる。
【００１１】本願第２発明に係る入力保護素子を有する
半導体装置は、ｐ型半導体基板と、前記ｐ型半導体基板
の表面に形成されたＰウェル領域と、前記Ｐウェル領域
内に形成されたｐ型コンタクト領域及びｎ型コンタクト
領域と、前記Ｐウェル領域を取り囲むと共に、電気的に
フローティングな状態に保持された深いＮウェル領域
と、前記ｐ型半導体基板の深いＮウェル領域に隣接して
形成されたサイリスタとを有することを特徴とする。
半導体装置は、ｐ型半導体基板と、前記ｐ型半導体基板
の表面に形成されたＰウェル領域と、前記Ｐウェル領域
内に形成されたｐ型コンタクト領域及びｎ型コンタクト
領域と、前記Ｐウェル領域を取り囲むと共に、電気的に
フローティングな状態に保持された深いＮウェル領域
と、前記ｐ型半導体基板の深いＮウェル領域に隣接して
形成されたサイリスタとを有することを特徴とする。
【００１２】本発明においては、ｎ型半導体基板と、前
記ｎ型半導体基板の表面に形成されたＮウェル領域と、
前記Ｎウェル領域内に形成されたｐ型コンタクト領域及
びｎ型コンタクト領域と、前記Ｎウェル領域を取り囲む
と共に、電気的にフローティングな状態に保持された深
いＰウェル領域と、前記ｎ型半導体基板の深いＰウェル
領域に隣接して形成されたサイリスタとを有する構成と
することもできる。
記ｎ型半導体基板の表面に形成されたＮウェル領域と、
前記Ｎウェル領域内に形成されたｐ型コンタクト領域及
びｎ型コンタクト領域と、前記Ｎウェル領域を取り囲む
と共に、電気的にフローティングな状態に保持された深
いＰウェル領域と、前記ｎ型半導体基板の深いＰウェル
領域に隣接して形成されたサイリスタとを有する構成と
することもできる。
【００１３】また、本発明においては、ｐ型半導体基板
と、前記ｐ型半導体基板の表面に形成されたＰウェル領
域と、前記Ｐウェル領域内に形成されたｐ型コンタクト
領域及びｎ型コンタクト領域と、前記Ｐウェル領域を取
り囲むと共に、電気的にフローティングな状態に保持さ
れた深いＮウェル領域と、前記ｐ型半導体基板の深いＮ
ウェル領域に隣接して形成された半導体記憶装置とを有
する構成とすることもできる。
と、前記ｐ型半導体基板の表面に形成されたＰウェル領
域と、前記Ｐウェル領域内に形成されたｐ型コンタクト
領域及びｎ型コンタクト領域と、前記Ｐウェル領域を取
り囲むと共に、電気的にフローティングな状態に保持さ
れた深いＮウェル領域と、前記ｐ型半導体基板の深いＮ
ウェル領域に隣接して形成された半導体記憶装置とを有
する構成とすることもできる。
【００１４】更に、本発明においては、ｎ型半導体基板
と、前記ｎ型半導体基板の表面に形成されたＮウェル領
域と、前記Ｎウェル領域内に形成されたｐ型コンタクト
領域及びｎ型コンタクト領域と、前記Ｎウェル領域を取
り囲むと共に、電気的にフローティングな状態に保持さ
れた深いＰウェル領域と、前記ｎ型半導体基板の深いＰ
ウェル領域に隣接して形成された半導体記憶装置とを有
する構成とすることもできる。
と、前記ｎ型半導体基板の表面に形成されたＮウェル領
域と、前記Ｎウェル領域内に形成されたｐ型コンタクト
領域及びｎ型コンタクト領域と、前記Ｎウェル領域を取
り囲むと共に、電気的にフローティングな状態に保持さ
れた深いＰウェル領域と、前記ｎ型半導体基板の深いＰ
ウェル領域に隣接して形成された半導体記憶装置とを有
する構成とすることもできる。
【００１５】本発明においては、ｎ又はｐ型半導体基板
内にＰ又はＮ型の深いウェル領域を形成し、この深いウ
ェル領域を帯電されればその帯電位に変化するフローテ
ィング電位とし、アンダーシュート波形又はオーバーシ
ュート波形が入力された場合であっても入力保護素子に
流れる電流を減少させることができる。
内にＰ又はＮ型の深いウェル領域を形成し、この深いウ
ェル領域を帯電されればその帯電位に変化するフローテ
ィング電位とし、アンダーシュート波形又はオーバーシ
ュート波形が入力された場合であっても入力保護素子に
流れる電流を減少させることができる。
【００１６】
【発明の実施の形態】以下、本発明の実施例に係る入力
保護素子及び入力保護素子を有する半導体装置につい
て、添付の図面を参照して具体的に説明する。図１は、
本発明の実施例に係る入力保護素子の断面図である。
保護素子及び入力保護素子を有する半導体装置につい
て、添付の図面を参照して具体的に説明する。図１は、
本発明の実施例に係る入力保護素子の断面図である。
【００１７】本実施例に係る入力保護素子１において、
ｐ型半導体基板２には、Ｐウェル領域４が形成されてい
る。このＰウェル領域４には、Ｐウェル領域４よりも不
純物濃度を高濃度にドーピングしたｐ＋コンタクト領域
５が２つ形成され、Ｐウェル領域４よりも不純物濃度を
高濃度にドーピングしたｎ+コンタクト領域６が１つ形
成されている。ｐ+コンタクト領域５は、夫々ＧＮＤ電
位に接続されている。ｎ+コンタクト領域６は、外部入
力信号配線に接続されている。また、Ｐウェル領域４を
取り囲むように周囲には電位障壁となる深いＮウェル領
域であるディープＮウェル領域３が形成されている。こ
のディープＮウェル領域３は、電気的にフローティング
な状態保持されている。即ち、帯電されるとその電位に
帯電されてしまうフローティング電位に保持されてい
る。
ｐ型半導体基板２には、Ｐウェル領域４が形成されてい
る。このＰウェル領域４には、Ｐウェル領域４よりも不
純物濃度を高濃度にドーピングしたｐ＋コンタクト領域
５が２つ形成され、Ｐウェル領域４よりも不純物濃度を
高濃度にドーピングしたｎ+コンタクト領域６が１つ形
成されている。ｐ+コンタクト領域５は、夫々ＧＮＤ電
位に接続されている。ｎ+コンタクト領域６は、外部入
力信号配線に接続されている。また、Ｐウェル領域４を
取り囲むように周囲には電位障壁となる深いＮウェル領
域であるディープＮウェル領域３が形成されている。こ
のディープＮウェル領域３は、電気的にフローティング
な状態保持されている。即ち、帯電されるとその電位に
帯電されてしまうフローティング電位に保持されてい
る。
【００１８】次に、本実施例の動作について説明する。
本実施例のようにディープＮウェル領域３をフローティ
ング電位とした構造の場合には、Ｐウェル領域４とｎ+
コンタクト領域６とで構成される保護ダイオードを導通
するような入力が外部から印加されても、ディープＮウ
ェル領域３は電源に接続されていないため、ディープＮ
ウェル領域３とＰウェル領域４とｎ+コンタクト領域６
とで構成されるｎｐｎ構造の寄生トランジスタにトラン
ジスタ電流が流れることはなく、ｐ+コンタクト領域５
とＰウェル領域４とｎ+コンタクト領域６とで構成され
る保護ダイオードにダイオード電流のみが流れることに
なり、入力保護素子に流れる電流を大幅に削減すること
ができる。
本実施例のようにディープＮウェル領域３をフローティ
ング電位とした構造の場合には、Ｐウェル領域４とｎ+
コンタクト領域６とで構成される保護ダイオードを導通
するような入力が外部から印加されても、ディープＮウ
ェル領域３は電源に接続されていないため、ディープＮ
ウェル領域３とＰウェル領域４とｎ+コンタクト領域６
とで構成されるｎｐｎ構造の寄生トランジスタにトラン
ジスタ電流が流れることはなく、ｐ+コンタクト領域５
とＰウェル領域４とｎ+コンタクト領域６とで構成され
る保護ダイオードにダイオード電流のみが流れることに
なり、入力保護素子に流れる電流を大幅に削減すること
ができる。
【００１９】このように、ディープＮウェル領域３をＰ
ウェル領域４を取り囲むように周囲に形成し、フローテ
ィング電位にすることにより、その領域に電位障壁がで
きるため、半導体基板内に形成される寄生トランジスタ
に電流が流れることを防止することができ、ラッチアッ
プ耐性が向上する。
ウェル領域４を取り囲むように周囲に形成し、フローテ
ィング電位にすることにより、その領域に電位障壁がで
きるため、半導体基板内に形成される寄生トランジスタ
に電流が流れることを防止することができ、ラッチアッ
プ耐性が向上する。
【００２０】本実施例においては、図１に示すようにデ
ィープＮウェル領域３は電源に接続せず、フローティン
グ電位としている。このディープＮウェル領域３をフロ
ーティング電位とすることにより、外部入力信号がアン
ダーシュートした場合に入力保護素子に流れる電流が、
従来にくらべて削減することができる。
ィープＮウェル領域３は電源に接続せず、フローティン
グ電位としている。このディープＮウェル領域３をフロ
ーティング電位とすることにより、外部入力信号がアン
ダーシュートした場合に入力保護素子に流れる電流が、
従来にくらべて削減することができる。
【００２１】また、実施例において、サイリスタ（図示
せず）をｐ型半導体基板２のディープＮウェル領域３に
隣接して形成した構成とする場合であっても、Ｐウェル
領域４とｎ+コンタクト領域６とで構成される保護ダイ
オードを導通するような入力が外部から印加されても、
ディープＮウェル領域３とＰウェル領域４とｎ＋コンタ
クト領域６とで構成されるｎｐｎ構造の寄生トランジス
タにトランジスタ電流が流れることはない。このため、
寄生サイリスタをオンすることがない。従って、ラッチ
アップ発生を防止することができる。
せず）をｐ型半導体基板２のディープＮウェル領域３に
隣接して形成した構成とする場合であっても、Ｐウェル
領域４とｎ+コンタクト領域６とで構成される保護ダイ
オードを導通するような入力が外部から印加されても、
ディープＮウェル領域３とＰウェル領域４とｎ＋コンタ
クト領域６とで構成されるｎｐｎ構造の寄生トランジス
タにトランジスタ電流が流れることはない。このため、
寄生サイリスタをオンすることがない。従って、ラッチ
アップ発生を防止することができる。
【００２２】次に、本発明の他の実施例について図２に
基づいて説明する。なお、図１に示す実施例と同一構成
物には、同一符号を付しその詳細な説明は省略する。図
２は、本発明の他の実施例に係る入力保護素子の断面図
である。
基づいて説明する。なお、図１に示す実施例と同一構成
物には、同一符号を付しその詳細な説明は省略する。図
２は、本発明の他の実施例に係る入力保護素子の断面図
である。
【００２３】本実施例は、実施例と比較して、ｐ型領域
及びｎ型領域が逆に形成されている点が異なるだけであ
って、それ以外は実施例と同一構成である。即ち、ｎ型
半導体基板７には、Ｎウェル領域９が形成されている。
このＮウェル領域９には、Ｎウェル領域９よりも不純物
濃度を高濃度にドーピングしたｎ+コンタクト領域６が
２つ形成され、Ｎウェル領域９よりも不純物濃度を高濃
度にドーピングしたｐ +コンタクト領域５が１つ形成さ
れている。ｎ+コンタクト領域６は、夫々ＧＮＤ電位に
接続されている。ｐ+コンタクト領域５は、外部入力信
号配線に接続されている。また、Ｎウェル領域９を取り
囲むように周囲には電位障壁となる深いＰウェル領域で
あるディープＰウェル領域８が形成されている。このデ
ィープＰウェル領域８は、帯電されるとその電位に帯電
されてしまうフローティング電位に保持されている。
及びｎ型領域が逆に形成されている点が異なるだけであ
って、それ以外は実施例と同一構成である。即ち、ｎ型
半導体基板７には、Ｎウェル領域９が形成されている。
このＮウェル領域９には、Ｎウェル領域９よりも不純物
濃度を高濃度にドーピングしたｎ+コンタクト領域６が
２つ形成され、Ｎウェル領域９よりも不純物濃度を高濃
度にドーピングしたｐ +コンタクト領域５が１つ形成さ
れている。ｎ+コンタクト領域６は、夫々ＧＮＤ電位に
接続されている。ｐ+コンタクト領域５は、外部入力信
号配線に接続されている。また、Ｎウェル領域９を取り
囲むように周囲には電位障壁となる深いＰウェル領域で
あるディープＰウェル領域８が形成されている。このデ
ィープＰウェル領域８は、帯電されるとその電位に帯電
されてしまうフローティング電位に保持されている。
【００２４】次に、本実施例の動作について説明する。
本実施例のようにディープＰウェル領域８をフローティ
ング電位とした構造の場合には、Ｎウェル領域９とｐ+
コンタクト領域５とで構成される保護ダイオードを導通
するような入力が外部から印加されても、ディープＰウ
ェル領域８は電源に接続されていないため、ディープＰ
ウェル領域８とＮウェル領域９とｐ+コンタクト領域５
とで構成されるｐｎｐ構造の寄生トランジスタにトラン
ジスタ電流が流れることはなく、ｎ+コンタクト領域６
とＮウェル領域９とｐ+コンタクト領域５とで構成され
る保護ダイオードにダイオード電流のみが流れることに
なり、入力保護素子に流れる電流を大幅に削減すること
ができる。
本実施例のようにディープＰウェル領域８をフローティ
ング電位とした構造の場合には、Ｎウェル領域９とｐ+
コンタクト領域５とで構成される保護ダイオードを導通
するような入力が外部から印加されても、ディープＰウ
ェル領域８は電源に接続されていないため、ディープＰ
ウェル領域８とＮウェル領域９とｐ+コンタクト領域５
とで構成されるｐｎｐ構造の寄生トランジスタにトラン
ジスタ電流が流れることはなく、ｎ+コンタクト領域６
とＮウェル領域９とｐ+コンタクト領域５とで構成され
る保護ダイオードにダイオード電流のみが流れることに
なり、入力保護素子に流れる電流を大幅に削減すること
ができる。
【００２５】本実施例においては、実施例と同様に外部
入力信号が電源電圧をこえてオーバーシュートした場合
に、入力保護素子に流れる電流を削減することができる
入力素子が実現可能となる。
入力信号が電源電圧をこえてオーバーシュートした場合
に、入力保護素子に流れる電流を削減することができる
入力素子が実現可能となる。
【００２６】また、本実施例においては、サイリスタ
（図示せず）をｎ型半導体基板のディープＰウェル領域
８に隣接して形成した構成とする場合であっても、Ｎウ
ェル領域９とｐ+コンタクト領域５とで構成される保護
ダイオードを導通するような入力が外部から印加されて
も、ディープＰウェル領域８は電源に接続されていない
ため、ディープＰウェル領域８とＮウェル領域９とｐ+
コンタクト領域５とで構成されるｐｎｐ構造の寄生トラ
ンジスタにトランジスタ電流が流れることはない。この
ため、寄生サイリスタをオンすることがない。従って、
ラッチアップ発生を防止することができる。
（図示せず）をｎ型半導体基板のディープＰウェル領域
８に隣接して形成した構成とする場合であっても、Ｎウ
ェル領域９とｐ+コンタクト領域５とで構成される保護
ダイオードを導通するような入力が外部から印加されて
も、ディープＰウェル領域８は電源に接続されていない
ため、ディープＰウェル領域８とＮウェル領域９とｐ+
コンタクト領域５とで構成されるｐｎｐ構造の寄生トラ
ンジスタにトランジスタ電流が流れることはない。この
ため、寄生サイリスタをオンすることがない。従って、
ラッチアップ発生を防止することができる。
【００２７】また、上述のいずれの実施例において、半
導体記憶装置（以下 メモリという。）をｐ型半導体基
板２のディープＮウェル領域３又は、ｎ型半導体基板７
のディープＰウェル領域８に隣接して形成した場合であ
っても、システムからメモリ等の半導体装置に入力され
る信号が静電放電（ＥＳＤ；Electrostatic discharg
e）等の外部ノイズが原因ではなく、回路的な要因によ
りアンダーシュートしている場合であっても、短いサイ
クルタイムで周期的に入力保護素子が導通し、入力保護
素子に電流が流れるため、半導体装置の動作以外の余分
な入力部の電流削減に大変有効である。
導体記憶装置（以下 メモリという。）をｐ型半導体基
板２のディープＮウェル領域３又は、ｎ型半導体基板７
のディープＰウェル領域８に隣接して形成した場合であ
っても、システムからメモリ等の半導体装置に入力され
る信号が静電放電（ＥＳＤ；Electrostatic discharg
e）等の外部ノイズが原因ではなく、回路的な要因によ
りアンダーシュートしている場合であっても、短いサイ
クルタイムで周期的に入力保護素子が導通し、入力保護
素子に電流が流れるため、半導体装置の動作以外の余分
な入力部の電流削減に大変有効である。
【００２８】
【発明の効果】以上詳述したように本発明においては、
ｎ又はｐ型半導体基板内にＰ又はＮ型の深いウェル領域
を電位を電源電位に固定せずに帯電されればその帯電位
に変化するフローティング電位に保持されている電位障
壁を形成することにより、外部入力信号が電源電圧をこ
えてオーバーシュートした場合に、入力保護素子に流れ
る電流を削減できる素子が実現可能となる。
ｎ又はｐ型半導体基板内にＰ又はＮ型の深いウェル領域
を電位を電源電位に固定せずに帯電されればその帯電位
に変化するフローティング電位に保持されている電位障
壁を形成することにより、外部入力信号が電源電圧をこ
えてオーバーシュートした場合に、入力保護素子に流れ
る電流を削減できる素子が実現可能となる。
【００２９】また、入力保護素子を導通させるような電
流が印加された場合、フローティング電位に保持されて
いる電位障壁を形成することにより、その電流はダイオ
ード電流に抑えられ、入力保護素子に流れる電流が大幅
に削減することができる。
流が印加された場合、フローティング電位に保持されて
いる電位障壁を形成することにより、その電流はダイオ
ード電流に抑えられ、入力保護素子に流れる電流が大幅
に削減することができる。
【００３０】更に、システムからメモリ等の半導体装置
に入力される信号が静電放電等の外部ノイズが原因では
なく、回路的な要因によりアンダーシュートしている場
合、短いサイクルタイムで周期的に入力保護素子が導通
し、入力保護素子に電流が流れるため、半導体装置の動
作以外の余分な入力部の電流を削減することに大変有効
である。
に入力される信号が静電放電等の外部ノイズが原因では
なく、回路的な要因によりアンダーシュートしている場
合、短いサイクルタイムで周期的に入力保護素子が導通
し、入力保護素子に電流が流れるため、半導体装置の動
作以外の余分な入力部の電流を削減することに大変有効
である。
【図１】本発明の実施例に係る入力保護素子の断面図で
ある。
ある。
【図２】本発明の他の実施例に係る入力保護素子の断面
図である。
図である。
【図３】従来の入力保護素子を示す断面図である。
【図４】従来の入力保護素子を有する半導体装置の断面
図である。
図である。
１、１００；入力保護素子 ２、１０１；ｐ型半導体基板 ３、１０２；ディープＮウェル領域 ４、１０３；Ｐウェル領域 ５、１０５；ｐ+コンタクト領域 ６、１０４、１０６；ｎ+コンタクト領域 ７；ｎ型半導体基板 ８；ディープＰウェル領域 ９，１０９；Ｎウェル領域 １０７；ｐ+領域 １０８、１１１；ｎ+領域 １１０；ｐ+拡散層抵抗
Claims (6)
- 【請求項１】 ｐ型半導体基板と、前記ｐ型半導体基板
の表面に形成されたＰウェル領域と、前記Ｐウェル領域
内に形成されたｐ型コンタクト領域及びｎ型コンタクト
領域と、前記Ｐウェル領域を取り囲むと共に、電気的に
フローティングな状態に保持された深いＮウェル領域と
を有することを特徴とする入力保護素子。 - 【請求項２】 ｎ型半導体基板と、前記ｎ型半導体基板
の表面に形成されたＮウェル領域と、前記Ｎウェル領域
内に形成されたｐ型コンタクト領域及びｎ型コンタクト
領域と、前記Ｎウェル領域を取り囲むと共に、電気的に
フローティングな状態に保持された深いＰウェル領域と
を有することを特徴とする入力保護素子。 - 【請求項３】 ｐ型半導体基板と、前記ｐ型半導体基板
の表面に形成されたＰウェル領域と、前記Ｐウェル領域
内に形成されたｐ型コンタクト領域及びｎ型コンタクト
領域と、前記Ｐウェル領域を取り囲むと共に、電気的に
フローティングな状態に保持された深いＮウェル領域
と、前記ｐ型半導体基板の深いＮウェル領域に隣接して
形成されたサイリスタとを有することを特徴とする入力
保護素子を有する半導体装置。 - 【請求項４】 ｎ型半導体基板と、前記ｎ型半導体基板
の表面に形成されたＮウェル領域と、前記Ｎウェル領域
内に形成されたｐ型コンタクト領域及びｎ型コンタクト
領域と、前記Ｎウェル領域を取り囲むと共に、電気的に
フローティングな状態に保持された深いＰウェル領域
と、前記ｎ型半導体基板の深いＰウェル領域に隣接して
形成されたサイリスタとを有することを特徴とする入力
保護素子を有する半導体装置。 - 【請求項５】 ｐ型半導体基板と、前記ｐ型半導体基板
の表面に形成されたＰウェル領域と、前記Ｐウェル領域
内に形成されたｐ型コンタクト領域及びｎ型コンタクト
領域と、前記Ｐウェル領域を取り囲むと共に、電気的に
フローティングな状態に保持された深いＮウェル領域
と、前記ｐ型半導体基板の深いＮウェル領域に隣接して
形成された半導体記憶装置とを有することを特徴とする
入力保護素子を有する半導体装置。 - 【請求項６】 ｎ型半導体基板と、前記ｎ型半導体基板
の表面に形成されたＮウェル領域と、前記Ｎウェル領域
内に形成されたｐ型コンタクト領域及びｎ型コンタクト
領域と、前記Ｎウェル領域を取り囲むと共に、電気的に
フローティングな状態に保持された深いＰウェル領域
と、前記ｎ型半導体基板の深いＰウェル領域に隣接して
形成された半導体記憶装置とを有することを特徴とする
入力保護素子を有する半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP31661398A JP3206569B2 (ja) | 1998-11-06 | 1998-11-06 | 入力保護素子及び入力保護素子を有する半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP31661398A JP3206569B2 (ja) | 1998-11-06 | 1998-11-06 | 入力保護素子及び入力保護素子を有する半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2000150786A true JP2000150786A (ja) | 2000-05-30 |
| JP3206569B2 JP3206569B2 (ja) | 2001-09-10 |
Family
ID=18079022
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP31661398A Expired - Fee Related JP3206569B2 (ja) | 1998-11-06 | 1998-11-06 | 入力保護素子及び入力保護素子を有する半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3206569B2 (ja) |
-
1998
- 1998-11-06 JP JP31661398A patent/JP3206569B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JP3206569B2 (ja) | 2001-09-10 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US6469354B1 (en) | Semiconductor device having a protective circuit | |
| US6919604B2 (en) | Silicon controlled rectifier structure with guard ring controlled circuit | |
| KR0159451B1 (ko) | 반도체장치의 보호회로 | |
| JPH0758289A (ja) | 半導体装置 | |
| JP2959528B2 (ja) | 保護回路 | |
| US5828110A (en) | Latchup-proof I/O circuit implementation | |
| JP2822915B2 (ja) | 半導体装置 | |
| JP3559075B2 (ja) | Ｃｍｏｓ技術の集積電子回路用の極性反転保護装置 | |
| JPH07193195A (ja) | Ｃｍｏｓ集積回路装置 | |
| JPH1084098A (ja) | 三重井戸技術を用いた高密度ｄｒａｍのｅｓｄ保護 | |
| KR100553015B1 (ko) | 반도체장치 | |
| JPH1140686A (ja) | 半導体集積回路装置 | |
| JPH09284119A (ja) | 半導体集積回路装置 | |
| US6833590B2 (en) | Semiconductor device | |
| US6373105B1 (en) | Latch-up protection circuit for integrated circuits biased with multiple power supplies | |
| US6583475B2 (en) | Semiconductor device | |
| EP0381237B1 (en) | Integrated semiconductor circuit with p and n channel MOS transistors | |
| JP3206569B2 (ja) | 入力保護素子及び入力保護素子を有する半導体装置 | |
| JP2611639B2 (ja) | 半導体装置 | |
| JP3100137B2 (ja) | 半導体集積装置 | |
| US7741694B2 (en) | Semiconductor integrated circuit device | |
| JP3211871B2 (ja) | 入出力保護回路 | |
| US20030184942A1 (en) | Electrostatic discharge protection circuit | |
| US6639294B2 (en) | Semiconductor device having a device formation region protected from a counterelectromotive force | |
| JPH05267586A (ja) | 出力保護回路 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |