JP2000150522A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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Abstract
(57)【要約】
【課題】 エレクトロマイグレーション耐性に優れた埋
め込み配線を有する信頼性の高い半導体装置を提供す
る。 【解決手段】 半導体基板１０１の上に堆積された層間
絶縁膜１０２にコンタクトホール１０３及び配線用凹状
溝１０４を形成した後、コンタクトホール１０３及び配
線用凹状溝１０４の壁面に拡散防止膜となるＴｉＮ／Ｔ
ｉ膜１０５を形成する。ＴｉＮ／Ｔｉ膜１０５の上にス
パッタ法により、Ｃｕ−Ｓｎ合金、Ｃｕ−Ｍｇ合金又は
Ｃｕ−Ｚｒ合金からなる銅合金膜１０６を堆積した後、
該銅合金膜１０６の上にＣＶＤ法又はメッキ法により銅
膜１０７を堆積する。熱処理により銅合金膜１０６に含
まれるＳｎ、Ｍｇ又はＺｒを銅膜１０７に拡散させてＣ
ｕにＳｎ、Ｍｇ又はＺｒが含有されてなる銅合金膜を形
成した後、該銅合金膜に対してＣＭＰ法を行なって、Ｃ
ｕにＳｎ、Ｍｇ又はＺｒが含有されてなる銅合金膜より
なるコンタクト及び埋め込み配線を同時に形成する。
め込み配線を有する信頼性の高い半導体装置を提供す
る。 【解決手段】 半導体基板１０１の上に堆積された層間
絶縁膜１０２にコンタクトホール１０３及び配線用凹状
溝１０４を形成した後、コンタクトホール１０３及び配
線用凹状溝１０４の壁面に拡散防止膜となるＴｉＮ／Ｔ
ｉ膜１０５を形成する。ＴｉＮ／Ｔｉ膜１０５の上にス
パッタ法により、Ｃｕ−Ｓｎ合金、Ｃｕ−Ｍｇ合金又は
Ｃｕ−Ｚｒ合金からなる銅合金膜１０６を堆積した後、
該銅合金膜１０６の上にＣＶＤ法又はメッキ法により銅
膜１０７を堆積する。熱処理により銅合金膜１０６に含
まれるＳｎ、Ｍｇ又はＺｒを銅膜１０７に拡散させてＣ
ｕにＳｎ、Ｍｇ又はＺｒが含有されてなる銅合金膜を形
成した後、該銅合金膜に対してＣＭＰ法を行なって、Ｃ
ｕにＳｎ、Ｍｇ又はＺｒが含有されてなる銅合金膜より
なるコンタクト及び埋め込み配線を同時に形成する。
Description
【０００１】
【発明の属する技術分野】本発明は、埋め込み配線を有
する半導体装置及びその製造方法に関する。
する半導体装置及びその製造方法に関する。
【０００２】
【従来の技術】０．１８μｍ世代以降のシリコン基板上
に形成されたＬＳＩにおいては、トランジスタの高速化
に対して配線のＣＲ成分による遅延が無視できなくなっ
てきたため、配線材料として、導電性の高い金属つまり
比抵抗の小さい金属を用いることが好ましい。そこで、
Ａｌ配線（比抵抗３μｏｈｍ・ｃｍ）に代えて、より低
抵抗なＣｕ配線（比抵抗１．７μｏｈｍ・ｃｍ）を用い
る検討が進んでいる。
に形成されたＬＳＩにおいては、トランジスタの高速化
に対して配線のＣＲ成分による遅延が無視できなくなっ
てきたため、配線材料として、導電性の高い金属つまり
比抵抗の小さい金属を用いることが好ましい。そこで、
Ａｌ配線（比抵抗３μｏｈｍ・ｃｍ）に代えて、より低
抵抗なＣｕ配線（比抵抗１．７μｏｈｍ・ｃｍ）を用い
る検討が進んでいる。
【０００３】また、ＬＳＩを構成する素子の微細化に伴
って金属配線を流れる電流の密度が世代ごとに増加して
いるため、電流印加時に金属配線を構成する金属原子が
電子に押されて移動して、金属配線が断線してしまうエ
レクトロマイグレーションという現象に対しても、その
耐性を高めていく必要がある。ＣｕはＡｌに比べて融点
が高いため、変形すなわち原子の移動が起こりにくいこ
とが期待されており、エレクトロマイグレーション耐性
も高いことが期待されている。
って金属配線を流れる電流の密度が世代ごとに増加して
いるため、電流印加時に金属配線を構成する金属原子が
電子に押されて移動して、金属配線が断線してしまうエ
レクトロマイグレーションという現象に対しても、その
耐性を高めていく必要がある。ＣｕはＡｌに比べて融点
が高いため、変形すなわち原子の移動が起こりにくいこ
とが期待されており、エレクトロマイグレーション耐性
も高いことが期待されている。
【０００４】
【発明が解決しようとする課題】ところが、Ｃｕよりな
る金属配線は、導電率については極めて優れているが、
配線幅がより微細になると、エレクトロマイグレーショ
ン耐性という点では問題が残ると考えられる。例えば、
０．３μｍ幅程度の微細な金属配線では、エレクトロマ
イグレーション耐性が悪化すると報告されている［Y. I
garashi et al, VLSI Symp., p.76, 1996］。従って、
Ａｌ配線の場合と同様、合金化によってエレクトロマイ
グレーション耐性を向上させることが検討されている。
る金属配線は、導電率については極めて優れているが、
配線幅がより微細になると、エレクトロマイグレーショ
ン耐性という点では問題が残ると考えられる。例えば、
０．３μｍ幅程度の微細な金属配線では、エレクトロマ
イグレーション耐性が悪化すると報告されている［Y. I
garashi et al, VLSI Symp., p.76, 1996］。従って、
Ａｌ配線の場合と同様、合金化によってエレクトロマイ
グレーション耐性を向上させることが検討されている。
【０００５】そこで、配線材料として、Ｃｕ−Ｍｇ合金
［T. Tatewaki et al, IEDM., p.293, 1995］、Ｃｕ−
Ｚｒ合金［Y. Igarashi et al, VLSI Symp., p.76, 199
6］、Ｃｕ−Ｓｎ合金等が提案されている。
［T. Tatewaki et al, IEDM., p.293, 1995］、Ｃｕ−
Ｚｒ合金［Y. Igarashi et al, VLSI Symp., p.76, 199
6］、Ｃｕ−Ｓｎ合金等が提案されている。
【０００６】しかしながら、Ｃｕ−Ｍｇ合金、Ｃｕ−Ｚ
ｒ合金又はＣｕ−Ｓｎ合金等の銅合金よりなる配線は、
エレクトロマイグレーション耐性という点では優れてい
るが、導電率という点では問題が残る。
ｒ合金又はＣｕ−Ｓｎ合金等の銅合金よりなる配線は、
エレクトロマイグレーション耐性という点では優れてい
るが、導電率という点では問題が残る。
【０００７】前記に鑑み、本発明は、導電率の向上とエ
レクトロマイグレーション耐性の向上との両立を図るこ
とができる配線材料を提供することにより、導電率及び
エレクトロマイグレーション耐性に優れた埋め込み配線
を有する信頼性の高い半導体装置を提供することを目的
とする。
レクトロマイグレーション耐性の向上との両立を図るこ
とができる配線材料を提供することにより、導電率及び
エレクトロマイグレーション耐性に優れた埋め込み配線
を有する信頼性の高い半導体装置を提供することを目的
とする。
【０００８】
【課題を解決するための手段】本願発明者は、引張り強
さの大きい材料はエレクトロマイグレーション耐性にも
優れているはずであると考えた。その理由は、銅合金配
線に電流を流したときに、銅合金配線を構成する銅原子
が移動する結果として、銅原子が増加した部位では圧縮
応力が増加する一方、銅原子が減少した部位においては
引張り応力が発生し、銅原子が減少した部位において銅
合金配線が断線するのである。従って、引張り強さが大
きい銅合金はエレクトロマイグレーション耐性が優れて
いるはずである。そこで、引張り強さ及び導電率の両方
に優れた銅合金を配線材料として用いると、導電率及び
エレクトロマイグレーション耐性に優れた信頼性の高い
銅合金配線が得られる筈であるとの結論に達したのであ
る。
さの大きい材料はエレクトロマイグレーション耐性にも
優れているはずであると考えた。その理由は、銅合金配
線に電流を流したときに、銅合金配線を構成する銅原子
が移動する結果として、銅原子が増加した部位では圧縮
応力が増加する一方、銅原子が減少した部位においては
引張り応力が発生し、銅原子が減少した部位において銅
合金配線が断線するのである。従って、引張り強さが大
きい銅合金はエレクトロマイグレーション耐性が優れて
いるはずである。そこで、引張り強さ及び導電率の両方
に優れた銅合金を配線材料として用いると、導電率及び
エレクトロマイグレーション耐性に優れた信頼性の高い
銅合金配線が得られる筈であるとの結論に達したのであ
る。
【０００９】各種の銅合金のうち、引張り強さ及び導電
率の両方に優れた銅合金を探し求めたところ図８に示す
データ（坂井他、まてりあ、p.692 、1997）を見出し
た。図８に示す特性図によると、Ｃｕ−Ｎｂ合金、Ｃｕ
−Ａｇ合金及びＣｕ−Ａｌ2Ｏ3合金は、各種の銅合金の
うち、引張り強さ及び導電率の両方に優れた銅合金であ
ることを見出した。尚、図８において、％ＩＡＣＳは、
純銅の導電率に対する導電率の割合を示している。
率の両方に優れた銅合金を探し求めたところ図８に示す
データ（坂井他、まてりあ、p.692 、1997）を見出し
た。図８に示す特性図によると、Ｃｕ−Ｎｂ合金、Ｃｕ
−Ａｇ合金及びＣｕ−Ａｌ2Ｏ3合金は、各種の銅合金の
うち、引張り強さ及び導電率の両方に優れた銅合金であ
ることを見出した。尚、図８において、％ＩＡＣＳは、
純銅の導電率に対する導電率の割合を示している。
【００１０】以上の検討から分かるように、ＣｕにＮ
ｂ、Ａｇ又はＡｌ2Ｏ3が含まれた銅合金を用いて埋め込
み配線を形成すると、導電率及びエレクトロマイグレー
ション耐性に優れた信頼性の高い半導体装置が得られる
のである。
ｂ、Ａｇ又はＡｌ2Ｏ3が含まれた銅合金を用いて埋め込
み配線を形成すると、導電率及びエレクトロマイグレー
ション耐性に優れた信頼性の高い半導体装置が得られる
のである。
【００１１】本発明に係る半導体装置の製造方法は、半
導体基板上に堆積された層間絶縁膜に配線用凹部を形成
する凹部形成工程と、配線用凹部の壁面にＣｕにＡｇ、
Ｎｂ又はＡｌ2Ｏ3が含有された第１の金属よりなる第１
の金属膜を形成する第１の金属膜形成工程と、第１の金
属膜の上にＣｕ又はＣｕを主成分とする第２の金属より
なる第２の金属膜を配線用凹部が埋め込まれるように形
成する第２の金属膜形成工程と、半導体基板に対して熱
処理を行なって第１の金属膜に含有されているＡｇ、Ｎ
ｂ又はＡｌ2Ｏ3を第２の金属膜に拡散させることによ
り、ＣｕにＡｇ、Ｎｂ又はＡｌ2Ｏ3が含有された銅合金
よりなる埋め込み配線を形成する埋め込み配線形成工程
とを備えている。
導体基板上に堆積された層間絶縁膜に配線用凹部を形成
する凹部形成工程と、配線用凹部の壁面にＣｕにＡｇ、
Ｎｂ又はＡｌ2Ｏ3が含有された第１の金属よりなる第１
の金属膜を形成する第１の金属膜形成工程と、第１の金
属膜の上にＣｕ又はＣｕを主成分とする第２の金属より
なる第２の金属膜を配線用凹部が埋め込まれるように形
成する第２の金属膜形成工程と、半導体基板に対して熱
処理を行なって第１の金属膜に含有されているＡｇ、Ｎ
ｂ又はＡｌ2Ｏ3を第２の金属膜に拡散させることによ
り、ＣｕにＡｇ、Ｎｂ又はＡｌ2Ｏ3が含有された銅合金
よりなる埋め込み配線を形成する埋め込み配線形成工程
とを備えている。
【００１２】本発明の半導体装置の製造方法によると、
層間絶縁膜に形成された配線用凹部の壁面にＣｕにＡ
ｇ、Ｎｂ又はＡｌ2Ｏ3が含有された第１の金属よりなる
第１の金属膜を形成した後、該第１の金属膜の上にＣｕ
又はＣｕを主成分とする第２の金属よりなる第２の金属
膜を形成し、その後、熱処理を行なって第１の金属膜に
含有されているＡｇ、Ｎｂ又はＡｌ2Ｏ3を第２の金属膜
に拡散させるため、ＣｕにＡｇ、Ｎｂ又はＡｌ2Ｏ3が含
有された銅合金よりなる埋め込み配線を形成することが
できる。
層間絶縁膜に形成された配線用凹部の壁面にＣｕにＡ
ｇ、Ｎｂ又はＡｌ2Ｏ3が含有された第１の金属よりなる
第１の金属膜を形成した後、該第１の金属膜の上にＣｕ
又はＣｕを主成分とする第２の金属よりなる第２の金属
膜を形成し、その後、熱処理を行なって第１の金属膜に
含有されているＡｇ、Ｎｂ又はＡｌ2Ｏ3を第２の金属膜
に拡散させるため、ＣｕにＡｇ、Ｎｂ又はＡｌ2Ｏ3が含
有された銅合金よりなる埋め込み配線を形成することが
できる。
【００１３】ところで、Ｃｕ又はＣｕを主成分とする銅
系の金属膜はドライエッチングが困難であるため、埋め
込み配線は、層間絶縁膜に配線用凹部を形成しておいて
から、配線用凹部に銅系の金属膜を埋め込むダマシン法
によって形成されることが多いが、本発明の半導体装置
の製造方法によると、ＣｕにＡｇ、Ｎｂ又はＡｌ2Ｏ3が
含有された銅合金よりなる埋め込み配線をダマシン法に
より形成することができる。また、配線用凹部の下側に
コンタクトホールを形成しておいてから、コンタクトホ
ール及び配線用凹部の両方に同時に金属膜を埋め込むよ
うにすると、デュアルダマシン法によって銅合金よりな
るコンタクト及び埋め込み配線を同時に形成することが
できる。
系の金属膜はドライエッチングが困難であるため、埋め
込み配線は、層間絶縁膜に配線用凹部を形成しておいて
から、配線用凹部に銅系の金属膜を埋め込むダマシン法
によって形成されることが多いが、本発明の半導体装置
の製造方法によると、ＣｕにＡｇ、Ｎｂ又はＡｌ2Ｏ3が
含有された銅合金よりなる埋め込み配線をダマシン法に
より形成することができる。また、配線用凹部の下側に
コンタクトホールを形成しておいてから、コンタクトホ
ール及び配線用凹部の両方に同時に金属膜を埋め込むよ
うにすると、デュアルダマシン法によって銅合金よりな
るコンタクト及び埋め込み配線を同時に形成することが
できる。
【００１４】本発明の半導体装置の製造方法において、
第１の金属膜形成工程は、配線用凹部を含む層間絶縁膜
の上に全面に亘って第１の金属膜を堆積する工程を含
み、第２の金属膜形成工程は、第１の金属膜の上に全面
に亘って第２の金属膜を堆積する工程を含み、埋め込み
配線形成工程は、層間絶縁膜の上に露出している第１の
金属膜及び第２の金属膜を除去する工程を含むことが好
ましい。
第１の金属膜形成工程は、配線用凹部を含む層間絶縁膜
の上に全面に亘って第１の金属膜を堆積する工程を含
み、第２の金属膜形成工程は、第１の金属膜の上に全面
に亘って第２の金属膜を堆積する工程を含み、埋め込み
配線形成工程は、層間絶縁膜の上に露出している第１の
金属膜及び第２の金属膜を除去する工程を含むことが好
ましい。
【００１５】本発明の半導体装置の製造方法において、
第１の金属膜形成工程は、スパッタ法により第１の金属
膜を堆積する工程を含み、第２の金属膜形成工程は、Ｃ
ＶＤ法又はメッキ法により第２の金属膜を堆積する工程
を含むことが好ましい。
第１の金属膜形成工程は、スパッタ法により第１の金属
膜を堆積する工程を含み、第２の金属膜形成工程は、Ｃ
ＶＤ法又はメッキ法により第２の金属膜を堆積する工程
を含むことが好ましい。
【００１６】ところで、デザインルールが０．１８μｍ
の世代では、コンタクトホールが０．２５μｍ径で且つ
０．８μｍ程度の深さになり、配線用凹部についても
０．５μｍ程度の深さが必要になると予測される。この
ような微細な配線構造をデュアルダマシン法を用いて形
成しようとすると、深さが１．３μｍ程度で径が０．２
５μｍ程度の孔（アスペクト比が５程度の孔）に銅合金
を埋め込む必要がある。ところが、現在の技術による
と、ＣＶＤ法及びメッキ法では純銅の金属膜を堆積する
ことはできるが銅合金の金属膜を堆積することはできな
い。また、スパッタ法によると銅合金の金属膜を堆積す
ることはできるが、アスペクト比の高い配線用凹部に堆
積しようとするとオーバーハングが発生してしまうた
め、アスペクト比の高い配線用凹部にスパッタ法により
金属膜を埋め込むことは困難である。
の世代では、コンタクトホールが０．２５μｍ径で且つ
０．８μｍ程度の深さになり、配線用凹部についても
０．５μｍ程度の深さが必要になると予測される。この
ような微細な配線構造をデュアルダマシン法を用いて形
成しようとすると、深さが１．３μｍ程度で径が０．２
５μｍ程度の孔（アスペクト比が５程度の孔）に銅合金
を埋め込む必要がある。ところが、現在の技術による
と、ＣＶＤ法及びメッキ法では純銅の金属膜を堆積する
ことはできるが銅合金の金属膜を堆積することはできな
い。また、スパッタ法によると銅合金の金属膜を堆積す
ることはできるが、アスペクト比の高い配線用凹部に堆
積しようとするとオーバーハングが発生してしまうた
め、アスペクト比の高い配線用凹部にスパッタ法により
金属膜を埋め込むことは困難である。
【００１７】ところが、第１の金属膜形成工程がスパッ
タ法により第１の金属膜を堆積する工程を含み、第２の
金属膜形成工程がＣＶＤ法又はメッキ法により第２の金
属膜を堆積する工程を含むと、配線用凹部の壁面にＣｕ
にＡｇ、Ｎｂ又はＡｌ2 Ｏ3が含有された第１の金属よ
りなる第１の金属膜をスパッタ法により形成した後、Ｃ
ｕ又はＣｕを主成分とする第２の金属よりなる第２の金
属膜を段差被覆性に優れたＣＶＤ法又はメッキ法により
堆積するので、配線用凹部に第１の金属膜及び第２の金
属膜を埋め込むことができる。
タ法により第１の金属膜を堆積する工程を含み、第２の
金属膜形成工程がＣＶＤ法又はメッキ法により第２の金
属膜を堆積する工程を含むと、配線用凹部の壁面にＣｕ
にＡｇ、Ｎｂ又はＡｌ2 Ｏ3が含有された第１の金属よ
りなる第１の金属膜をスパッタ法により形成した後、Ｃ
ｕ又はＣｕを主成分とする第２の金属よりなる第２の金
属膜を段差被覆性に優れたＣＶＤ法又はメッキ法により
堆積するので、配線用凹部に第１の金属膜及び第２の金
属膜を埋め込むことができる。
【００１８】本発明の半導体装置の製造方法において、
第１の金属膜形成工程がスパッタ法により第１の金属膜
を堆積する工程を含み、第２の金属膜形成工程がＣＶＤ
法又はメッキ法により第２の金属膜を堆積する工程を含
む場合には、ＣｕにＡｇ、Ｎｂ又はＡｌ2 Ｏ3 が含有さ
れた銅合金に代えて、Ｃｕ−Ｓｎ合金、Ｃｕ−Ｍｇ合金
又はＣｕ−Ｚｒ合金を用いてもよい。
第１の金属膜形成工程がスパッタ法により第１の金属膜
を堆積する工程を含み、第２の金属膜形成工程がＣＶＤ
法又はメッキ法により第２の金属膜を堆積する工程を含
む場合には、ＣｕにＡｇ、Ｎｂ又はＡｌ2 Ｏ3 が含有さ
れた銅合金に代えて、Ｃｕ−Ｓｎ合金、Ｃｕ−Ｍｇ合金
又はＣｕ−Ｚｒ合金を用いてもよい。
【００１９】
【発明の実施の形態】（第１の実施形態）以下、本発明
の第１の実施形態に係る半導体装置における銅合金配線
及びその製造方法について、図１（ａ）〜（ｃ）及び図
２（ａ）、（ｂ）を参照しながら説明する。
の第１の実施形態に係る半導体装置における銅合金配線
及びその製造方法について、図１（ａ）〜（ｃ）及び図
２（ａ）、（ｂ）を参照しながら説明する。
【００２０】まず、図１（ａ）に示すように、半導体基
板１０１の上に堆積された層間絶縁膜１０２にコンタク
トホール１０３及び配線用凹状溝１０４を形成する。コ
ンタクトホール１０３の径は０．２５μｍ程度とする。
板１０１の上に堆積された層間絶縁膜１０２にコンタク
トホール１０３及び配線用凹状溝１０４を形成する。コ
ンタクトホール１０３の径は０．２５μｍ程度とする。
【００２１】次に、図１（ｂ）に示すように、コンタク
トホール１０３及び配線用凹状溝１０４を含む層間絶縁
膜１０２の上に全面に亘って、半導体基板１０１との密
着性を向上させる下層のＴｉ膜及びＣｕの層間絶縁膜１
０２及び半導体基板１０１への拡散を防止する上層のＴ
ｉＮ膜よりなるＴｉＮ／Ｔｉ膜１０５を堆積する。
トホール１０３及び配線用凹状溝１０４を含む層間絶縁
膜１０２の上に全面に亘って、半導体基板１０１との密
着性を向上させる下層のＴｉ膜及びＣｕの層間絶縁膜１
０２及び半導体基板１０１への拡散を防止する上層のＴ
ｉＮ膜よりなるＴｉＮ／Ｔｉ膜１０５を堆積する。
【００２２】次に、Ｃｕ−１重量％Ａｇよりなる銅合金
のターゲットを用いるスパッタ法により、ＴｉＮ／Ｔｉ
膜１０５の上に４０ｎｍの膜厚を有する銅合金膜１０６
を堆積する。この場合、スパッタ法は一般に段差被覆性
が良くないので、銅合金膜１０６によって、０．２５μ
ｍ程度の径の小さいコンタクトホール１０３及び配線用
凹状溝１０４を完全に埋め込むことはできない。その理
由は、スパッタ法により銅合金膜１０６を堆積すると、
径の小さいコンタクトホール１０３の開口部の近傍にお
いて銅合金膜１０６がオーバーハングしてしまうからで
ある。
のターゲットを用いるスパッタ法により、ＴｉＮ／Ｔｉ
膜１０５の上に４０ｎｍの膜厚を有する銅合金膜１０６
を堆積する。この場合、スパッタ法は一般に段差被覆性
が良くないので、銅合金膜１０６によって、０．２５μ
ｍ程度の径の小さいコンタクトホール１０３及び配線用
凹状溝１０４を完全に埋め込むことはできない。その理
由は、スパッタ法により銅合金膜１０６を堆積すると、
径の小さいコンタクトホール１０３の開口部の近傍にお
いて銅合金膜１０６がオーバーハングしてしまうからで
ある。
【００２３】そこで、前記のスパッタ法の後に段差被覆
性に優れたＣＶＤ法又はメッキ法を行なって、図１
（ｃ）に示すように、銅合金膜１０６の上に、例えば銅
合金膜１０６の約１１倍の厚さ（４８０ｎｍ）を有する
銅膜１０７を堆積する。これにより、コンタクトホール
１０３及び配線用凹状溝１０４は銅合金膜１０６及び銅
膜１０７によって完全に埋め込まれる。ＣｕのＣＶＤ法
では表面の平坦性を向上させるために、また、メッキ法
として電解メッキを用いる場合には下地に低抵抗なＣｕ
膜が必要であるために、ＣＶＤ法又はメッキ法では銅合
金膜１０６を下地に用いることが必要である。
性に優れたＣＶＤ法又はメッキ法を行なって、図１
（ｃ）に示すように、銅合金膜１０６の上に、例えば銅
合金膜１０６の約１１倍の厚さ（４８０ｎｍ）を有する
銅膜１０７を堆積する。これにより、コンタクトホール
１０３及び配線用凹状溝１０４は銅合金膜１０６及び銅
膜１０７によって完全に埋め込まれる。ＣｕのＣＶＤ法
では表面の平坦性を向上させるために、また、メッキ法
として電解メッキを用いる場合には下地に低抵抗なＣｕ
膜が必要であるために、ＣＶＤ法又はメッキ法では銅合
金膜１０６を下地に用いることが必要である。
【００２４】次に、４００℃程度の熱処理を行なって、
銅合金膜１０６のＡｇをＣｕ膜１０７に拡散させること
により、図２（ａ）に示すように、Ｃｕ−０．０８５重
量％Ａｇよりなる銅合金膜１０８を形成する。
銅合金膜１０６のＡｇをＣｕ膜１０７に拡散させること
により、図２（ａ）に示すように、Ｃｕ−０．０８５重
量％Ａｇよりなる銅合金膜１０８を形成する。
【００２５】ところで、銅合金膜１０８におけるＡｇの
含有量については、５００℃程度の温度下ではＣｕ中の
Ａｇの固溶限は１重量％程度であり、Ａｇをそれ以上含
有させるとＡｇを主成分とする相が銅合金膜１０８中に
局所的に析出する恐れがある。従って、半導体プロセス
における熱処理の温度は５００℃以下であることを考え
ると、Ａｇの含有量としては１重量％以下が好ましい。
含有量については、５００℃程度の温度下ではＣｕ中の
Ａｇの固溶限は１重量％程度であり、Ａｇをそれ以上含
有させるとＡｇを主成分とする相が銅合金膜１０８中に
局所的に析出する恐れがある。従って、半導体プロセス
における熱処理の温度は５００℃以下であることを考え
ると、Ａｇの含有量としては１重量％以下が好ましい。
【００２６】次に、ＴｉＮ／Ｔｉ膜１０５及び銅合金膜
１０８に対して例えばＣＭＰ法を行なって、層間絶縁膜
１０２の上に露出しているＴｉＮ／Ｔｉ膜１０５及び銅
合金膜１０８を除去することにより、図２（ｂ）に示す
ように、銅合金膜１０８よりなるコンタクト１０９及び
埋め込み配線１１０を形成する。その後、埋め込み配線
１１０及び層間絶縁膜１０２の上に全面に亘って、埋め
込み配線１１０を構成するＣｕの上方への拡散を防止す
る窒化シリコン膜１１１を堆積する。
１０８に対して例えばＣＭＰ法を行なって、層間絶縁膜
１０２の上に露出しているＴｉＮ／Ｔｉ膜１０５及び銅
合金膜１０８を除去することにより、図２（ｂ）に示す
ように、銅合金膜１０８よりなるコンタクト１０９及び
埋め込み配線１１０を形成する。その後、埋め込み配線
１１０及び層間絶縁膜１０２の上に全面に亘って、埋め
込み配線１１０を構成するＣｕの上方への拡散を防止す
る窒化シリコン膜１１１を堆積する。
【００２７】第１の実施形態において形成したＣｕ−
０．０８５重量％Ａｇよりなる銅合金膜１０８の再結晶
温度は、純銅の再結晶温度である２５０℃よりも高くて
４００℃である（堀ほか、日本金属学会誌、ｐ１２２
３，１９８１）。再結晶温度が高いということは塑性変
形し難いということであるから、銅合金膜１０８はヒロ
ック及びボイドが生じ難いので、エレクトロマイグレー
ション耐性が向上することが裏付けられている。
０．０８５重量％Ａｇよりなる銅合金膜１０８の再結晶
温度は、純銅の再結晶温度である２５０℃よりも高くて
４００℃である（堀ほか、日本金属学会誌、ｐ１２２
３，１９８１）。再結晶温度が高いということは塑性変
形し難いということであるから、銅合金膜１０８はヒロ
ック及びボイドが生じ難いので、エレクトロマイグレー
ション耐性が向上することが裏付けられている。
【００２８】また、Ｃｕ−０．０８５重量％Ａｇよりな
る銅合金膜１０８においては、Ａｇの濃度は５０ｐｐｍ
程度であるため、銅合金膜１０８の電気伝導率は純銅と
ほぼ同等の１．７μｏｈｍ・ｃｍである（J.S.Smart et
al., Trans. AIME, 147(1942), 48）。従って、銅合金
膜１０８の電気伝導率は純銅に比べて低下しない。これ
に対して、既に知られているＣｕ−Ｚｒ合金膜よりなる
埋め込み配線では、Ｚｒが５０ｐｐｍ程度添加されると
電気伝導度が２．２μｏｈｍ・ｃｍに上昇してしまうと
共に、ＺｒとＣｕとが反応してＣｕＺｒx 化合物を作り
易いという問題があるので、第１の実施形態のように、
Ｃｕ−Ａｇよりなる銅合金膜１０８の方が有利である。
る銅合金膜１０８においては、Ａｇの濃度は５０ｐｐｍ
程度であるため、銅合金膜１０８の電気伝導率は純銅と
ほぼ同等の１．７μｏｈｍ・ｃｍである（J.S.Smart et
al., Trans. AIME, 147(1942), 48）。従って、銅合金
膜１０８の電気伝導率は純銅に比べて低下しない。これ
に対して、既に知られているＣｕ−Ｚｒ合金膜よりなる
埋め込み配線では、Ｚｒが５０ｐｐｍ程度添加されると
電気伝導度が２．２μｏｈｍ・ｃｍに上昇してしまうと
共に、ＺｒとＣｕとが反応してＣｕＺｒx 化合物を作り
易いという問題があるので、第１の実施形態のように、
Ｃｕ−Ａｇよりなる銅合金膜１０８の方が有利である。
【００２９】以上説明したように、銅合金膜１０８より
なる埋め込み配線１１０は導電性及びエレクトロマイグ
レーション耐性の両方において優れている。
なる埋め込み配線１１０は導電性及びエレクトロマイグ
レーション耐性の両方において優れている。
【００３０】ところで、現在の技術では、ＣＶＤ法又は
メッキ法によってＣｕ−Ａｇよりなる銅合金膜を堆積す
ることができないと共に、スパッタ法によって径の小さ
いコンタクトホールに銅合金膜を完全に埋め込むことは
できない。そこで、第１の実施形態においては、スパッ
タ法によりＣｕ−１重量％Ａｇよりなる銅合金膜１０６
を薄く堆積すると共に銅合金膜１０６の上にＣＶＤ法又
はメッキ法により銅膜１０７を厚く堆積した後、熱処理
を施して銅合金膜１０６のＡｇを銅膜１０７に拡散させ
ることにより、Ｃｕ−０．０８５重量％Ａｇよりなる銅
合金膜１０８を形成している。
メッキ法によってＣｕ−Ａｇよりなる銅合金膜を堆積す
ることができないと共に、スパッタ法によって径の小さ
いコンタクトホールに銅合金膜を完全に埋め込むことは
できない。そこで、第１の実施形態においては、スパッ
タ法によりＣｕ−１重量％Ａｇよりなる銅合金膜１０６
を薄く堆積すると共に銅合金膜１０６の上にＣＶＤ法又
はメッキ法により銅膜１０７を厚く堆積した後、熱処理
を施して銅合金膜１０６のＡｇを銅膜１０７に拡散させ
ることにより、Ｃｕ−０．０８５重量％Ａｇよりなる銅
合金膜１０８を形成している。
【００３１】また、スパッタ法により堆積した銅合金膜
１０６は（１１１）面に配向する性質があるため、銅合
金膜１０６上にＣＶＤ法又はメッキ法により堆積される
銅膜１０７は、下地の影響を受けて（１１１）面に配向
する。従って、面内原子間隔が銅合金膜１０６の（１１
１）面とほぼ等しい銅膜１０７をＣＶＤ法又はメッキ法
により堆積することができる。また、ＣｕはＡｌと同じ
ｆｃｃ結晶であるため、最密面である（１１１）面が断
線のきっかけとなり易いが、銅膜１０７の（１１１）面
が半導体基板１１の主面と平行に配向しているので、銅
合金膜１０８よりなる埋め込み配線１１０は断線し難く
なり、エレクトロマイグレーション耐性がさらに向上す
るという利点もある。
１０６は（１１１）面に配向する性質があるため、銅合
金膜１０６上にＣＶＤ法又はメッキ法により堆積される
銅膜１０７は、下地の影響を受けて（１１１）面に配向
する。従って、面内原子間隔が銅合金膜１０６の（１１
１）面とほぼ等しい銅膜１０７をＣＶＤ法又はメッキ法
により堆積することができる。また、ＣｕはＡｌと同じ
ｆｃｃ結晶であるため、最密面である（１１１）面が断
線のきっかけとなり易いが、銅膜１０７の（１１１）面
が半導体基板１１の主面と平行に配向しているので、銅
合金膜１０８よりなる埋め込み配線１１０は断線し難く
なり、エレクトロマイグレーション耐性がさらに向上す
るという利点もある。
【００３２】尚、第１の実施形態においては、Ｃｕ−１
重量％Ａｇよりなる銅合金膜１０６と銅膜１０７とをほ
ぼ完全に反応させて、Ｃｕ−０．０８５重量％Ａｇより
なる銅合金膜１０８を形成したが、Ｃｕ−１重量％Ａｇ
よりなる銅合金膜１０６を堆積する代わりに、ＴｉＮ／
Ｔｉ膜１０５を構成する上層のＴｉＮ膜にＡｇを含有さ
せてもよい。この場合には、銅膜１０７をスパッタ法に
より堆積された下層の銅膜とＣＶＤ法又はメッキ法によ
り堆積された上層の銅膜とから構成することが膜堆積工
程上好ましい。
重量％Ａｇよりなる銅合金膜１０６と銅膜１０７とをほ
ぼ完全に反応させて、Ｃｕ−０．０８５重量％Ａｇより
なる銅合金膜１０８を形成したが、Ｃｕ−１重量％Ａｇ
よりなる銅合金膜１０６を堆積する代わりに、ＴｉＮ／
Ｔｉ膜１０５を構成する上層のＴｉＮ膜にＡｇを含有さ
せてもよい。この場合には、銅膜１０７をスパッタ法に
より堆積された下層の銅膜とＣＶＤ法又はメッキ法によ
り堆積された上層の銅膜とから構成することが膜堆積工
程上好ましい。
【００３３】また、層間絶縁膜１０２及び半導体基板１
０１の表面をアンモニアプラズマ等で処理してＣｕの拡
散を防止しておけば、ＴｉＮ／Ｔｉ膜１０５のような拡
散防止膜を堆積しなくてもよい。
０１の表面をアンモニアプラズマ等で処理してＣｕの拡
散を防止しておけば、ＴｉＮ／Ｔｉ膜１０５のような拡
散防止膜を堆積しなくてもよい。
【００３４】また、第１の実施形態においては、銅合金
膜１０６として、新規に提案したＣｕ−Ａｇ合金を用い
たが、導電率が多少低くなってもよい場合には、Ｃｕ−
Ｓｎ合金、Ｃｕ−Ｍｇ合金又はＣｕ−Ｚｒ合金等を用い
てもよい。
膜１０６として、新規に提案したＣｕ−Ａｇ合金を用い
たが、導電率が多少低くなってもよい場合には、Ｃｕ−
Ｓｎ合金、Ｃｕ−Ｍｇ合金又はＣｕ−Ｚｒ合金等を用い
てもよい。
【００３５】（第２の実施形態）以下、本発明の第２の
実施形態に係る半導体装置における銅合金配線及びその
製造方法について、図３（ａ）〜（ｃ）及び図４（ａ）
〜（ｃ）を参照しながら説明する。
実施形態に係る半導体装置における銅合金配線及びその
製造方法について、図３（ａ）〜（ｃ）及び図４（ａ）
〜（ｃ）を参照しながら説明する。
【００３６】まず、図３（ａ）に示すように、半導体基
板２０１の上に堆積された層間絶縁膜２０２にコンタク
トホール２０３及び配線用凹状溝２０４を形成する。コ
ンタクトホール２０３の径は０．２５μｍ程度とする。
板２０１の上に堆積された層間絶縁膜２０２にコンタク
トホール２０３及び配線用凹状溝２０４を形成する。コ
ンタクトホール２０３の径は０．２５μｍ程度とする。
【００３７】次に、図３（ｂ）に示すように、コンタク
トホール２０３及び配線用凹状溝２０４を含む層間絶縁
膜２０２の上に全面に亘って、半導体基板２０１との密
着性を向上させる下層のＴｉ膜及びＣｕの層間絶縁膜２
０２及び半導体基板２０１への拡散を防止する上層のＴ
ｉＮ膜よりなるＴｉＮ／Ｔｉ膜２０５を堆積する。
トホール２０３及び配線用凹状溝２０４を含む層間絶縁
膜２０２の上に全面に亘って、半導体基板２０１との密
着性を向上させる下層のＴｉ膜及びＣｕの層間絶縁膜２
０２及び半導体基板２０１への拡散を防止する上層のＴ
ｉＮ膜よりなるＴｉＮ／Ｔｉ膜２０５を堆積する。
【００３８】次に、純銅よりなるターゲットを用いるス
パッタ法により、ＴｉＮ／Ｔｉ膜２０５の上に下層の銅
膜２０６を堆積した後、ＣＶＤ法又はメッキ法により、
図３（ｃ）に示すように、下層の銅膜２０６の上に上層
の銅膜２０７を堆積する。この場合、下層の銅膜２０６
と上層の銅膜２０７との膜厚としては９２５ｎｍとす
る。これにより、コンタクトホール２０３及び配線用凹
状溝２０４は下層及び上層の銅膜２０６、２０７により
完全に埋め込まれる。
パッタ法により、ＴｉＮ／Ｔｉ膜２０５の上に下層の銅
膜２０６を堆積した後、ＣＶＤ法又はメッキ法により、
図３（ｃ）に示すように、下層の銅膜２０６の上に上層
の銅膜２０７を堆積する。この場合、下層の銅膜２０６
と上層の銅膜２０７との膜厚としては９２５ｎｍとす
る。これにより、コンタクトホール２０３及び配線用凹
状溝２０４は下層及び上層の銅膜２０６、２０７により
完全に埋め込まれる。
【００３９】次に、スパッタ法により、図４（ａ）に示
すように、上層の銅膜２０７の上に例えば７５ｎｍの膜
厚を有するニオブ膜２０８を堆積する。
すように、上層の銅膜２０７の上に例えば７５ｎｍの膜
厚を有するニオブ膜２０８を堆積する。
【００４０】次に、ニオブ膜２０８の表面酸化を防ぐた
め、水素を含んだ還元雰囲気中で４００℃程度の熱処理
を行なって、ニオブ膜２０８のＮｂを下層及び上層の銅
膜２０６、２０７に拡散させることにより、図４（ｂ）
に示すように、Ｃｕ−７．２重量％Ｎｂよりなる銅合金
膜２０９を形成する。この場合、下層及び上層の銅膜２
０６、２０７の膜厚が９２５ｎｍ、ニオブ膜２０８の膜
厚が７５ｎｍであって、Ｃｕの密度が８．９３、Ｎｂの
密度が８．５６であるから、体積比×密度の積の割合に
基づき、銅合金膜２０９はＣｕ−７．２重量％Ｎｂより
なる。
め、水素を含んだ還元雰囲気中で４００℃程度の熱処理
を行なって、ニオブ膜２０８のＮｂを下層及び上層の銅
膜２０６、２０７に拡散させることにより、図４（ｂ）
に示すように、Ｃｕ−７．２重量％Ｎｂよりなる銅合金
膜２０９を形成する。この場合、下層及び上層の銅膜２
０６、２０７の膜厚が９２５ｎｍ、ニオブ膜２０８の膜
厚が７５ｎｍであって、Ｃｕの密度が８．９３、Ｎｂの
密度が８．５６であるから、体積比×密度の積の割合に
基づき、銅合金膜２０９はＣｕ−７．２重量％Ｎｂより
なる。
【００４１】ところで、銅合金膜２０９におけるＮｂの
含有量については、５００℃程度の温度下ではＣｕ中の
Ｎｂの固溶限は０．４重量％程度であり、Ｎｂをそれ以
上含有させるとＮｂを主成分とする相が銅合金膜２０９
中に局所的に析出する恐れがある。従って、半導体プロ
セスにおける熱処理の温度は５００℃以下であることを
考えると、Ｎｂの含有量としては０．４重量％以下が好
ましい。
含有量については、５００℃程度の温度下ではＣｕ中の
Ｎｂの固溶限は０．４重量％程度であり、Ｎｂをそれ以
上含有させるとＮｂを主成分とする相が銅合金膜２０９
中に局所的に析出する恐れがある。従って、半導体プロ
セスにおける熱処理の温度は５００℃以下であることを
考えると、Ｎｂの含有量としては０．４重量％以下が好
ましい。
【００４２】次に、ＴｉＮ／Ｔｉ膜２０５及び銅合金膜
２０９に対して例えばＣＭＰ法を行なって、層間絶縁膜
２０２の上に露出しているＴｉＮ／Ｔｉ膜２０５及び銅
合金膜２０９を除去することにより、図４（ｃ）に示す
ように、銅合金膜２０９よりなるコンタクト２１０及び
埋め込み配線２１１を形成する。その後、埋め込み配線
２１１及び層間絶縁膜２０２の上に全面に亘って、埋め
込み配線２１１を構成するＣｕの上方への拡散を防止す
る窒化シリコン膜２１２を堆積する。
２０９に対して例えばＣＭＰ法を行なって、層間絶縁膜
２０２の上に露出しているＴｉＮ／Ｔｉ膜２０５及び銅
合金膜２０９を除去することにより、図４（ｃ）に示す
ように、銅合金膜２０９よりなるコンタクト２１０及び
埋め込み配線２１１を形成する。その後、埋め込み配線
２１１及び層間絶縁膜２０２の上に全面に亘って、埋め
込み配線２１１を構成するＣｕの上方への拡散を防止す
る窒化シリコン膜２１２を堆積する。
【００４３】Ｃｕ−７．２重量％Ｎｂよりなる銅合金膜
２０９の電気伝導率は純銅よりも若干高い２．０μｏｈ
ｍ・ｃｍ程度である（K.R.Karasek et al., J. Appl.Ph
ys.52(1991), 1370）。しかも、図８の特性図に示され
るように、Ｃｕ−Ｎｂ膜は引っ張り強さが大きくてエレ
クトロマイグレーション耐性も強くなるものと考えられ
る。従って、銅合金膜２０９よりなる埋め込み配線２１
１は導電性及びエレクトロマイグレーション耐性の両方
において優れている。
２０９の電気伝導率は純銅よりも若干高い２．０μｏｈ
ｍ・ｃｍ程度である（K.R.Karasek et al., J. Appl.Ph
ys.52(1991), 1370）。しかも、図８の特性図に示され
るように、Ｃｕ−Ｎｂ膜は引っ張り強さが大きくてエレ
クトロマイグレーション耐性も強くなるものと考えられ
る。従って、銅合金膜２０９よりなる埋め込み配線２１
１は導電性及びエレクトロマイグレーション耐性の両方
において優れている。
【００４４】第２の実施形態においては、段差被覆性に
優れたＣＶＤ法又はメッキ法により堆積した平坦な上層
の銅膜２０７の上にニオブ膜２０８を堆積するため、ニ
オブ膜２０８の膜厚を大きくできるので、ニオブ膜２０
８を構成するＮｂを確実に下層及び上層の銅膜２０６、
２０７に拡散させることができる。
優れたＣＶＤ法又はメッキ法により堆積した平坦な上層
の銅膜２０７の上にニオブ膜２０８を堆積するため、ニ
オブ膜２０８の膜厚を大きくできるので、ニオブ膜２０
８を構成するＮｂを確実に下層及び上層の銅膜２０６、
２０７に拡散させることができる。
【００４５】尚、第２の実施形態においては、下層及び
上層の銅膜２０６、２０７を構成するＣｕとニオブ膜２
０８を構成するＮｂとをほぼ完全に反応させて、Ｃｕ−
７．２重量％Ｎｂよりなる銅合金膜２０９を形成した
が、これに代えて、熱処理後にニオブ膜２０８が残存す
るようにしても、該ニオブ膜２０８を銅合金膜２０９と
共にＣＭＰ法により除去することができる。
上層の銅膜２０６、２０７を構成するＣｕとニオブ膜２
０８を構成するＮｂとをほぼ完全に反応させて、Ｃｕ−
７．２重量％Ｎｂよりなる銅合金膜２０９を形成した
が、これに代えて、熱処理後にニオブ膜２０８が残存す
るようにしても、該ニオブ膜２０８を銅合金膜２０９と
共にＣＭＰ法により除去することができる。
【００４６】また、層間絶縁膜２０２及び半導体基板２
０１の表面をアンモニアプラズマ等で処理してＣｕの拡
散を防止しておけば、ＴｉＮ／Ｔｉ膜２０５のような拡
散防止膜を堆積しなくてもよい。
０１の表面をアンモニアプラズマ等で処理してＣｕの拡
散を防止しておけば、ＴｉＮ／Ｔｉ膜２０５のような拡
散防止膜を堆積しなくてもよい。
【００４７】（第３の実施形態）以下、本発明の第３の
実施形態に係る半導体装置における銅合金配線及びその
製造方法について、図５（ａ）〜（ｄ）及び図６（ａ）
〜（ｃ）を参照しながら説明する。
実施形態に係る半導体装置における銅合金配線及びその
製造方法について、図５（ａ）〜（ｄ）及び図６（ａ）
〜（ｃ）を参照しながら説明する。
【００４８】まず、図５（ａ）に示すように、半導体基
板３０１の上に堆積された層間絶縁膜３０２にコンタク
トホール３０３及び配線用凹状溝３０４を形成する。コ
ンタクトホール３０３の径は０．２５μｍ程度とする。
板３０１の上に堆積された層間絶縁膜３０２にコンタク
トホール３０３及び配線用凹状溝３０４を形成する。コ
ンタクトホール３０３の径は０．２５μｍ程度とする。
【００４９】次に、図５（ｂ）に示すように、コンタク
トホール３０３及び配線用凹状溝３０４を含む層間絶縁
膜３０２の上に全面に亘って、半導体基板３０１との密
着性を向上させる下層のＴｉ膜及びＣｕの層間絶縁膜３
０２及び半導体基板３０１への拡散を防止する上層のＴ
ｉＮ膜よりなるＴｉＮ／Ｔｉ膜３０５を堆積する。
トホール３０３及び配線用凹状溝３０４を含む層間絶縁
膜３０２の上に全面に亘って、半導体基板３０１との密
着性を向上させる下層のＴｉ膜及びＣｕの層間絶縁膜３
０２及び半導体基板３０１への拡散を防止する上層のＴ
ｉＮ膜よりなるＴｉＮ／Ｔｉ膜３０５を堆積する。
【００５０】次に、スパッタ法により、ＴｉＮ／Ｔｉ膜
３０５の上に下層の銅膜３０６を堆積した後、ＣＶＤ法
又はメッキ法により、図５（ｃ）に示すように、下層の
銅膜３０６の上に上層の銅膜３０７を堆積する。これに
より、コンタクトホール３０３及び配線用凹状溝３０４
は下層及び上層の銅膜３０６、３０７により完全に埋め
込まれる。
３０５の上に下層の銅膜３０６を堆積した後、ＣＶＤ法
又はメッキ法により、図５（ｃ）に示すように、下層の
銅膜３０６の上に上層の銅膜３０７を堆積する。これに
より、コンタクトホール３０３及び配線用凹状溝３０４
は下層及び上層の銅膜３０６、３０７により完全に埋め
込まれる。
【００５１】次に、ＴｉＮ／Ｔｉ膜３０５、下層及び上
層の銅膜３０６、３０７に対して例えばＣＭＰ法を行な
って、層間絶縁膜３０２の上に露出しているＴｉＮ／Ｔ
ｉ膜３０５、下層及び上層の銅膜３０６、３０７を除去
した後、硝酸によるウェットエッチングを上層の銅膜３
０７に対して行なって、図５（ｄ）に示すように、上層
の銅膜３０７の上に空間部を形成する。
層の銅膜３０６、３０７に対して例えばＣＭＰ法を行な
って、層間絶縁膜３０２の上に露出しているＴｉＮ／Ｔ
ｉ膜３０５、下層及び上層の銅膜３０６、３０７を除去
した後、硝酸によるウェットエッチングを上層の銅膜３
０７に対して行なって、図５（ｄ）に示すように、上層
の銅膜３０７の上に空間部を形成する。
【００５２】次に、無電解めっき法等により、図６
（ａ）に示すように、上層の銅膜３０７の上に選択的に
銀膜３０８を堆積する。
（ａ）に示すように、上層の銅膜３０７の上に選択的に
銀膜３０８を堆積する。
【００５３】次に、銀膜３０８の表面酸化を防ぐため、
水素を含んだ還元雰囲気中で４００℃程度の熱処理を行
なって、銀膜３０８のＡｇを下層及び上層の銅膜３０
６、３０７に拡散させることにより、図６（ｂ）に示す
ように、Ｃｕ−０．１重量％Ａｇよりなる銅合金膜３０
９を形成すると共に、該銅合金膜３０９よりなるコンタ
クト３１０及び埋め込み配線３１１を形成する。この場
合、Ｃｕ−０．１重量％Ａｇよりなる銅合金膜３０９が
形成されるように、下層及び上層の銅膜３０６、３０７
と銀膜３０８との膜厚を調整する。
水素を含んだ還元雰囲気中で４００℃程度の熱処理を行
なって、銀膜３０８のＡｇを下層及び上層の銅膜３０
６、３０７に拡散させることにより、図６（ｂ）に示す
ように、Ｃｕ−０．１重量％Ａｇよりなる銅合金膜３０
９を形成すると共に、該銅合金膜３０９よりなるコンタ
クト３１０及び埋め込み配線３１１を形成する。この場
合、Ｃｕ−０．１重量％Ａｇよりなる銅合金膜３０９が
形成されるように、下層及び上層の銅膜３０６、３０７
と銀膜３０８との膜厚を調整する。
【００５４】次に、図６（ｃ）に示すように、埋め込み
配線３１１及び層間絶縁膜３０２の上に全面に亘って、
埋め込み配線３１１を構成するＣｕの上方への拡散を防
止する窒化シリコン膜３１２を堆積する。
配線３１１及び層間絶縁膜３０２の上に全面に亘って、
埋め込み配線３１１を構成するＣｕの上方への拡散を防
止する窒化シリコン膜３１２を堆積する。
【００５５】第３の実施形態によると、熱処理により反
応させる領域が上層の銅膜３０７と選択的に堆積された
銀膜３０８とに限られるので、層間絶縁膜３０２の上に
堆積された膜をＣＭＰ法により除去する工程が容易にな
る。
応させる領域が上層の銅膜３０７と選択的に堆積された
銀膜３０８とに限られるので、層間絶縁膜３０２の上に
堆積された膜をＣＭＰ法により除去する工程が容易にな
る。
【００５６】尚、第３の実施形態においては、上層の銅
膜３０７の上に選択的に銀膜３０８を堆積したが、これ
に代えて、全面に亘って銀膜３０８を堆積した後、熱処
理を行なって銅合金膜３０９を形成し、その後、残存す
る銀膜３０８をＣＭＰ法により除去してもよい。
膜３０７の上に選択的に銀膜３０８を堆積したが、これ
に代えて、全面に亘って銀膜３０８を堆積した後、熱処
理を行なって銅合金膜３０９を形成し、その後、残存す
る銀膜３０８をＣＭＰ法により除去してもよい。
【００５７】（第４の実施形態）以下、本発明の第４の
実施形態に係る半導体装置における銅合金配線及びその
製造方法について、図７（ａ）〜（ｃ）を参照しながら
説明する。
実施形態に係る半導体装置における銅合金配線及びその
製造方法について、図７（ａ）〜（ｃ）を参照しながら
説明する。
【００５８】まず、第３の実施形態と同様にして、半導
体基板４０１の上に堆積された層間絶縁膜４０２にコン
タクトホール及び配線用凹状溝を形成した後、コンタク
トホール及び配線用凹状溝を含む層間絶縁膜４０２の上
に全面に亘ってＴｉＮ／Ｔｉ膜４０５を堆積する。次
に、スパッタ法により、ＴｉＮ／Ｔｉ膜４０５の上に下
層の銅膜４０６を堆積した後、ＣＶＤ法又はメッキ法に
より、下層の銅膜４０６の上に上層の銅膜４０７を堆積
し、その後、ＴｉＮ／Ｔｉ膜４０５、下層及び上層の銅
膜４０６、４０７に対して例えばＣＭＰ法を行なって、
図７（ａ）に示すように、層間絶縁膜４０２の上に露出
しているＴｉＮ／Ｔｉ膜４０５、下層及び上層の銅膜４
０６、４０７を除去する。
体基板４０１の上に堆積された層間絶縁膜４０２にコン
タクトホール及び配線用凹状溝を形成した後、コンタク
トホール及び配線用凹状溝を含む層間絶縁膜４０２の上
に全面に亘ってＴｉＮ／Ｔｉ膜４０５を堆積する。次
に、スパッタ法により、ＴｉＮ／Ｔｉ膜４０５の上に下
層の銅膜４０６を堆積した後、ＣＶＤ法又はメッキ法に
より、下層の銅膜４０６の上に上層の銅膜４０７を堆積
し、その後、ＴｉＮ／Ｔｉ膜４０５、下層及び上層の銅
膜４０６、４０７に対して例えばＣＭＰ法を行なって、
図７（ａ）に示すように、層間絶縁膜４０２の上に露出
しているＴｉＮ／Ｔｉ膜４０５、下層及び上層の銅膜４
０６、４０７を除去する。
【００５９】次に、図７（ｂ）に示すように、上層の銅
膜４０７及び層間絶縁膜４０２の上に全面に亘ってアル
ミナ膜４０８を堆積する。
膜４０７及び層間絶縁膜４０２の上に全面に亘ってアル
ミナ膜４０８を堆積する。
【００６０】次に、熱処理を行なって、アルミナ膜４０
８を構成するＡｌ2 Ｏ3 を下層及び上層の銅膜４０６、
４０７に拡散させて、図７（ｃ）に示すように、Ｃｕ−
Ａｌ 2 Ｏ3 よりなる銅合金膜４０９を形成すると共に、
該銅合金膜４０９よりなるコンタクト４１０及び埋め込
み配線４１１を形成する。
８を構成するＡｌ2 Ｏ3 を下層及び上層の銅膜４０６、
４０７に拡散させて、図７（ｃ）に示すように、Ｃｕ−
Ａｌ 2 Ｏ3 よりなる銅合金膜４０９を形成すると共に、
該銅合金膜４０９よりなるコンタクト４１０及び埋め込
み配線４１１を形成する。
【００６１】第４の実施形態によると、アルミナ膜４０
８が絶縁性を有しているので、除去する必要がないと共
にアルミナ膜４０８を層間絶縁膜として用いることがで
きるので、工程数の低減を図ることができる。
８が絶縁性を有しているので、除去する必要がないと共
にアルミナ膜４０８を層間絶縁膜として用いることがで
きるので、工程数の低減を図ることができる。
【００６２】尚、第１〜第４の実施形態においては、銅
膜１０７、２０７、３０７、４０７として純銅を用いた
が、これに代えて、Ｃｕに他の金属が含まれてなる銅合
金を用いてもよい。
膜１０７、２０７、３０７、４０７として純銅を用いた
が、これに代えて、Ｃｕに他の金属が含まれてなる銅合
金を用いてもよい。
【００６３】また、ＴｉＮ／Ｔｉ膜１０５、２０５、３
０５、４０５又は銅膜１０７、２０７、３０７、４０７
を選択ＣＶＤ法によりコンタクトホール１０３、２０
３、３０３及び配線用凹状溝１０４、２０４、３０４の
内部にのみ堆積してもよいし、ＴｉＮ／Ｔｉ膜１０５、
２０５、３０５、４０５の代わりに、他の拡散防止膜、
例えば、Ｔａ膜、ＴａＮ膜又はＷＮ膜等を用いてもよ
い。
０５、４０５又は銅膜１０７、２０７、３０７、４０７
を選択ＣＶＤ法によりコンタクトホール１０３、２０
３、３０３及び配線用凹状溝１０４、２０４、３０４の
内部にのみ堆積してもよいし、ＴｉＮ／Ｔｉ膜１０５、
２０５、３０５、４０５の代わりに、他の拡散防止膜、
例えば、Ｔａ膜、ＴａＮ膜又はＷＮ膜等を用いてもよ
い。
【００６４】また、コンタクトホール１０３、２０３、
３０３及び配線用凹状溝１０４、２０４、３０４の内部
への埋め込みが可能であるならば、スパッタ法＋リフロ
ー法又はイオンプレーティング法等の他の方法によっ
て、銅膜１０７、２０７、３０７を形成してもよい。
３０３及び配線用凹状溝１０４、２０４、３０４の内部
への埋め込みが可能であるならば、スパッタ法＋リフロ
ー法又はイオンプレーティング法等の他の方法によっ
て、銅膜１０７、２０７、３０７を形成してもよい。
【００６５】さらに、上層の銅膜２０７、３０７、４０
７を堆積する際に、下地の銅膜を必要としない場合に
は、下層の銅膜２０６、３０６、４０６を省略してもよ
い。
７を堆積する際に、下地の銅膜を必要としない場合に
は、下層の銅膜２０６、３０６、４０６を省略してもよ
い。
【００６６】
【発明の効果】本発明の半導体装置の製造方法による
と、ＣｕにＡｇ、Ｎｂ又はＡｌ2 Ｏ3 が含有された銅合
金よりなる埋め込み配線をダマシン法又はデュアルダマ
シン法によって確実に形成することができる。
と、ＣｕにＡｇ、Ｎｂ又はＡｌ2 Ｏ3 が含有された銅合
金よりなる埋め込み配線をダマシン法又はデュアルダマ
シン法によって確実に形成することができる。
【図１】（ａ）〜（ｃ）は第１の実施形態に係る半導体
装置の製造方法の各工程を示す断面図である。
装置の製造方法の各工程を示す断面図である。
【図２】（ａ）、（ｂ）は第１の実施形態に係る半導体
装置の製造方法の各工程を示す断面図である。
装置の製造方法の各工程を示す断面図である。
【図３】（ａ）〜（ｃ）は第２の実施形態に係る半導体
装置の製造方法の各工程を示す断面図である。
装置の製造方法の各工程を示す断面図である。
【図４】（ａ）〜（ｃ）は第２の実施形態に係る半導体
装置の製造方法の各工程を示す断面図である。
装置の製造方法の各工程を示す断面図である。
【図５】（ａ）〜（ｄ）は第３の実施形態に係る半導体
装置の製造方法の各工程を示す断面図である。
装置の製造方法の各工程を示す断面図である。
【図６】（ａ）〜（ｃ）は第３の実施形態に係る半導体
装置の製造方法の各工程を示す断面図である。
装置の製造方法の各工程を示す断面図である。
【図７】（ａ）〜（ｃ）は第４の実施形態に係る半導体
装置の製造方法の各工程を示す断面図である。
装置の製造方法の各工程を示す断面図である。
【図８】各種の銅合金の引張り強さ及び導電率を示す特
性図である。
性図である。
１０１ 半導体基板 １０２ 層間絶縁膜 １０３ コンタクトホール １０４ 配線用凹状溝 １０５ ＴｉＮ／Ｔｉ膜 １０６ 銅合金膜 １０７ 銅膜 １０８ 銅合金膜 １０９ コンタクト １１０ 埋め込み配線 １１１ 窒化シリコン膜 ２０１ 半導体基板 ２０２ 層間絶縁膜 ２０３ コンタクトホール ２０４ 配線用凹状溝 ２０５ ＴｉＮ／Ｔｉ膜 ２０６ 下層の銅膜 ２０７ 上層の銅膜 ２０８ ニオブ膜 ２０９ 銅合金膜 ２１０ コンタクト ２１１ 埋め込み配線 ２１２ 窒化シリコン膜 ３０１ 半導体基板 ３０２ 層間絶縁膜 ３０３ コンタクトホール ３０４ 配線用凹状溝 ３０５ ＴｉＮ／Ｔｉ膜 ３０６ 下層の銅膜 ３０７ 上層の銅膜 ３０８ 銀膜 ３０９ 銅合金膜 ３１０ コンタクト ３１１ 埋め込み配線 ３１２ 窒化シリコン膜 ４０１ 半導体基板 ４０２ 層間絶縁膜 ４０５ ＴｉＮ／Ｔｉ膜 ４０６ 下層の銅膜 ４０７ 上層の銅膜 ４０８ アルミナ膜
Claims (3)
- 【請求項１】 半導体基板上に堆積された層間絶縁膜に
配線用凹部を形成する凹部形成工程と、 スパッタ法により、前記配線用凹部を含む前記層間絶縁
膜の上に全面に亘ってＣｕ−Ｓｎ合金である第１の金属
よりなり表面が（１１１）面に配向している第１の金属
膜を形成することにより、前記配線用凹部の壁面に前記
第１の金属膜を形成する第１の金属膜形成工程と、 ＣＶＤ法又はメッキ法により、前記第１の金属膜の上に
全面に亘ってＣｕからなるか又はＣｕを主成分とする第
２の金属よりなり表面が（１１１）面に配向している第
２の金属膜を前記配線用凹部が埋め込まれるように形成
する第２の金属膜形成工程と、 前記半導体基板に対して熱処理を行なって前記第１の金
属膜に含まれているＳｎを前記第２の金属膜に拡散させ
た後、前記層間絶縁膜の上に露出している前記第１の金
属膜及び第２の金属膜を除去することにより、ＣｕにＳ
ｎが含有された銅合金よりなる埋め込み配線を形成する
埋め込み配線形成工程とを備えていることを特徴とする
半導体装置の製造方法。 - 【請求項２】 半導体基板上に堆積された層間絶縁膜に
配線用凹部を形成する凹部形成工程と、 スパッタ法により、前記配線用凹部を含む前記層間絶縁
膜の上に全面に亘ってＣｕ−Ｍｇ合金である第１の金属
よりなり表面が（１１１）面に配向している第１の金属
膜を形成することにより、前記配線用凹部の壁面に前記
第１の金属膜を形成する第１の金属膜形成工程と、 ＣＶＤ法又はメッキ法により、前記第１の金属膜の上に
全面に亘ってＣｕからなるか又はＣｕを主成分とする第
２の金属よりなり表面が（１１１）面に配向している第
２の金属膜を前記配線用凹部が埋め込まれるように形成
する第２の金属膜形成工程と、 前記半導体基板に対して熱処理を行なって前記第１の金
属膜に含まれているＭｇを前記第２の金属膜に拡散させ
た後、前記層間絶縁膜の上に露出している前記第１の金
属膜及び第２の金属膜を除去することにより、ＣｕにＭ
ｇが含有された銅合金よりなる埋め込み配線を形成する
埋め込み配線形成工程とを備えていることを特徴とする
半導体装置の製造方法。 - 【請求項３】 半導体基板上に堆積された層間絶縁膜に
配線用凹部を形成する凹部形成工程と、 スパッタ法により、前記配線用凹部を含む前記層間絶縁
膜の上に全面に亘ってＣｕ−Ｚｒ合金である第１の金属
よりなり表面が（１１１）面に配向している第１の金属
膜を形成することにより、前記配線用凹部の壁面に前記
第１の金属膜を形成する第１の金属膜形成工程と、 ＣＶＤ法又はメッキ法により、前記第１の金属膜の上に
全面に亘ってＣｕからなるか又はＣｕを主成分とする第
２の金属よりなり表面が（１１１）面に配向している第
２の金属膜を前記配線用凹部が埋め込まれるように形成
する第２の金属膜形成工程と、 前記半導体基板に対して熱処理を行なって前記第１の金
属膜に含まれているＺｒを前記第２の金属膜に拡散させ
た後、前記層間絶縁膜の上に露出している前記第１の金
属膜及び第２の金属膜を除去することにより、ＣｕにＺ
ｒが含有された銅合金よりなる埋め込み配線を形成する
埋め込み配線形成工程とを備えていることを特徴とする
半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000006049A JP3540699B2 (ja) | 1998-01-12 | 2000-01-11 | 半導体装置の製造方法 |
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10004004A JP3040745B2 (ja) | 1998-01-12 | 1998-01-12 | 半導体装置及びその製造方法 |
| JP2000006049A JP3540699B2 (ja) | 1998-01-12 | 2000-01-11 | 半導体装置の製造方法 |
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|---|---|---|---|
| JP10004004A Division JP3040745B2 (ja) | 1998-01-12 | 1998-01-12 | 半導体装置及びその製造方法 |
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| Publication Number | Publication Date |
|---|---|
| JP2000150522A true JP2000150522A (ja) | 2000-05-30 |
| JP3540699B2 JP3540699B2 (ja) | 2004-07-07 |
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ID=32774041
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|---|---|---|---|
| JP2000006049A Expired - Fee Related JP3540699B2 (ja) | 1998-01-12 | 2000-01-11 | 半導体装置の製造方法 |
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Cited By (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2000340563A (ja) * | 1999-05-26 | 2000-12-08 | Nec Corp | 半導体装置及びその製造方法 |
| WO2002050882A2 (en) * | 2000-12-18 | 2002-06-27 | Intel Corporation | Copper alloys for interconnections having improved electromigration characteristics and methods of making same |
| EP1376685A2 (en) * | 2002-06-28 | 2004-01-02 | Texas Instruments Incorporated | Localized doping and/or alloying of metallization for increased interconnect performance |
| JP2006245558A (ja) * | 2005-02-04 | 2006-09-14 | Advanced Lcd Technologies Development Center Co Ltd | 銅配線層、銅配線層の形成方法、半導体装置、及び半導体装置の製造方法 |
| US7545040B2 (en) | 2002-12-09 | 2009-06-09 | Nec Corporation | Copper alloy for wiring, semiconductor device, method for forming wiring and method for manufacturing semiconductor device |
| JP2009278132A (ja) * | 2005-08-23 | 2009-11-26 | Taiwan Semiconductor Manufacturing Co Ltd | 配線構造の製造方法 |
| JP4441658B1 (ja) * | 2008-12-19 | 2010-03-31 | 国立大学法人東北大学 | 銅配線形成方法、銅配線および半導体装置 |
| JP2011049573A (ja) * | 2005-02-04 | 2011-03-10 | Toshiba Mobile Display Co Ltd | 半導体装置の製造方法 |
| US8004087B2 (en) * | 2004-08-12 | 2011-08-23 | Nec Corporation | Semiconductor device with dual damascene wirings and method for manufacturing same |
| JP5380838B2 (ja) * | 2005-06-22 | 2014-01-08 | 日本電気株式会社 | 半導体装置の製造方法 |
-
2000
- 2000-01-11 JP JP2000006049A patent/JP3540699B2/ja not_active Expired - Fee Related
Cited By (22)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2000340563A (ja) * | 1999-05-26 | 2000-12-08 | Nec Corp | 半導体装置及びその製造方法 |
| US7220674B2 (en) | 2000-12-18 | 2007-05-22 | Intel Corporation | Copper alloys for interconnections having improved electromigration characteristics and methods of making same |
| WO2002050882A2 (en) * | 2000-12-18 | 2002-06-27 | Intel Corporation | Copper alloys for interconnections having improved electromigration characteristics and methods of making same |
| WO2002050882A3 (en) * | 2000-12-18 | 2003-02-13 | Intel Corp | Copper alloys for interconnections having improved electromigration characteristics and methods of making same |
| US6800554B2 (en) | 2000-12-18 | 2004-10-05 | Intel Corporation | Copper alloys for interconnections having improved electromigration characteristics and methods of making same |
| US6977220B2 (en) | 2000-12-18 | 2005-12-20 | Intel Corporation | Copper alloys for interconnections having improved electromigration characteristics and methods of making same |
| EP1376685A2 (en) * | 2002-06-28 | 2004-01-02 | Texas Instruments Incorporated | Localized doping and/or alloying of metallization for increased interconnect performance |
| EP1376685A3 (en) * | 2002-06-28 | 2004-12-22 | Texas Instruments Incorporated | Localized doping and/or alloying of metallization for increased interconnect performance |
| US7074709B2 (en) | 2002-06-28 | 2006-07-11 | Texas Instruments Incorporated | Localized doping and/or alloying of metallization for increased interconnect performance |
| US7545040B2 (en) | 2002-12-09 | 2009-06-09 | Nec Corporation | Copper alloy for wiring, semiconductor device, method for forming wiring and method for manufacturing semiconductor device |
| US8004087B2 (en) * | 2004-08-12 | 2011-08-23 | Nec Corporation | Semiconductor device with dual damascene wirings and method for manufacturing same |
| US8916466B2 (en) | 2004-08-12 | 2014-12-23 | Renesas Electronics Corporation | Method for manufacturing dual damascene wiring in semiconductor device |
| US20150102492A1 (en) * | 2004-08-12 | 2015-04-16 | Renesas Electronics Corporation | Semiconductor device and method for manufacturing same |
| US9257390B2 (en) | 2004-08-12 | 2016-02-09 | Renesas Electronics Corporation | Semiconductor device with dual damascene wirings |
| JP2006245558A (ja) * | 2005-02-04 | 2006-09-14 | Advanced Lcd Technologies Development Center Co Ltd | 銅配線層、銅配線層の形成方法、半導体装置、及び半導体装置の製造方法 |
| JP2011049573A (ja) * | 2005-02-04 | 2011-03-10 | Toshiba Mobile Display Co Ltd | 半導体装置の製造方法 |
| JP5380838B2 (ja) * | 2005-06-22 | 2014-01-08 | 日本電気株式会社 | 半導体装置の製造方法 |
| JP2009278132A (ja) * | 2005-08-23 | 2009-11-26 | Taiwan Semiconductor Manufacturing Co Ltd | 配線構造の製造方法 |
| JP4441658B1 (ja) * | 2008-12-19 | 2010-03-31 | 国立大学法人東北大学 | 銅配線形成方法、銅配線および半導体装置 |
| JP2010147311A (ja) * | 2008-12-19 | 2010-07-01 | Tohoku Univ | 銅配線形成方法、銅配線および半導体装置 |
| US8169079B2 (en) | 2008-12-19 | 2012-05-01 | Advanced Interconnect Materials, Llc | Copper interconnection structures and semiconductor devices |
| US9082821B2 (en) | 2008-12-19 | 2015-07-14 | Advanced Interconnect Materials, Llc | Method for forming copper interconnection structures |
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