JP2000133905A - 容量素子付き回路基板 - Google Patents

容量素子付き回路基板

Info

Publication number
JP2000133905A
JP2000133905A JP30745398A JP30745398A JP2000133905A JP 2000133905 A JP2000133905 A JP 2000133905A JP 30745398 A JP30745398 A JP 30745398A JP 30745398 A JP30745398 A JP 30745398A JP 2000133905 A JP2000133905 A JP 2000133905A
Authority
JP
Japan
Prior art keywords
layer
electrode layer
thin film
lower electrode
circuit wiring
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP30745398A
Other languages
English (en)
Inventor
Takeshi Oyamada
毅 小山田
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Kyocera Corp
Original Assignee
Kyocera Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Kyocera Corp filed Critical Kyocera Corp
Priority to JP30745398A priority Critical patent/JP2000133905A/ja
Publication of JP2000133905A publication Critical patent/JP2000133905A/ja
Pending legal-status Critical Current

Links

Abstract

(57)【要約】 【課題】絶縁基板上に所定の静電容量値の容量素子を確
実に形成することができない。 【解決手段】絶縁基板1上に薄膜回路配線2と薄膜容量
素子3a、3bとを形成して成る容量素子付き回路基板
であって、前記薄膜容量素子3a、3bは、一側面側に
前記薄膜回路配線2が接続される下部電極層5と、該下
部電極層5上に形成され、下部電極層5の他側面より外
側に突出する突出部6aを有する誘電体層6と、該誘電
体層6の上面から突出部6a側面を介し絶縁基板1上面
にかけて形成される上部電極層7とから成り、前記誘電
体層6の突出部6aの下面側で、下部電極層5の他側面
と上部電極層7との間に1000オングストローム乃至
20000オングストロームの空隙9が形成されてい
る。

Description

【発明の詳細な説明】
【0001】
【発明の属する技術分野】本発明は携帯電話や衛星通信
等の通信機器に搭載される容量素子付き回路基板に関す
るものである。
【0002】
【従来の技術】従来、携帯電話や衛星通信等の通信機器
には電気信号の送受信回路を構成する部品の一部に容量
素子付き回路基板が使用されている。
【0003】かかる容量素子付き回路基板は一般に上面
に所定パターンの回路配線を有する絶縁基板を準備し、
該絶縁基板上にチップ容量素子を載置するとともにその
端子を回路配線に半田等を介し電気的に接続させること
によって形成されている。
【0004】しかしながら、近時、携帯電話や衛星通信
等の通信機器は小型、軽量化が急激に進み、従来の容量
素子付き回路基板では回路配線がMo−Mn法等の厚膜
形成技術により形成されており、各回路配線の幅及び隣
接する回路配線間の間隙が広いこと、チップ容量素子の
形状が大きく全体が大型となっていること等から使用す
ることができず、小型で軽量な新規の容量素子付き回路
基板が要求されるようになってきた。
【0005】そこで新たに絶縁基板上に薄膜形成技術に
より回路配線と容量素子を被着し、該容量素子を回路配
線に電気的に接続することによって容量素子付き回路基
板を形成することが提案されている。
【0006】かかる容量素子付き回路基板は回路配線及
び容量素子を薄膜形成技術により形成することから回路
配線の線幅及び隣接間隔を狭くし、かつ容量素子の形状
を小さく、全体を小型として小型、軽量化が急激に進む
携帯電話や衛星通信等の通信機器に使用が可能となる。
【0007】なお、前記容量素子付き回路基板は、その
回路配線が酸化アルミニウム質焼結体等の電気絶縁材料
から成る基板上にスパッタリング法や蒸着法等の薄膜形
成技術を採用することによってアルミニウム、タンタ
ル、タングステン、チタン、クロム等の金属材料を所定
厚みに被着し、次にこれをフォトリソグラフィー技術に
より所定パターンに加工することによって形成され、ま
た薄膜容量素子はまず電気絶縁材料から成る基板上にス
パッタリング法等の薄膜形成技術によりα−タンタル
(窒化タンタル)を所定厚みに被着させて下部電極層を
形成し、次に前記下部電極層の上面及び一側面に酸窒化
タンタル等から成る誘電物と、チタンー金やニクロムー
金等の金属材料をスパッタリング法や蒸着法等の薄膜形
成技術により順次、被着させ、最後にこれらをエッチン
グ法により所定パターンに加工し、誘電体層及び上部電
極層とすることによって形成されている。
【0008】
【発明が解決しようとする課題】しかしながら、この従
来の容量素子付き回路基板においては、下部電極層の上
面及び一側面に誘電物をスパッタリング法等の薄膜形成
技術により被着させ、誘電体層を形成する際、下部電極
層の上面と一側面との角部が角張っているため該角部に
誘電物を所定厚みに被着させることができず、その結
果、下部電極層の上面と一側面との角部における誘電体
層の厚みが極端に薄くなって上部電極層と下部電極層と
が電気的に短絡し、容量素子としての機能を発揮させる
ことができないと言う欠点を誘発した。
【0009】本発明は上記欠点に鑑み案出されたもの
で、その目的は所定の静電容量値の容量素子を有する小
型、軽量の容量素子付き回路基板を提供することにあ
る。
【0010】
【課題を解決するための手段】本発明は、絶縁基板上に
薄膜回路配線と薄膜容量素子とを形成して成る容量素子
付き回路基板であって、前記薄膜容量素子は、一側面側
に前記薄膜回路配線が接続される下部電極層と、該下部
電極層上に形成され、下部電極層の他側面より外側に突
出する突出部を有する誘電体層と、該誘電体層の上面か
ら突出部側面を介し絶縁基板上面にかけて形成される上
部電極層とから成り、前記誘電体層の突出部の下面側
で、下部電極層の他側面と上部電極層との間に1000
オングストローム乃至20000オングストロームの空
隙が形成されていることを特徴とするものである。
【0011】本発明の容量素子付き回路基板によれば、
絶縁基板上に薄膜形成技術を採用することによって回路
配線及び容量素子を形成したことから回路配線の線幅及
び隣接間隔を狭くし、かつ容量素子の形状を小さく、全
体を小型として小型、軽量化が急激に進む携帯電話等の
通信機器に搭載が可能となる。
【0012】また本発明の容量素子付き回路基板によれ
ば、薄膜容量素子の下部電極層上に形成される誘電体層
の一部を下部電極層の側面より外側に突出させたこと、
及び上部電極層を前記誘電体層の上面から誘電体層の突
出部側面を介して絶縁基板上面に形成し、下部電極層の
側面と上部電極層との間に1000オングストローム乃
至20000オングストロームの空隙を形成したこと等
から上部電極層と下部電極層との間の絶縁性は確実に確
保されて両電極層間に短絡が発生することはなく、その
結果、薄膜容量素子に容量素子としての所定の機能を発
揮させることが可能となる。
【0013】
【発明の実施の形態】次に、本発明を添付図面に基づき
詳細に説明する。図1乃至図3は、本発明の容量素子付
き回路基板の一実施例を示し、1は絶縁基板、2は薄膜
回路配線、3a、3bは薄膜容量素子である。
【0014】前記絶縁基板1は酸化アルミニウム質焼結
体、ムライト質焼結体、炭化珪素質焼結体、窒化アルミ
ニウム質焼結体、ガラスセラミックス焼結体等の電気絶
縁材料から成り、例えば、酸化アルミニウム質焼結体か
ら成る場合には、酸化アルミニウム、酸化珪素、酸化マ
グネシウム、酸化カルシウム等の原料粉末に適当な有機
溶剤、溶媒を添加混合して泥漿状と成すとともにこれを
従来周知のドクターブレード法やカレンダーロール法等
によりシート状に成形してセラミックグリーンシート
(セラミック生シート)を得、しかる後、前記セラミッ
クグリーンシートに適当な打ち抜き加工を施し所定形状
と成すとともにこれを約1600℃で焼成することによ
って製作される。
【0015】前記絶縁基板1は薄膜回路配線2及び薄膜
容量素子3a、3b等を支持する支持部材として作用
し、その上面に所定パターンの薄膜回路配線2と所定静
電容量値の2つの薄膜容量素子3a、3bが被着形成さ
れている。
【0016】前記絶縁基板1の上面に被着形成されてい
る薄膜回路配線2は薄膜容量素子3a、3bを絶縁基板
1の上面に実装されている他の電子部品、例えば、半導
体素子4等に接続する、或いは薄膜容量素子3a、3b
や半導体素子4を外部の電気回路に電気的に接続する作
用をなす。
【0017】前記薄膜回路配線2は、例えば、図2に示
すようにチタン、クロム、ニッケル・クロム合金等から
成る密着層2aと、ニッケル、パラジウム、白金等から
成るバリア層2bと、金、銅等から成る主導体層2cの
3層構造を有しており、絶縁基板1の上面に上記各金属
を順次、イオンプレーティング法やスパッタリング法、
メッキ法、蒸着法等の薄膜形成技術により被着させて絶
縁基板1上に密着層2a、バリア層2b、主導体層2c
を順次形成し、次に前記密着層2a、バリア層2b、主
導体層2cの各層をフォトリソグラフィー技術により所
定パターンに加工することによって絶縁基板1上に所定
パターンに被着形成される。
【0018】前記薄膜回路配線2は絶縁基板1上に薄膜
形成技術を採用することによって形成されることから薄
膜回路配線2の線幅及び隣接間隔を極めて狭いものとし
て絶縁基板1に高密度に被着形成することが可能とな
り、その結果、薄膜回路配線2が被着形成される絶縁基
板1を小型化させることができる。
【0019】なお、前記チタン、クロム、ニッケル・ク
ロム合金等から成る密着層2aと、ニッケル、パラジウ
ム、白金等から成るバリア層2bと、金、銅等から成る
主導体層2cの3層構造を有する薄膜回路配線2は、密
着層2aが薄膜回路配線2を絶縁基板1に強固に接合さ
せる作用をなし、その厚みが100オングストローム未
満であると薄膜回路配線2を絶縁基板1に強固に接合さ
せることが困難となり、また10000オングストロー
ムを超えると密着層2aを薄膜形成技術により形成する
際に応力が発生するとともにこれが内部に内在し、該内
在応力によつて絶縁基板1と薄膜回路配線2との接合強
度が低下してしまう傾向にある。従って、前記密着層2
aはその厚みを100オングストローム乃至10000
オングストロームの範囲としておくことが好ましい。
【0020】また前記薄膜回路配線2のバリア層2b
は、密着層2aと主導体層2cとを強固に接合させると
ともに密着層2aと主導体層2cとの間の相互拡散を有
効に防止する作用をなし、その厚みが500オングスト
ローム未満であると密着層2aと主導体層2cとを強固
に接合させることが困難となり、また10000オング
ストロームを超えるとバリア層2bを薄膜形成技術によ
り形成する際に応力が発生するとともにこれが内部に内
在し、該内在応力によつて絶縁基板1と薄膜回路配線2
との接合強度が低下してしまう傾向にある。従って、前
記バリア層2bはその厚みを500オングストローム乃
至10000オングストロームの範囲としておくことが
好ましい。
【0021】更に前記薄膜回路配線2の主導体層2c
は、主として電気信号を伝搬させる通路として作用し、
その厚みが1000オングストローム未満となると薄膜
回路配線2の導通抵抗が高くなって回路配線には不向き
となってしまう。従って、前記主導体層2cはその厚み
を1000オングストローム以上としておくことが好ま
しい。
【0022】前記薄膜回路配線2が形成されている絶縁
基板1の上面には更に2つの薄膜容量素子3a、3bが
被着形成されている。
【0023】前記2つの薄膜容量素子3a、3bは図3
に示すように、例えば、α−タンタル(窒化タンタル)
等から成る下部電極層5と、該下部電極層5の上面に被
着形成された酸窒化タンタル等から成る誘電体層6と、
該誘電体層6の上面から側面を介し絶縁基板1上面にか
けて被着形成された上部電極層7とから成り、下部電極
層5と上部電極層7との間に誘電体層6の比誘電率によ
って決定される一定の静電容量が形成されるようになっ
ている。
【0024】前記2つの薄膜容量素子3a、3bはその
下部電極層5の一側面側が薄膜回路配線2に接続され、
上部電極層7が半導体素子の電極や他の薄膜回路配線2
に、直接、或いはボンディングワイヤ8を介して接続さ
れ、これによって所定の電気回路に接続されるようにな
っている。
【0025】前記2つの薄膜容量素子3a、3bの絶縁
基板1上面への被着形成は、まず絶縁基板1上に下部電
極層5を被着形成する。この下部電極層5は、例えば、
α−タンタル(窒化タンタル)等から成り、該α−タン
タル等を絶縁基板1上にスパッタリング法やイオンプレ
ーティング法等の薄膜形成技術を採用することによって
所定厚み(250オングストローム乃至10000オン
グストローム)に被着させ、しかる後、これをフォトリ
ソグラフィー技術により所定パターンに加工することに
よって絶縁基板1上に形成される。
【0026】なお、前記α−タンタル等から成る下部電
極層5はその厚みが250オングストローム未満である
と下部電極層5を絶縁基板1に強固に接合させることが
困難となり、また10000オングストロームを超える
と下部電極層5を絶縁基板1上に被着させる際に下部電
極層5内部に大きな応力が発生内在し、該内在応力によ
って下部電極層5が絶縁基板1より剥離し易くなる傾向
にある。従って、前記α−タンタル等から成る下部電極
層5はその厚みを250オングストローム乃至1000
0オングストロームの範囲としておくことが望ましい。
【0027】次に、前記下部電極層5の上面に誘電体層
6を形成する。前記誘電体層6は例えば、酸窒化タンタ
ル等から成り、該酸窒化タンタル等を下部電極層5上に
スパッタリング法やイオンプレーティング法等の薄膜形
成技術を採用することによって所定厚みに被着させ、し
かる後、これをフォトリソグラフィー技術により所定パ
ターンに加工することによって下部電極層5上に形成さ
れる。この誘電体層6は下部電極層5と上部電極層7と
の間に所定の静電容量を形成する作用をなし、下部電極
層5の上面に2000オングストローム乃至10000
オングストロームの厚みに被着される。
【0028】そして最後に、前記誘電体層6の上面から
該誘電体層6の側面を介して前記絶縁基体1上面に上部
電極層7を被着させ、上部電極層7と前述の下部電極層
5との間に誘電体層6を位置させることによって所定の
静電容量値を有する薄膜容量素子3a、3bが絶縁基体
1上の所定位置に被着形成されることとなる。
【0029】前記上部電極層7としては、例えば、チタ
ン層と金層、ニクロム層と金層等の金属材料を2層に積
層したもので形成され、従来周知のスパッタリング法や
蒸着法等の薄膜形成技術及びフォトリソグラフィー技術
を採用することによって誘電体層6の上面から側面を介
して前記絶縁基体1上面に被着される。
【0030】なお、前記上部電極層7は、例えば、チタ
ン層と金層の2層で形成する場合、チタン層は上部電極
層7を誘電体層6に強固に被着させる作用をなし、その
厚みが250オングストローム未満であると上部電極層
7を誘電体層6に強固に接着させることが困難となり、
また10000オングストロームを超えると誘電体層6
にチタン層を被着させる際、チタン層の内部に大きな応
力が発生内在し、該内在応力によって薄膜容量素子3
a、3bの絶縁性、耐電圧特性が劣化する傾向にある。
従って、前記上部電極層7のチタン層はその厚みを25
0オングストローム乃至10000オングストロームの
範囲としておくことが好ましい。
【0031】また前記上部電極層7の金層は、上部電極
層7の主導体層として作用し、その厚みが0.3μm未
満であると上部電極層7と薄膜回路配線2とをボンディ
ングワイヤ8を介して接続する際、上部電極層7とボン
ディングワイヤ8との電気的接続の信頼性が低くなる傾
向にあり、また5μmを超えると金層を形成する際に内
部に大きな応力が発生内在し、該内在応力によって薄膜
容量素子3a、3bの絶縁特性、耐電圧特性が劣化する
傾向にある。従って、前記上部電極層7の金層はその厚
みを0.3μm乃至5μmの範囲としておくことが好ま
しい。
【0032】前記薄膜容量素子3a、3bはそれを構成
する下部電極層5、誘電体層6及び上部電極層7のいず
れもが薄膜形成技術により形成されていることから全体
の形状が小さく、小型、軽量化が急激に進む携帯電話等
の通信機器に搭載が可能となる。
【0033】更に前記薄膜容量素子3a、3bは図3に
示す如く、誘電体層6の一部に下部電極層5の側面より
外側に突出する突出部6aを有しており、上部電極層7
は誘電体層6の上面から突出部6a側面を介し絶縁基板
1上面にかけて形成され、誘電体層6の突出部6aの下
面側で、下部電極層5の側面と上部電極層7との間に一
定間隔の空隙9が形成されている。そのため下部電極層
5と上部電極層7とは間の空隙9によって両者の絶縁性
が確実に確保され、両電極層間に短絡が発生することは
なく、薄膜容量素子3a、3bに容量素子としての所定
の機能を発揮させることが可能となる。
【0034】前記誘電体層6の突出部6aは、下部電極
層5の上面に誘電体層6を被着させた後、下部電極層5
の一部を側面側からエッチングし、除去することによっ
て形成され、該誘電体層6の突出部6aは下部電極層5
と上部電極層7との間に空隙9を形成する作用をなす。
【0035】前記誘電体層6の突出部6aによって形成
される下部電極層5と上部電極層7間の空隙9は、その
大きさが1000オングストローム未満となると上部電
極層7と下部電極層5との電気的絶縁性が不充分なもの
となり、また20000オングストロームを超えると誘
電体層6上に上部電極層7を被着形成する際に誘電体層
6の突出部6aに破損を発生させてしまう。従って、前
記空隙9はその大きさが1000オングストローム乃至
20000オングストロームの範囲に特定される。
【0036】かくして本発明の容量素子付き回路基板に
よれば、絶縁基板1上に設けた薄膜回路配線2に半導体
素子4やその他の抵抗器等の電子部品を搭載接続すると
ともに薄膜容量素子3a、3bの下部電極層5及び上部
電極層7を所定の薄膜回路配線2や半導体素子4の電極
に、直接、或いはボンディングワイヤ8を介して接続す
れば、携帯電話や衛星通信等の通信機器に実装される電
気回路基板となる。
【0037】なお、本発明は上述の実施例に限定される
ものではなく、本発明の要旨を逸脱しない範囲であれば
種々の変更は可能であり、例えば、上述の実施例では絶
縁基板1の上面に2つの薄膜容量素子3a、3bを形成
したが、これを3個以上設けてもよく、また各薄膜容量
素子3a、3bの下部電極層5、誘電体層6及び上部電
極層7を他の材料で形成してもよく、更には各薄膜容量
素子3a、3bの下部電極層5を薄膜回路配線2と同じ
材料で形成してもよい。
【0038】
【発明の効果】本発明の容量素子付き回路基板によれ
ば、絶縁基板上に薄膜形成技術を採用することによって
回路配線及び容量素子を形成したことから回路配線の線
幅及び隣接間隔を狭くし、かつ容量素子の形状を小さ
く、全体を小型として小型、軽量化が急激に進む携帯電
話等の通信機器に搭載が可能となる。
【0039】また本発明の容量素子付き回路基板によれ
ば、薄膜容量素子の下部電極層上に形成される誘電体層
の一部を下部電極層の側面より外側に突出させたこと、
及び上部電極層を前記誘電体層の上面から誘電体層の突
出部側面を介して絶縁基板上面に形成し、下部電極層の
側面と上部電極層との間に1000オングストローム乃
至20000オングストロームの空隙を形成したこと等
から上部電極層と下部電極層との間の絶縁性は確実に確
保されて両電極層間に短絡が発生することはなく、その
結果、薄膜容量素子に容量素子としての所定の機能を発
揮させることが可能となる。
【図面の簡単な説明】
【図1】本発明の容量素子付き回路基板の一実施例を示
す断面図である。
【図2】図1に示す薄膜回路配線を説明するための拡大
断面図である。
【図3】図1に示す薄膜容量素子を説明するための拡大
断面図である。
【符号の説明】
1・・・・・・絶縁基板 2・・・・・・薄膜回路配線 2a・・・・・接着層 2b・・・・・バリア層 2c・・・・・主導体層 3a、3b・・薄膜容量素子 5・・・・・・下部電極層 6・・・・・・誘電体層 7・・・・・・上部電極層 9・・・・・・空隙

Claims (1)

    【特許請求の範囲】
  1. 【請求項1】絶縁基板上に薄膜回路配線と薄膜容量素子
    とを形成して成る容量素子付き回路基板であって、前記
    薄膜容量素子は、一側面側に前記薄膜回路配線が接続さ
    れる下部電極層と、該下部電極層上に形成され、下部電
    極層の他側面より外側に突出する突出部を有する誘電体
    層と、該誘電体層の上面から突出部側面を介し絶縁基板
    上面にかけて形成される上部電極層とから成り、前記誘
    電体層の突出部の下面側で、下部電極層の他側面と上部
    電極層との間に1000オングストローム乃至2000
    0オングストロームの空隙が形成されていることを特徴
    とする容量素子付き回路基板。
JP30745398A 1998-10-28 1998-10-28 容量素子付き回路基板 Pending JP2000133905A (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP30745398A JP2000133905A (ja) 1998-10-28 1998-10-28 容量素子付き回路基板

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP30745398A JP2000133905A (ja) 1998-10-28 1998-10-28 容量素子付き回路基板

Publications (1)

Publication Number Publication Date
JP2000133905A true JP2000133905A (ja) 2000-05-12

Family

ID=17969253

Family Applications (1)

Application Number Title Priority Date Filing Date
JP30745398A Pending JP2000133905A (ja) 1998-10-28 1998-10-28 容量素子付き回路基板

Country Status (1)

Country Link
JP (1) JP2000133905A (ja)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2009016589A (ja) * 2007-07-05 2009-01-22 Seiko Epson Corp 圧電素子及びその製造方法、アクチュエータ装置、液体噴射ヘッド並びに液体噴射装置

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2009016589A (ja) * 2007-07-05 2009-01-22 Seiko Epson Corp 圧電素子及びその製造方法、アクチュエータ装置、液体噴射ヘッド並びに液体噴射装置

Similar Documents

Publication Publication Date Title
JP2011029522A (ja) 多層配線基板
US11264166B2 (en) Interposer and electronic component including the same
JPH0547586A (ja) コンデンサ部品
JP2000133907A (ja) 容量素子付き回路基板
JP3559468B2 (ja) 薄膜配線基板の製造方法
JP2000133905A (ja) 容量素子付き回路基板
JP2000133906A (ja) 容量素子付き回路基板
JP4741624B2 (ja) 配線基板
JP3492853B2 (ja) 容量素子付き回路基板
JPH09312457A (ja) 容量素子付き回路基板
JPH114058A (ja) 容量素子付き回路基板
JPH09283884A (ja) 容量素子付き回路基板
JPH08148374A (ja) コンデンサ
JPH11243267A (ja) 配線基板
JPH11150349A (ja) 容量素子付き回路基板
JP2001160681A (ja) 多層セラミック基板およびその製造方法
JP3214960B2 (ja) 配線基板
JPH1131869A (ja) 容量素子付き回路基板
JP2018198249A (ja) 配線基板
JPH11150348A (ja) 容量素子付き回路基板
JPH09266124A (ja) コンデンサ素子の実装構造
JP2001345234A (ja) 薄膜電子部品および積層薄膜電子部品並びに基板
JP3615576B2 (ja) 薄膜配線基板
JP3801935B2 (ja) 電子部品搭載用基板
JP2000183538A (ja) セラミック多層基板

Legal Events

Date Code Title Description
A131 Notification of reasons for refusal

Effective date: 20050517

Free format text: JAPANESE INTERMEDIATE CODE: A131

A521 Written amendment

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20050701

A02 Decision of refusal

Effective date: 20050809

Free format text: JAPANESE INTERMEDIATE CODE: A02