JP2000133658A - 電子部品の製造方法 - Google Patents
電子部品の製造方法Info
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- H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
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- H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
Abstract
(57)【要約】
【課題】 端面電極用スルーホールを有する集合基板上
への半導体チップの実装において、スルーホール内部へ
の封止樹脂侵入を防ぎ、高品質に、かつ、効率よく微小
デバイスを製造することを目的とする。 【解決手段】 複数の導電性を有するスルーホール２を
備えた集合基板１に、複数の半導体チップ６を装着し、
次いで集合基板１上に封止樹脂層１１を形成して半導体
チップ６および基板表面を封止した後、前記スルーホー
ル２を通る切断線に沿って集合基板１を分割して、スル
ーホール部に端面電極３が形成された個片電子部品９を
製造する電子部品の製造方法において、半導体チップ６
を装着する前に、接合用樹脂シート４を集合基板１上に
貼り付け、前記スルーホール２の開口を塞ぐ。
への半導体チップの実装において、スルーホール内部へ
の封止樹脂侵入を防ぎ、高品質に、かつ、効率よく微小
デバイスを製造することを目的とする。 【解決手段】 複数の導電性を有するスルーホール２を
備えた集合基板１に、複数の半導体チップ６を装着し、
次いで集合基板１上に封止樹脂層１１を形成して半導体
チップ６および基板表面を封止した後、前記スルーホー
ル２を通る切断線に沿って集合基板１を分割して、スル
ーホール部に端面電極３が形成された個片電子部品９を
製造する電子部品の製造方法において、半導体チップ６
を装着する前に、接合用樹脂シート４を集合基板１上に
貼り付け、前記スルーホール２の開口を塞ぐ。
Description
【０００１】
【発明の属する技術分野】本発明は、複数の半導体チッ
プを装着した集合基板を分割して個片電子部品を製造す
る電子部品の製造方法に関するものである。
プを装着した集合基板を分割して個片電子部品を製造す
る電子部品の製造方法に関するものである。
【０００２】
【従来の技術】端面電極用のスルーホールを複数有する
集合基板上に半導体チップを実装し封止して個片電子部
品を製造する方法の従来例を以下に示す。
集合基板上に半導体チップを実装し封止して個片電子部
品を製造する方法の従来例を以下に示す。
【０００３】図６に、第１の製造方法の従来例を示す。
集合基板６１には端面電極用のスルーホール６２が形成
されており、各実装位置６３に半導体チップ６４を実装
したあと、個々の半導体チップ６４に対して個別に封止
樹脂材料６５を供給する。この際、スルーホール６２内
に前記の封止樹脂６５が侵入しその表面に付着すると端
面電極６７のはんだ付け品質に悪影響が及ぶため、スル
ーホール６２には封止樹脂６５が入り込まない様に封止
樹脂材料の供給量をコントロールする必要がある。この
ためには、封止樹脂を印刷方式で供給するか、あるいは
シリンダに詰め込んだ封止素材をディスペンスにより個
別にポッティングするなどの方法がとられる。上記樹脂
素材を硬化させた後に点線６６に沿ってカットし個片電
子部品６８のデバイス形態となる。
集合基板６１には端面電極用のスルーホール６２が形成
されており、各実装位置６３に半導体チップ６４を実装
したあと、個々の半導体チップ６４に対して個別に封止
樹脂材料６５を供給する。この際、スルーホール６２内
に前記の封止樹脂６５が侵入しその表面に付着すると端
面電極６７のはんだ付け品質に悪影響が及ぶため、スル
ーホール６２には封止樹脂６５が入り込まない様に封止
樹脂材料の供給量をコントロールする必要がある。この
ためには、封止樹脂を印刷方式で供給するか、あるいは
シリンダに詰め込んだ封止素材をディスペンスにより個
別にポッティングするなどの方法がとられる。上記樹脂
素材を硬化させた後に点線６６に沿ってカットし個片電
子部品６８のデバイス形態となる。
【０００４】図７に、第２の製造方法の従来例を示す。
半導体チップ７４を各実装位置７３に実装した集合基板
７１を点線７５に沿って個片電子部品７６にカットし、
カット前はスルーホール７２であった箇所が端面電極７
７となる。封止方法は、カット後の個片電子部品７６に
金属製の箱型カバー７８を取り付けその表面上部を覆い
隠す方法、すなわちＣＡＮ封止と呼ばれる封止方法であ
る。
半導体チップ７４を各実装位置７３に実装した集合基板
７１を点線７５に沿って個片電子部品７６にカットし、
カット前はスルーホール７２であった箇所が端面電極７
７となる。封止方法は、カット後の個片電子部品７６に
金属製の箱型カバー７８を取り付けその表面上部を覆い
隠す方法、すなわちＣＡＮ封止と呼ばれる封止方法であ
る。
【０００５】
【発明が解決しようとする課題】近年の電子機器の小型
化が要求され、さらに高品位・高性能化、生産タクトア
ップ、低コスト化などデバイスの生産性に対する要求も
加速的に厳しくなっている。前述の従来例１は、スルー
ホール内に封止樹脂が入り込まない様に個々の半導体チ
ップに対して個別に封止樹脂を供給する手法であった
が、たとえば印刷方法では印刷マスク製作上の限界から
半導体チップの実装ピッチすなわちデバイスサイズに制
約があり、概ね個片サイズが１cm四方程度もしくはそれ
以上のサイズでないと、供給量の安定性が確保できなか
った。また、個別ポッティング方式では前記のサイズの
制約に加えてタクトが長くなるという問題も有してい
た。
化が要求され、さらに高品位・高性能化、生産タクトア
ップ、低コスト化などデバイスの生産性に対する要求も
加速的に厳しくなっている。前述の従来例１は、スルー
ホール内に封止樹脂が入り込まない様に個々の半導体チ
ップに対して個別に封止樹脂を供給する手法であった
が、たとえば印刷方法では印刷マスク製作上の限界から
半導体チップの実装ピッチすなわちデバイスサイズに制
約があり、概ね個片サイズが１cm四方程度もしくはそれ
以上のサイズでないと、供給量の安定性が確保できなか
った。また、個別ポッティング方式では前記のサイズの
制約に加えてタクトが長くなるという問題も有してい
た。
【０００６】従来例２のＣＡＮ封止でも、サイズに対す
る制約があり、個片が３mm四方サイズ以下の超小型デバ
イスの製造には不適切でありかつコスト高の課題を残し
ていた。本発明は、半導体チップを集合基板上に実装し
樹脂でパッケージ化し、個片電子部品のデバイスサイズ
が３mm四方以下の超小型電子デバイスを、高品質、低コ
スト、短いタクトで製造することを目的とする。
る制約があり、個片が３mm四方サイズ以下の超小型デバ
イスの製造には不適切でありかつコスト高の課題を残し
ていた。本発明は、半導体チップを集合基板上に実装し
樹脂でパッケージ化し、個片電子部品のデバイスサイズ
が３mm四方以下の超小型電子デバイスを、高品質、低コ
スト、短いタクトで製造することを目的とする。
【０００７】
【課題を解決するための手段】この課題を解決するため
に本発明は、複数の導電性を有するスルーホールを備え
た集合基板に、複数の半導体チップを装着し、次いで集
合基板上に封止樹脂層を形成して半導体チップおよび基
板表面を封止した後、前記スルーホールを通る切断線に
沿って集合基板を分割して、スルーホール部に端面電極
が形成された個片電子部品を製造する電子部品の製造方
法において、半導体チップを装着する前に、接合用樹脂
シートを集合基板上に貼り付け、前記スルーホールの開
口を塞ぐようにしたことを特徴とする。
に本発明は、複数の導電性を有するスルーホールを備え
た集合基板に、複数の半導体チップを装着し、次いで集
合基板上に封止樹脂層を形成して半導体チップおよび基
板表面を封止した後、前記スルーホールを通る切断線に
沿って集合基板を分割して、スルーホール部に端面電極
が形成された個片電子部品を製造する電子部品の製造方
法において、半導体チップを装着する前に、接合用樹脂
シートを集合基板上に貼り付け、前記スルーホールの開
口を塞ぐようにしたことを特徴とする。
【０００８】本発明は、接合用樹脂シートにより封止樹
脂がスルーホール内に侵入することを防いで、端面電極
の保護を図ることができ、加えて生産タクト短縮、生産
性向上を図ることができる。
脂がスルーホール内に侵入することを防いで、端面電極
の保護を図ることができ、加えて生産タクト短縮、生産
性向上を図ることができる。
【０００９】
【発明の実施の形態】次に、本発明の実施形態を、図１
ないし図５を用いて説明する。
ないし図５を用いて説明する。
【００１０】図４は、集合基板１の外観および断面を示
すものであり、図４（ａ）は集合基板１の表面の平面
図、図４（ｂ）は図４（ａ）における一点鎖線１６での
断面図を示す。集合基板１は表面上の配線パターン５お
よびスルーホール２より構成されており、点線１８で示
した部分に半導体チップが接合される。配線パターン５
は集合基板１の面内で２次元的に同じパターンの繰り返
しであり、半導体チップの実装、封止後に点線１７上を
切断することにより個片電子部品となる。したがって半
導体チップの実装工程においては基板は個片どうしが互
いにつながった構造のいわゆる集合基板１である。ま
た、集合基板１には、スルーホール２が規則的に形成さ
れており、その内部は中空状態であるが、その内壁は金
などの金属メッキ３が施されており半導体チップの接合
部と配線パターン５上の電極５ａを通じて電気的に導通
している。個片となった後は、スルーホール２の内壁の
金属メッキ３がデバイスとしてのはんだ付け用電極すな
わち端面電極となる。
すものであり、図４（ａ）は集合基板１の表面の平面
図、図４（ｂ）は図４（ａ）における一点鎖線１６での
断面図を示す。集合基板１は表面上の配線パターン５お
よびスルーホール２より構成されており、点線１８で示
した部分に半導体チップが接合される。配線パターン５
は集合基板１の面内で２次元的に同じパターンの繰り返
しであり、半導体チップの実装、封止後に点線１７上を
切断することにより個片電子部品となる。したがって半
導体チップの実装工程においては基板は個片どうしが互
いにつながった構造のいわゆる集合基板１である。ま
た、集合基板１には、スルーホール２が規則的に形成さ
れており、その内部は中空状態であるが、その内壁は金
などの金属メッキ３が施されており半導体チップの接合
部と配線パターン５上の電極５ａを通じて電気的に導通
している。個片となった後は、スルーホール２の内壁の
金属メッキ３がデバイスとしてのはんだ付け用電極すな
わち端面電極となる。
【００１１】図１は、図４に示した集合基板上への半導
体チップ実装から個片分割まで一連のプロセスを示した
ものである。図１（ａ）に示した工程は、集合基板１上
への接合用樹脂シート４の貼り付け工程である。接合用
樹脂シート４として、主成分が熱硬化性の樹脂素材であ
り、導電性の粒子を含有する異方性導電フィルム（ＡＣ
Ｆ）を用いるのが好ましいが、実装する半導体チップ個
数や基板の平坦度によっては導電粒子を含まないタイプ
の熱硬化性の樹脂素材からなる接合用樹脂シートでも可
能である。この際、複数個片に対する配線パターン５な
らびにスルーホール２を同時に被覆する状態で接合用樹
脂シート４を貼り付ける。接合用樹脂シート４を貼り付
けるためには１００℃程度の温度で基板に対して接合用
樹脂シート４を圧着する。ここで本発明においては、ス
ルーホール２の開口が接合用樹脂シート４によりふさが
れているので、後に示す封止材料供給時にスルーホール
２内に前記封止樹脂が侵入せず、端面電極３を汚染せ
ず、デバイスの品質を確保できるという利点がある。
体チップ実装から個片分割まで一連のプロセスを示した
ものである。図１（ａ）に示した工程は、集合基板１上
への接合用樹脂シート４の貼り付け工程である。接合用
樹脂シート４として、主成分が熱硬化性の樹脂素材であ
り、導電性の粒子を含有する異方性導電フィルム（ＡＣ
Ｆ）を用いるのが好ましいが、実装する半導体チップ個
数や基板の平坦度によっては導電粒子を含まないタイプ
の熱硬化性の樹脂素材からなる接合用樹脂シートでも可
能である。この際、複数個片に対する配線パターン５な
らびにスルーホール２を同時に被覆する状態で接合用樹
脂シート４を貼り付ける。接合用樹脂シート４を貼り付
けるためには１００℃程度の温度で基板に対して接合用
樹脂シート４を圧着する。ここで本発明においては、ス
ルーホール２の開口が接合用樹脂シート４によりふさが
れているので、後に示す封止材料供給時にスルーホール
２内に前記封止樹脂が侵入せず、端面電極３を汚染せ
ず、デバイスの品質を確保できるという利点がある。
【００１２】次に図１（ｂ）で示した工程は半導体チッ
プ６の装着工程であり、専用の装着機を用いる。半導体
チップ６の電極に形成されたバンプ７と、それに相対す
る基板上の電極５ａが向き合うように位置決めしなが
ら、かつ、接合用樹脂シート４を貼り付けた領域内の複
数の装着位置に対して一つずつ装着する。
プ６の装着工程であり、専用の装着機を用いる。半導体
チップ６の電極に形成されたバンプ７と、それに相対す
る基板上の電極５ａが向き合うように位置決めしなが
ら、かつ、接合用樹脂シート４を貼り付けた領域内の複
数の装着位置に対して一つずつ装着する。
【００１３】次に図１（ｃ）に示した工程は加熱圧着の
工程であり、その斜視図を図２に示す。表面が平坦であ
りなおかつ２００℃程度に加熱した加熱ツール８により
複数個の半導体チップ６の上から同時に荷重１０を加
え、約２０秒間集合基板１に押しつける。これによりバ
ンプ７と配線パターン５の電極５ａは接合用樹脂シート
４中の導電粒子を介して互いに電気的に導通し、それと
同時に接合用樹脂シート４は硬化しバンプ７と前記電極
５ａは導通したまま固定され、図１（ｄ）に示した状態
となる。本発明では２次元的に装着したすべての半導体
チップ６を同時に加熱圧着するので、半導体チップ６一
個あたりの実装タクトは圧着時間をチップ個数で割った
値となり、従来の半導体チップ一個ずつの圧着に比べて
非常に短い。たとえば図２に示した１０×１０＝１００
個同時圧着の場合は、半導体チップ一個あたりに換算す
ると２０秒÷１００＝０．２秒のタクトになる。また、
圧着時には図３に示したようにテフロンなどの弾性シー
ト１４を加熱ツール８と半導体チップ６の間に挟み込む
のが望ましく、これによりバンプ高さ、基板のパターン
厚み、半導体チップ厚みのそれぞれのばらつきを吸収
し、接合不良を低減するという効果がある。図３に示し
たように弾性シート１４はツールの両側で巻き取るよう
にしておくと、シートの使用部分の交換が可能になる。
工程であり、その斜視図を図２に示す。表面が平坦であ
りなおかつ２００℃程度に加熱した加熱ツール８により
複数個の半導体チップ６の上から同時に荷重１０を加
え、約２０秒間集合基板１に押しつける。これによりバ
ンプ７と配線パターン５の電極５ａは接合用樹脂シート
４中の導電粒子を介して互いに電気的に導通し、それと
同時に接合用樹脂シート４は硬化しバンプ７と前記電極
５ａは導通したまま固定され、図１（ｄ）に示した状態
となる。本発明では２次元的に装着したすべての半導体
チップ６を同時に加熱圧着するので、半導体チップ６一
個あたりの実装タクトは圧着時間をチップ個数で割った
値となり、従来の半導体チップ一個ずつの圧着に比べて
非常に短い。たとえば図２に示した１０×１０＝１００
個同時圧着の場合は、半導体チップ一個あたりに換算す
ると２０秒÷１００＝０．２秒のタクトになる。また、
圧着時には図３に示したようにテフロンなどの弾性シー
ト１４を加熱ツール８と半導体チップ６の間に挟み込む
のが望ましく、これによりバンプ高さ、基板のパターン
厚み、半導体チップ厚みのそれぞれのばらつきを吸収
し、接合不良を低減するという効果がある。図３に示し
たように弾性シート１４はツールの両側で巻き取るよう
にしておくと、シートの使用部分の交換が可能になる。
【００１４】次に図１（ｅ）はパッケージ化および半導
体チップ６の保護を目的とした封止の工程である。封止
樹脂１１は熱硬化タイプのエポキシ系樹脂であり、供給
段階においてはペースト状であり、完成後の高さを均一
にするためには図５に示したように、マスク１９をコン
タクトさせスキージ２０で封止樹脂１１をかきとる印刷
方式による供給方法が好ましい。装着した半導体チップ
６全ての範囲に一括で同時に供給することになるので、
半導体チップ６一個あたりの供給タクトが個別供給に比
べて非常に短い。たとえば個別ポッティングの場合は半
導体チップ一個あたり約１秒を要していたのに対し、上
記一括同時供給の場合は１チップ当たり０．００３秒と
なり、３桁短くなる。この後、硬化炉内で加熱し、上記
封止樹脂１１を硬化させる。硬化条件としては、例え
ば、１００℃２時間加熱後、１５０℃１時間加熱する。
体チップ６の保護を目的とした封止の工程である。封止
樹脂１１は熱硬化タイプのエポキシ系樹脂であり、供給
段階においてはペースト状であり、完成後の高さを均一
にするためには図５に示したように、マスク１９をコン
タクトさせスキージ２０で封止樹脂１１をかきとる印刷
方式による供給方法が好ましい。装着した半導体チップ
６全ての範囲に一括で同時に供給することになるので、
半導体チップ６一個あたりの供給タクトが個別供給に比
べて非常に短い。たとえば個別ポッティングの場合は半
導体チップ一個あたり約１秒を要していたのに対し、上
記一括同時供給の場合は１チップ当たり０．００３秒と
なり、３桁短くなる。この後、硬化炉内で加熱し、上記
封止樹脂１１を硬化させる。硬化条件としては、例え
ば、１００℃２時間加熱後、１５０℃１時間加熱する。
【００１５】最後の工程図１（ｆ）に示したように点線
１２の部分をダイシング装置内でカットし個片に分割す
る。
１２の部分をダイシング装置内でカットし個片に分割す
る。
【００１６】最終的に図１（ｇ）に示したように、封止
樹脂１１により半導体チップ６が保護され、封止樹脂１
１で汚染されない端面電極３を備えた高品質な個片電子
部品９が完成する。この個片電子部品９のサイズは１．
３mm×１．３mm四方サイズ、厚みは０．５mmであり、従
来品と比較してそのサイズは約１／１０となり、超小型
化が実現できた。又、この小型化により基板の配線長が
大幅に短縮でき、従来サイズ（３×３ｍｍ□以上）のパ
ッケージと比較して、デバイスとしての電気特性が改善
できた。一例として、挿入損失が従来品と比べて、０．
５ｄＢから０．４ｄＢに低減できた。
樹脂１１により半導体チップ６が保護され、封止樹脂１
１で汚染されない端面電極３を備えた高品質な個片電子
部品９が完成する。この個片電子部品９のサイズは１．
３mm×１．３mm四方サイズ、厚みは０．５mmであり、従
来品と比較してそのサイズは約１／１０となり、超小型
化が実現できた。又、この小型化により基板の配線長が
大幅に短縮でき、従来サイズ（３×３ｍｍ□以上）のパ
ッケージと比較して、デバイスとしての電気特性が改善
できた。一例として、挿入損失が従来品と比べて、０．
５ｄＢから０．４ｄＢに低減できた。
【００１７】図６に示した従来の封止例では、封止樹脂
の上面の平坦性や個片電子部品の形態が不均一であるの
で、個片電子部品を実装する際、吸着エラーなどの不具
合が生じ、生産性の問題点があった。一方本発明では個
片電子部品上をコートした封止樹脂の上面は平坦であ
り、個片電子部品の高さも一定であり、形状はそろった
ものであるので、この個片電子部品を回路基板上に実装
する際、実装機での装着率はほぼ１００％を達成し、認
識エラーや吸着エラーなどによる実装時の不具合は出さ
ないという利点もある。
の上面の平坦性や個片電子部品の形態が不均一であるの
で、個片電子部品を実装する際、吸着エラーなどの不具
合が生じ、生産性の問題点があった。一方本発明では個
片電子部品上をコートした封止樹脂の上面は平坦であ
り、個片電子部品の高さも一定であり、形状はそろった
ものであるので、この個片電子部品を回路基板上に実装
する際、実装機での装着率はほぼ１００％を達成し、認
識エラーや吸着エラーなどによる実装時の不具合は出さ
ないという利点もある。
【００１８】
【発明の効果】以上のように本発明によると、端面電極
付きの小型電子部品の製造において、その端面電極を封
止樹脂で汚染することなく高品質で製造し、かつ、製造
タクトの短縮、生産性の向上といった製造上の有利な効
果が得られる。また同時に、個片電子部品の形状が安定
しており実装機での装着率が向上できるという利点が得
られる。
付きの小型電子部品の製造において、その端面電極を封
止樹脂で汚染することなく高品質で製造し、かつ、製造
タクトの短縮、生産性の向上といった製造上の有利な効
果が得られる。また同時に、個片電子部品の形状が安定
しており実装機での装着率が向上できるという利点が得
られる。
【図１】本発明の一実施の形態による半導体チップ実装
および封止工程を（ａ）〜（ｇ）に示す断面図。
および封止工程を（ａ）〜（ｇ）に示す断面図。
【図２】加熱圧着工程を示す斜視図。
【図３】弾性シートを挟んだ状態での加熱圧着工程を示
す断面図。
す断面図。
【図４】集合基板の構造を示し、（ａ）はその平面図、
（ｂ）はその断面図。
（ｂ）はその断面図。
【図５】印刷による封止樹脂供給工程を示す断面図。
【図６】従来の製造工程を示す断面図。
【図７】従来の製造工程を示す断面図。
１ 集合基板 ２ スルーホール ３ 端面電極 ４ 接合用樹脂シート ６ 半導体チップ ８ 加熱ツール ９ 個片電子部品 １１ 封止樹脂 １４ 弾性シート
───────────────────────────────────────────────────── フロントページの続き Ｆターム(参考） 5E317 AA22 AA24 BB13 CC31 CD23 CD27 CD34 CD36 GG09 GG16 5E338 BB02 BB13 BB25 BB31 BB63 BB65 BB75 CC01 CD33 EE32 EE33
Claims (4)
- 【請求項１】 複数の導電性を有するスルーホールを備
えた集合基板に、複数の半導体チップを装着し、次いで
集合基板上に封止樹脂層を形成して半導体チップおよび
基板表面を封止した後、前記スルーホールを通る切断線
に沿って集合基板を分割して、スルーホール部に端面電
極が形成された個片電子部品を製造する電子部品の製造
方法において、半導体チップを装着する前に、接合用樹
脂シートを集合基板上に貼り付け、前記スルーホールの
開口を塞ぐようにしたことを特徴とする電子部品の製造
方法。 - 【請求項２】 接合用樹脂シートは、その主成分が熱硬
化性の樹脂素材であり、導電性の粒子を含有する異方性
導電フィルムであるか、もしくは導電性の粒子を含有し
ない樹脂単体のフィルムである請求項１記載の電子部品
の製造方法。 - 【請求項３】 集合基板は、半導体チップ装着箇所が２
次元的に配置されており、半導体チップ装着部分の周辺
には複数個の半導体チップ実装部分及びその周辺に位置
するスルーホールを含む基板表面を同一の接合用樹脂シ
ートで同時に貼り付け、上記接合用樹脂シート上から所
定の実装部分に半導体チップを装着し、上記装着された
複数個の半導体チップの上方から同一の加熱ツールで同
時に加熱圧着することにより複数個の半導体チップと集
合基板との接合を同時に完了し、さらにペースト状の封
止樹脂素材を上記接合済みの複数個の半導体チップ上に
同時に一括で供給し、この際前記ペースト状封止樹脂素
材は半導体チップおよび接合用樹脂シートの表面を被覆
し、前記スルーホール内部には侵入せず、前記封止樹脂
素材を硬化させた後、ダイシングにより個片にカットし
個片電子部品を得ることを特徴とする請求項２記載の電
子部品の製造方法。 - 【請求項４】 加熱ツールで加熱圧着する際に、加熱ツ
ールと半導体チップの間に弾性シートを挟むことを特徴
とする請求項３記載の電子部品の製造方法。
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|---|---|---|---|---|
| JP2002261193A (ja) * | 2001-03-06 | 2002-09-13 | Hitachi Ltd | 半導体装置の製造方法 |
| JP2009267344A (ja) * | 2008-04-04 | 2009-11-12 | Sony Chemical & Information Device Corp | 半導体装置の製造方法 |
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| JP2011029516A (ja) * | 2009-07-28 | 2011-02-10 | Shinko Electric Ind Co Ltd | 電子部品装置の製造方法及び治具 |
| WO2012046539A1 (ja) * | 2010-10-07 | 2012-04-12 | ソニーケミカル＆インフォメーションデバイス株式会社 | マルチチップ実装用緩衝フィルム |
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Cited By (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002261193A (ja) * | 2001-03-06 | 2002-09-13 | Hitachi Ltd | 半導体装置の製造方法 |
| JP2009267344A (ja) * | 2008-04-04 | 2009-11-12 | Sony Chemical & Information Device Corp | 半導体装置の製造方法 |
| WO2010143597A1 (ja) * | 2009-06-08 | 2010-12-16 | 日本カーバイド工業株式会社 | 回路基板の製造方法、及び、これにより製造される回路基板、及び、これに用いられる回路基板用母基板 |
| JP5566383B2 (ja) * | 2009-06-08 | 2014-08-06 | 日本カーバイド工業株式会社 | 回路基板の製造方法、及び、これにより製造される回路基板、及び、これに用いられる回路基板用母基板 |
| JP2011029516A (ja) * | 2009-07-28 | 2011-02-10 | Shinko Electric Ind Co Ltd | 電子部品装置の製造方法及び治具 |
| WO2012046539A1 (ja) * | 2010-10-07 | 2012-04-12 | ソニーケミカル＆インフォメーションデバイス株式会社 | マルチチップ実装用緩衝フィルム |
| JP2012084582A (ja) * | 2010-10-07 | 2012-04-26 | Sony Chemical & Information Device Corp | マルチチップ実装用緩衝フィルム |
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