JP2000124751A - 積分回路およびそれを用いた半導体集積回路装置 - Google Patents

Abstract

(57)【要約】 【課題】 差動入力電圧が小さいところでも入出力特性
のリニアリティを保つことができる積分回路、およびそ
れを用いた半導体集積回路装置を提供する。 【解決手段】 磁気ディスク用信号処理ＬＳＩに組み込
まれる積分回路であって、入力される差動入力電圧の差
に比例した電圧を出力し、差動入力電圧が０Ｖのときに
オフセット電圧を発生することのないＭＡＧアンプ回路
１と、この出力電圧の電圧／電流変換回路２と、この出
力電流により充電し、この充電時間に比例した電圧を出
力する容量回路３とから構成され、差動入力電圧Ｖｉｎ
Ｘ＝ＶｉｎＹのときは、トランジスタＱ５，Ｑ８に流れ
る電流が等しいので、トランジスタＱ５とトランジスタ
Ｑ８のベース・エミッタ間電圧Ｖｂｅが等しくなり、ま
たトランジスタＱ３，Ｑ４，Ｑ６，Ｑ７は全てオンに
し、それぞれ同じ電流が流れるので、出力電圧ＶｉｎＰ
と出力電圧ＶｉｎＮとの間にオフセットは生じない。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、積分回路技術に関
し、特に磁気ディスク用信号処理ＬＳＩにおいて、ヘッ
ドの位置決めをするサーボ系回路として好適な積分回路
およびそれを用いた半導体集積回路装置に適用して有効
な技術に関する。

【０００２】

【従来の技術】たとえば、本発明者が検討した技術とし
て、磁気ディスク用信号処理ＬＳＩにおける、ヘッドの
位置決めをするサーボ系回路には、ヘッド位置信号の信
号振幅を積分してモータ制御信号を発生する積分回路が
組み込まれており、入力される差動入力電圧を全波整流
した電圧と、リファレンス電圧をレベルシフトした電圧
との差に比例した電圧を出力する構成の積分回路が用い
られているものと考えられる。

【０００３】なお、このような積分回路を含む磁気ディ
スク用信号処理ＬＳＩに関する技術としては、たとえば
１９９１年６月１日、丸善株式会社発行、社団法人日本
機械学会編の「機械工業便覧 Ｃ．エンジニアリング
編」Ｃ５−３９，４０の文献に記載される技術などが挙
げられる。

【０００４】

【発明が解決しようとする課題】ところで、前記のよう
な磁気ディスク用信号処理ＬＳＩに組み込まれる積分回
路について、公知とされた技術ではないが、本発明者が
検討した内容を図６〜図８を用いて説明する。図６は積
分回路の回路図、図７は各ノードの波形図、図８は入出
力特性の特性図をそれぞれ示す。

【０００５】図６において、積分回路は、全波整流回路
２１、レベルシフト回路２２、ゲインアンプ回路２３、
電圧／電流変換回路２４および容量回路２５から構成さ
れ、差動入力電圧ＶｉｎＸ，ＶｉｎＹを全波整流回路２
１により全波整流した電圧と、リファレンス電圧Ｖｒｅ
ｆをレベルシフト回路２２によりレベルシフトした電圧
との差をゲインアンプ回路２３で（Ｒ２１＋Ｒ２２）／
Ｒ２３倍する。このゲインアンプ回路２３の出力のノー
ド電圧ＶｉｎＰ，ＶｉｎＮに比例した電流Ｉ４を電圧／
電流変換回路２４を介して容量回路２５の容量Ｃ２１に
出力し、電荷をチャージすることにより出力端子に電圧
Ｖｏｕｔ（＝Ｉ４×ｔ／Ｃ２１）が出力される。

【０００６】この構成において、図７のように、差動入
力電圧ＶｉｎＸ≠ＶｉｎＹのときは、ノード電圧Ｖｉｎ
Ｐ−ＶｉｎＮが差動入力電圧に比例した電圧になるの
で、出力端子に差動入力電圧を積分した電圧が出力され
る。しかし、差動入力電圧ＶｉｎＸ＝ＶｉｎＹ（差動入
力電圧が０Ｖ）のときは、トランジスタＱ２１，Ｑ２２
にＩＯ／２〔Ａ〕、トランジスタＱ２３にＩＯ〔Ａ〕の
電流が流れるため、トランジスタＱ２１，Ｑ２２とトラ
ンジスタＱ２３とのベース・エミッタ間電圧Ｖｂｅが異
なり、ノード電圧ＶｉｎＰとノード電圧ＶｉｎＮに（Ｒ
２１＋Ｒ２２）／Ｒ２３×ΔＶｂｅだけオフセットが生
じる。このオフセット電圧分の電流Ｉ４が容量Ｃ２１に
出力されるので、差動入力電圧が０Ｖでも出力端子に電
圧が出力される。このため、図８に示すように、差動入
力電圧が小さいところで入出力特性のリニアリティが劣
化することが考えられる。

【０００７】そこで、本発明の目的は、オフセット電圧
に着目して前段部分の回路構成を工夫することにより、
差動入力電圧が小さいところでも入出力特性のリニアリ
ティを保つことができる積分回路、およびそれを用いた
磁気ディスク用信号処理ＬＳＩなどの半導体集積回路装
置を提供するものである。

【０００８】本発明の前記ならびにその他の目的と新規
な特徴は、本明細書の記述および添付図面から明らかに
なるであろう。

【０００９】

【課題を解決するための手段】本願において開示される
発明のうち、代表的なものの概要を簡単に説明すれば、
次のとおりである。

【００１０】すなわち、本発明による積分回路は、全波
整流回路の代わりに、差動入力電圧が０Ｖのときにオフ
セット電圧を発生することのないＭＡＧアンプ回路（Ma
gnetic Amplifier）を用いて、差動入力電圧の差に比例
した電圧を出力端子に出力し、差動入力電圧が小さいと
ころでも入出力特性のリニアリティが良好な回路方式を
提供するものである。

【００１１】このＭＡＧアンプ回路は、電源電圧と接地
電圧との間に並列接続された一対の第１、第２および第
３トランジスタと第４、第５および第６トランジスタと
を含み、第１と第４トランジスタ、第５と第２トランジ
スタのコレクタが共通にそれぞれ第１電圧に接続され、
第１と第２トランジスタ、第４と第５トランジスタのエ
ミッタが共通にそれぞれ第３、第６トランジスタのコレ
クタに接続され、第３、第６トランジスタのエミッタが
それぞれ第２電圧に接続され、第１、第５および第３ト
ランジスタのベースに差動入力電圧の一方、第２、第４
および第６トランジスタのベースに差動入力電圧の他方
をそれぞれ入力し、第１、第５トランジスタのエミッタ
からそれぞれ出力電圧を取り出すように接続したもので
ある。

【００１２】この構成において、差動入力電圧が等しい
ときは、第３と第６トランジスタに流れる電流を等しく
してそれぞれのベース・エミッタ間電圧を等しくし、か
つ第１、第２、第４および第５トランジスタをオンにし
てそれぞれに同じ電流を流して出力電圧の間にオフセッ
トが生じないようにし、また一方の差動入力電圧が大き
いときは、第２と第４トランジスタをオン、第１と第５
トランジスタをオフにして、一方と他方の差動入力電圧
の差に比例した電圧を出力し、逆に他方の差動入力電圧
が大きいときは、第１と第５トランジスタをオン、第２
と第４トランジスタをオフにして、他方と一方の差動入
力電圧の差に比例した電圧を出力するようにしたもので
ある。

【００１３】この第１から第６トランジスタは、バイポ
ーラ型トランジスタ、ＭＯＳ型トランジスタまたはバイ
ポーラ型トランジスタとＭＯＳ型トランジスタとの組み
合わせからなるものである。

【００１４】また、本発明による半導体集積回路装置
は、前記積分回路を磁気ディスク用の信号処理集積回路
に組み込み、磁気ディスクに対するヘッドのヘッド位置
信号を入力とし、このヘッド位置信号の信号振幅を積分
して、磁気ディスクに対する位置決めを行うモータのモ
ータ制御信号を発生するものである。

【００１５】よって、前記積分回路およびそれを用いた
半導体集積回路装置によれば、全波整流回路の代わりに
ＭＡＧアンプ回路を用いているので、差動入力電圧が０
Ｖのときにオフセット電圧を出力しない。これにより、
差動入力電圧が小さいところでも入出力特性のリニアリ
ティが劣化することがない。この結果、入出力特性のリ
ニアリティが広範囲で保たれているため、装置設計が容
易になる。

【００１６】

【発明の実施の形態】以下、本発明の実施の形態を図面
に基づいて詳細に説明する。

【００１７】図１は本発明の一実施の形態である積分回
路を示す回路図、図２は本実施の形態の積分回路におけ
る各ノードの波形図、図３は入出力特性の特性図、図４
は本実施の形態の積分回路を用いた半導体集積回路装置
とその周辺装置を示すブロック図、図５は積分回路の変
形例を示す回路図である。

【００１８】まず、図１により本実施の形態の積分回路
の一例の回路構成を説明する。

【００１９】本実施の形態の積分回路は、たとえば磁気
ディスク用信号処理ＬＳＩに組み込まれる回路とされ、
入力される差動入力電圧の差に比例した電圧を出力し、
差動入力電圧が０Ｖのときにオフセット電圧を発生する
ことのないＭＡＧアンプ回路１と、このＭＡＧアンプ回
路１の出力電圧を電流変換する電圧／電流変換回路２
と、この電圧／電流変換回路２の出力電流により充電
し、この充電時間に比例した電圧を出力する容量回路３
とから構成されている。

【００２０】ＭＡＧアンプ回路１は、前段部分と後段部
分とに分けられる。前段部分は、電源電圧ＶＣＣと接地
電圧との間に並列接続された、抵抗Ｒ１，Ｒ２、および
バイポーラ型のトランジスタＱ１，Ｑ２と、共通の電流
源ＩＳ１とから構成されている。抵抗Ｒ１，Ｒ２の一端
は電源電圧ＶＣＣに接続され、この他端はそれぞれトラ
ンジスタＱ１，Ｑ２のコレクタに接続されている。トラ
ンジスタＱ１，Ｑ２のエミッタは共通に電流源ＩＳ１の
一端に接続され、この他端が接地電圧に接続されてい
る。また、トランジスタＱ１，Ｑ２のベースにはそれぞ
れ差動入力電圧ＶｉｎＸ，ＶｉｎＹが入力され、このコ
レクタと抵抗Ｒ１，Ｒ２との接続ノードから出力電圧が
取り出される。

【００２１】ＭＡＧアンプ回路１の後段部分は、電源電
圧ＶＣＣと接地電圧との間に並列接続された一対の、抵
抗Ｒ３、バイポーラ型のトランジスタＱ３（第１），Ｑ
４（第２），Ｑ５（第３）、電流源ＩＳ２、および抵抗
Ｒ４、バイポーラ型のトランジスタＱ６（第４），Ｑ７
（第５），Ｑ８（第６）、電流源ＩＳ３と、相互に接続
された抵抗Ｒ５とから構成されている。抵抗Ｒ３，Ｒ４
の一端は電源電圧ＶＣＣに接続され、この他端はそれぞ
れトランジスタＱ３，Ｑ６、トランジスタＱ７，Ｑ４の
コレクタに接続されている。トランジスタＱ３，Ｑ４、
トランジスタＱ６，Ｑ７のエミッタが共通にそれぞれト
ランジスタＱ５，Ｑ８のコレクタに接続され、このエミ
ッタがそれぞれ電流源ＩＳ２，ＩＳ３の一端に接続さ
れ、この他端が接地電圧に接続されている。トランジス
タＱ５，Ｑ８のコレクタと電流源ＩＳ２，ＩＳ３との接
続ノード間には抵抗Ｒ５が接続されている。また、トラ
ンジスタＱ３，Ｑ７、トランジスタＱ４，Ｑ６のベース
にはそれぞれ前段部分からのノード電圧が入力され、ト
ランジスタＱ５，Ｑ８のベースにはそれぞれ差動入力電
圧ＶｉｎＸ，ＶｉｎＹが入力され、トランジスタＱ３，
Ｑ７のコレクタと抵抗Ｒ３，Ｒ４との接続ノードからそ
れぞれ出力電圧ＶｉｎＰ，ＶｉｎＮが取り出される。

【００２２】電圧／電流変換回路２は、前段部分と後段
部分とに分けられる。前段部分は、電源電圧ＶＣＣと接
地電圧との間に並列接続された、抵抗Ｒ６，Ｒ７、およ
びバイポーラ型のトランジスタＱ９，Ｑ１０、トランジ
スタＱ１１，Ｑ１２と、共通の電流源ＩＳ４とから構成
されている。抵抗Ｒ６，Ｒ７の一端は電源電圧ＶＣＣに
接続され、この他端はそれぞれトランジスタＱ９，Ｑ１
１のエミッタに接続されている。トランジスタＱ９，Ｑ
１１のコレクタはそれぞれトランジスタＱ１０，Ｑ１２
のコレクタに接続され、このエミッタが共通に電流源Ｉ
Ｓ４の一端に接続され、この他端が接地電圧に接続され
ている。トランジスタＱ９，Ｑ１１のベースは共通にト
ランジスタＱ９のコレクタに接続されている。また、ト
ランジスタＱ１０，Ｑ１２のベースにはそれぞれＭＡＧ
アンプ回路１からの出力電圧ＶｉｎＮ，ＶｉｎＰが入力
される。

【００２３】電圧／電流変換回路２の後段部分は、電源
電圧ＶＣＣに並列接続された、抵抗Ｒ８，Ｒ９、および
バイポーラ型のトランジスタＱ１３，Ｑ１４から構成さ
れている。抵抗Ｒ８，Ｒ９の一端は電源電圧ＶＣＣに接
続され、この他端はそれぞれトランジスタＱ１３，Ｑ１
４のエミッタに接続されている。トランジスタＱ１３の
コレクタは前段部分のトランジスタＱ１１，Ｑ１２のコ
レクタの接続ノードに接続され、トランジスタＱ１４の
コレクタから出力電流Ｉ４が取り出される。トランジス
タＱ１３，Ｑ１４のベースは共通にトランジスタＱ１４
のコレクタに接続されている。

【００２４】容量回路３は、容量Ｃ１からなり、この容
量Ｃ１の一端に電圧／電流変換回路２からの出力電流Ｉ
４が入力され、この他端は接地電圧に接続されている。
容量Ｃ１の一端側から出力電圧Ｖｏｕｔが取り出され
る。

【００２５】次に、本実施の形態の作用について、図２
により積分回路の動作を差動入力電圧のＶｉｎＸ＞Ｖｉ
ｎＹ、ＶｉｎＸ＝ＶｉｎＹ、ＶｉｎＸ＜ＶｉｎＹの３つ
の関係に分けて説明する。

【００２６】(1).ＶｉｎＸ＞ＶｉｎＹ（ＶｉｎＸ≠Ｖｉ
ｎＹ：図２(a) 〜(c) ） このときは、トランジスタＱ１がオン、トランジスタＱ
２がオフして、トランジスタＱ４，Ｑ６はＨｉｇｈレベ
ル、トランジスタＱ３，Ｑ７はＬｏｗレベルでベース制
御される。これにより、トランジスタＱ４，Ｑ６がオン
（Ｑ３，Ｑ７はオフ）するので、ＭＡＧアンプ回路１の
出力電圧ＶｉｎＰはＨｉｇｈレベル、出力電圧ＶｉｎＮ
はＬｏｗレベルになり、この出力電圧差ＶｉｎＰ−Ｖｉ
ｎＮは（Ｒ３＋Ｒ４）／Ｒ５×（ＶｉｎＸ−ＶｉｎＹ）
と差動入力電圧に比例した電圧になる。

【００２７】さらに、電圧／電流変換回路２において、
ＭＡＧアンプ回路１の出力電圧差ＶｉｎＰ−ＶｉｎＮを
電流変換する。この際に、トランジスタＱ１０に電流Ｉ
１、トランジスタＱ１２に電流Ｉ２が流れる。この電流
Ｉ２は、電流Ｉ１とトランジスタＱ１３に流れる電流Ｉ
３との和となり、また電流Ｉ３と等しい電流Ｉ４が容量
回路３に対して供給される。

【００２８】そして、容量回路３では、ＭＡＧアンプ回
路１の出力電圧ＶｉｎＰ，ＶｉｎＮに比例した電流Ｉ４
が容量Ｃ１に入力され、この容量Ｃ１に電荷がチャージ
されるので出力端子に差動入力電圧を積分した電圧Ｖｏ
ｕｔ（＝Ｉ４×ｔ／Ｃ１、ｔ：積分時間）を出力する。
これにより、出力電圧Ｖｏｕｔは積分時間に対して常に
比例した電圧となる。

【００２９】 (2).ＶｉｎＸ＝ＶｉｎＹ（図２(d) 〜(f) ） このときは、トランジスタＱ１，Ｑ２に流れる電流が等
しくなる。これにより、トランジスタＱ５，Ｑ８に流れ
る電流が等しいので、トランジスタＱ５とトランジスタ
Ｑ８のベース・エミッタ間電圧Ｖｂｅが等しくなり、ま
たトランジスタＱ３，Ｑ４，Ｑ６，Ｑ７は全てオンし、
それぞれ同じ電流（ＩＯ／２〔Ａ〕）が流れるので、出
力電圧ＶｉｎＰと出力電圧ＶｉｎＮとの間にオフセット
は生じない。

【００３０】これにより、ＭＡＧアンプ回路１の出力電
圧差ＶｉｎＰ−ＶｉｎＮ＝０Ｖなので、電圧／電流変換
回路２を介した容量回路３において、容量Ｃ１に電荷が
チャージされないので出力電圧Ｖｏｕｔも０Ｖになる。

【００３１】(3).ＶｉｎＸ＜ＶｉｎＹ（ＶｉｎＸ≠Ｖｉ
ｎＹ：図２(a) 〜(c) ） このときは、逆にトランジスタＱ２がオン、トランジス
タＱ１がオフして、トランジスタＱ３，Ｑ７はＨｉｇｈ
レベル、トランジスタＱ４，Ｑ６はＬｏｗレベルでベー
ス制御される。これにより、トランジスタＱ３，Ｑ７が
オン（Ｑ４，Ｑ６はオフ）するので、ＭＡＧアンプ回路
１の出力電圧差ＶｉｎＰ−ＶｉｎＮは（Ｒ３＋Ｒ４）／
Ｒ５×（ＶｉｎＹ−ＶｉｎＸ）と差動入力電圧に比例し
た電圧になる。

【００３２】そして、電圧／電流変換回路２を介した容
量回路３では、ＭＡＧアンプ回路１の出力電圧Ｖｉｎ
Ｐ，ＶｉｎＮに比例した電流Ｉ４が容量Ｃ１に入力さ
れ、この容量Ｃ１に電荷がチャージされるので出力端子
に差動入力電圧を積分した電圧Ｖｏｕｔ（＝Ｉ４×ｔ／
Ｃ１）を出力する。これにより、出力電圧Ｖｏｕｔは積
分時間に対して常に比例した電圧となる。

【００３３】以上のことから、本実施の形態の積分回路
においては、図３に示すように、出力電圧差ＶｉｎＰ−
ＶｉｎＮが常に差動入力電圧ＶｉｎＸ，ＶｉｎＹに比例
した電圧になり、差動入力電圧ＶｉｎＸ，ＶｉｎＹが０
Ｖから入出力特性のリニアリティが保てる回路構成を実
現することができる。

【００３４】次に、図４により本実施の形態の積分回路
を用いた、ハードディスク装置の磁気ディスク用の信号
処理ＬＳＩの一例を説明する。

【００３５】磁気ディスク用の信号処理ＬＳＩ１１は、
可変ゲインアンプＶＧＡ、ローパスフィルタＬＰＦ、本
発明の特徴である積分回路ＩＧＣ、アナログ／デジタル
コンバータＡＤＣ、書き込み前置補償回路ＷＰＣ、デジ
タル信号処理回路ＤＳＰなどから構成されている。この
信号処理ＬＳＩ１１は、ディスク１２に対して読み出し
を行うためのＭＲヘッド１３、書き込みを行うためのイ
ンダクティブヘッド１４に接続されるリード・ライトＬ
ＳＩ１５と、ディスク１２に対するＭＲヘッド１３およ
びインダクティブヘッド１４を駆動するモータ１６を制
御するためのハードディスクコントローラ１７との間に
接続されている。

【００３６】この構成において、ディスク１２に記録さ
れている情報を読み出す際には、ＭＲヘッド１３をディ
スク１２の読み出し面に近接させて磁気抵抗効果を利用
して情報を読み出し、またディスク１２に情報を書き込
む際には、インダクティブヘッド１４をディスク１２の
書き込み面に近接させてインダクティブ効果を利用して
情報を書き込む。この場合に、ディスク１２とＭＲヘッ
ド１３、インダクティブヘッド１４との位置決めは、モ
ータ１６の駆動がハードディスクコントローラ１７によ
り制御されて行われる。

【００３７】この位置決めに際して、特に信号処理ＬＳ
Ｉ１１に組み込まれている積分回路ＩＧＣにおいて、デ
ィスク１２に対するＭＲヘッド１３のヘッド位置信号を
入力とし、このヘッド位置信号の信号振幅を積分して、
ディスク１２に対する位置決めを行うモータ１６のモー
タ制御信号を発生してハードディスクコントローラ１７
に出力することにより、モータ１６の駆動を制御するこ
とができる。

【００３８】従って、本実施の形態の積分回路によれ
ば、差動入力電圧ＶｉｎＸ，ＶｉｎＹの差に比例した電
圧ＶｉｎＰ，ＶｉｎＮを出力するＭＡＧアンプ回路１を
用いることにより、差動入力電圧ＶｉｎＸ，ＶｉｎＹが
０Ｖのときにオフセット電圧を発生することがないの
で、差動入力電圧ＶｉｎＸ，ＶｉｎＹが小さいところで
も入出力特性のリニアリティが劣化することがない。特
に、磁気ディスク用の信号処理ＬＳＩ１１に組み込んで
用いる場合には、モータ制御信号のリニアリティを広範
囲で保つことができる。

【００３９】以上、本発明者によってなされた発明をそ
の実施の形態に基づき具体的に説明したが、本発明は前
記実施の形態に限定されるものではなく、その要旨を逸
脱しない範囲で種々変更可能であることはいうまでもな
い。

【００４０】たとえば、前記実施の形態においては、バ
イポーラ型のトランジスタで構成した場合について説明
したが、ＭＯＳ型のトランジスタ、またはバイポーラ型
とＭＯＳ型とを組み合わせて構成してもよい。ＭＯＳ型
のトランジスタで構成したときの回路構成は図５のよう
になる。

【００４１】また、ハードディスク装置の磁気ディスク
用の信号処理ＬＳＩに組み込む場合に限らず、他の磁気
記録製品に用いることも可能である。

【００４２】

【発明の効果】本願において開示される発明のうち、代
表的なものによって得られる効果を簡単に説明すれば、
以下のとおりである。

【００４３】(1).ＭＡＧアンプ回路を用いることで、差
動入力電圧の差に比例した電圧を出力し、差動入力電圧
が０Ｖのときにオフセット電圧を出力することがないの
で、差動入力電圧が小さいところでも入出力特性のリニ
アリティの劣化を抑制することが可能となる。

【００４４】(2).前記(1) により、積分回路における入
出力特性のリニアリティを広範囲に保つことができるの
で、この積分回路を用いるハードディスク装置、磁気記
録製品などの装置の設計を容易に行うことが可能とな
る。

【図面の簡単な説明】

【図１】本発明の一実施の形態である積分回路を示す回
路図である。

【図２】(a) 〜(f) は本発明の一実施の形態の積分回路
における各ノードの波形図である。

【図３】本発明の一実施の形態の積分回路における入出
力特性の特性図である。

【図４】本発明の一実施の形態の積分回路を用いた半導
体集積回路装置とその周辺装置を示すブロック図であ
る。

【図５】本発明の一実施の形態の積分回路の変形例を示
す回路図である。

【図６】本発明の前提となる積分回路を示す回路図であ
る。

【図７】(a) 〜(f) は本発明の前提となる積分回路にお
ける各ノードの波形図である。

【図８】本発明の前提となる積分回路における入出力特
性の特性図である。

【符号の説明】

１ ＭＡＧアンプ回路 ２ 電圧／電流変換回路 ３ 容量回路 １１ 信号処理ＬＳＩ １２ ディスク １３ ＭＲヘッド １４ インダクティブヘッド １５ リード・ライトＬＳＩ １６ モータ １７ ハードディスクコントローラ ２１ 全波整流回路 ２２ レベルシフト回路 ２３ ゲインアンプ回路 ２４ 電圧／電流変換回路 ２５ 容量回路 Ｒ１〜Ｒ９ 抵抗 Ｑ１〜Ｑ１４ トランジスタ ＩＳ１〜ＩＳ４ 電流源 Ｃ１ 容量 ＶＧＡ 可変ゲインアンプ ＬＰＦ ローパスフィルタ ＩＧＣ 積分回路 ＡＤＣ アナログ／デジタルコンバータ ＷＰＣ 書き込み前置補償回路 ＤＳＰ デジタル信号処理回路 Ｒ２１〜Ｒ２３ 抵抗 Ｑ２１〜Ｑ２３ トランジスタ Ｃ２１ 容量

───────────────────────────────────────────────────── フロントページの続き Ｆターム(参考） 5D096 AA02 CC01 DD01 DD02 GG07 KK07 5J066 AA01 CA13 CA21 FA20 HA08 HA10 HA17 HA18 HA25 HA29 HA33 KA00 KA05 KA18 KA31 KA34 KA42 KA51 MA21 ND01 ND14 ND22 ND23 ND25 PD01 SA10 TA01 TA02 TA06

Claims (5)

【特許請求の範囲】
1. 【請求項１】 入力される差動入力電圧の差に比例した
   電圧を出力し、前記差動入力電圧が０Ｖのときにオフセ
   ット電圧を発生することのないＭＡＧアンプ回路と、こ
   のＭＡＧアンプ回路の出力電圧を電流変換する電圧／電
   流変換回路と、この電圧／電流変換回路の出力電流によ
   り充電し、この充電時間に比例した電圧を出力する容量
   回路とを含み、前記差動入力電圧の０Ｖから入出力特性
   のリニアリティを保つことを特徴とする積分回路。
2. 【請求項２】 請求項１記載の積分回路であって、前記
   ＭＡＧアンプ回路は、第１電圧と第２電圧との間に並列
   接続された一対の第１、第２および第３トランジスタと
   第４、第５および第６トランジスタとを含み、前記第１
   トランジスタと前記第４トランジスタとのコレクタ、前
   記第５トランジスタと前記第２トランジスタとのコレク
   タが共通にそれぞれ前記第１電圧に接続され、前記第１
   トランジスタと前記第２トランジスタとのエミッタ、前
   記第４トランジスタと前記第５トランジスタとのエミッ
   タが共通にそれぞれ前記第３トランジスタ、前記第６ト
   ランジスタのコレクタに接続され、前記第３トランジス
   タ、前記第６トランジスタのエミッタがそれぞれ前記第
   ２電圧に接続され、前記第１トランジスタ、前記第５ト
   ランジスタおよび前記第３トランジスタのベースに前記
   差動入力電圧の一方が入力され、前記第２トランジス
   タ、前記第４トランジスタおよび前記第６トランジスタ
   のベースに前記差動入力電圧の他方が入力され、前記第
   １トランジスタ、前記第５トランジスタのエミッタから
   それぞれ出力電圧が取り出されるように接続されている
   ことを特徴とする積分回路。
3. 【請求項３】 請求項２記載の積分回路であって、前記
   差動入力電圧が等しいときは、前記第３トランジスタと
   前記第６トランジスタとに流れる電流を等しくしてそれ
   ぞれのベース・エミッタ間電圧を等しくし、かつ前記第
   １トランジスタ、前記第２トランジスタ、前記第４トラ
   ンジスタおよび前記第５トランジスタをオンにしてそれ
   ぞれに同じ電流を流して出力電圧の間にオフセットが生
   じないようにし、前記一方の差動入力電圧が大きいとき
   は、前記第２トランジスタと前記第４トランジスタとを
   オン、前記第１トランジスタと前記第５トランジスタと
   をオフにして前記一方の差動入力電圧と前記他方の差動
   入力電圧との差に比例した電圧を出力し、前記他方の差
   動入力電圧が大きいときは、前記第１トランジスタと前
   記第５トランジスタとをオン、前記第２トランジスタと
   前記第４トランジスタとをオフにして前記他方の差動入
   力電圧と前記一方の差動入力電圧との差に比例した電圧
   を出力することを特徴とする積分回路。
4. 【請求項４】 請求項２記載の積分回路であって、前記
   第１から第６トランジスタは、バイポーラ型トランジス
   タ、ＭＯＳ型トランジスタまたはバイポーラ型トランジ
   スタとＭＯＳ型トランジスタとの組み合わせからなるこ
   とを特徴とする積分回路。
5. 【請求項５】 請求項１、２、３または４記載の積分回
   路を用いた半導体集積回路装置であって、前記積分回路
   は磁気ディスク用の信号処理集積回路に組み込まれ、前
   記磁気ディスクに対するヘッドのヘッド位置信号を入力
   とし、このヘッド位置信号の信号振幅を積分して、前記
   磁気ディスクに対する位置決めを行うモータのモータ制
   御信号を発生することを特徴とする半導体集積回路装
   置。