JP2000124345A - 高密度配線板 - Google Patents
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- Power Engineering (AREA)
- Production Of Multi-Layered Print Wiring Board (AREA)
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Abstract
(57)【要約】
【課題】テープキャリアを用いた微細薄型の高密度配線
板において、配線間の相互インダクタンスを低減させ、
良好な伝送特性を得る。 【解決手段】基材層たるポリイミド層２の片面に第１の
銅箔５による配線パターンを有し、他の片面側に半導体
チップ１１を搭載するようにした高密度配線板１０にお
いて、前記ポリイミド層２の他の片面側に、少なくとも
前記配線パターン８の信号配線の背面に相当する部位を
被うように第２の銅箔１を設ける。
板において、配線間の相互インダクタンスを低減させ、
良好な伝送特性を得る。 【解決手段】基材層たるポリイミド層２の片面に第１の
銅箔５による配線パターンを有し、他の片面側に半導体
チップ１１を搭載するようにした高密度配線板１０にお
いて、前記ポリイミド層２の他の片面側に、少なくとも
前記配線パターン８の信号配線の背面に相当する部位を
被うように第２の銅箔１を設ける。
Description
【０００１】
【発明の属する技術分野】本発明は、基材層の片面に配
線パターンを有し、該基材層の他の片面側に半導体チッ
プを搭載するようにした高密度配線板、特に信号配線間
の相互インダクタンスを小さくし、高速メモリ用モジュ
ール基板として適するようにした高密度配線板に関する
ものである。
線パターンを有し、該基材層の他の片面側に半導体チッ
プを搭載するようにした高密度配線板、特に信号配線間
の相互インダクタンスを小さくし、高速メモリ用モジュ
ール基板として適するようにした高密度配線板に関する
ものである。
【０００２】
【従来の技術】近年、ＣＰＵ、ＭＰＵの処理速度の高速
化に伴い、ＤＲＡＭ等のメモリの高速化が重要になって
きている。
化に伴い、ＤＲＡＭ等のメモリの高速化が重要になって
きている。
【０００３】従来のＩＣ搭載用配線板は、ガラスエポキ
シ等からなる硬質の基板に銅箔を貼り合わせた後、基板
の銅箔をフォトエッチングして銅箔を選択的に除去し、
所望の位置に配線パターンを形成するものが主流であ
る。基板に孔（スルーホール）を明けるには、通常、ド
リルを用い、孔の壁面の金属層は銅めっきにより形成さ
れる。
シ等からなる硬質の基板に銅箔を貼り合わせた後、基板
の銅箔をフォトエッチングして銅箔を選択的に除去し、
所望の位置に配線パターンを形成するものが主流であ
る。基板に孔（スルーホール）を明けるには、通常、ド
リルを用い、孔の壁面の金属層は銅めっきにより形成さ
れる。
【０００４】しかし、配線板は、より微細配線化が求め
られている現在、上記構成では基板が厚くなると共に、
基板に設けるスルーホール径や配線パターンの加工幅に
限界がある。そこで、基材をより薄形のポリイミド等の
テープ材（テープキャリア）とし、スルーホールもドリ
ル孔明け以外にレーザ孔明け加工なども取り入れて、微
細な配線パターンを持つ非常に薄型の高密度配線板を得
ることが考案されている。
られている現在、上記構成では基板が厚くなると共に、
基板に設けるスルーホール径や配線パターンの加工幅に
限界がある。そこで、基材をより薄形のポリイミド等の
テープ材（テープキャリア）とし、スルーホールもドリ
ル孔明け以外にレーザ孔明け加工なども取り入れて、微
細な配線パターンを持つ非常に薄型の高密度配線板を得
ることが考案されている。
【０００５】
【発明が解決しようとする課題】しかしながら、テープ
キャリア等の超薄型の基材に微細な配線パターンを設け
た場合、配線パターンにおける信号配線が密になるほ
ど、信号配線間の相互インダクタンスが増加するため、
信号の伝達に支障を来すようになるという問題がある。
即ち、信号配線間隙の減少に伴い、配線と配線とが近接
して電磁的な干渉を起こし、特に高周波の信号を伝送す
る場合にクロストークが発生し、良好な伝送特性が得ら
れないという問題である。
キャリア等の超薄型の基材に微細な配線パターンを設け
た場合、配線パターンにおける信号配線が密になるほ
ど、信号配線間の相互インダクタンスが増加するため、
信号の伝達に支障を来すようになるという問題がある。
即ち、信号配線間隙の減少に伴い、配線と配線とが近接
して電磁的な干渉を起こし、特に高周波の信号を伝送す
る場合にクロストークが発生し、良好な伝送特性が得ら
れないという問題である。
【０００６】そこで、本発明の目的は、上記課題を解決
し、テープキャリアのような基材を用いた微細薄型の高
密度配線板において、信号配線間の相互インダクタンス
を低減させる構造を提供することにある。
し、テープキャリアのような基材を用いた微細薄型の高
密度配線板において、信号配線間の相互インダクタンス
を低減させる構造を提供することにある。
【０００７】
【課題を解決するための手段】上記目的を達成するた
め、本発明は、基材層の片面に第１の金属層による配線
パターンを有し、該基材層の他の片面側に半導体チップ
を搭載する高密度配線板において、前記基材層の他の片
面側に、少なくとも前記配線パターンの信号配線の背面
に相当する部位を被うように第２の金属層を設けたもの
である（請求項１）。
め、本発明は、基材層の片面に第１の金属層による配線
パターンを有し、該基材層の他の片面側に半導体チップ
を搭載する高密度配線板において、前記基材層の他の片
面側に、少なくとも前記配線パターンの信号配線の背面
に相当する部位を被うように第２の金属層を設けたもの
である（請求項１）。
【０００８】これは基本的な二重金属層配線板の構成を
記述したものであり、第２の金属層が基材層の全面にわ
たって設けられる形態と、配線パターンの信号配線の背
面に相当する部位のみに選択的に設けられる形態とが含
まれる。
記述したものであり、第２の金属層が基材層の全面にわ
たって設けられる形態と、配線パターンの信号配線の背
面に相当する部位のみに選択的に設けられる形態とが含
まれる。
【０００９】実際に使用する形態においては、基材層の
片面に第１の金属層による配線パターンを有し、該配線
パターンの信号配線を、前記基材層を貫通するバンプを
介して、前記基材層の他の片面側に位置する半導体チッ
プと電気的に接続する高密度配線板において、前記信号
配線の背面に前記基材層を介して、第２の金属層を設け
るとよい（請求項２）。
片面に第１の金属層による配線パターンを有し、該配線
パターンの信号配線を、前記基材層を貫通するバンプを
介して、前記基材層の他の片面側に位置する半導体チッ
プと電気的に接続する高密度配線板において、前記信号
配線の背面に前記基材層を介して、第２の金属層を設け
るとよい（請求項２）。
【００１０】これらいずれの形態においても、第１の金
属層による信号配線の背面には、前記基材層を介して、
第２の金属層が存在するので、信号配線と信号配線の間
の相互インダクタンスが小さくなる。従って、信号配線
の微細化が信号の伝送特性を悪化させずに行えることと
なる。
属層による信号配線の背面には、前記基材層を介して、
第２の金属層が存在するので、信号配線と信号配線の間
の相互インダクタンスが小さくなる。従って、信号配線
の微細化が信号の伝送特性を悪化させずに行えることと
なる。
【００１１】電子部品実装用の多層の高密度配線板を構
成する場合には、請求項１又は２に記載した二重金属層
配線板の構造をベースとして、信号配線上に複数個の導
電性突起を形成し、該突起付き銅箔に接着剤を塗布し、
別の配線板を新たに貼り合わせ、上下の銅箔を突起を介
して導通させる。
成する場合には、請求項１又は２に記載した二重金属層
配線板の構造をベースとして、信号配線上に複数個の導
電性突起を形成し、該突起付き銅箔に接着剤を塗布し、
別の配線板を新たに貼り合わせ、上下の銅箔を突起を介
して導通させる。
【００１２】即ち、基材層の片面に配線パターンを有す
る第１の金属層を設け、該基材層の他の片面側に少なく
とも前記配線パターンの信号配線の背面に相当する部位
を被うように第２の金属層を設けて構成した第１及び第
２の二重金属層配線板を積層し、積層された各配線板単
位に、任意の位置に、前記配線パターンの信号配線上か
ら、前記基材層を貫通して前記基材層の他の片面側に突
出する複数個の導電性バンプを形成し、前記バンプを介
して、前記第１の二重金属層配線板の第２の金属層を前
記第２の二重金属層配線板の第１の金属層に導通させる
（請求項３）。
る第１の金属層を設け、該基材層の他の片面側に少なく
とも前記配線パターンの信号配線の背面に相当する部位
を被うように第２の金属層を設けて構成した第１及び第
２の二重金属層配線板を積層し、積層された各配線板単
位に、任意の位置に、前記配線パターンの信号配線上か
ら、前記基材層を貫通して前記基材層の他の片面側に突
出する複数個の導電性バンプを形成し、前記バンプを介
して、前記第１の二重金属層配線板の第２の金属層を前
記第２の二重金属層配線板の第１の金属層に導通させる
（請求項３）。
【００１３】より具体的には、基材層の片面に配線パタ
ーンを有する第１の金属層を設け、該基材層の他の片面
側に少なくとも前記配線パターンの信号配線の背面に相
当する部位を被うように第２の金属層を設けて構成した
第１及び第２の二重金属層配線板を用意し、前記第１の
二重金属層配線板には、その配線パターンの信号配線上
に、前記基材層を貫通して前記基材層の他の片面側に突
出する複数個の導電性バンプを形成し、この第１の二重
金属層配線板には、前記他の片面側の第２の金属層に接
着剤を塗布して、前記第２の二重金属層配線板を貼り合
わせ、前記バンプを介して、前記第１の二重金属層配線
板の第２の金属層を前記第２の二重金属層配線板の第１
の金属層に導通させ、前記第２の二重金属層配線板にお
ける基材層の他の片面側に半導体チップを搭載するよう
にする（請求項４）。
ーンを有する第１の金属層を設け、該基材層の他の片面
側に少なくとも前記配線パターンの信号配線の背面に相
当する部位を被うように第２の金属層を設けて構成した
第１及び第２の二重金属層配線板を用意し、前記第１の
二重金属層配線板には、その配線パターンの信号配線上
に、前記基材層を貫通して前記基材層の他の片面側に突
出する複数個の導電性バンプを形成し、この第１の二重
金属層配線板には、前記他の片面側の第２の金属層に接
着剤を塗布して、前記第２の二重金属層配線板を貼り合
わせ、前記バンプを介して、前記第１の二重金属層配線
板の第２の金属層を前記第２の二重金属層配線板の第１
の金属層に導通させ、前記第２の二重金属層配線板にお
ける基材層の他の片面側に半導体チップを搭載するよう
にする（請求項４）。
【００１４】前記第１及び第２の金属層は銅箔であるこ
とが好ましい（請求項５）。
とが好ましい（請求項５）。
【００１５】
【発明の実施の形態】以下、本発明を図示の実施形態に
基づいて説明する。
基づいて説明する。
【００１６】図１に示す高密度配線板１０は、テープキ
ャリアを構成する絶縁性基材層であるポリイミド層２の
片面側に、テープ接着剤層（テープ状接着剤）３を介し
て、第１の金属層としての銅箔１が設けられ、該銅箔１
には配線パターン８が形成されている。半導体チップ１
１は、基材層であるポリイミド層２の他の片面側に搭載
するようになっている。
ャリアを構成する絶縁性基材層であるポリイミド層２の
片面側に、テープ接着剤層（テープ状接着剤）３を介し
て、第１の金属層としての銅箔１が設けられ、該銅箔１
には配線パターン８が形成されている。半導体チップ１
１は、基材層であるポリイミド層２の他の片面側に搭載
するようになっている。
【００１７】そして、この基材層であるポリイミド層２
の上記他の片面側、即ち、上記配線パターン８の信号配
線の背面側には、第２の金属層として銅箔５が設けられ
ている。この銅箔５は、ここではポリイミド層２の全面
に設けられているが、配線パターン８の信号配線の背面
に相当する部位を被うように設けてもよい。
の上記他の片面側、即ち、上記配線パターン８の信号配
線の背面側には、第２の金属層として銅箔５が設けられ
ている。この銅箔５は、ここではポリイミド層２の全面
に設けられているが、配線パターン８の信号配線の背面
に相当する部位を被うように設けてもよい。
【００１８】配線パターン８の信号配線は、接着剤層３
及びポリイミド層２を貫通するバンプによるはんだ接続
部１２を介して、半導体チップ１１と電気的に接続され
る。また、配線パターン８のパッドには基板接続用のは
んだボール１３が設けられる。なお、９は電気的絶縁を
行うためのソルダーレジストである。
及びポリイミド層２を貫通するバンプによるはんだ接続
部１２を介して、半導体チップ１１と電気的に接続され
る。また、配線パターン８のパッドには基板接続用のは
んだボール１３が設けられる。なお、９は電気的絶縁を
行うためのソルダーレジストである。
【００１９】上記により構成される高密度配線板１０
は、テープ材を構成するポリイミド層２及び／またはテ
ープ接着剤層３を介して、配線パターン８の信号配線の
背面に、金属層たる銅箔１を設けた二重金属層配線板と
したことが特徴である。配線パターン８の信号配線の裏
面に導電性の銅箔１を設置することにより、配線パター
ン間及び／またはリード間の相互インダクタンスが大幅
に低減し、良好な信号伝達を得る上で極めて有効であ
る。
は、テープ材を構成するポリイミド層２及び／またはテ
ープ接着剤層３を介して、配線パターン８の信号配線の
背面に、金属層たる銅箔１を設けた二重金属層配線板と
したことが特徴である。配線パターン８の信号配線の裏
面に導電性の銅箔１を設置することにより、配線パター
ン間及び／またはリード間の相互インダクタンスが大幅
に低減し、良好な信号伝達を得る上で極めて有効であ
る。
【００２０】配線パターン８の信号配線の層と、その背
面の銅箔１の層との距離は１０〜５０μｍが望ましい。
面の銅箔１の層との距離は１０〜５０μｍが望ましい。
【００２１】
【実施例】（実施例１）本発明の実施例の高密度配線板
１０の製造プロセスを図２に示す。
１０の製造プロセスを図２に示す。
【００２２】幅７０mm、厚さ１５μｍのテープキャリア
用銅箔１に、キャスティング法でポリイミド層２を２５
μｍの厚さで成膜させた（図２（Ａ））。これにより得
られたテープ材に、図２（Ｂ）のように、テープ接着剤
層（テープ状接着剤）３を貼り合わせた後、図２（Ｃ）
のように、該テープ材の所望の位置に、パンチング法で
バンプ形成用の孔４を開口した。
用銅箔１に、キャスティング法でポリイミド層２を２５
μｍの厚さで成膜させた（図２（Ａ））。これにより得
られたテープ材に、図２（Ｂ）のように、テープ接着剤
層（テープ状接着剤）３を貼り合わせた後、図２（Ｃ）
のように、該テープ材の所望の位置に、パンチング法で
バンプ形成用の孔４を開口した。
【００２３】次に、図２（Ｄ）のように、該テープ材の
接着剤層３側に、厚さ１５μｍの銅箔５を貼り合わせ
た。
接着剤層３側に、厚さ１５μｍの銅箔５を貼り合わせ
た。
【００２４】次に、図２（Ｅ）のように、このテープ材
の表裏両面、つまり銅箔１側の面と銅箔５側の面に、フ
ォトレジスト６を塗布し、露光、現像及びエッチングに
よるフォトファブリケーションによって、図２（Ｆ）の
ように、銅箔１と銅箔５のパターニングを行った。即
ち、キャステング法による銅箔１については、孔４の周
辺部７として、孔４の周辺約５０μｍを除去し、また、
接着剤層３で貼り合わせた銅箔５については、パターニ
ングして銅箔配線パターン８を成形し、その後フォトレ
ジスト６を剥離した。
の表裏両面、つまり銅箔１側の面と銅箔５側の面に、フ
ォトレジスト６を塗布し、露光、現像及びエッチングに
よるフォトファブリケーションによって、図２（Ｆ）の
ように、銅箔１と銅箔５のパターニングを行った。即
ち、キャステング法による銅箔１については、孔４の周
辺部７として、孔４の周辺約５０μｍを除去し、また、
接着剤層３で貼り合わせた銅箔５については、パターニ
ングして銅箔配線パターン８を成形し、その後フォトレ
ジスト６を剥離した。
【００２５】次に、図２（Ｇ）のように、キャステング
側の銅箔１の表面及び銅箔配線パターン８の表面にソル
ダーレジスト９を塗布し、電気的絶縁を行った。
側の銅箔１の表面及び銅箔配線パターン８の表面にソル
ダーレジスト９を塗布し、電気的絶縁を行った。
【００２６】以上のようにして微細配線による高密度配
線板１０を得た。
線板１０を得た。
【００２７】（実施例２）図１に示すように、実施例１
で作製した高密度配線板１０に半導体チップ１１を搭載
した。半導体チップ１１の電極パッドには、基板接続用
に予めはんだボールを設けておき、その高さは約１００
μｍとした。
で作製した高密度配線板１０に半導体チップ１１を搭載
した。半導体チップ１１の電極パッドには、基板接続用
に予めはんだボールを設けておき、その高さは約１００
μｍとした。
【００２８】半導体チップ１１を搭載し、はんだボール
（図示せず）を高密度配線板１０の銅配線裏面に溶融接
続することにより、はんだ接続部１２を形成した状態を
図１に示す。そして、この高密度配線板１０を、その銅
箔配線パターン８のパッドに設けたはんだボール１３を
介して電気的に接続し、半導体チップ１１を駆動させな
がら、高密度配線板１０の銅箔配線パターン８における
信号配線間（配線幅３０μｍ、配線間隔３０μｍ）の相
互インダクタンスを測定した結果、０．４〜０．８ｎＨ
であった。
（図示せず）を高密度配線板１０の銅配線裏面に溶融接
続することにより、はんだ接続部１２を形成した状態を
図１に示す。そして、この高密度配線板１０を、その銅
箔配線パターン８のパッドに設けたはんだボール１３を
介して電気的に接続し、半導体チップ１１を駆動させな
がら、高密度配線板１０の銅箔配線パターン８における
信号配線間（配線幅３０μｍ、配線間隔３０μｍ）の相
互インダクタンスを測定した結果、０．４〜０．８ｎＨ
であった。
【００２９】比較例として、図４に示すように、従来の
３層構造テープキャリアによる高密度配線板１００を用
いた場合を示す。これは、ポリイミド層２に接着剤層３
を介して銅箔配線パターン８を設け、ソルダーレジスト
９で電気的絶縁を行ったものであり、実施例の図１とは
銅箔配線パターン８の背面側に銅箔１が存在しない点で
相異する。
３層構造テープキャリアによる高密度配線板１００を用
いた場合を示す。これは、ポリイミド層２に接着剤層３
を介して銅箔配線パターン８を設け、ソルダーレジスト
９で電気的絶縁を行ったものであり、実施例の図１とは
銅箔配線パターン８の背面側に銅箔１が存在しない点で
相異する。
【００３０】従来の３層構造テープキャリアの高密度配
線板１００に、はんだボール付きの半導体チップ１１を
搭載し、その銅箔配線パターン８における信号配線間の
相互インダクタンスを測定した結果、２〜５ｎＨであっ
た。
線板１００に、はんだボール付きの半導体チップ１１を
搭載し、その銅箔配線パターン８における信号配線間の
相互インダクタンスを測定した結果、２〜５ｎＨであっ
た。
【００３１】従って、実施例１で作成した本発明の上下
２層の金属層（銅箔１、銅箔５）を持つ高密度配線板１
０を用いることにより、リード間の相互インダクタンス
が大幅に低減することが確認された。
２層の金属層（銅箔１、銅箔５）を持つ高密度配線板１
０を用いることにより、リード間の相互インダクタンス
が大幅に低減することが確認された。
【００３２】（実施例３）図３に多層の高密度配線板と
する場合の構成を示す。
する場合の構成を示す。
【００３３】これはポリイミド層２から成る基材層の片
面に配線パターンを有する第１の銅箔（第１の金属層）
５を設け、該基材層の他の片面側、即ち配線パターンの
信号配線の背面に、第２の銅箔（第２の金属層）１を設
けて構成した第１及び第２の二重金属層配線板１０Ａ、
１０Ｂを重ね合わせて積層し、多層の高密度配線板とし
て構成したものである。
面に配線パターンを有する第１の銅箔（第１の金属層）
５を設け、該基材層の他の片面側、即ち配線パターンの
信号配線の背面に、第２の銅箔（第２の金属層）１を設
けて構成した第１及び第２の二重金属層配線板１０Ａ、
１０Ｂを重ね合わせて積層し、多層の高密度配線板とし
て構成したものである。
【００３４】即ち、第１の二重金属層配線板には、その
配線パターン８の信号配線上に、ポリイミド層２を貫通
して上記他の片面側に突出する複数個の導電性バンプ１
４を形成し、この第１の二重金属層配線板１０Ａには、
そのポリイミド層２の上記他の片面側の第２の銅箔１に
接着剤１６を塗布して、上記第２の二重金属層配線板１
０Ｂを貼り合わせ、上記バンプ１４を介して第１の二重
金属層配線板１０Ａの第２の銅箔１を第２の二重金属層
配線板１０Ｂの第１の銅箔５に導通させ、第２の二重金
属層配線板１０Ｂにおけるポリイミド層２の他の片面側
に半導体チップ１１を搭載するようにしたものである。
配線パターン８の信号配線上に、ポリイミド層２を貫通
して上記他の片面側に突出する複数個の導電性バンプ１
４を形成し、この第１の二重金属層配線板１０Ａには、
そのポリイミド層２の上記他の片面側の第２の銅箔１に
接着剤１６を塗布して、上記第２の二重金属層配線板１
０Ｂを貼り合わせ、上記バンプ１４を介して第１の二重
金属層配線板１０Ａの第２の銅箔１を第２の二重金属層
配線板１０Ｂの第１の銅箔５に導通させ、第２の二重金
属層配線板１０Ｂにおけるポリイミド層２の他の片面側
に半導体チップ１１を搭載するようにしたものである。
【００３５】この多層の高密度配線板は、次のようにし
て作成した。
て作成した。
【００３６】まず実施例１で作製した高密度配線板１０
を、第１及び第２の二重金属層配線板１０Ａ、１０Ｂと
して２組用意した。この２組の二重金属層配線板１０
Ａ、１０Ｂの一方（第１の二重金属層配線板１０Ａ）に
ついては、フォトレジストを塗布した後、ブラインドビ
アホール部（孔４）のみを露光及び現像により開口さ
せ、該ビアホールとしての孔４に、電気めっき法でニッ
ケルめっきを約３０μｍ施して、図３（ａ）に示すよう
に導電性バンプ１４を形成し、その上に硬質金めっき皮
膜を約０．５μｍ施した。また、第１の二重金属層配線
板１０Ａの銅箔５には、はんだボールパッド１５を形成
した。
を、第１及び第２の二重金属層配線板１０Ａ、１０Ｂと
して２組用意した。この２組の二重金属層配線板１０
Ａ、１０Ｂの一方（第１の二重金属層配線板１０Ａ）に
ついては、フォトレジストを塗布した後、ブラインドビ
アホール部（孔４）のみを露光及び現像により開口さ
せ、該ビアホールとしての孔４に、電気めっき法でニッ
ケルめっきを約３０μｍ施して、図３（ａ）に示すよう
に導電性バンプ１４を形成し、その上に硬質金めっき皮
膜を約０．５μｍ施した。また、第１の二重金属層配線
板１０Ａの銅箔５には、はんだボールパッド１５を形成
した。
【００３７】また、他方の第２の二重金属層配線板１０
Ｂについても同様に形成した。第２の二重金属層配線板
１０Ｂのボールパッド１５の位置は、第１の二重金属層
配線板１０Ａのバンプ１４の位置に一致させた。
Ｂについても同様に形成した。第２の二重金属層配線板
１０Ｂのボールパッド１５の位置は、第１の二重金属層
配線板１０Ａのバンプ１４の位置に一致させた。
【００３８】このようにして作製した２組の二重金属層
配線板１０Ａ、１０Ｂを接着剤１６を介して貼り合わ
せ、バンプ１４を介して第１の二重金属層配線板１０Ａ
の第２の銅箔１を第２の二重金属層配線板１０Ｂの第１
の銅箔５に導通させた。
配線板１０Ａ、１０Ｂを接着剤１６を介して貼り合わ
せ、バンプ１４を介して第１の二重金属層配線板１０Ａ
の第２の銅箔１を第２の二重金属層配線板１０Ｂの第１
の銅箔５に導通させた。
【００３９】本実施例による多層配線板は、薄型かつ微
細配線のものであることに加え、その配線パターンにお
ける信号配線間またはリード間の相互インダクタンスが
極めて小さく、良好な信号伝送を行う上で極めて有効で
あることを確認した。
細配線のものであることに加え、その配線パターンにお
ける信号配線間またはリード間の相互インダクタンスが
極めて小さく、良好な信号伝送を行う上で極めて有効で
あることを確認した。
【００４０】本実施例の高密度配線板は、テープキャリ
ア製造工程で作った片面銅箔フィルムをそのままを利用
することができるため、生産性が高く低コスト化が可能
である。
ア製造工程で作った片面銅箔フィルムをそのままを利用
することができるため、生産性が高く低コスト化が可能
である。
【００４１】また、本実施例の高密度配線板は、接触用
突起であるバンプ１４を銅箔の所定の領域をニッケルめ
っきをするという、めっき法により形成しているため、
銀ペースト印刷等により形成する場合に較べ、より微細
配線に適する。しかも、接着剤１６により第１及び第２
の二重金属層配線板１０Ａ、１０Ｂを貼り合わせ、バン
プ１４の表面に硬度のより高い金めっき被膜を介して接
触させる構成であるため、電気的接続も確実である。
突起であるバンプ１４を銅箔の所定の領域をニッケルめ
っきをするという、めっき法により形成しているため、
銀ペースト印刷等により形成する場合に較べ、より微細
配線に適する。しかも、接着剤１６により第１及び第２
の二重金属層配線板１０Ａ、１０Ｂを貼り合わせ、バン
プ１４の表面に硬度のより高い金めっき被膜を介して接
触させる構成であるため、電気的接続も確実である。
【００４２】また、このようにして作成される高密度配
線板は薄型であるため、ＩＣカード用配線板などの用途
に最適である。
線板は薄型であるため、ＩＣカード用配線板などの用途
に最適である。
【００４３】（変形例）上記実施例では、接触用突起で
あるバンプ１４をめっき法により形成したが、導電性有
機物等を充填して形成しても良い。
あるバンプ１４をめっき法により形成したが、導電性有
機物等を充填して形成しても良い。
【００４４】また、上記実施例では２組の二重金属層配
線板１０Ａ、１０Ｂを貼り合わせる場合について述べた
が、接着剤１６を塗布して高密度配線板１０を貼り合わ
せる操作を複数回繰り返すことにより、所望の層数の多
層配線板を作製することができる。
線板１０Ａ、１０Ｂを貼り合わせる場合について述べた
が、接着剤１６を塗布して高密度配線板１０を貼り合わ
せる操作を複数回繰り返すことにより、所望の層数の多
層配線板を作製することができる。
【００４５】
【発明の効果】以上説明したように本発明の高密度配線
板によれば、信号配線の背面に基材層を介して銅箔等の
金属層を設けた構成であるため、配線パターンの信号配
線間及び／またはリード間の相互インダクタンスが大幅
に低減し、信号の良好な高速伝送を達成することができ
る。
板によれば、信号配線の背面に基材層を介して銅箔等の
金属層を設けた構成であるため、配線パターンの信号配
線間及び／またはリード間の相互インダクタンスが大幅
に低減し、信号の良好な高速伝送を達成することができ
る。
【００４６】また、極めて薄型の多層配線板の製造が可
能である。
能である。
【図１】本発明の高密度配線板を半導体チップ実装時の
状態で示した概略断面図である。
状態で示した概略断面図である。
【図２】本発明の高密度配線板の製造プロセスを示した
図である。
図である。
【図３】本発明の多層の高密度配線板の製造プロセスを
示した図である。
示した図である。
【図４】従来の配線板を半導体チップ実装時の状態で示
した概略断面図である。
した概略断面図である。
１ 銅箔（第２の金属層） ２ ポリイミド層 ３ 接着剤層 ４ 孔 ５ 銅箔（第１の金属層） ６ フォトレジスト ７ 孔の周辺部 ８ 配線パターン ９ ソルダーレジスト １０ 高密度配線板 １０Ａ 第１の二重金属層配線板 １０Ｂ 第２の二重金属層配線板 １１ 半導体チップ １２ はんだ接続部 １３ はんだボール １４ 導電性バンプ １５ ボールパッド １６ 接着剤
Claims (5)
- 【請求項１】基材層の片面に第１の金属層による配線パ
ターンを有し、該基材層の他の片面側に半導体チップを
搭載する高密度配線板において、前記基材層の他の片面
側に、少なくとも前記配線パターンの信号配線の背面に
相当する部位を被うように第２の金属層を設けたことを
特徴とする高密度配線板。 - 【請求項２】基材層の片面に第１の金属層による配線パ
ターンを有し、該配線パターンの信号配線を、前記基材
層を貫通するバンプを介して、前記基材層の他の片面側
に位置する半導体チップと電気的に接続する高密度配線
板において、前記信号配線の背面に前記基材層を介し
て、第２の金属層を設けたことを特徴とする高密度配線
板。 - 【請求項３】基材層の片面に配線パターンを有する第１
の金属層を設け、該基材層の他の片面側に少なくとも前
記配線パターンの信号配線の背面に相当する部位を被う
ように第２の金属層を設けて構成した第１及び第２の二
重金属層配線板を積層し、積層された各配線板単位に、
任意の位置に、前記配線パターンの信号配線上から、前
記基材層を貫通して前記基材層の他の片面側に突出する
複数個の導電性バンプを形成し、前記バンプを介して、
前記第１の二重金属層配線板の第２の金属層を前記第２
の二重金属層配線板の第１の金属層に導通させたことを
特徴とする高密度配線板。 - 【請求項４】基材層の片面に配線パターンを有する第１
の金属層を設け、該基材層の他の片面側に少なくとも前
記配線パターンの信号配線の背面に相当する部位を被う
ように第２の金属層を設けて構成した第１及び第２の二
重金属層配線板を具備し、前記第１の二重金属層配線板
には、その配線パターンの信号配線上に、前記基材層を
貫通して前記基材層の他の片面側に突出する複数個の導
電性バンプを形成し、この第１の二重金属層配線板に
は、前記他の片面側の第２の金属層に接着剤を塗布し
て、前記第２の二重金属層配線板を貼り合わせ、前記バ
ンプを介して、前記第１の二重金属層配線板の第２の金
属層を前記第２の二重金属層配線板の第１の金属層に導
通させ、前記第２の二重金属層配線板における基材層の
他の片面側に半導体チップを搭載するようにしたことを
特徴とする高密度配線板。 - 【請求項５】前記第１及び第２の金属層が銅箔であるこ
とを特徴とする請求項１、２、３又は４記載の高密度配
線板。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10289251A JP2000124345A (ja) | 1998-10-12 | 1998-10-12 | 高密度配線板 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10289251A JP2000124345A (ja) | 1998-10-12 | 1998-10-12 | 高密度配線板 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2000124345A true JP2000124345A (ja) | 2000-04-28 |
Family
ID=17740743
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10289251A Pending JP2000124345A (ja) | 1998-10-12 | 1998-10-12 | 高密度配線板 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2000124345A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6876039B2 (en) | 2003-06-27 | 2005-04-05 | Oki Electric Industry Co., Ltd. | Variable threshold voltage complementary MOSFET with SOI structure |
| CN104752401A (zh) * | 2013-12-26 | 2015-07-01 | 英特尔公司 | 柔性微电子组件和方法 |
-
1998
- 1998-10-12 JP JP10289251A patent/JP2000124345A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6876039B2 (en) | 2003-06-27 | 2005-04-05 | Oki Electric Industry Co., Ltd. | Variable threshold voltage complementary MOSFET with SOI structure |
| CN104752401A (zh) * | 2013-12-26 | 2015-07-01 | 英特尔公司 | 柔性微电子组件和方法 |
| JP2015126229A (ja) * | 2013-12-26 | 2015-07-06 | インテル コーポレイション | 可撓性マイクロ電子アセンブリ及び方法 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20030610 |