JP2000115987A - 短絡保護回路 - Google Patents
短絡保護回路Info
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Abstract
(57)【要約】
【課題】 正電圧用の定電圧レギュレータを製造する場
合と同じ半導体製造プロセスにより製造することができ
る短絡保護回路を提供する。 【解決手段】 負荷電流の増大に伴い、第２の抵抗器９
の電圧降下が増大し、その電圧が第４のNチャンネルエンハンスメント
CMOSトランシ゛スタ４のスレッショルド電圧を超えると、第４
のNチャンネルエンハンスメントCMOSトランシ゛スタ４が導通し、それによ
り、第１のPチャンネルエンハンスメントCMOSトランシ゛スタ５が導通し、さ
らに、第２のNチャンネルエンハンスメントCMOSトランシ゛スタ２が導通し、
出力トランジスタ１のゲート電位が負電圧ＶSSに保持さ
れ、出力トランジスタ１が非導通状態とされるため、過
大な出力電流が流れることなく、短絡保護が図られるよ
うになっている。
合と同じ半導体製造プロセスにより製造することができ
る短絡保護回路を提供する。 【解決手段】 負荷電流の増大に伴い、第２の抵抗器９
の電圧降下が増大し、その電圧が第４のNチャンネルエンハンスメント
CMOSトランシ゛スタ４のスレッショルド電圧を超えると、第４
のNチャンネルエンハンスメントCMOSトランシ゛スタ４が導通し、それによ
り、第１のPチャンネルエンハンスメントCMOSトランシ゛スタ５が導通し、さ
らに、第２のNチャンネルエンハンスメントCMOSトランシ゛スタ２が導通し、
出力トランジスタ１のゲート電位が負電圧ＶSSに保持さ
れ、出力トランジスタ１が非導通状態とされるため、過
大な出力電流が流れることなく、短絡保護が図られるよ
うになっている。
Description
【０００１】
【発明の属する技術分野】本発明は、電源回路における
いわゆる短絡保護回路に係り、特に、半導体集積回路に
おいて用いられる定電圧レギュレータにおける短絡保護
回路の改良に関する。
いわゆる短絡保護回路に係り、特に、半導体集積回路に
おいて用いられる定電圧レギュレータにおける短絡保護
回路の改良に関する。
【０００２】
【従来の技術】従来、この種の回路としては、例えば図
４に示されたようなものが公知・周知となっている。以
下、同図を参照しつつこの従来の定電圧レギュレータに
おける短絡保護回路について概括的に説明する。まず、
この定電圧レギュレータは、被安定化電圧ＶDDが印加さ
れる入力端子４０と、図示されない負荷が接続される出
力端子４１との間に、直列にＰチャンネルエンハンスメ
ントＣＭＯＳトランジスタによる出力トランジスタＰ１
が設けられており、この出力トランジスタＰ１が、次述
するように出力電圧のフィードバックに応じてその導通
中状態が制御されて、出力電圧の安定化が図られるよう
になっている。すなわち、出力電圧は、２つの抵抗器Ｒ
３，Ｒ４により分圧されて誤差増幅器ＯＰ１の非反転入
力端子に印加され、この誤差増幅器ＯＰ１の反転入力端
子に印加される基準電圧ＶREFと大小比較されるように
なっている。そして、基準電圧ＶREFとの差に応じた電
圧が誤差増幅器ＯＰ１により出力され、出力トランジス
タＰ１のゲートに印加される結果、出力電圧の安定化が
図られるようになっている。
４に示されたようなものが公知・周知となっている。以
下、同図を参照しつつこの従来の定電圧レギュレータに
おける短絡保護回路について概括的に説明する。まず、
この定電圧レギュレータは、被安定化電圧ＶDDが印加さ
れる入力端子４０と、図示されない負荷が接続される出
力端子４１との間に、直列にＰチャンネルエンハンスメ
ントＣＭＯＳトランジスタによる出力トランジスタＰ１
が設けられており、この出力トランジスタＰ１が、次述
するように出力電圧のフィードバックに応じてその導通
中状態が制御されて、出力電圧の安定化が図られるよう
になっている。すなわち、出力電圧は、２つの抵抗器Ｒ
３，Ｒ４により分圧されて誤差増幅器ＯＰ１の非反転入
力端子に印加され、この誤差増幅器ＯＰ１の反転入力端
子に印加される基準電圧ＶREFと大小比較されるように
なっている。そして、基準電圧ＶREFとの差に応じた電
圧が誤差増幅器ＯＰ１により出力され、出力トランジス
タＰ１のゲートに印加される結果、出力電圧の安定化が
図られるようになっている。
【０００３】また、この定電圧レギュレータにおいて
は、出力端子４１から所定以上の出力電流が出力されな
いようにして回路保護を図るいわゆる短絡保護回路Ｓが
形成されている。すなわち、まず、出力端子４１を介し
て図示されない負荷に流れる電流が必要以上に流れる
と、抵抗器Ｒ２における電圧降下が増大し、終にＮチャ
ンネルエンハンスメントＣＭＯＳトランジスタＮ１のい
わゆるスレッショルド電圧を超えるとＮチャンネルエン
ハンスメントＣＭＯＳトランジスタＮ１が導通するよう
になっている。その結果、Ｐチャンネルエンハンスメン
トＣＭＯＳトランジスタＰ２も導通し、出力トランジス
タＰ１のゲート電圧が入力端子４０に印加された正電圧
ＶDDに保持されるため、出力トランジスタＰ１が非導通
状態となり、出力電流の過出力が抑圧されて回路保護が
なされるようになっている。この従来回路は、実際に
は、Ｎ型半導体基板をベースにして、出力トランジスタ
Ｐ１等を形成して集積回路化されるものである。
は、出力端子４１から所定以上の出力電流が出力されな
いようにして回路保護を図るいわゆる短絡保護回路Ｓが
形成されている。すなわち、まず、出力端子４１を介し
て図示されない負荷に流れる電流が必要以上に流れる
と、抵抗器Ｒ２における電圧降下が増大し、終にＮチャ
ンネルエンハンスメントＣＭＯＳトランジスタＮ１のい
わゆるスレッショルド電圧を超えるとＮチャンネルエン
ハンスメントＣＭＯＳトランジスタＮ１が導通するよう
になっている。その結果、Ｐチャンネルエンハンスメン
トＣＭＯＳトランジスタＰ２も導通し、出力トランジス
タＰ１のゲート電圧が入力端子４０に印加された正電圧
ＶDDに保持されるため、出力トランジスタＰ１が非導通
状態となり、出力電流の過出力が抑圧されて回路保護が
なされるようになっている。この従来回路は、実際に
は、Ｎ型半導体基板をベースにして、出力トランジスタ
Ｐ１等を形成して集積回路化されるものである。
【０００４】
【発明が解決しようとする課題】ところで、上述の定電
圧レギュレータは、正電圧の安定化を図るものである
が、集積回路において負電圧の安定化が必要となること
もある。このような場合に、例えば、上述したようなＮ
型半導体基板をベースにしてなる負電圧用の定電圧レギ
ュレータ回路においては、図４におけるＮチャンネルエ
ンハンスメントＣＭＯＳトランジスタＮ１をＰチャンネ
ルエンハンスメントＣＭＯＳトランジスタに変える必要
がある。しかしながら、回路全体がＮ型半導体基板をベ
ースとしており、ＰチャンネルＣＭＯＳトランジスタが
形成される部位を、正電圧ＶDDから分離することが半導
体製造プロセスとの関係から不可能であるため、負電圧
用の定電圧レギュレータにおいては、上述したような短
絡保護回路を備えた回路構成とすることができないとい
う問題があった。本発明は、上記実状に鑑みてなされた
もので、正電圧用の定電圧レギュレータを製造する場合
と同じ半導体製造プロセスにより製造することができる
負電圧用の定電圧レギュレータにおける短絡保護回路を
提供するものである。本発明の他の目的は、従来に比し
て動作電流の安定化を図ることができる短絡保護回路を
提供することにある。
圧レギュレータは、正電圧の安定化を図るものである
が、集積回路において負電圧の安定化が必要となること
もある。このような場合に、例えば、上述したようなＮ
型半導体基板をベースにしてなる負電圧用の定電圧レギ
ュレータ回路においては、図４におけるＮチャンネルエ
ンハンスメントＣＭＯＳトランジスタＮ１をＰチャンネ
ルエンハンスメントＣＭＯＳトランジスタに変える必要
がある。しかしながら、回路全体がＮ型半導体基板をベ
ースとしており、ＰチャンネルＣＭＯＳトランジスタが
形成される部位を、正電圧ＶDDから分離することが半導
体製造プロセスとの関係から不可能であるため、負電圧
用の定電圧レギュレータにおいては、上述したような短
絡保護回路を備えた回路構成とすることができないとい
う問題があった。本発明は、上記実状に鑑みてなされた
もので、正電圧用の定電圧レギュレータを製造する場合
と同じ半導体製造プロセスにより製造することができる
負電圧用の定電圧レギュレータにおける短絡保護回路を
提供するものである。本発明の他の目的は、従来に比し
て動作電流の安定化を図ることができる短絡保護回路を
提供することにある。
【０００５】
【課題を解決するための手段】請求項１記載の発明に係
る短絡保護回路は、被安定化電圧が印加される入力端子
と、安定化電圧とが出力される出力端子との間に、ＣＭ
ＯＳトランジスタによる出力トランジスタが直列接続さ
れ、前記出力端子における出力電圧に応じたフィードバ
ック電圧と所定の基準電圧との大小比較により前記出力
トランジスタの動作が制御されるよう構成されると共
に、所定の半導体基板をベースに集積回路化されてなる
定電圧レギュレータにおける短絡保護回路であって、所
定以上の出力電流の発生により導通状態とされる過電流
検出用のＣＭＯＳトランジスタを有し、当該過電流検出
用のＣＭＯＳトランジスタの導通により前記出力トラン
ジスタを非導通状態とするよう構成されてなる短絡保護
回路において、前記過電流検出用のＣＭＯＳトランジス
タを前記所定の半導体基板と同じ半導体をチャンネルと
するものとすると共に、当該過電流検出用のＣＭＯＳト
ランジスタのドレインを、前記所定の半導体基板の半導
体と逆極性の半導体をチャンネルとするディプレッショ
ンＣＭＯＳトランジスタを介して前記所定の半導体基板
へ接続するようにしてなるものである。
る短絡保護回路は、被安定化電圧が印加される入力端子
と、安定化電圧とが出力される出力端子との間に、ＣＭ
ＯＳトランジスタによる出力トランジスタが直列接続さ
れ、前記出力端子における出力電圧に応じたフィードバ
ック電圧と所定の基準電圧との大小比較により前記出力
トランジスタの動作が制御されるよう構成されると共
に、所定の半導体基板をベースに集積回路化されてなる
定電圧レギュレータにおける短絡保護回路であって、所
定以上の出力電流の発生により導通状態とされる過電流
検出用のＣＭＯＳトランジスタを有し、当該過電流検出
用のＣＭＯＳトランジスタの導通により前記出力トラン
ジスタを非導通状態とするよう構成されてなる短絡保護
回路において、前記過電流検出用のＣＭＯＳトランジス
タを前記所定の半導体基板と同じ半導体をチャンネルと
するものとすると共に、当該過電流検出用のＣＭＯＳト
ランジスタのドレインを、前記所定の半導体基板の半導
体と逆極性の半導体をチャンネルとするディプレッショ
ンＣＭＯＳトランジスタを介して前記所定の半導体基板
へ接続するようにしてなるものである。
【０００６】かかる構成の短絡保護回路は、負電圧用の
定電圧レギュレータに適するもので、特に、過電流検出
用のＣＭＯＳトランジスタを前記所定の半導体基板と同
じ半導体をチャンネルとするものとすると共に、当該過
電流検出用のＣＭＯＳトランジスタのドレインを、前記
所定の半導体基板の半導体と逆極性の半導体をチャンネ
ルとするディプレッションＣＭＯＳトランジスタを介し
て前記所定の半導体基板へ接続するようにすることで、
所定の半導体基板を、正電圧用の定電圧レギュレータを
集積回路化する場合のものと同じとすることができ、同
じ製造プロセスを用いて製造することが可能となるもの
である。
定電圧レギュレータに適するもので、特に、過電流検出
用のＣＭＯＳトランジスタを前記所定の半導体基板と同
じ半導体をチャンネルとするものとすると共に、当該過
電流検出用のＣＭＯＳトランジスタのドレインを、前記
所定の半導体基板の半導体と逆極性の半導体をチャンネ
ルとするディプレッションＣＭＯＳトランジスタを介し
て前記所定の半導体基板へ接続するようにすることで、
所定の半導体基板を、正電圧用の定電圧レギュレータを
集積回路化する場合のものと同じとすることができ、同
じ製造プロセスを用いて製造することが可能となるもの
である。
【０００７】より具体的には、例えば、被安定化電圧が
印加される入力端子と、安定化電圧とが出力される出力
端子との間に、ＮチャンネルエンハンスメントＣＭＯＳ
トランジスタによる出力トランジスタが直列接続され、
前記出力端子における出力電圧に応じたフィードバック
電圧と所定の基準電圧との大小比較により前記出力トラ
ンジスタの動作が制御されるよう構成されると共に、Ｎ
型半導体基板をベースに集積回路化されてなる定電圧レ
ギュレータにおける短絡保護回路であって、ソースが前
記出力トランジスタのソースに、ドレインが前記出力ト
ランジスタのゲートに、それぞれ接続されてなる第２の
ＮチャンネルエンハンスメントＣＭＯＳトランジスタ
と、ソースが共通電位に保持され、ドレインが第１の抵
抗器を介して前記入力端子に接続されると共に、当該第
１の抵抗器とドレインとの接続点が前記第２のＮチャン
ネルエンハンスメントＣＭＯＳトランジスタのゲートに
接続されてなる第１のＰチャンネルエンハンスメントＣ
ＭＯＳトランジスタと、ソースが前記入力端子に、ドレ
インが第２の抵抗器を介して前記出力端子に、それぞれ
接続されると共に、ゲートが前記出力トランジスタのゲ
ートに接続されてなる第３のＮチャンネルエンハンスメ
ントＣＭＯＳトランジスタと、ソースが前記第３のＮチ
ャンネルエンハンスメントＣＭＯＳトランジスタのドレ
インと前記第２の抵抗器との接続点に、ゲートが前記第
２の抵抗器と前記出力端子との接続点に、それぞれ接続
されてなる第４のＮチャンネルエンハンスメントＣＭＯ
Ｓトランジスタと、ドレインが前記第１のＰチャンネル
エンハンスメントＣＭＯＳトランジスタのゲート及び前
記第４のＮチャンネルエンハンスメントＣＭＯＳトラン
ジスタのドレインに接続される一方、ソース及びゲート
が共通電位に保持されてなる第２のＰチャンネルディプ
レッションＣＭＯＳトランジスタと、を具備してなるも
のが好適である。
印加される入力端子と、安定化電圧とが出力される出力
端子との間に、ＮチャンネルエンハンスメントＣＭＯＳ
トランジスタによる出力トランジスタが直列接続され、
前記出力端子における出力電圧に応じたフィードバック
電圧と所定の基準電圧との大小比較により前記出力トラ
ンジスタの動作が制御されるよう構成されると共に、Ｎ
型半導体基板をベースに集積回路化されてなる定電圧レ
ギュレータにおける短絡保護回路であって、ソースが前
記出力トランジスタのソースに、ドレインが前記出力ト
ランジスタのゲートに、それぞれ接続されてなる第２の
ＮチャンネルエンハンスメントＣＭＯＳトランジスタ
と、ソースが共通電位に保持され、ドレインが第１の抵
抗器を介して前記入力端子に接続されると共に、当該第
１の抵抗器とドレインとの接続点が前記第２のＮチャン
ネルエンハンスメントＣＭＯＳトランジスタのゲートに
接続されてなる第１のＰチャンネルエンハンスメントＣ
ＭＯＳトランジスタと、ソースが前記入力端子に、ドレ
インが第２の抵抗器を介して前記出力端子に、それぞれ
接続されると共に、ゲートが前記出力トランジスタのゲ
ートに接続されてなる第３のＮチャンネルエンハンスメ
ントＣＭＯＳトランジスタと、ソースが前記第３のＮチ
ャンネルエンハンスメントＣＭＯＳトランジスタのドレ
インと前記第２の抵抗器との接続点に、ゲートが前記第
２の抵抗器と前記出力端子との接続点に、それぞれ接続
されてなる第４のＮチャンネルエンハンスメントＣＭＯ
Ｓトランジスタと、ドレインが前記第１のＰチャンネル
エンハンスメントＣＭＯＳトランジスタのゲート及び前
記第４のＮチャンネルエンハンスメントＣＭＯＳトラン
ジスタのドレインに接続される一方、ソース及びゲート
が共通電位に保持されてなる第２のＰチャンネルディプ
レッションＣＭＯＳトランジスタと、を具備してなるも
のが好適である。
【０００８】
【発明の実施の形態】以下、本発明の実施の形態につい
て、図１乃至図３を参照しつつ説明する。最初に、第１
の回路構成例について、図１を参照しつつ説明する。こ
の第１の回路構成例における短絡保護回路は、Ｎ型半導
体基板を用いて集積回路化されてなる負電圧用の定電圧
レギュレータに設けられるもので、次述するように回路
構成されたものである。すなわち、まず、この第１の回
路構成例における定電圧レギュレータは、被安定化電圧
である負電圧ＶSSが印加される負電圧入力端子１２と、
安定化電圧が出力される出力端子１３との間に、Ｎチャ
ンネルエンハンスメントＣＭＯＳ(Complementary Metal
Oxide Semiconductor)出力トランジスタ（図１におい
ては「Ｎ１」と表記）１が、そのソース側が負電圧入力
端子１２に、ドレイン側が出力端子１３側に、それぞれ
位置するように直列接続されている。このＮチャンネル
エンハンスメントＣＭＯＳ出力トランジスタ（以下「出
力トランジスタ」と言う）１のゲートには、誤差増幅器
（図１においては「ＯＰ１」と表記）７の出力端子が接
続されている。誤差増幅器７は、例えば、演算増幅器を
用いてなるもので、その非反転入力端子には、基準電圧
ＶREFが印加されるようになっており、また、反転入力
端子には、出力電圧がいわゆる抵抗分圧されたものが印
加されるようになっている。
て、図１乃至図３を参照しつつ説明する。最初に、第１
の回路構成例について、図１を参照しつつ説明する。こ
の第１の回路構成例における短絡保護回路は、Ｎ型半導
体基板を用いて集積回路化されてなる負電圧用の定電圧
レギュレータに設けられるもので、次述するように回路
構成されたものである。すなわち、まず、この第１の回
路構成例における定電圧レギュレータは、被安定化電圧
である負電圧ＶSSが印加される負電圧入力端子１２と、
安定化電圧が出力される出力端子１３との間に、Ｎチャ
ンネルエンハンスメントＣＭＯＳ(Complementary Metal
Oxide Semiconductor)出力トランジスタ（図１におい
ては「Ｎ１」と表記）１が、そのソース側が負電圧入力
端子１２に、ドレイン側が出力端子１３側に、それぞれ
位置するように直列接続されている。このＮチャンネル
エンハンスメントＣＭＯＳ出力トランジスタ（以下「出
力トランジスタ」と言う）１のゲートには、誤差増幅器
（図１においては「ＯＰ１」と表記）７の出力端子が接
続されている。誤差増幅器７は、例えば、演算増幅器を
用いてなるもので、その非反転入力端子には、基準電圧
ＶREFが印加されるようになっており、また、反転入力
端子には、出力電圧がいわゆる抵抗分圧されたものが印
加されるようになっている。
【０００９】すなわち、出力端子１３と共通端子１５と
の間には、第３の抵抗器（図１においては「Ｒ３」と表
記）１０と第４の抵抗器（図１においては「Ｒ４」と表
記）１１とが直列接続されており、相互の接続点が先の
誤差増幅器７の反転入力端子に接続されることで、出力
電圧を分圧した電圧がいわゆるフィードバック電圧とし
て誤差増幅器７へ入力されるようになっている。そし
て、誤差増幅器７は、非反転入力端子に印加された基準
電圧ＶREFと反転入力端子に印加されたフィードバック
電圧との差に応じた電圧を出力するようになっている。
すなわち、誤差増幅器７は、フィードバック電圧が基準
電圧を下回る場合には、その差に対応する正電圧を、ま
た、フィードバック電圧が基準電圧を超える場合には、
その差に対応する負電圧を、それぞれ出力するようにな
っている。
の間には、第３の抵抗器（図１においては「Ｒ３」と表
記）１０と第４の抵抗器（図１においては「Ｒ４」と表
記）１１とが直列接続されており、相互の接続点が先の
誤差増幅器７の反転入力端子に接続されることで、出力
電圧を分圧した電圧がいわゆるフィードバック電圧とし
て誤差増幅器７へ入力されるようになっている。そし
て、誤差増幅器７は、非反転入力端子に印加された基準
電圧ＶREFと反転入力端子に印加されたフィードバック
電圧との差に応じた電圧を出力するようになっている。
すなわち、誤差増幅器７は、フィードバック電圧が基準
電圧を下回る場合には、その差に対応する正電圧を、ま
た、フィードバック電圧が基準電圧を超える場合には、
その差に対応する負電圧を、それぞれ出力するようにな
っている。
【００１０】また、この定電圧レギュレータにおいて
は、次述するように短絡保護回路Ｓ１が構成されてい
る。まず、負電圧入力端子１２と出力端子１３との間に
は、第３のＮチャンネルエンハンスメントＣＭＯＳトラ
ンジスタ（図１においては「Ｎ３」と表記）３と第２の
抵抗器（図１においては「Ｒ２」と表記）９とが直列接
続されている。すなわち、第３のＮチャンネルエンハン
スメントＣＭＯＳトランジスタ（以下「第３のＮＭＯ
Ｓ」と言う）３のソースは、負電圧入力端子１２に接続
される一方、ドレインは、第２の抵抗器９の一端に接続
されており、第２の抵抗器９の他端は、出力端子１３に
接続されている。さらに、第３のＮＭＯＳ３のゲート
は、先の誤差増幅器７の出力端子に接続されている。ま
た、第２の抵抗器９と第３のＮＭＯＳ３のドレインとの
接続点には、過電流検出用の第４のＮチャンネルエンハ
ンスメントＣＭＯＳトランジスタ（図１においては「Ｎ
４」と表記）４のソースが接続され、第２の抵抗器９の
他端には、第４のＮチャンネルエンハンスメントＣＭＯ
Ｓトランジスタ（以下「第４のＮＭＯＳ」と言う）４の
ゲートが接続されている。そして、第４のＮＭＯＳ４の
ドレインは、第１のＰチャンネルエンハンスメントＣＭ
ＯＳトランジスタ（図１においては「Ｐ１」と表記）５
のゲート及び第２のＰチャンネルディプレッションＣＭ
ＯＳトランジスタ（図１においては「Ｐ２」と表記）６
のドレインに接続されたものとなっている。
は、次述するように短絡保護回路Ｓ１が構成されてい
る。まず、負電圧入力端子１２と出力端子１３との間に
は、第３のＮチャンネルエンハンスメントＣＭＯＳトラ
ンジスタ（図１においては「Ｎ３」と表記）３と第２の
抵抗器（図１においては「Ｒ２」と表記）９とが直列接
続されている。すなわち、第３のＮチャンネルエンハン
スメントＣＭＯＳトランジスタ（以下「第３のＮＭＯ
Ｓ」と言う）３のソースは、負電圧入力端子１２に接続
される一方、ドレインは、第２の抵抗器９の一端に接続
されており、第２の抵抗器９の他端は、出力端子１３に
接続されている。さらに、第３のＮＭＯＳ３のゲート
は、先の誤差増幅器７の出力端子に接続されている。ま
た、第２の抵抗器９と第３のＮＭＯＳ３のドレインとの
接続点には、過電流検出用の第４のＮチャンネルエンハ
ンスメントＣＭＯＳトランジスタ（図１においては「Ｎ
４」と表記）４のソースが接続され、第２の抵抗器９の
他端には、第４のＮチャンネルエンハンスメントＣＭＯ
Ｓトランジスタ（以下「第４のＮＭＯＳ」と言う）４の
ゲートが接続されている。そして、第４のＮＭＯＳ４の
ドレインは、第１のＰチャンネルエンハンスメントＣＭ
ＯＳトランジスタ（図１においては「Ｐ１」と表記）５
のゲート及び第２のＰチャンネルディプレッションＣＭ
ＯＳトランジスタ（図１においては「Ｐ２」と表記）６
のドレインに接続されたものとなっている。
【００１１】第１のＰチャンネルエンハンスメントＣＭ
ＯＳトランジスタ（以下「第１のＰＭＯＳ」と言う）５
は、そのドレインが、第１の抵抗器（図１においては
「Ｒ１」と表記）８を介して負電圧入力端子１２に印加
された負の電圧ＶSSが印加されるようになっていると共
に、第２のＮチャンネルエンハンスメントＣＭＯＳトラ
ンジスタ（図１においては「Ｎ２」と表記）２のゲート
に接続されている。また、第１のＰＭＯＳ５のソース
は、所定の共通電位が印加されるようになっている。す
なわち、この回路構成例では、正電圧入力端子１４と、
出力側の共通端子１５とが接続されて、正電圧入力端子
１４には、所定の正電圧ＶDDが印加されるようになって
いる。そして、先の第１のＰＭＯＳ５のソース及び第２
のＰチャンネルディプレッションＣＭＯＳトランジスタ
（以下「第２のＰＭＯＳ」と言う）６のソース並びに第
２のＰＭＯＳ６のゲートは、共にこの正電圧入力端子１
４及び共通端子１５に接続されるようになっており、共
通電位ＶDDに保持されるようになっている。一方、先の
第２のＮチャンネルエンハンスメントＣＭＯＳトランジ
スタ（以下「第２のＮＭＯＳ」と言う）２は、ソースが
出力トランジスタ１のソースに、ドレインが出力トラン
ジスタ１のゲートに、それぞれ接続されたものとなって
いる。
ＯＳトランジスタ（以下「第１のＰＭＯＳ」と言う）５
は、そのドレインが、第１の抵抗器（図１においては
「Ｒ１」と表記）８を介して負電圧入力端子１２に印加
された負の電圧ＶSSが印加されるようになっていると共
に、第２のＮチャンネルエンハンスメントＣＭＯＳトラ
ンジスタ（図１においては「Ｎ２」と表記）２のゲート
に接続されている。また、第１のＰＭＯＳ５のソース
は、所定の共通電位が印加されるようになっている。す
なわち、この回路構成例では、正電圧入力端子１４と、
出力側の共通端子１５とが接続されて、正電圧入力端子
１４には、所定の正電圧ＶDDが印加されるようになって
いる。そして、先の第１のＰＭＯＳ５のソース及び第２
のＰチャンネルディプレッションＣＭＯＳトランジスタ
（以下「第２のＰＭＯＳ」と言う）６のソース並びに第
２のＰＭＯＳ６のゲートは、共にこの正電圧入力端子１
４及び共通端子１５に接続されるようになっており、共
通電位ＶDDに保持されるようになっている。一方、先の
第２のＮチャンネルエンハンスメントＣＭＯＳトランジ
スタ（以下「第２のＮＭＯＳ」と言う）２は、ソースが
出力トランジスタ１のソースに、ドレインが出力トラン
ジスタ１のゲートに、それぞれ接続されたものとなって
いる。
【００１２】次に、かかる構成における動作について説
明する。まず、入力された電圧に対する安定化動作につ
いて説明すれば、この安定化動作は、基本的に従来と変
わるところがないものである。すなわち、出力電圧ＶOU
Tは、第３及び第４の抵抗器１０，１１によりいわゆる
抵抗分圧されて、ＶOUT×｛Ｒ４／（Ｒ３＋Ｒ４）｝で
表される（Ｒ３，Ｒ４はそれぞれ第３及び第４の抵抗器
１０，１１の抵抗値とする）大きさの分圧電圧で誤差増
幅器７へフィードバックされるようになっている。誤差
増幅器７においては、抵抗分圧によりフィードバックさ
れた電圧と基準電圧ＶREFとの大小比較が行われ、フィ
ードバックされた分圧電圧が基準電圧ＶREFを下回る場
合には、誤差増幅器７からは、２つの電圧の差に対応す
る正の電圧が出力されて、出力トランジスタ１のゲート
に印加される結果、出力トランジスタ１の導通抵抗が小
さくなり、出力電圧が上昇することとなる。
明する。まず、入力された電圧に対する安定化動作につ
いて説明すれば、この安定化動作は、基本的に従来と変
わるところがないものである。すなわち、出力電圧ＶOU
Tは、第３及び第４の抵抗器１０，１１によりいわゆる
抵抗分圧されて、ＶOUT×｛Ｒ４／（Ｒ３＋Ｒ４）｝で
表される（Ｒ３，Ｒ４はそれぞれ第３及び第４の抵抗器
１０，１１の抵抗値とする）大きさの分圧電圧で誤差増
幅器７へフィードバックされるようになっている。誤差
増幅器７においては、抵抗分圧によりフィードバックさ
れた電圧と基準電圧ＶREFとの大小比較が行われ、フィ
ードバックされた分圧電圧が基準電圧ＶREFを下回る場
合には、誤差増幅器７からは、２つの電圧の差に対応す
る正の電圧が出力されて、出力トランジスタ１のゲート
に印加される結果、出力トランジスタ１の導通抵抗が小
さくなり、出力電圧が上昇することとなる。
【００１３】次に、短絡保護動作について説明すれば、
まず、誤差増幅器７の反転入力端子へのフィードバック
電圧が基準電圧ＶREFを上回ると、誤差増幅器７から
は、その２つの電圧の差に対応する負の電圧が出力され
るため、出力トランジスタ１の導通抵抗が大きくなり、
出力電圧が低下することとなる。このようにして出力電
圧に対応する分圧電圧のフィードバックにより出力トラ
ンジスタ１の導通状態が制御される結果、出力電圧は基
準電圧ＶREFに安定化されるようになっている。
まず、誤差増幅器７の反転入力端子へのフィードバック
電圧が基準電圧ＶREFを上回ると、誤差増幅器７から
は、その２つの電圧の差に対応する負の電圧が出力され
るため、出力トランジスタ１の導通抵抗が大きくなり、
出力電圧が低下することとなる。このようにして出力電
圧に対応する分圧電圧のフィードバックにより出力トラ
ンジスタ１の導通状態が制御される結果、出力電圧は基
準電圧ＶREFに安定化されるようになっている。
【００１４】一方、出力端子１３に図示されない負荷が
接続されて負荷電流が流れると、第２の抵抗器９にも、
その負荷電流の大きさ応じた電流が流れ、電圧降下が生
ずるようになっている。そして、第２の抵抗器９におけ
る電圧降下が増加し、その大きさが第４のＮＭＯＳ４の
いわゆる基板電位から上昇してスレッショルド電圧付近
に達すると第４のＮＭＯＳ４が導通状態となる。ここ
で、第４のＮＭＯＳ４のドレインに接続された第２のＰ
ＭＯＳ６のゲートには、基板電位である正電圧ＶDDが印
加されているために、第４のＮＭＯＳ４の動作電流は、
第２のＰＭＯＳ６の物理的なサイズに応じて低く抑圧さ
れることとなる。その結果、出力トランジスタ１が導通
状態となり、第１の抵抗器８に電流が流れて電圧降下が
生じ、この第１の抵抗器８の両端の電圧は、第２のＮＭ
ＯＳ２の基板電位からスレッショルド電圧付近まで上昇
することとなるため、第２のＮＭＯＳ２が導通すること
となる。この第２のＮＭＯＳ２の導通により、出力トラ
ンジスタ１のゲート電圧は、負電圧ＶSSに保持されるた
め、出力トランジスタ１は非導通状態となり、過大な電
流出力が回避されることとなり、回路保護が図られるよ
うになっている。
接続されて負荷電流が流れると、第２の抵抗器９にも、
その負荷電流の大きさ応じた電流が流れ、電圧降下が生
ずるようになっている。そして、第２の抵抗器９におけ
る電圧降下が増加し、その大きさが第４のＮＭＯＳ４の
いわゆる基板電位から上昇してスレッショルド電圧付近
に達すると第４のＮＭＯＳ４が導通状態となる。ここ
で、第４のＮＭＯＳ４のドレインに接続された第２のＰ
ＭＯＳ６のゲートには、基板電位である正電圧ＶDDが印
加されているために、第４のＮＭＯＳ４の動作電流は、
第２のＰＭＯＳ６の物理的なサイズに応じて低く抑圧さ
れることとなる。その結果、出力トランジスタ１が導通
状態となり、第１の抵抗器８に電流が流れて電圧降下が
生じ、この第１の抵抗器８の両端の電圧は、第２のＮＭ
ＯＳ２の基板電位からスレッショルド電圧付近まで上昇
することとなるため、第２のＮＭＯＳ２が導通すること
となる。この第２のＮＭＯＳ２の導通により、出力トラ
ンジスタ１のゲート電圧は、負電圧ＶSSに保持されるた
め、出力トランジスタ１は非導通状態となり、過大な電
流出力が回避されることとなり、回路保護が図られるよ
うになっている。
【００１５】次に、第２の回路構成例について、図２を
参照しつつ説明する。この第２の回路構成例は、Ｐ型半
導体基板を用いて集積回路化された正電圧用の定電圧レ
ギュレータで、その基本的な構成は、先の第１の回路構
成例と同様のものである。なお、先の図１に示された構
成要素と同一の構成要素については、同一の符号を付す
ることとする。以下、この第２の回路構成例について図
２を参照しつつ説明する。まず、この第２の回路構成例
における定電圧レギュレータは、被安定化電圧である正
電圧ＶDDが印加される正電圧入力端子２７と、安定化電
圧が出力される出力端子２８との間に、Ｐチャンネルエ
ンハンスメントＣＭＯＳ出力トランジスタ（図２におい
ては「Ｐ１」と表記）２１が、そのソース側が正電圧入
力端子２７に、ドレイン側が出力端子２８側に、それぞ
れ位置するように直列接続されている。このＰチャンネ
ルエンハンスメントＣＭＯＳ出力トランジスタ（以下
「出力トランジスタ」と言う）２１のゲートには、誤差
増幅器７の出力端子が接続されている。誤差増幅器７
は、例えば、演算増幅器を用いてなるもので、その反転
入力端子には、基準電圧ＶREFが印加されるようになっ
ており、また、非反転入力端子には、出力電圧がいわゆ
る抵抗分圧されたものが印加されるようになっている。
参照しつつ説明する。この第２の回路構成例は、Ｐ型半
導体基板を用いて集積回路化された正電圧用の定電圧レ
ギュレータで、その基本的な構成は、先の第１の回路構
成例と同様のものである。なお、先の図１に示された構
成要素と同一の構成要素については、同一の符号を付す
ることとする。以下、この第２の回路構成例について図
２を参照しつつ説明する。まず、この第２の回路構成例
における定電圧レギュレータは、被安定化電圧である正
電圧ＶDDが印加される正電圧入力端子２７と、安定化電
圧が出力される出力端子２８との間に、Ｐチャンネルエ
ンハンスメントＣＭＯＳ出力トランジスタ（図２におい
ては「Ｐ１」と表記）２１が、そのソース側が正電圧入
力端子２７に、ドレイン側が出力端子２８側に、それぞ
れ位置するように直列接続されている。このＰチャンネ
ルエンハンスメントＣＭＯＳ出力トランジスタ（以下
「出力トランジスタ」と言う）２１のゲートには、誤差
増幅器７の出力端子が接続されている。誤差増幅器７
は、例えば、演算増幅器を用いてなるもので、その反転
入力端子には、基準電圧ＶREFが印加されるようになっ
ており、また、非反転入力端子には、出力電圧がいわゆ
る抵抗分圧されたものが印加されるようになっている。
【００１６】すなわち、出力端子２８と共通端子３０と
の間には、第３の抵抗器１０と第４の抵抗器１１とが直
列接続されており、相互の接続点が先の誤差増幅器７の
非反転入力端子に接続されることで、出力電圧を分圧し
た電圧がいわゆるフィードバック電圧として誤差増幅器
７へ入力されるようになっている。そして、誤差増幅器
７は、反転入力端子に印加された基準電圧ＶREFと非反
転入力端子に印加されたフィードバック電圧との差に応
じた電圧を出力するようになっている。すなわち、誤差
増幅器７は、フィードバック電圧が基準電圧を下回る場
合には、その差に対応する負電圧を、また、フィードバ
ック電圧が基準電圧を超える場合には、その差に対応す
る正電圧を、それぞれ出力するようになっている。
の間には、第３の抵抗器１０と第４の抵抗器１１とが直
列接続されており、相互の接続点が先の誤差増幅器７の
非反転入力端子に接続されることで、出力電圧を分圧し
た電圧がいわゆるフィードバック電圧として誤差増幅器
７へ入力されるようになっている。そして、誤差増幅器
７は、反転入力端子に印加された基準電圧ＶREFと非反
転入力端子に印加されたフィードバック電圧との差に応
じた電圧を出力するようになっている。すなわち、誤差
増幅器７は、フィードバック電圧が基準電圧を下回る場
合には、その差に対応する負電圧を、また、フィードバ
ック電圧が基準電圧を超える場合には、その差に対応す
る正電圧を、それぞれ出力するようになっている。
【００１７】また、この定電圧レギュレータにおいて
は、次述するように短絡保護回路Ｓ２が構成されてい
る。まず、正電圧入力端子２７と出力端子２８との間に
は、第３のＰチャンネルエンハンスメントＣＭＯＳトラ
ンジスタ（図２においては「Ｐ３」と表記）２３と第２
の抵抗器９とが直列接続されている。すなわち、第３の
ＰチャンネルエンハンスメントＣＭＯＳトランジスタ
（以下「第３のＰＭＯＳ」と言う）２３のソースは、正
電圧入力端子２７に接続される一方、ドレインは、第２
の抵抗器９の一端に接続されており、第２の抵抗器９の
他端は、出力端子２８に接続されている。さらに、第３
のＰＭＯＳ２３のゲートは、先の誤差増幅器７の出力端
子に接続されている。また、第２の抵抗器９と第３のＰ
ＭＯＳ２３のドレインとの接続点には、過電流検出用の
第４のＰチャンネルエンハンスメントＣＭＯＳトランジ
スタ（図２においては「Ｐ４」と表記）２４のソースが
接続され、第２の抵抗器９の他端には、第４のＰチャン
ネルエンハンスメントＣＭＯＳトランジスタ（以下「第
４のＰＭＯＳ」と言う）２４のゲートが接続されてい
る。そして、第４のＰＭＯＳ２４のドレインは、第１の
ＮチャンネルエンハンスメントＣＭＯＳトランジスタ
（図２においては「Ｎ１」と表記）２５のゲート及び第
２のＮチャンネルディプレッションＣＭＯＳトランジス
タ（図２においては「Ｎ２」と表記）２６のドレインに
接続されたものとなっている。
は、次述するように短絡保護回路Ｓ２が構成されてい
る。まず、正電圧入力端子２７と出力端子２８との間に
は、第３のＰチャンネルエンハンスメントＣＭＯＳトラ
ンジスタ（図２においては「Ｐ３」と表記）２３と第２
の抵抗器９とが直列接続されている。すなわち、第３の
ＰチャンネルエンハンスメントＣＭＯＳトランジスタ
（以下「第３のＰＭＯＳ」と言う）２３のソースは、正
電圧入力端子２７に接続される一方、ドレインは、第２
の抵抗器９の一端に接続されており、第２の抵抗器９の
他端は、出力端子２８に接続されている。さらに、第３
のＰＭＯＳ２３のゲートは、先の誤差増幅器７の出力端
子に接続されている。また、第２の抵抗器９と第３のＰ
ＭＯＳ２３のドレインとの接続点には、過電流検出用の
第４のＰチャンネルエンハンスメントＣＭＯＳトランジ
スタ（図２においては「Ｐ４」と表記）２４のソースが
接続され、第２の抵抗器９の他端には、第４のＰチャン
ネルエンハンスメントＣＭＯＳトランジスタ（以下「第
４のＰＭＯＳ」と言う）２４のゲートが接続されてい
る。そして、第４のＰＭＯＳ２４のドレインは、第１の
ＮチャンネルエンハンスメントＣＭＯＳトランジスタ
（図２においては「Ｎ１」と表記）２５のゲート及び第
２のＮチャンネルディプレッションＣＭＯＳトランジス
タ（図２においては「Ｎ２」と表記）２６のドレインに
接続されたものとなっている。
【００１８】第１のＮチャンネルエンハンスメントＣＭ
ＯＳトランジスタ（以下「第１のＮＭＯＳ」と言う）２
５は、そのドレインが、第１の抵抗器８を介して正電圧
入力端子２７に印加された正の電圧ＶDDが印加されるよ
うになっている共に、第２のＰチャンネルエンハンスメ
ントＣＭＯＳトランジスタ（図２においては「Ｐ２」と
表記）２２のゲートに接続されている。また、第１のＮ
ＭＯＳ２５のソースは、所定の共通電位が印加されるよ
うになっている。すなわち、この回路構成例では、負電
圧入力端子２９と、出力側の共通端子３０とが接続され
て、負電圧入力端子２９には、所定の負電圧ＶSSが印加
されるようになっている。そして、先の第１のＮＭＯＳ
２５のソース及び第２のＮチャンネルディプレッション
ＣＭＯＳトランジスタ（以下「第２のＮＭＯＳ」と言
う）２６のソース並びに第２のＮＭＯＳ２６のゲート
は、共にこの負電圧入力端子２９及び共通端子３０に接
続されるようになっており、共通電位ＶSSに保持される
ようになっている。一方、先の第２のＰチャンネルエン
ハンスメントＣＭＯＳトランジスタ（以下「第２のＰＭ
ＯＳ」と言う）２２は、ソースが出力トランジスタ２１
のソースに、ドレインが出力トランジスタ２１のゲート
に、それぞれ接続されたものとなっている。
ＯＳトランジスタ（以下「第１のＮＭＯＳ」と言う）２
５は、そのドレインが、第１の抵抗器８を介して正電圧
入力端子２７に印加された正の電圧ＶDDが印加されるよ
うになっている共に、第２のＰチャンネルエンハンスメ
ントＣＭＯＳトランジスタ（図２においては「Ｐ２」と
表記）２２のゲートに接続されている。また、第１のＮ
ＭＯＳ２５のソースは、所定の共通電位が印加されるよ
うになっている。すなわち、この回路構成例では、負電
圧入力端子２９と、出力側の共通端子３０とが接続され
て、負電圧入力端子２９には、所定の負電圧ＶSSが印加
されるようになっている。そして、先の第１のＮＭＯＳ
２５のソース及び第２のＮチャンネルディプレッション
ＣＭＯＳトランジスタ（以下「第２のＮＭＯＳ」と言
う）２６のソース並びに第２のＮＭＯＳ２６のゲート
は、共にこの負電圧入力端子２９及び共通端子３０に接
続されるようになっており、共通電位ＶSSに保持される
ようになっている。一方、先の第２のＰチャンネルエン
ハンスメントＣＭＯＳトランジスタ（以下「第２のＰＭ
ＯＳ」と言う）２２は、ソースが出力トランジスタ２１
のソースに、ドレインが出力トランジスタ２１のゲート
に、それぞれ接続されたものとなっている。
【００１９】次に、かかる構成における動作について説
明する。まず、入力された電圧に対する安定化動作は、
基本的に図１に示された第１の回路構成例と同様である
ので、ここでは概括的に説明することとする。出力端子
２８における出力電圧が変動し、誤差増幅器７におい
て、出力電圧に対応する第３及び第４の抵抗器１０，１
１による分圧電圧が、基準電圧ＶREFを下回ると、誤差
増幅器７からはその２つの電圧の差に対応する負の電圧
が出力されて、出力トランジスタ２１の導通抵抗が小さ
くなり、出力電圧が上昇することとなる。一方、誤差増
幅器７において、分圧電圧が、基準電圧ＶREFを上回る
と、誤差増幅器７からはその２つの電圧の差に対応する
正の電圧が出力されて、出力トランジスタ２１の導通状
態抵抗が大きくなり、出力電圧が低下することとなる。
このようにして出力電圧に対応する分圧電圧のフィード
バックにより出力トランジスタ２１の導通状態が制御さ
れる結果、出力電圧は基準電圧ＶREFに安定化されるよ
うになっている。
明する。まず、入力された電圧に対する安定化動作は、
基本的に図１に示された第１の回路構成例と同様である
ので、ここでは概括的に説明することとする。出力端子
２８における出力電圧が変動し、誤差増幅器７におい
て、出力電圧に対応する第３及び第４の抵抗器１０，１
１による分圧電圧が、基準電圧ＶREFを下回ると、誤差
増幅器７からはその２つの電圧の差に対応する負の電圧
が出力されて、出力トランジスタ２１の導通抵抗が小さ
くなり、出力電圧が上昇することとなる。一方、誤差増
幅器７において、分圧電圧が、基準電圧ＶREFを上回る
と、誤差増幅器７からはその２つの電圧の差に対応する
正の電圧が出力されて、出力トランジスタ２１の導通状
態抵抗が大きくなり、出力電圧が低下することとなる。
このようにして出力電圧に対応する分圧電圧のフィード
バックにより出力トランジスタ２１の導通状態が制御さ
れる結果、出力電圧は基準電圧ＶREFに安定化されるよ
うになっている。
【００２０】次に、短絡保護動作について説明する。ま
ず、出力端子２８に図示されない負荷が接続されて負荷
電流が流れると、第２の抵抗器９にも、その負荷電流の
大きさ応じた電流が流れ、電圧降下が生ずるのは、先の
図１に示された第１の回路構成例の場合と同様である。
そして、第２の抵抗器９における電圧降下が増加し、そ
の大きさが第４のＰＭＯＳ２４のいわゆる基板電位から
上昇してスレッショルド電圧付近に達すると第４のＰＭ
ＯＳ２４が導通状態となる。ここで、第４のＰＭＯＳ２
４のドレインに接続された第２のＮＭＯＳ２６のゲート
には、いわゆる基板電位である負電圧ＶSSが印加されて
いるために、第４のＰＭＯＳ２４の動作電流は、第２の
ＮＭＯＳ２６の物理的なサイズに応じて低く抑圧される
こととなる。その結果、出力トランジスタ２１が導通状
態となり、第１の抵抗器８に電流が流れて電圧降下が生
じ、この第１の抵抗器８の両端の電圧は、第２のＰＭＯ
Ｓ２２のいわゆる基板電位からスレッショルド電圧付近
まで上昇することとなるため、第２のＰＭＯＳ２２が導
通することとなる。そして、この第２のＰＭＯＳ２２の
導通により、出力トランジスタ２１のゲート電圧は、負
電圧ＶDDに保持されるため、出力トランジスタ２１は非
導通状態となり、過大な電流出力が回避されて、回路保
護が図られるようになっている。
ず、出力端子２８に図示されない負荷が接続されて負荷
電流が流れると、第２の抵抗器９にも、その負荷電流の
大きさ応じた電流が流れ、電圧降下が生ずるのは、先の
図１に示された第１の回路構成例の場合と同様である。
そして、第２の抵抗器９における電圧降下が増加し、そ
の大きさが第４のＰＭＯＳ２４のいわゆる基板電位から
上昇してスレッショルド電圧付近に達すると第４のＰＭ
ＯＳ２４が導通状態となる。ここで、第４のＰＭＯＳ２
４のドレインに接続された第２のＮＭＯＳ２６のゲート
には、いわゆる基板電位である負電圧ＶSSが印加されて
いるために、第４のＰＭＯＳ２４の動作電流は、第２の
ＮＭＯＳ２６の物理的なサイズに応じて低く抑圧される
こととなる。その結果、出力トランジスタ２１が導通状
態となり、第１の抵抗器８に電流が流れて電圧降下が生
じ、この第１の抵抗器８の両端の電圧は、第２のＰＭＯ
Ｓ２２のいわゆる基板電位からスレッショルド電圧付近
まで上昇することとなるため、第２のＰＭＯＳ２２が導
通することとなる。そして、この第２のＰＭＯＳ２２の
導通により、出力トランジスタ２１のゲート電圧は、負
電圧ＶDDに保持されるため、出力トランジスタ２１は非
導通状態となり、過大な電流出力が回避されて、回路保
護が図られるようになっている。
【００２１】図３には、上述した構成を有してなる定電
圧レギュレータの出力特性が示されており、同図によれ
ば、所定以上の出力電流を得ようとすると、出力電圧が
低下してゆき、最終的には出力電圧が零となって回路保
護が確実に図られるようになっていることが確認でき
る。
圧レギュレータの出力特性が示されており、同図によれ
ば、所定以上の出力電流を得ようとすると、出力電圧が
低下してゆき、最終的には出力電圧が零となって回路保
護が確実に図られるようになっていることが確認でき
る。
【００２２】
【発明の効果】以上、述べたように、本発明によれば、
短絡保護回路において過電流検出用のＣＭＯＳトランジ
スタを、ディプレッションＣＭＯＳトランジスタを用い
て集積回路のベースとなる半導体基板に接続するような
構成とすることにより、正電圧を安定化する定電圧レギ
ュレータにおける短絡保護回路を集積回路化する場合
と、負電圧を安定化する定電圧レギュレータにおける短
絡保護回路を集積回路化する場合とで、同一の半導体基
板をベースとして製造することができることとなるの
で、安定化する電圧の極性によって基本的な回路構成
や、製造プロセスを違える必要がなくなり、電圧の極性
に関わりなく比較的簡易な回路構成、製造プロセスによ
り集積回路化された短絡保護回路を提供することができ
るという効果を奏するものである。また、特に、過電流
検出用のエンハンスメントＣＭＯＳトランジスタのドレ
イン側にディプレッショントランジスタＣＭＯＳトラン
ジスタを接続したので、短絡保護動作の際に、従来に比
して、動作電流の安定化を図ることができるという効果
を奏するものである。
短絡保護回路において過電流検出用のＣＭＯＳトランジ
スタを、ディプレッションＣＭＯＳトランジスタを用い
て集積回路のベースとなる半導体基板に接続するような
構成とすることにより、正電圧を安定化する定電圧レギ
ュレータにおける短絡保護回路を集積回路化する場合
と、負電圧を安定化する定電圧レギュレータにおける短
絡保護回路を集積回路化する場合とで、同一の半導体基
板をベースとして製造することができることとなるの
で、安定化する電圧の極性によって基本的な回路構成
や、製造プロセスを違える必要がなくなり、電圧の極性
に関わりなく比較的簡易な回路構成、製造プロセスによ
り集積回路化された短絡保護回路を提供することができ
るという効果を奏するものである。また、特に、過電流
検出用のエンハンスメントＣＭＯＳトランジスタのドレ
イン側にディプレッショントランジスタＣＭＯＳトラン
ジスタを接続したので、短絡保護動作の際に、従来に比
して、動作電流の安定化を図ることができるという効果
を奏するものである。
【図１】本発明の実施の形態における短絡保護回路を有
する定電圧レギュレータの第１の回路構成例を示す回路
図である。
する定電圧レギュレータの第１の回路構成例を示す回路
図である。
【図２】本発明の実施の形態における短絡保護回路を有
する定電圧レギュレータの第２の回路構成例を示す回路
図である。
する定電圧レギュレータの第２の回路構成例を示す回路
図である。
【図３】本発明の実施の形態における定電圧レギュレー
タの出力特性を示す特性線図である。
タの出力特性を示す特性線図である。
【図４】従来の短絡保護回路を有する定電圧レギュレー
タの構成例を示す回路図である。
タの構成例を示す回路図である。
１…出力トランジスタ（第１の回路構成例） ４…第４のＮチャンネルエンハンスメントＣＭＯＳトランシ゛スタ（第１の回
路構成例） ６…第２のＰチャンネルテ゛ィフ゜レッションＣＭＯＳトランシ゛スタ（第１の
回路構成例） ７…誤差増幅器 ２１…出力トランジスタ（第２の回路構成例） ２４…第４のＰチャンネルエンハンスメントＣＭＯＳトランシ゛スタ（第２の
回路構成例） ２６…第２のＮチャンネルテ゛ィフ゜レッションＣＭＯＳトランシ゛スタ（第２
の回路構成例）
路構成例） ６…第２のＰチャンネルテ゛ィフ゜レッションＣＭＯＳトランシ゛スタ（第１の
回路構成例） ７…誤差増幅器 ２１…出力トランジスタ（第２の回路構成例） ２４…第４のＰチャンネルエンハンスメントＣＭＯＳトランシ゛スタ（第２の
回路構成例） ２６…第２のＮチャンネルテ゛ィフ゜レッションＣＭＯＳトランシ゛スタ（第２
の回路構成例）
Claims (5)
- 【請求項１】 被安定化電圧が印加される入力端子と、
安定化電圧とが出力される出力端子との間に、ＣＭＯＳ
トランジスタによる出力トランジスタが直列接続され、
前記出力端子における出力電圧に応じたフィードバック
電圧と所定の基準電圧との大小比較により前記出力トラ
ンジスタの動作が制御されるよう構成されると共に、所
定の半導体基板をベースに集積回路化されてなる定電圧
レギュレータにおける短絡保護回路であって、 所定以上の出力電流の発生により導通状態とされる過電
流検出用のＣＭＯＳトランジスタを有し、当該過電流検
出用のＣＭＯＳトランジスタの導通により前記出力トラ
ンジスタを非導通状態とするよう構成されてなる短絡保
護回路において、 前記過電流検出用のＣＭＯＳトランジスタを前記所定の
半導体基板と同じ半導体をチャンネルとするものとする
と共に、当該過電流検出用のＣＭＯＳトランジスタのド
レインを、前記所定の半導体基板の半導体と逆極性の半
導体をチャンネルとするディプレッションＣＭＯＳトラ
ンジスタを介して前記所定の半導体基板へ接続するよう
にしてなることを特徴とする短絡保護回路。 - 【請求項２】 被安定化電圧が印加される入力端子と、
安定化電圧とが出力される出力端子との間に、Ｎチャン
ネルエンハンスメントＣＭＯＳトランジスタによる出力
トランジスタが直列接続され、前記出力端子における出
力電圧に応じたフィードバック電圧と所定の基準電圧と
の大小比較により前記出力トランジスタの動作が制御さ
れるよう構成されると共に、Ｎ型半導体基板をベースに
集積回路化されてなる定電圧レギュレータにおける短絡
保護回路であって、 ソースが前記出力トランジスタのソースに、ドレインが
前記出力トランジスタのゲートに、それぞれ接続されて
なる第２のＮチャンネルエンハンスメントＣＭＯＳトラ
ンジスタと、 ソースが共通電位に保持され、ドレインが第１の抵抗器
を介して前記入力端子に接続されると共に、当該第１の
抵抗器とドレインとの接続点が前記第２のＮチャンネル
エンハンスメントＣＭＯＳトランジスタのゲートに接続
されてなる第１のＰチャンネルエンハンスメントＣＭＯ
Ｓトランジスタと、 ソースが前記入力端子に、ドレインが第２の抵抗器を介
して前記出力端子に、それぞれ接続されると共に、ゲー
トが前記出力トランジスタのゲートに接続されてなる第
３のＮチャンネルエンハンスメントＣＭＯＳトランジス
タと、 ソースが前記第３のＮチャンネルエンハンスメントＣＭ
ＯＳトランジスタのドレインと前記第２の抵抗器との接
続点に、ゲートが前記第２の抵抗器と前記出力端子との
接続点に、それぞれ接続されてなる第４のＮチャンネル
エンハンスメントＣＭＯＳトランジスタと、 ドレインが前記第１のＰチャンネルエンハンスメントＣ
ＭＯＳトランジスタのゲート及び前記第４のＮチャンネ
ルエンハンスメントＣＭＯＳトランジスタのドレインに
接続される一方、ソース及びゲートが共通電位に保持さ
れてなる第２のＰチャンネルディプレッションＣＭＯＳ
トランジスタと、 を具備してなることを特徴とする短絡保護回路。 - 【請求項３】 出力端子と共通電位との間には、複数の
分圧抵抗器が直列接続されて、前記複数の分圧抵抗器の
所定の接続点における分圧電圧がフィードバック電圧と
される一方、 誤差増幅器が設けられ、当該誤差増幅器の非反転入力端
子には所定の基準電圧が、反転入力端子には前記フィー
ドバック電圧が、それぞれ印加される一方、当該誤差増
幅器の出力端子は出力トランジスタのゲートに接続され
てなることを特徴とする請求項２記載の短絡保護回路。 - 【請求項４】 被安定化電圧が印加される入力端子と、
安定化電圧とが出力される出力端子との間に、Ｐチャン
ネルエンハンスメントＣＭＯＳトランジスタによる出力
トランジスタが直列接続され、前記出力端子における出
力電圧に応じたフィードバック電圧と所定の基準電圧と
の大小比較により前記出力トランジスタの動作が制御さ
れるよう構成されると共に、Ｐ型半導体基板をベースに
集積回路化されてなる定電圧レギュレータにおける短絡
保護回路であって、 ソースが前記出力トランジスタのソースに、ドレインが
前記出力トランジスタのゲートに、それぞれ接続されて
なる第２のＰチャンネルエンハンスメントＣＭＯＳトラ
ンジスタと、 ソースが共通電位に保持され、ドレインが第１の抵抗器
を介して前記入力端子に接続されると共に、当該第１の
抵抗器とドレインとの接続点が前記第２のＰチャンネル
エンハンスメントＣＭＯＳトランジスタのゲートに接続
されてなる第１のＮチャンネルエンハンスメントＣＭＯ
Ｓトランジスタと、 ソースが前記入力端子に、ドレインが第２の抵抗器を介
して前記出力端子に、それぞれ接続されると共に、ゲー
トが前記出力トランジスタのゲートに接続されてなる第
３のＰチャンネルエンハンスメントＣＭＯＳトランジス
タと、 ソースが前記第３のＰチャンネルエンハンスメントＣＭ
ＯＳトランジスタのドレインと前記第２の抵抗器との接
続点に、ゲートが前記第２の抵抗器と前記出力端子との
接続点に、それぞれ接続されてなる第４のＰチャンネル
エンハンスメントＣＭＯＳトランジスタと、 ドレインが前記第１のＮチャンネルエンハンスメントＣ
ＭＯＳトランジスタのゲート及び前記第４のＰチャンネ
ルエンハンスメントＣＭＯＳトランジスタのドレインに
接続される一方、ソース及びゲートが共通電位に保持さ
れてなる第２のＮチャンネルディプレッションＣＭＯＳ
トランジスタと、 を具備してなることを特徴とする短絡保護回路。 - 【請求項５】 出力端子と共通電位との間には、複数の
分圧抵抗器が直列接続されて、前記複数の分圧抵抗器の
所定の接続点における分圧電圧がフィードバック電圧と
される一方、 誤差増幅器が設けられ、当該誤差増幅器の反転入力端子
には所定の基準電圧が、非反転入力端子には前記フィー
ドバック電圧が、それぞれ印加される一方、当該誤差増
幅器の出力端子は出力トランジスタのゲートに接続され
てなることを特徴とする請求項４記載の短絡保護回路。
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1998
- 1998-10-06 JP JP29757798A patent/JP3963597B2/ja not_active Expired - Fee Related
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