JP2000099366A - 演算処理装置および演算処理装置のデバッグ方法 - Google Patents
演算処理装置および演算処理装置のデバッグ方法Info
- Publication number
- JP2000099366A JP2000099366A JP10266636A JP26663698A JP2000099366A JP 2000099366 A JP2000099366 A JP 2000099366A JP 10266636 A JP10266636 A JP 10266636A JP 26663698 A JP26663698 A JP 26663698A JP 2000099366 A JP2000099366 A JP 2000099366A
- Authority
- JP
- Japan
- Prior art keywords
- arithmetic processing
- address
- debug mode
- processing unit
- signal
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/36—Preventing errors by testing or debugging software
- G06F11/362—Software debugging
- G06F11/3648—Software debugging using additional hardware
Landscapes
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Theoretical Computer Science (AREA)
- Quality & Reliability (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Memory System Of A Hierarchy Structure (AREA)
- Debugging And Monitoring (AREA)
Abstract
(57)【要約】
【課題】 マイクロプロセッサはバスサイクルを開始す
る時点ではキャッシュ動作かノンキャッシュ動作かの判
別が行えず、また、デバッグモードから通常モードに戻
ったときにキャッシュメモリの内容をそのまま使用する
ことができない。 【解決手段】 演算ユニット２およびキャッシュメモリ
３を有する演算処理装置１であって、現在実行している
プログラムのアドレスがデバッグ用に設定された任意の
アドレスに一致したとき、デバッグモードを示すデバッ
グモード信号ＳＤＭを出力するデバッグサポートユニッ
ト５と、該デバッグモード信号ＳＤＭにより前記キャッ
シュメモリ３の動作を制御するノンキャッシュ制御回路
６とを具備し、前記デバッグモード信号ＳＤＭを該演算
処理装置１の外部にも出力するように構成する。
る時点ではキャッシュ動作かノンキャッシュ動作かの判
別が行えず、また、デバッグモードから通常モードに戻
ったときにキャッシュメモリの内容をそのまま使用する
ことができない。 【解決手段】 演算ユニット２およびキャッシュメモリ
３を有する演算処理装置１であって、現在実行している
プログラムのアドレスがデバッグ用に設定された任意の
アドレスに一致したとき、デバッグモードを示すデバッ
グモード信号ＳＤＭを出力するデバッグサポートユニッ
ト５と、該デバッグモード信号ＳＤＭにより前記キャッ
シュメモリ３の動作を制御するノンキャッシュ制御回路
６とを具備し、前記デバッグモード信号ＳＤＭを該演算
処理装置１の外部にも出力するように構成する。
Description
【０００１】
【発明の属する技術分野】本発明は演算処理装置および
演算処理装置のデバッグ方法に関し、特に、キャッシュ
メモリを内蔵する演算処理装置のデバッグ技術に関す
る。近年、演算処理装置（マイクロプロセッサ）は、外
部メモリへのアクセス頻度を低減して高速な動作を行う
ために、マイクロプロセッサ内部にキャッシュメモリを
内蔵するようになって来ている。しかしながら、このよ
うなキャッシュメモリを内蔵したマイクロプロセッサの
デバッグ作業は困難なものとなっており、簡単にデバッ
グ作業を行うことのできる演算処理装置および演算処理
装置のデバッグ方法の提供が要望されている。
演算処理装置のデバッグ方法に関し、特に、キャッシュ
メモリを内蔵する演算処理装置のデバッグ技術に関す
る。近年、演算処理装置（マイクロプロセッサ）は、外
部メモリへのアクセス頻度を低減して高速な動作を行う
ために、マイクロプロセッサ内部にキャッシュメモリを
内蔵するようになって来ている。しかしながら、このよ
うなキャッシュメモリを内蔵したマイクロプロセッサの
デバッグ作業は困難なものとなっており、簡単にデバッ
グ作業を行うことのできる演算処理装置および演算処理
装置のデバッグ方法の提供が要望されている。
【０００２】
【従来の技術】近年、メモリアクセスの高速化を図るた
めに、マイクロプロセッサ（演算処理装置）の内部にキ
ャッシュメモリを設けるようになっている。しかしなが
ら、このようなキャッシュメモリを内蔵したマイクロプ
ロセッサにおいて、メモリアクセスがキャッシュメモリ
にミスヒットしないと出力を得ることができないため、
デバッグ対象となっているプログラムをトレースしてそ
のプログラムの実行状態を把握するの難しくなって来て
いる。
めに、マイクロプロセッサ（演算処理装置）の内部にキ
ャッシュメモリを設けるようになっている。しかしなが
ら、このようなキャッシュメモリを内蔵したマイクロプ
ロセッサにおいて、メモリアクセスがキャッシュメモリ
にミスヒットしないと出力を得ることができないため、
デバッグ対象となっているプログラムをトレースしてそ
のプログラムの実行状態を把握するの難しくなって来て
いる。
【０００３】従来、このようなキャッシュメモリを内蔵
したマイクロプロセッサを用いたシステムのデバッグを
行う場合、通常、ブレーク機能が使用されている。この
ブレーク機能は、プログラムの任意のアドレスでマイク
ロプロセッサに分岐を実行させる機能であり、例えば、
特開平７−４４４１９号公報では、マイクロプロセッサ
の外部でキャッシュメモリの制御信号を生成し、この制
御信号によりキャッシュメモリを不活性化してデバッグ
処理を行うようになっている。
したマイクロプロセッサを用いたシステムのデバッグを
行う場合、通常、ブレーク機能が使用されている。この
ブレーク機能は、プログラムの任意のアドレスでマイク
ロプロセッサに分岐を実行させる機能であり、例えば、
特開平７−４４４１９号公報では、マイクロプロセッサ
の外部でキャッシュメモリの制御信号を生成し、この制
御信号によりキャッシュメモリを不活性化してデバッグ
処理を行うようになっている。
【０００４】すなわち、ブレーク機能は、プログラムの
任意のアドレスでマイクロプロセッサに分岐を実行さ
せ、その分岐先にユーザが知りたいマイクロプロセッサ
の内部状態およびプログラムの途中結果等を出力させる
プログラムを用意しておき、所定の処理が行われている
かどうかを確認できるようになっている。
任意のアドレスでマイクロプロセッサに分岐を実行さ
せ、その分岐先にユーザが知りたいマイクロプロセッサ
の内部状態およびプログラムの途中結果等を出力させる
プログラムを用意しておき、所定の処理が行われている
かどうかを確認できるようになっている。
【０００５】
【発明が解決しようとする課題】上述したように、特開
平７−４４４１９号公報では、ブレーク要求信号により
特定番地に読み込まれる命令を分岐命令に替える命令す
り替え回路を設け、マイクロプロセッサに対してユーザ
空間とは別のメモリ空間を供給するためにブレークポイ
ントを設定し、その内容とマイクロプロセッサから出力
するアドレス・データとを比較して一致した時点でブレ
ーク要求信号を出力し、ブレーク応答信号およびアドレ
ス・データを受けてバックグランド・モニタ部をマイコ
ン開発支援装置用のメモリ空間として機能させるように
なっている。
平７−４４４１９号公報では、ブレーク要求信号により
特定番地に読み込まれる命令を分岐命令に替える命令す
り替え回路を設け、マイクロプロセッサに対してユーザ
空間とは別のメモリ空間を供給するためにブレークポイ
ントを設定し、その内容とマイクロプロセッサから出力
するアドレス・データとを比較して一致した時点でブレ
ーク要求信号を出力し、ブレーク応答信号およびアドレ
ス・データを受けてバックグランド・モニタ部をマイコ
ン開発支援装置用のメモリ空間として機能させるように
なっている。
【０００６】この特開平７−４４４１９号公報に示され
た技術では、ユーザが使用するメモリ空間を制限せずに
リアルタイムにデバッグすることは可能であるが、マイ
クロプロセッサ自身がキャッシュ動作（キャッシュメモ
リを使用する動作）かノンキャッシュ動作（キャッシュ
メモリを使用しない動作）かの判定を行えず、アクセス
を開始するときのバスサイクルが分かるようになってい
ないといった問題があった。なお、一般的に、キャッシ
ュ動作ではバーストアクセスを行い、また、ノンキャッ
シュ動作ではバーストアクセスを行わず、それぞれの動
作でバスサイクル（バスを使用するタイミング）が異な
っている。
た技術では、ユーザが使用するメモリ空間を制限せずに
リアルタイムにデバッグすることは可能であるが、マイ
クロプロセッサ自身がキャッシュ動作（キャッシュメモ
リを使用する動作）かノンキャッシュ動作（キャッシュ
メモリを使用しない動作）かの判定を行えず、アクセス
を開始するときのバスサイクルが分かるようになってい
ないといった問題があった。なお、一般的に、キャッシ
ュ動作ではバーストアクセスを行い、また、ノンキャッ
シュ動作ではバーストアクセスを行わず、それぞれの動
作でバスサイクル（バスを使用するタイミング）が異な
っている。
【０００７】本発明は、キャッシュメモリを内蔵したマ
イクロプロセッサ（演算処理装置）において、キャッシ
ュヒットをデバッグ時と通常動作時とで同一にすること
を主たる目的とする。さらに、本発明は、分離したＲＯ
ＭソケットにＲＯＭエミュレータを接続してデバッガを
独立させ、また、デバッガを搭載するＲＯＭソケットの
端子数を減らし、さらに、デバッグルーチンを同一アド
レス上に配置することも目的とする。
イクロプロセッサ（演算処理装置）において、キャッシ
ュヒットをデバッグ時と通常動作時とで同一にすること
を主たる目的とする。さらに、本発明は、分離したＲＯ
ＭソケットにＲＯＭエミュレータを接続してデバッガを
独立させ、また、デバッガを搭載するＲＯＭソケットの
端子数を減らし、さらに、デバッグルーチンを同一アド
レス上に配置することも目的とする。
【０００８】
【課題を解決するための手段】本発明の第１の形態によ
れば、演算ユニットおよびキャッシュメモリを有する演
算処理装置であって、現在実行しているプログラムのア
ドレスがデバッグ用に設定された任意のアドレスに一致
したとき、デバッグモードを示すデバッグモード信号を
出力するデバッグサポートユニットと、該デバッグモー
ド信号により前記キャッシュメモリの動作を制御するノ
ンキャッシュ制御回路とを具備し、前記デバッグモード
信号を該演算処理装置の外部にも出力するようにしたこ
とを特徴とする演算処理装置が提供される。
れば、演算ユニットおよびキャッシュメモリを有する演
算処理装置であって、現在実行しているプログラムのア
ドレスがデバッグ用に設定された任意のアドレスに一致
したとき、デバッグモードを示すデバッグモード信号を
出力するデバッグサポートユニットと、該デバッグモー
ド信号により前記キャッシュメモリの動作を制御するノ
ンキャッシュ制御回路とを具備し、前記デバッグモード
信号を該演算処理装置の外部にも出力するようにしたこ
とを特徴とする演算処理装置が提供される。
【０００９】本発明の第２の形態によれば、演算ユニッ
トおよびキャッシュメモリを有する演算処理装置のデバ
ッグ方法であって、デバッグ用に設定された任意のアド
レスと現在実行しているプログラムのアドレスとが一致
したとき、デバッグモードを立ち上げると共にデバッグ
モード信号を該演算処理装置の外部に出力し、該デバッ
グモードの立ち上げにより前記キャッシュメモリをオフ
にしてデータを保持しておき、該デバッグモードが通常
モードに切り換わったとき該キャッシュメモリに保持さ
れたデータをそのまま通常モードでも使用するようにし
たことを特徴とする演算処理装置のデバッグ方法が提供
される。
トおよびキャッシュメモリを有する演算処理装置のデバ
ッグ方法であって、デバッグ用に設定された任意のアド
レスと現在実行しているプログラムのアドレスとが一致
したとき、デバッグモードを立ち上げると共にデバッグ
モード信号を該演算処理装置の外部に出力し、該デバッ
グモードの立ち上げにより前記キャッシュメモリをオフ
にしてデータを保持しておき、該デバッグモードが通常
モードに切り換わったとき該キャッシュメモリに保持さ
れたデータをそのまま通常モードでも使用するようにし
たことを特徴とする演算処理装置のデバッグ方法が提供
される。
【００１０】本発明の演算処理装置によれば、デバッグ
サポートユニットにより予めデバッグ用に設定された任
意のアドレスと現在実行しているプログラムのアドレス
とが比較され、両者が一致したとき、デバッグモードを
示すデバッグモード信号を出力する。ノンキャッシュ制
御回路は、デバッグモード信号によりキャッシュメモリ
の動作を制御する。ここで、デバッグモード信号は、演
算処理装置の外部にも出力されるようになっている。
サポートユニットにより予めデバッグ用に設定された任
意のアドレスと現在実行しているプログラムのアドレス
とが比較され、両者が一致したとき、デバッグモードを
示すデバッグモード信号を出力する。ノンキャッシュ制
御回路は、デバッグモード信号によりキャッシュメモリ
の動作を制御する。ここで、デバッグモード信号は、演
算処理装置の外部にも出力されるようになっている。
【００１１】本発明の演算処理装置のデバッグ方法によ
れば、デバッグ用に設定された任意のアドレスと現在実
行しているプログラムのアドレスとが一致すると、デバ
ッグモードを立ち上げられ、そして、このデバッグモー
ドを示すデバッグモード信号が演算処理装置の外部に出
力される。デバッグモードの立ち上げにより、キャッシ
ュメモリはオフにされ、そのデータが保持される。そし
て、デバッグモードが通常モードに切り換わると、キャ
ッシュメモリに保持されたデータはそのまま通常モード
でも使用されるようになっている。
れば、デバッグ用に設定された任意のアドレスと現在実
行しているプログラムのアドレスとが一致すると、デバ
ッグモードを立ち上げられ、そして、このデバッグモー
ドを示すデバッグモード信号が演算処理装置の外部に出
力される。デバッグモードの立ち上げにより、キャッシ
ュメモリはオフにされ、そのデータが保持される。そし
て、デバッグモードが通常モードに切り換わると、キャ
ッシュメモリに保持されたデータはそのまま通常モード
でも使用されるようになっている。
【００１２】これにより、キャッシュヒットをデバッグ
モード時（デバッグ時）と通常モード時（通常動作時）
とで同一にすることができる。
モード時（デバッグ時）と通常モード時（通常動作時）
とで同一にすることができる。
【００１３】
【発明の実施の形態】以下、本発明に係る演算処理装置
および演算処理装置のデバッグ方法の実施例を図面を参
照して詳述する。図１は本発明に係る演算処理装置の一
実施例を概略的に示すブロック図である。
および演算処理装置のデバッグ方法の実施例を図面を参
照して詳述する。図１は本発明に係る演算処理装置の一
実施例を概略的に示すブロック図である。
【００１４】図１に示されるように、演算処理装置（マ
イクロプロセッサ）１は、演算ユニット２、キャッシュ
メモリ３、バスインターフェースユニット４、デバッグ
サポートユニット５、および、ノンキャッシュ制御回路
６を備えている。演算ユニット２は、各種演算を実行す
る部分であり、バスインターフェースユニット４を介し
てアドレス信号ＡＤＤおよびデータ信号ＤＡＴＡをマイ
クロプロセッサ１の外部と遣り取りすると共に、そのマ
イクロプロセッサ１の内部に設けられたキャッシュメモ
リ３との間でアドレス信号ＡＤＤおよびデータ信号ＤＡ
ＴＡを遣り取りするようになっている。
イクロプロセッサ）１は、演算ユニット２、キャッシュ
メモリ３、バスインターフェースユニット４、デバッグ
サポートユニット５、および、ノンキャッシュ制御回路
６を備えている。演算ユニット２は、各種演算を実行す
る部分であり、バスインターフェースユニット４を介し
てアドレス信号ＡＤＤおよびデータ信号ＤＡＴＡをマイ
クロプロセッサ１の外部と遣り取りすると共に、そのマ
イクロプロセッサ１の内部に設けられたキャッシュメモ
リ３との間でアドレス信号ＡＤＤおよびデータ信号ＤＡ
ＴＡを遣り取りするようになっている。
【００１５】デバッグサポートユニット５は、デバッグ
用の任意のアドレスを設定するようになっており、現在
実行しているプログラムのアドレスがデバッグ用に設定
されたアドレスに一致したとき、デバッグモードを示す
デバッグモード信号ＳＤＭを出力するようになってい
る。このデバッグモード信号ＳＤＭは、バスインターフ
ェースユニット４およびノンキャッシュ制御回路６に供
給されると共に、そのままマイクロプロセッサ１の外部
にも出力されるようになっている。
用の任意のアドレスを設定するようになっており、現在
実行しているプログラムのアドレスがデバッグ用に設定
されたアドレスに一致したとき、デバッグモードを示す
デバッグモード信号ＳＤＭを出力するようになってい
る。このデバッグモード信号ＳＤＭは、バスインターフ
ェースユニット４およびノンキャッシュ制御回路６に供
給されると共に、そのままマイクロプロセッサ１の外部
にも出力されるようになっている。
【００１６】本実施例において、ユーザプログラム実行
中にトラップが発生してブレークを受け付けたら、ま
ず、デバッグモードに入ったことを示すデバッグモード
信号ＳＤＭが出力され、ノンキャッシュ制御回路６に入
力される。そして、ノンキャッシュ制御回路６から制御
信号ＳＳがキャッシュメモリ３に送られ、該キャッシュ
メモリ３を不活性化してデバッグルーチンをキャッシュ
メモリ３に入れないようにキャッシャブル制御する。こ
れにより、キャッシュヒットをデバッグ動作時と通常動
作時とで同一にすることができる。
中にトラップが発生してブレークを受け付けたら、ま
ず、デバッグモードに入ったことを示すデバッグモード
信号ＳＤＭが出力され、ノンキャッシュ制御回路６に入
力される。そして、ノンキャッシュ制御回路６から制御
信号ＳＳがキャッシュメモリ３に送られ、該キャッシュ
メモリ３を不活性化してデバッグルーチンをキャッシュ
メモリ３に入れないようにキャッシャブル制御する。こ
れにより、キャッシュヒットをデバッグ動作時と通常動
作時とで同一にすることができる。
【００１７】すなわち、ノンキャッシュ制御回路６は、
デバッグサポートユニット５からのデバッグモード信号
ＳＤＭを受け取って、デバッグモードのときキャッシュ
メモリ３をオフにしてデータを保持しておき、デバッグ
モードが通常モードに切り換わったときそのキャッシュ
メモリ３に保持されたデータをそのまま通常モードでも
使用することができるようになっている。
デバッグサポートユニット５からのデバッグモード信号
ＳＤＭを受け取って、デバッグモードのときキャッシュ
メモリ３をオフにしてデータを保持しておき、デバッグ
モードが通常モードに切り換わったときそのキャッシュ
メモリ３に保持されたデータをそのまま通常モードでも
使用することができるようになっている。
【００１８】また、本実施例においては、後述するよう
に、デバッグモードを示す専用のデバッグモード信号Ｓ
ＤＭをデコード可能な信号としてマイクロプロセッサ１
の外部に出力し、このデバッグモード信号ＳＤＭを用い
てデバッグ処理を行うようになっている。なお、デバッ
グモード信号ＳＤＭは、アドレス信号ＡＤＤの変化と同
じタイミングか或いはそれよりも前のタイミングで確定
するようになっている。
に、デバッグモードを示す専用のデバッグモード信号Ｓ
ＤＭをデコード可能な信号としてマイクロプロセッサ１
の外部に出力し、このデバッグモード信号ＳＤＭを用い
てデバッグ処理を行うようになっている。なお、デバッ
グモード信号ＳＤＭは、アドレス信号ＡＤＤの変化と同
じタイミングか或いはそれよりも前のタイミングで確定
するようになっている。
【００１９】図２は図１の演算処理装置（マイクロプロ
セッサ１）を用いたデバッグ方法を説明するためのブロ
ック図である。図２において、参照符号７はデコード回
路を示し、また、８はユーザ領域８１およびデバッグ領
域８２を有する外部メモリ（外部装置）を示している。
図２に示されるように、マイクロプロセッサ１からのア
ドレス信号ＡＤＤおよびデバッグモード信号ＳＤＭはデ
コード回路７に供給され、このデコード回路７によりア
ドレス信号ＡＤＤおよびデバッグモード信号ＳＤＭをデ
コードしてユーザ領域用のアドレスデコード出力信号Ｄ
ＡＵおよびデバッグ領域用のアドレスデコード出力信号
ＤＡＤを出力して、外部メモリ８のユーザ領域８１およ
びデバッグ領域８２をアクセスするようになっている。
なお、データ信号ＤＡＴＡは、マイクロプロセッサ１と
外部メモリ８（ユーザ領域８１およびデバッグ領域８
２）との間でバス接続されるようになっている。
セッサ１）を用いたデバッグ方法を説明するためのブロ
ック図である。図２において、参照符号７はデコード回
路を示し、また、８はユーザ領域８１およびデバッグ領
域８２を有する外部メモリ（外部装置）を示している。
図２に示されるように、マイクロプロセッサ１からのア
ドレス信号ＡＤＤおよびデバッグモード信号ＳＤＭはデ
コード回路７に供給され、このデコード回路７によりア
ドレス信号ＡＤＤおよびデバッグモード信号ＳＤＭをデ
コードしてユーザ領域用のアドレスデコード出力信号Ｄ
ＡＵおよびデバッグ領域用のアドレスデコード出力信号
ＤＡＤを出力して、外部メモリ８のユーザ領域８１およ
びデバッグ領域８２をアクセスするようになっている。
なお、データ信号ＤＡＴＡは、マイクロプロセッサ１と
外部メモリ８（ユーザ領域８１およびデバッグ領域８
２）との間でバス接続されるようになっている。
【００２０】すなわち、図２に示されるように、本実施
例においては、マイクロプロセッサ１の外部でアドレス
信号ＡＤＤをデコードする際、デバッグモード信号ＳＤ
Ｍがアサートされる時にこのデバッグモード信号ＳＤＭ
を含めてデコードすることにより、外部装置（外部メモ
リ８）であるユーザ領域８１およびデバッガ領域８２を
選択し、デバッガ領域８２からデバッグルーチンを呼び
出してデバッグ処理を行なうようになっている。これに
より、例えば、外部メモリ８としてＲＯＭソケットを使
用した場合に、ユーザ領域８１とデバッガ領域８２とを
分離することができ、分離したＲＯＭソケットにＲＯＭ
エミュレータを接続してデバッガを独立させることが可
能になる。
例においては、マイクロプロセッサ１の外部でアドレス
信号ＡＤＤをデコードする際、デバッグモード信号ＳＤ
Ｍがアサートされる時にこのデバッグモード信号ＳＤＭ
を含めてデコードすることにより、外部装置（外部メモ
リ８）であるユーザ領域８１およびデバッガ領域８２を
選択し、デバッガ領域８２からデバッグルーチンを呼び
出してデバッグ処理を行なうようになっている。これに
より、例えば、外部メモリ８としてＲＯＭソケットを使
用した場合に、ユーザ領域８１とデバッガ領域８２とを
分離することができ、分離したＲＯＭソケットにＲＯＭ
エミュレータを接続してデバッガを独立させることが可
能になる。
【００２１】図３は本発明の他の実施例としての図１の
演算処理装置におけるバスインターフェースユニットの
一例を示すブロック図である。図３に示されるように、
バスインターフェースユニット４は、例えば、デコード
回路４０を有し、アドレス信号ＡＤＤおよびデバッグモ
ード信号ＳＤＭを受け取ってデコードし、アドレスデコ
ード出力信号ＤＡおよびチップセレクト信号ＣＳを出力
するようになっている。すなわち、図３に示す実施例で
は、マイクロプロセッサ１の内部に設けられたデコード
回路４０により、アドレス信号ＡＤＤをデコードする際
に、デバッグモード信号ＳＤＭを含めてアドレスデコー
ドしてチップセレクト信号ＣＳを生成し、チップセレク
トを判定して外部バスの幅を選択するようになってい
る。
演算処理装置におけるバスインターフェースユニットの
一例を示すブロック図である。図３に示されるように、
バスインターフェースユニット４は、例えば、デコード
回路４０を有し、アドレス信号ＡＤＤおよびデバッグモ
ード信号ＳＤＭを受け取ってデコードし、アドレスデコ
ード出力信号ＤＡおよびチップセレクト信号ＣＳを出力
するようになっている。すなわち、図３に示す実施例で
は、マイクロプロセッサ１の内部に設けられたデコード
回路４０により、アドレス信号ＡＤＤをデコードする際
に、デバッグモード信号ＳＤＭを含めてアドレスデコー
ドしてチップセレクト信号ＣＳを生成し、チップセレク
トを判定して外部バスの幅を選択するようになってい
る。
【００２２】このように、マイクロプロセッサ１におけ
るバスインターフェースユニット４にデコード回路４０
を設け、デバッグモード信号ＳＤＭを含めてアドレスデ
コードして外部バスの幅を選択することにより、デバッ
ガを搭載するＲＯＭソケットの端子数を減らすことがで
きる。図４は図３のバスインターフェースユニットの動
作を説明するためのタイミング図である。
るバスインターフェースユニット４にデコード回路４０
を設け、デバッグモード信号ＳＤＭを含めてアドレスデ
コードして外部バスの幅を選択することにより、デバッ
ガを搭載するＲＯＭソケットの端子数を減らすことがで
きる。図４は図３のバスインターフェースユニットの動
作を説明するためのタイミング図である。
【００２３】前述したように、デバッグモード信号ＳＤ
Ｍは、アドレス信号ＡＤＤの変化と同じタイミングか或
いはそれよりも前のタイミングで確定するようになって
いる。図４では、デコード回路４０によりデコードさ
れ、僅かの遅延を有するアドレスデコード出力信号ＤＡ
およびチップセレクト信号ＣＳの変化よりも前のタイミ
ング（もちろん、アドレス信号ＡＤＤの変化と同じタイ
ミングか或いはそれよりも前のタイミング）で確定し、
キャッシュメモリ３のオン・オフ制御を行うようになっ
ている。
Ｍは、アドレス信号ＡＤＤの変化と同じタイミングか或
いはそれよりも前のタイミングで確定するようになって
いる。図４では、デコード回路４０によりデコードさ
れ、僅かの遅延を有するアドレスデコード出力信号ＤＡ
およびチップセレクト信号ＣＳの変化よりも前のタイミ
ング（もちろん、アドレス信号ＡＤＤの変化と同じタイ
ミングか或いはそれよりも前のタイミング）で確定し、
キャッシュメモリ３のオン・オフ制御を行うようになっ
ている。
【００２４】図５は本発明に係る演算処理装置のさらに
他の実施例を概略的に示すブロック図である。図５に示
されるように、本実施例では、マイクロプロセッサ１０
の内部にメインメモリ９およびメモリマネージメントユ
ニット（ＭＭＵ）３０が設けられている。なお、本実施
例において、キャッシュメモリ３，デバッグサポートユ
ニット５およびノンキャッシュ制御回路６の構成および
動作は、図１に示す実施例と同様である。
他の実施例を概略的に示すブロック図である。図５に示
されるように、本実施例では、マイクロプロセッサ１０
の内部にメインメモリ９およびメモリマネージメントユ
ニット（ＭＭＵ）３０が設けられている。なお、本実施
例において、キャッシュメモリ３，デバッグサポートユ
ニット５およびノンキャッシュ制御回路６の構成および
動作は、図１に示す実施例と同様である。
【００２５】メモリマネージメントユニット３０は、ア
ドレス変換回路３１およびセレクタ３２を有している。
アドレス変換回路３１は、演算ユニット２からの論理ア
ドレス（仮想アドレス）ＡＤＤＬ（ＡＤＤ）を変換して
セレクタ３２に供給し、そして、セレクタ３２は、演算
ユニット２からの論理アドレスおよびアドレス変換回路
３１により変換されたアドレスデコード出力信号（Ａ
Ｄ）をデバッグモード信号ＳＤＭにより選択して物理ア
ドレスＡＤＤＰとして出力するようになっている。な
お、図５では、メインメモリ９から演算ユニット２に入
力するアドレス信号およびその変換回路等は省略されて
いる。
ドレス変換回路３１およびセレクタ３２を有している。
アドレス変換回路３１は、演算ユニット２からの論理ア
ドレス（仮想アドレス）ＡＤＤＬ（ＡＤＤ）を変換して
セレクタ３２に供給し、そして、セレクタ３２は、演算
ユニット２からの論理アドレスおよびアドレス変換回路
３１により変換されたアドレスデコード出力信号（Ａ
Ｄ）をデバッグモード信号ＳＤＭにより選択して物理ア
ドレスＡＤＤＰとして出力するようになっている。な
お、図５では、メインメモリ９から演算ユニット２に入
力するアドレス信号およびその変換回路等は省略されて
いる。
【００２６】ここで、セレクタ３２は、マイクロプロセ
ッサ１０の内部でアドレス信号をデコードする際、デバ
ッグモード信号ＳＤＭがアサートされる時に演算ユニッ
ト２からの論理アドレスＡＤＤＬを選択してそのまま物
理アドレスＡＤＤＰとして出力し、デバッグルーチンを
メインメモリ９の同一アドレスに配置する。すなわち、
マイクロプロセッサ１０の内部でアドレスデコードする
際に、デバッグモード信号ＳＤＭがアサートされる時に
は、メモリマネージメントユニット３０によるアドレス
変換対象から切り離すようになっている。これにより、
デバッグルーチンを同一アドレス上に配置することが可
能になる。
ッサ１０の内部でアドレス信号をデコードする際、デバ
ッグモード信号ＳＤＭがアサートされる時に演算ユニッ
ト２からの論理アドレスＡＤＤＬを選択してそのまま物
理アドレスＡＤＤＰとして出力し、デバッグルーチンを
メインメモリ９の同一アドレスに配置する。すなわち、
マイクロプロセッサ１０の内部でアドレスデコードする
際に、デバッグモード信号ＳＤＭがアサートされる時に
は、メモリマネージメントユニット３０によるアドレス
変換対象から切り離すようになっている。これにより、
デバッグルーチンを同一アドレス上に配置することが可
能になる。
【００２７】
【発明の効果】以上、詳述したように、本発明によれ
ば、デバッグルーチンがキャッシュメモリに入らないた
め、キャッシュヒットをデバッグ時と通常動作時とで同
一にすることができる。さらに、本発明によれば、分離
したＲＯＭソケットにＲＯＭエミュレータを接続してデ
バッガを独立させることができ、また、デバッガを搭載
するＲＯＭソケットの端子数を減らすことができ、さら
に、デバッグルーチンを同一アドレス上に配置すること
もできる。
ば、デバッグルーチンがキャッシュメモリに入らないた
め、キャッシュヒットをデバッグ時と通常動作時とで同
一にすることができる。さらに、本発明によれば、分離
したＲＯＭソケットにＲＯＭエミュレータを接続してデ
バッガを独立させることができ、また、デバッガを搭載
するＲＯＭソケットの端子数を減らすことができ、さら
に、デバッグルーチンを同一アドレス上に配置すること
もできる。
【図１】本発明に係る演算処理装置の一実施例を概略的
に示すブロック図である。
に示すブロック図である。
【図２】図１の演算処理装置を用いたデバッグ方法を説
明するためのブロック図である。
明するためのブロック図である。
【図３】本発明の他の実施例としての図１の演算処理装
置におけるバスインターフェースユニットの一例を示す
ブロック図である。
置におけるバスインターフェースユニットの一例を示す
ブロック図である。
【図４】図３のバスインターフェースユニットの動作を
説明するためのタイミング図である。
説明するためのタイミング図である。
【図５】本発明に係る演算処理装置のさらに他の実施例
を概略的に示すブロック図である。
を概略的に示すブロック図である。
１，１０…マイクロプロセッサ（演算処理装置） ２…演算ユニット ３…キャッシュメモリ ４…バスインターフェースユニット ５…デバッグサポートユニット ６…ノンキャッシュ制御回路 ７…デコード回路（演算処理装置外部のデコード回路） ８…外部メモリ（外部装置） ９…メインメモリ（演算処理装置内部のメインメモリ） ３０…メモリマネージメントユニット（ＭＭＵ） ４０…デコード回路（バスインターフェースユニット内
部のデコード回路） ８１…ユーザ領域 ８２…デバッグ領域 ＡＤＤ…アドレス信号 ＡＤＤＰ…物理アドレス信号 ＡＤＤＬ…論理アドレス信号 ＣＳ…チップセレクト信号 ＤＡＴＡ…データ信号 ＤＡ…アドレスデコード出力信号 ＤＡＤ…アドレスデコード出力信号（デバッグ領域用） ＤＡＵ…アドレスデコード出力信号（ユーザ領域用） ＳＤＭ…デバッグモード信号
部のデコード回路） ８１…ユーザ領域 ８２…デバッグ領域 ＡＤＤ…アドレス信号 ＡＤＤＰ…物理アドレス信号 ＡＤＤＬ…論理アドレス信号 ＣＳ…チップセレクト信号 ＤＡＴＡ…データ信号 ＤＡ…アドレスデコード出力信号 ＤＡＤ…アドレスデコード出力信号（デバッグ領域用） ＤＡＵ…アドレスデコード出力信号（ユーザ領域用） ＳＤＭ…デバッグモード信号
Claims (12)
- 【請求項１】 演算ユニットおよびキャッシュメモリを
有する演算処理装置であって、 現在実行しているプログラムのアドレスがデバッグ用に
設定された任意のアドレスに一致したとき、デバッグモ
ードを示すデバッグモード信号を出力するデバッグサポ
ートユニットと、 該デバッグモード信号により前記キャッシュメモリの動
作を制御するノンキャッシュ制御回路とを具備し、前記
デバッグモード信号を該演算処理装置の外部にも出力す
るようにしたことを特徴とする演算処理装置。 - 【請求項２】 請求項１に記載の演算処理装置におい
て、前記ノンキャッシュ制御回路は、前記デバッグモー
ドのとき前記キャッシュメモリをオフにしてデータを保
持しておき、該デバッグモードが通常モードに切り換わ
ったとき該キャッシュメモリに保持されたデータをその
まま通常モードでも使用するようにしたことを特徴とす
る演算処理装置。 - 【請求項３】 請求項１または２に記載の演算処理装置
において、前記デバッグモード信号を、アドレス信号の
変化と同じタイミングか或いはそれよりも前のタイミン
グで確定するようにしたことを特徴とする演算処理装
置。 - 【請求項４】 請求項３に記載の演算処理装置におい
て、該演算処理装置の外部でアドレス信号をデコードす
る際、前記デバッグモード信号がアサートされる時に当
該デバッグモード信号を含めてデコードすることにより
外部装置のユーザ領域とデバッガ領域とを分離するよう
にしたことを特徴とする演算処理装置。 - 【請求項５】 請求項３に記載の演算処理装置におい
て、該演算処理装置は、さらに、デコード回路を有する
バスインターフェースユニットを備え、該デコード回路
は、該演算処理装置の内部でアドレス信号をデコードす
る際、前記デバッグモード信号がアサートされる時に当
該デバッグモード信号を含めてデコードし、チップセレ
クト信号を生成すると共に外部バス幅を選択するように
したことを特徴とする演算処理装置。 - 【請求項６】 請求項３に記載の演算処理装置におい
て、該演算処理装置は、さらに、アドレス変換回路およ
びセレクタを有するメモリマネージメントユニットを備
え、 該アドレス変換回路は、前記演算ユニットからの論理ア
ドレスを変換して前記セレクタに供給し、 該セレクタは、該演算ユニットからの論理アドレスおよ
び該アドレス変換回路により変換されたアドレスを前記
デバッグモード信号により選択して出力するようになっ
ており、 該セレクタは、該演算処理装置の内部で前記アドレス信
号をデコードする際、該デバッグモード信号がアサート
される時に該演算ユニットからの論理アドレスを選択し
てそのまま出力し、デバッグルーチンを同一アドレスに
配置するようにしたことを特徴とする演算処理装置。 - 【請求項７】 請求項６に記載の演算処理装置におい
て、該演算処理装置は、さらに、前記メモリマネージメ
ントユニットにより管理されるメインメモリを有してい
ることを特徴とする演算処理装置。 - 【請求項８】 演算ユニットおよびキャッシュメモリを
有する演算処理装置のデバッグ方法であって、 デバッグ用に設定された任意のアドレスと現在実行して
いるプログラムのアドレスとが一致したとき、デバッグ
モードを立ち上げると共にデバッグモード信号を該演算
処理装置の外部に出力し、 該デバッグモードの立ち上げにより前記キャッシュメモ
リをオフにしてデータを保持しておき、該デバッグモー
ドが通常モードに切り換わったとき該キャッシュメモリ
に保持されたデータをそのまま通常モードでも使用する
ようにしたことを特徴とする演算処理装置のデバッグ方
法。 - 【請求項９】 請求項８に記載の演算処理装置のデバッ
グ方法において、前記デバッグモード信号を、アドレス
信号の変化と同じタイミングか或いはそれよりも前のタ
イミングで確定するようにしたことを特徴とする演算処
理装置のデバッグ方法。 - 【請求項１０】 請求項９に記載の演算処理装置のデバ
ッグ方法において、該演算処理装置の外部で前記アドレ
ス信号をデコードする際、前記デバッグモード信号がア
サートされる時に当該デバッグモード信号を含めてデコ
ードすることにより外部装置のユーザ領域とデバッガ領
域とを分離するようにしたことを特徴とする演算処理装
置のデバッグ方法。 - 【請求項１１】 請求項９に記載の演算処理装置のデバ
ッグ方法において、該演算処理装置の内部で前記アドレ
ス信号をデコードする際、前記デバッグモード信号がア
サートされる時に当該デバッグモード信号を含めてデコ
ードし、チップセレクト信号を生成すると共に外部バス
幅を選択するようにしたことを特徴とする演算処理装置
のデバッグ方法。 - 【請求項１２】 請求項９に記載の演算処理装置のデバ
ッグ方法において、該演算処理装置の内部で前記アドレ
ス信号をデコードする際、前記デバッグモード信号がア
サートされる時に当該デバッグモード信号を用いてアド
レス変換対象から外し、デバッグルーチンを同一アドレ
スに配置するようにしたことを特徴とする演算処理装置
のデバッグ方法。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10266636A JP2000099366A (ja) | 1998-09-21 | 1998-09-21 | 演算処理装置および演算処理装置のデバッグ方法 |
| US09/272,401 US6505309B1 (en) | 1998-09-21 | 1999-03-19 | Processing unit and method of debugging the processing unit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10266636A JP2000099366A (ja) | 1998-09-21 | 1998-09-21 | 演算処理装置および演算処理装置のデバッグ方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2000099366A true JP2000099366A (ja) | 2000-04-07 |
Family
ID=17433591
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10266636A Pending JP2000099366A (ja) | 1998-09-21 | 1998-09-21 | 演算処理装置および演算処理装置のデバッグ方法 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US6505309B1 (ja) |
| JP (1) | JP2000099366A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007502480A (ja) * | 2003-05-21 | 2007-02-08 | フリースケール セミコンダクター インコーポレイテッド | キャッシュに適用可能な読み込みアクセス及び記憶回路の読み込み割り当て |
| JP2009157874A (ja) * | 2007-12-28 | 2009-07-16 | Nec Electronics Corp | 情報処理装置、及びソフトウェアのデバッグ方法 |
Families Citing this family (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP1160662A1 (en) * | 2000-03-10 | 2001-12-05 | Texas Instruments France | Processor with pointer tracking to eliminate redundant memory fetches |
| US20030167428A1 (en) * | 2001-04-13 | 2003-09-04 | Sun Microsystems, Inc | ROM based BIST memory address translation |
| US7296259B2 (en) * | 2002-09-11 | 2007-11-13 | Agere Systems Inc. | Processor system with cache-based software breakpoints |
| US7574585B1 (en) * | 2003-01-31 | 2009-08-11 | Zilog, Inc. | Implementing software breakpoints and debugger therefor |
| US7055006B1 (en) * | 2003-04-30 | 2006-05-30 | Advanced Micro Devices, Inc. | System and method for blocking cache use during debugging |
| US20050216895A1 (en) * | 2004-03-23 | 2005-09-29 | Tran Hieu T | Method and apparatus for remote debugging of kernel and application software |
| WO2006137223A1 (ja) * | 2005-06-22 | 2006-12-28 | Nec Corporation | デバッグシステム、デバッグ方法、およびプログラム |
| US8024620B2 (en) * | 2008-07-25 | 2011-09-20 | Freescale Semiconductor, Inc. | Dynamic address-type selection control in a data processing system |
| US7958401B2 (en) * | 2008-07-25 | 2011-06-07 | Freescale Semiconductor, Inc. | Debug trace messaging with one or more characteristic indicators |
| US8402258B2 (en) * | 2008-07-25 | 2013-03-19 | Freescale Semiconductor, Inc. | Debug message generation using a selected address type |
| US10895597B2 (en) * | 2018-11-21 | 2021-01-19 | Advanced Micro Devices, Inc. | Secure coprocessor assisted hardware debugging |
Family Cites Families (15)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5053949A (en) * | 1989-04-03 | 1991-10-01 | Motorola, Inc. | No-chip debug peripheral which uses externally provided instructions to control a core processing unit |
| US5491793A (en) * | 1992-07-31 | 1996-02-13 | Fujitsu Limited | Debug support in a processor chip |
| JPH0744419A (ja) | 1993-08-03 | 1995-02-14 | Nec Ic Microcomput Syst Ltd | マイコン開発支援装置 |
| US5841670A (en) * | 1994-03-09 | 1998-11-24 | Texas Instruments Incorporated | Emulation devices, systems and methods with distributed control of clock domains |
| US5530804A (en) * | 1994-05-16 | 1996-06-25 | Motorola, Inc. | Superscalar processor with plural pipelined execution units each unit selectively having both normal and debug modes |
| US5809293A (en) * | 1994-07-29 | 1998-09-15 | International Business Machines Corporation | System and method for program execution tracing within an integrated processor |
| US5717851A (en) * | 1994-08-15 | 1998-02-10 | Motorola, Inc. | Breakpoint detection circuit in a data processor and method therefor |
| JP3846939B2 (ja) * | 1995-08-30 | 2006-11-15 | フリースケール セミコンダクター インコーポレイテッド | データプロセッサ |
| US5864864A (en) * | 1995-09-27 | 1999-01-26 | Sun Microsystems, Inc. | Method and apparatus for providing transparent persistent data support to foreign data types |
| US6205560B1 (en) * | 1996-02-27 | 2001-03-20 | Via-Cyrix, Inc. | Debug system allowing programmable selection of alternate debug mechanisms such as debug handler, SMI, or JTAG |
| US5732210A (en) * | 1996-03-15 | 1998-03-24 | Hewlett-Packard Company | Use of dynamic translation to provide fast debug event checks |
| US6041406A (en) * | 1997-04-08 | 2000-03-21 | Advanced Micro Devices, Inc. | Parallel and serial debug port on a processor |
| US6094708A (en) * | 1997-05-06 | 2000-07-25 | Cisco Technology, Inc. | Secondary cache write-through blocking mechanism |
| GB2329049B (en) * | 1997-09-09 | 2002-09-11 | Advanced Risc Mach Ltd | Apparatus and method for identifying exceptions when debugging software |
| US6085278A (en) * | 1998-06-02 | 2000-07-04 | Adaptec, Inc. | Communications interface adapter for a computer system including posting of system interrupt status |
-
1998
- 1998-09-21 JP JP10266636A patent/JP2000099366A/ja active Pending
-
1999
- 1999-03-19 US US09/272,401 patent/US6505309B1/en not_active Expired - Fee Related
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007502480A (ja) * | 2003-05-21 | 2007-02-08 | フリースケール セミコンダクター インコーポレイテッド | キャッシュに適用可能な読み込みアクセス及び記憶回路の読み込み割り当て |
| JP2009157874A (ja) * | 2007-12-28 | 2009-07-16 | Nec Electronics Corp | 情報処理装置、及びソフトウェアのデバッグ方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| US6505309B1 (en) | 2003-01-07 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| KR100439781B1 (ko) | 데이터프로세서와그동작방법,그디버깅동작실행방법및그중단점값수정방법 | |
| US7533302B2 (en) | Trace and debug method and system for a processor | |
| JPH06314213A (ja) | デバッグ装置 | |
| US6611909B1 (en) | Method and apparatus for dynamically translating program instructions to microcode instructions | |
| JP2000099366A (ja) | 演算処理装置および演算処理装置のデバッグ方法 | |
| US5544307A (en) | Microcomputer development support system operable with only background monitor and without cache replacement | |
| US6263305B1 (en) | Software development supporting system and ROM emulation apparatus | |
| US6633973B1 (en) | Trace control circuit adapted for high-speed microcomputer operation | |
| KR20030055150A (ko) | 마이크로프로세서 및 마이크로프로세서의 처리 방법 | |
| JP2002535749A (ja) | 複数の命令ソースからの命令を実行するプロセッサおよび方法 | |
| JPH08171504A (ja) | エミュレ−ション装置 | |
| JP2808757B2 (ja) | デバッグ用マイクロプロセッサ | |
| JPH08161191A (ja) | インサーキットエミュレータ | |
| JP3105822B2 (ja) | マイクロプログラム制御装置 | |
| JP2002541582A (ja) | エミュレータシステム内のユーザメモリを更新する方法およびシステム | |
| US20030163674A1 (en) | Data processing apparatus, processor unit and debugging unit | |
| JP2001084161A (ja) | データ処理装置 | |
| CA1314104C (en) | Executing code from slow rom on high speed computer compatible with slower speed computers | |
| JP3001547B1 (ja) | インサーキットエミュレータ | |
| JPH0546430A (ja) | マイクロプロセツサ装置およびそれを用いたエミユレータ装置 | |
| JP3650072B2 (ja) | データ記憶装置およびこれを用いたデータ伝送システム | |
| JPS62248043A (ja) | マイクロコンピユ−タ・インストラクシヨン・フエツチ用メモリ切換回路 | |
| JP2007122547A (ja) | プログラム実行方法および共有メモリ型マルチコアプロセッサ | |
| JPS619733A (ja) | テスト装置 | |
| JPH0259829A (ja) | マイクロコンピュータ |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20050816 |
|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20080423 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20080507 |
|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20080930 |