JP2000091663A - シリコンマイクロデバイス加工方法 - Google Patents
シリコンマイクロデバイス加工方法Info
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- JP2000091663A JP2000091663A JP26282498A JP26282498A JP2000091663A JP 2000091663 A JP2000091663 A JP 2000091663A JP 26282498 A JP26282498 A JP 26282498A JP 26282498 A JP26282498 A JP 26282498A JP 2000091663 A JP2000091663 A JP 2000091663A
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Abstract
(57)【要約】
【課題】 シリコン基板上に圧電薄膜を容易に成膜で
き、目的の圧電材料とシリコンマイクロデバイス加工を
組み合わせた構造体を安定して作製でき、高性能の圧電
変換素子を作製可能なシリコンマイクロデバイス加工方
法を提供する。 【解決手段】圧電薄膜の堆積工程（Ｓ５）より前に、シ
リコン基板１上にエッチングストッパ層２を形成し（Ｓ
１）、圧電薄膜７の堆積工程（Ｓ５）以降に、シリコン
基板１の所定箇所をエッチングする（Ｓ７）。更に好ま
しくは、エッチングストッパ層２が引っ張り応力層とな
るように形成する（Ｓ１）。
き、目的の圧電材料とシリコンマイクロデバイス加工を
組み合わせた構造体を安定して作製でき、高性能の圧電
変換素子を作製可能なシリコンマイクロデバイス加工方
法を提供する。 【解決手段】圧電薄膜の堆積工程（Ｓ５）より前に、シ
リコン基板１上にエッチングストッパ層２を形成し（Ｓ
１）、圧電薄膜７の堆積工程（Ｓ５）以降に、シリコン
基板１の所定箇所をエッチングする（Ｓ７）。更に好ま
しくは、エッチングストッパ層２が引っ張り応力層とな
るように形成する（Ｓ１）。
Description
【０００１】
【発明の属する技術分野】本発明は、シリコン基板上に
圧電薄膜を堆積させて圧電変換素子を作製するためのシ
リコンマイクロデバイス加工方法に関し、詳しくは、微
差圧センサ、アクチュエータ、フルイディック流量セン
サ、インクジェットプリンタヘッド用アクチュエータ等
の圧電変換素子の作製方法に関する。
圧電薄膜を堆積させて圧電変換素子を作製するためのシ
リコンマイクロデバイス加工方法に関し、詳しくは、微
差圧センサ、アクチュエータ、フルイディック流量セン
サ、インクジェットプリンタヘッド用アクチュエータ等
の圧電変換素子の作製方法に関する。
【０００２】
【従来の技術】従来、ＰＺＴ（チタン酸ジルコン酸鉛）
のような高い圧電性を有する材料の薄膜化が難しく、か
かる圧電薄膜とシリコンダイアフラム等のシリコンマイ
クロデバイス加工とを組み合わせて作製された微差圧セ
ンサやアクチュエータは存在しなかった。
のような高い圧電性を有する材料の薄膜化が難しく、か
かる圧電薄膜とシリコンダイアフラム等のシリコンマイ
クロデバイス加工とを組み合わせて作製された微差圧セ
ンサやアクチュエータは存在しなかった。
【０００３】
【発明が解決しようとする課題】最も単純なシリコンマ
イクロデバイス加工と圧電薄膜との組み合わせとして、
シリコンエッチングによって形成した薄いシリコン膜上
に圧電薄膜を堆積させる手法があるが、この手法の場
合、圧電薄膜の堆積工程或いは電極形成工程において、
熱応力やイオンビームの運動量により、その薄いシリコ
ン膜が変形或いは破壊してしまうという問題があり、圧
電薄膜とシリコンマイクロデバイス加工を組み合わせて
上記のような圧電変換素子を作製するのが困難であっ
た。また、エッチングされたシリコン膜は非常に薄く、
圧電薄膜の堆積工程での熱の加わり方が異なるため、制
御された均質な圧電薄膜の形成が困難であった。
イクロデバイス加工と圧電薄膜との組み合わせとして、
シリコンエッチングによって形成した薄いシリコン膜上
に圧電薄膜を堆積させる手法があるが、この手法の場
合、圧電薄膜の堆積工程或いは電極形成工程において、
熱応力やイオンビームの運動量により、その薄いシリコ
ン膜が変形或いは破壊してしまうという問題があり、圧
電薄膜とシリコンマイクロデバイス加工を組み合わせて
上記のような圧電変換素子を作製するのが困難であっ
た。また、エッチングされたシリコン膜は非常に薄く、
圧電薄膜の堆積工程での熱の加わり方が異なるため、制
御された均質な圧電薄膜の形成が困難であった。
【０００４】本発明は、かかる実情に鑑みてなされたも
のであり、その目的は、圧電薄膜の成膜が容易で、目的
の圧電材料とシリコンマイクロデバイス加工を組み合わ
せた構造体を安定して作製できるシリコンマイクロデバ
イス加工方法を提供することにある。
のであり、その目的は、圧電薄膜の成膜が容易で、目的
の圧電材料とシリコンマイクロデバイス加工を組み合わ
せた構造体を安定して作製できるシリコンマイクロデバ
イス加工方法を提供することにある。
【０００５】
【課題を解決するための手段】この目的を達成するため
の本発明によるシリコン基板上に圧電薄膜を堆積させて
圧電変換素子を作製するためのシリコンマイクロデバイ
ス加工方法の第一の特徴構成は、特許請求の範囲の欄の
請求項１に記載した通り、前記圧電薄膜の堆積工程以降
に、前記シリコン基板の所定箇所をエッチングする点に
ある。
の本発明によるシリコン基板上に圧電薄膜を堆積させて
圧電変換素子を作製するためのシリコンマイクロデバイ
ス加工方法の第一の特徴構成は、特許請求の範囲の欄の
請求項１に記載した通り、前記圧電薄膜の堆積工程以降
に、前記シリコン基板の所定箇所をエッチングする点に
ある。
【０００６】同第二の特徴構成は、特許請求の範囲の欄
の請求項２に記載した通り、上述の第一の特徴構成に加
えて、前記圧電薄膜の堆積工程より前に、シリコン基板
上にエッチングストッパ層を形成する点にある。
の請求項２に記載した通り、上述の第一の特徴構成に加
えて、前記圧電薄膜の堆積工程より前に、シリコン基板
上にエッチングストッパ層を形成する点にある。
【０００７】同第三の特徴構成は、特許請求の範囲の欄
の請求項３に記載した通り、上述の第二の特徴構成に加
えて、前記エッチングストッパ層が引っ張り応力層であ
る点にある。
の請求項３に記載した通り、上述の第二の特徴構成に加
えて、前記エッチングストッパ層が引っ張り応力層であ
る点にある。
【０００８】同第四の特徴構成は、特許請求の範囲の欄
の請求項４に記載した通り、上述の第三の特徴構成に加
えて、前記エッチングストッパ層が前記シリコン基板表
面に形成された不純物拡散層である点にある。
の請求項４に記載した通り、上述の第三の特徴構成に加
えて、前記エッチングストッパ層が前記シリコン基板表
面に形成された不純物拡散層である点にある。
【０００９】同第五の特徴構成は、特許請求の範囲の欄
の請求項５に記載した通り、上述の第四の特徴構成に加
えて、前記エッチングストッパ層の不純物がＰ型のボロ
ンイオンであって、その濃度が５×１０19／ｃｍ3以上
である点にある。
の請求項５に記載した通り、上述の第四の特徴構成に加
えて、前記エッチングストッパ層の不純物がＰ型のボロ
ンイオンであって、その濃度が５×１０19／ｃｍ3以上
である点にある。
【００１０】同第六の特徴構成は、特許請求の範囲の欄
の請求項６に記載した通り、上述の第五の特徴構成に加
えて、前記エッチングストッパ層の形成工程において前
記エッチングストッパ層に対する加熱操作を含む点にあ
る。ここで、前記加熱操作は、例えば、前記エッチング
ストッパ層をボロンイオン注入により形成する場合は、
当該イオン注入後のアニール処理や、前記エッチングス
トッパ層を熱拡散で形成する場合の当該熱拡散処理であ
る。
の請求項６に記載した通り、上述の第五の特徴構成に加
えて、前記エッチングストッパ層の形成工程において前
記エッチングストッパ層に対する加熱操作を含む点にあ
る。ここで、前記加熱操作は、例えば、前記エッチング
ストッパ層をボロンイオン注入により形成する場合は、
当該イオン注入後のアニール処理や、前記エッチングス
トッパ層を熱拡散で形成する場合の当該熱拡散処理であ
る。
【００１１】同第七の特徴構成は、特許請求の範囲の欄
の請求項７に記載した通り、上述の第五または第六の特
徴構成に加えて、前記エッチングストッパ層の厚みが１
〜３μｍである点にある。
の請求項７に記載した通り、上述の第五または第六の特
徴構成に加えて、前記エッチングストッパ層の厚みが１
〜３μｍである点にある。
【００１２】以下に作用並びに効果を説明する。上記第
一の特徴構成によれば、圧電薄膜がエッチングされる前
の厚いシリコン基板上に直接或いは必要に応じて絶縁層
や電極層を介して堆積されるため、圧電薄膜の堆積工程
における制御が安定し、高品質の圧電薄膜が形成できる
のである。更に、圧電薄膜の堆積工程後にシリコン基板
のエッチングを行うので、当該堆積工程における熱応力
やイオンビームの運動量の影響を考慮する必要が無く、
エッチング後のシリコン層の厚さを薄くすることがで
き、圧電変換素子の特性の向上が図れるのである。
一の特徴構成によれば、圧電薄膜がエッチングされる前
の厚いシリコン基板上に直接或いは必要に応じて絶縁層
や電極層を介して堆積されるため、圧電薄膜の堆積工程
における制御が安定し、高品質の圧電薄膜が形成できる
のである。更に、圧電薄膜の堆積工程後にシリコン基板
のエッチングを行うので、当該堆積工程における熱応力
やイオンビームの運動量の影響を考慮する必要が無く、
エッチング後のシリコン層の厚さを薄くすることがで
き、圧電変換素子の特性の向上が図れるのである。
【００１３】上記第二の特徴構成によれば、シリコン基
板を裏面側からエッチングしていく場合、確実にエッチ
ングをエッチングストッパ層の下面側で終了させること
ができ、当該エッチングストッパ層がその上側に堆積さ
れた圧電薄膜を支持するシリコンダイアフラム等として
機能する。また、そのエッチングストッパ層の厚さは、
シリコンエッチングとは無関係に、予め所定の薄さに設
定しておくことができるため、制御性良く薄いシリコン
ダイアフラム等が形成でき、圧電変換素子の特性向上を
更に図ることができるのである。
板を裏面側からエッチングしていく場合、確実にエッチ
ングをエッチングストッパ層の下面側で終了させること
ができ、当該エッチングストッパ層がその上側に堆積さ
れた圧電薄膜を支持するシリコンダイアフラム等として
機能する。また、そのエッチングストッパ層の厚さは、
シリコンエッチングとは無関係に、予め所定の薄さに設
定しておくことができるため、制御性良く薄いシリコン
ダイアフラム等が形成でき、圧電変換素子の特性向上を
更に図ることができるのである。
【００１４】上記第三の特徴構成によれば、前記エッチ
ングストッパ層が引っ張り応力層であるため、膜厚が薄
くても撓まずに緊張した薄膜に形成することができる。
この結果、前記エッチングストッパ層上に形成された圧
電薄膜の振動に不要な高次モードの振動や歪みが発生せ
ず、高性能な圧電変換素子を得ることができるのであ
る。
ングストッパ層が引っ張り応力層であるため、膜厚が薄
くても撓まずに緊張した薄膜に形成することができる。
この結果、前記エッチングストッパ層上に形成された圧
電薄膜の振動に不要な高次モードの振動や歪みが発生せ
ず、高性能な圧電変換素子を得ることができるのであ
る。
【００１５】上記第四の特徴構成によれば、前記シリコ
ン基板表面への不純物のイオン注入や熱拡散等の工程で
エッチングストッパ層が形成できるとともに、その拡散
深さを制御することで、エッチングストッパ層の膜厚を
制御することができるのである。
ン基板表面への不純物のイオン注入や熱拡散等の工程で
エッチングストッパ層が形成できるとともに、その拡散
深さを制御することで、エッチングストッパ層の膜厚を
制御することができるのである。
【００１６】上記第五の特徴構成によれば、前記エッチ
ングストッパ層を引っ張り応力層とすることができるの
である。
ングストッパ層を引っ張り応力層とすることができるの
である。
【００１７】上記第六の特徴構成によれば、前記加熱操
作によって前記エッチングストッパ層が引っ張り応力化
されるのである。
作によって前記エッチングストッパ層が引っ張り応力化
されるのである。
【００１８】上記第七の特徴構成によれば、前記エッチ
ングストッパ層の厚みが１μｍより薄くなると、膜厚制
御性が悪くなるとともに破壊され易くなり、また、当該
厚みが３μｍより厚くなると、圧電変換素子としての感
度が低下するという問題を同時に回避できるのである。
ングストッパ層の厚みが１μｍより薄くなると、膜厚制
御性が悪くなるとともに破壊され易くなり、また、当該
厚みが３μｍより厚くなると、圧電変換素子としての感
度が低下するという問題を同時に回避できるのである。
【００１９】
【発明の実施の形態】以下に本発明によるシリコンマイ
クロデバイス加工方法（以下、本発明方法という。）の
一実施の形態を図面に基づいて説明する。以下、本発明
方法の一実施例として、図１乃至図４に示すデバイス形
成プロセスフローに従って、圧電薄膜としてＰＺＴ膜を
使用したシリコンマイクロデバイス微差圧センサを作製
したので、各プロセスについて説明する。
クロデバイス加工方法（以下、本発明方法という。）の
一実施の形態を図面に基づいて説明する。以下、本発明
方法の一実施例として、図１乃至図４に示すデバイス形
成プロセスフローに従って、圧電薄膜としてＰＺＴ膜を
使用したシリコンマイクロデバイス微差圧センサを作製
したので、各プロセスについて説明する。
【００２０】図１に示すように、前記プロセスフロー
は、大別して７つの工程（Ｓ１〜Ｓ７）から構成されて
いる。
は、大別して７つの工程（Ｓ１〜Ｓ７）から構成されて
いる。
【００２１】（１）第１工程（Ｓ１）：エッチングスト
ッパ層形成 この工程では、単結晶のシリコン基板１の表面上に、こ
のシリコン基板１を後述する第７工程（Ｓ７）で、裏面
側よりエッチングする際のエッチングストッパ層２とし
て機能するＰ型の不純物拡散層２を形成する。具体的に
は、前記Ｐ型不純物拡散層２はボロンイオン（Ｂ+）の
イオン注入で行う。ここで、前記不純物拡散層２の拡散
深さは１〜３μｍ、Ｂ+濃度は５×１０19／ｃｍ3以上と
するのが好ましい。またイオン注入後は、９５０〜１０
５０℃でアニールを行う。この濃度設定及びアニール処
理により、前記不純物拡散層２は引っ張り応力を有する
引っ張り応力層となる。このため、第７工程（Ｓ７）で
前記シリコン基板１の所定箇所を裏面側よりエッチング
して１〜３μｍの厚みのシリコンダイアフラム３を形成
した際に、そのシリコンダイアフラム３が緊張状態とな
り、撓みを防止することができるのである。従って、本
発明方法では、このイオン注入後のアニール処理は、通
常のイオン注入によって生じた欠陥を回復させる働きの
他に、エッチングストッパ層を引っ張り応力化する作用
を奏するのである。
ッパ層形成 この工程では、単結晶のシリコン基板１の表面上に、こ
のシリコン基板１を後述する第７工程（Ｓ７）で、裏面
側よりエッチングする際のエッチングストッパ層２とし
て機能するＰ型の不純物拡散層２を形成する。具体的に
は、前記Ｐ型不純物拡散層２はボロンイオン（Ｂ+）の
イオン注入で行う。ここで、前記不純物拡散層２の拡散
深さは１〜３μｍ、Ｂ+濃度は５×１０19／ｃｍ3以上と
するのが好ましい。またイオン注入後は、９５０〜１０
５０℃でアニールを行う。この濃度設定及びアニール処
理により、前記不純物拡散層２は引っ張り応力を有する
引っ張り応力層となる。このため、第７工程（Ｓ７）で
前記シリコン基板１の所定箇所を裏面側よりエッチング
して１〜３μｍの厚みのシリコンダイアフラム３を形成
した際に、そのシリコンダイアフラム３が緊張状態とな
り、撓みを防止することができるのである。従って、本
発明方法では、このイオン注入後のアニール処理は、通
常のイオン注入によって生じた欠陥を回復させる働きの
他に、エッチングストッパ層を引っ張り応力化する作用
を奏するのである。
【００２２】（２）第２工程（Ｓ２）：絶縁膜形成 この工程では、前記不純物拡散層２の上にＳｉＯ2膜４
をＣＶＤ法等の通常の酸化膜或いは絶縁膜形成方法によ
って形成する。膜厚は概ね５０００Åである。この絶縁
膜は後述の第４工程（Ｓ４）で形成される下部電極６と
前記不純物拡散層２間の電気的な導通を防止する。つま
り、前記不純物拡散層２はキャリア濃度が高く導電性を
有するため、前記下部電極６と他の電極や配線とを短絡
させたり不要な寄生容量等を発生させたりするのを防止
するためである。尚、このＳｉＯ 2膜４の膜厚も薄い方
が前記シリコンダイアフラム３の実効的な厚みを薄くで
き、微差圧センサの応答性の向上に寄与する。
をＣＶＤ法等の通常の酸化膜或いは絶縁膜形成方法によ
って形成する。膜厚は概ね５０００Åである。この絶縁
膜は後述の第４工程（Ｓ４）で形成される下部電極６と
前記不純物拡散層２間の電気的な導通を防止する。つま
り、前記不純物拡散層２はキャリア濃度が高く導電性を
有するため、前記下部電極６と他の電極や配線とを短絡
させたり不要な寄生容量等を発生させたりするのを防止
するためである。尚、このＳｉＯ 2膜４の膜厚も薄い方
が前記シリコンダイアフラム３の実効的な厚みを薄くで
き、微差圧センサの応答性の向上に寄与する。
【００２３】（３）第３工程（Ｓ３）：窒化膜形成 この工程では、前記シリコン基板１の裏面側表面にＳｉ
Ｎ膜５をＣＶＤ法等の通常の窒化膜或いは絶縁膜形成方
法によって形成する。このＳｉＮ膜５は第７工程（Ｓ
７）で前記シリコン基板１の所定箇所を裏面側より選択
的にエッチングする際に、前記シリコンダイアフラム３
を形成しない、つまり、エッチングしない箇所をマスク
として機能する。尚、このＳｉＮ膜５のパターニングは
第７工程（Ｓ７）で行う。
Ｎ膜５をＣＶＤ法等の通常の窒化膜或いは絶縁膜形成方
法によって形成する。このＳｉＮ膜５は第７工程（Ｓ
７）で前記シリコン基板１の所定箇所を裏面側より選択
的にエッチングする際に、前記シリコンダイアフラム３
を形成しない、つまり、エッチングしない箇所をマスク
として機能する。尚、このＳｉＮ膜５のパターニングは
第７工程（Ｓ７）で行う。
【００２４】（４）第４工程（Ｓ４）：下部電極形成 この工程では、前記ＳｉＯ2膜４上に所定の平面形状の
前記下部電極６を形成する。この下部電極６は、最終的
に前記シリコンダイアフラム３上に形成される圧電薄膜
７であるＰＺＴ膜７の下面側に設けられる電極である。
第４工程（Ｓ４）の詳細について、図２に基づいて説明
する。図２に示すように、先ず、前記ＳｉＯ2膜４上に
第１フォトレジスト９（ＡＺ−５２１４Ｅ）を塗布する
（ステップ４１）。次に、その第１フォトレジスト９の
プリベークを行う（ステップ４２）。次に、前記下部電
極６の平面形状に合わせて予め作成された第１フォトマ
スク１０のアライメントを行い、前記第１フォトレジス
ト９上に設置し（ステップ４３）、引き続き、１回目の
紫外線露光を行う（ステップ４４）。次に、フォトレジ
スト反転べークを行い（ステップ４５）、２回目の紫外
線露光（全面露光）を行う（ステップ４６）。次に、前
記第１フォトレジスト９を現像処理して、前記下部電極
６を形成する箇所の前記第１フォトレジスト９を除去す
る（ステップ４７）。次に、前記ＳｉＯ2膜４と前記第
１フォトレジスト９の内のステップ４７で残された第１
フォトレジスト９ａ上に、前記下部電極６を形成する第
１プラチナ（Ｐｔ）膜６ａをスパッタリング法で形成す
る（ステップ４８）。最後に、リフトオフ法で、前記第
１Ｐｔ膜６ａの内の前記第１フォトレジスト９ａ上に位
置する部分を前記第１フォトレジスト９ａとともに除去
し、前記下部電極６を所定の平面形状に形成する（ステ
ップ４９）。
前記下部電極６を形成する。この下部電極６は、最終的
に前記シリコンダイアフラム３上に形成される圧電薄膜
７であるＰＺＴ膜７の下面側に設けられる電極である。
第４工程（Ｓ４）の詳細について、図２に基づいて説明
する。図２に示すように、先ず、前記ＳｉＯ2膜４上に
第１フォトレジスト９（ＡＺ−５２１４Ｅ）を塗布する
（ステップ４１）。次に、その第１フォトレジスト９の
プリベークを行う（ステップ４２）。次に、前記下部電
極６の平面形状に合わせて予め作成された第１フォトマ
スク１０のアライメントを行い、前記第１フォトレジス
ト９上に設置し（ステップ４３）、引き続き、１回目の
紫外線露光を行う（ステップ４４）。次に、フォトレジ
スト反転べークを行い（ステップ４５）、２回目の紫外
線露光（全面露光）を行う（ステップ４６）。次に、前
記第１フォトレジスト９を現像処理して、前記下部電極
６を形成する箇所の前記第１フォトレジスト９を除去す
る（ステップ４７）。次に、前記ＳｉＯ2膜４と前記第
１フォトレジスト９の内のステップ４７で残された第１
フォトレジスト９ａ上に、前記下部電極６を形成する第
１プラチナ（Ｐｔ）膜６ａをスパッタリング法で形成す
る（ステップ４８）。最後に、リフトオフ法で、前記第
１Ｐｔ膜６ａの内の前記第１フォトレジスト９ａ上に位
置する部分を前記第１フォトレジスト９ａとともに除去
し、前記下部電極６を所定の平面形状に形成する（ステ
ップ４９）。
【００２５】（５）第５工程（Ｓ５）：ＰＺＴ膜形成 この工程では、ＣＶＤ法等の周知手法によって前記ＰＺ
Ｔ膜７を前記ＳｉＯ2膜４及び前記下部電極６上に形成
する。ここで、前記ＳｉＯ2膜４によって、上記したよ
うに前記下部電極６と導電性の前記不純物拡散層２との
間が絶縁されるとともに、前記ＰＺＴ膜７と前記不純物
拡散層２との間も絶縁される。
Ｔ膜７を前記ＳｉＯ2膜４及び前記下部電極６上に形成
する。ここで、前記ＳｉＯ2膜４によって、上記したよ
うに前記下部電極６と導電性の前記不純物拡散層２との
間が絶縁されるとともに、前記ＰＺＴ膜７と前記不純物
拡散層２との間も絶縁される。
【００２６】（６）第６工程（Ｓ６）：上部電極形成 この工程では、前記ＰＺＴ膜７上に所定の平面形状の上
部電極８を形成する。この上部電極８は、前記シリコン
ダイアフラム３上に形成される前記ＰＺＴ膜７の上面側
に設けられる電極である。第６工程（Ｓ６）の詳細につ
いて、図３に基づいて説明する。尚、図３に示すよう
に、本工程は、前記下部電極６を形成した第４工程（Ｓ
４）と実質的に同じである。先ず、前記ＰＺＴ膜７上に
第２フォトレジスト１１（ＡＺ−５２１４Ｅ）を塗布す
る（ステップ６１）。次に、その第２フォトレジスト１
１のプリベークを行う（ステップ６２）。次に、前記上
部電極８の平面形状に合わせて予め作成された第２フォ
トマスク１２のアライメントを行い、前記第２フォトレ
ジスト１１上に設置し（ステップ６３）、引き続き、１
回目の紫外線露光を行う（ステップ６４）。次に、フォ
トレジスト反転べークを行い（ステップ６５）、２回目
の紫外線露光（全面露光）を行う（ステップ６６）。次
に、前記第２フォトレジスト１１を現像処理して、前記
上部電極８を形成する箇所の前記第２フォトレジスト１
１を除去する（ステップ６７）。次に、前記ＰＺＴ膜７
と前記第２フォトレジスト１１の内のステップ６７で残
された第２フォトレジスト１１ａ上に、前記上部電極８
を形成する第２プラチナ（Ｐｔ）膜８ａをスパッタリン
グ法で形成する（ステップ６８）。最後に、リフトオフ
法で、前記第２Ｐｔ膜８ａの内の前記第２フォトレジス
ト１１ａ上に位置する部分を前記第２フォトレジスト１
１ａとともに除去し、前記上部電極８を所定の平面形状
に形成する（ステップ６９）。
部電極８を形成する。この上部電極８は、前記シリコン
ダイアフラム３上に形成される前記ＰＺＴ膜７の上面側
に設けられる電極である。第６工程（Ｓ６）の詳細につ
いて、図３に基づいて説明する。尚、図３に示すよう
に、本工程は、前記下部電極６を形成した第４工程（Ｓ
４）と実質的に同じである。先ず、前記ＰＺＴ膜７上に
第２フォトレジスト１１（ＡＺ−５２１４Ｅ）を塗布す
る（ステップ６１）。次に、その第２フォトレジスト１
１のプリベークを行う（ステップ６２）。次に、前記上
部電極８の平面形状に合わせて予め作成された第２フォ
トマスク１２のアライメントを行い、前記第２フォトレ
ジスト１１上に設置し（ステップ６３）、引き続き、１
回目の紫外線露光を行う（ステップ６４）。次に、フォ
トレジスト反転べークを行い（ステップ６５）、２回目
の紫外線露光（全面露光）を行う（ステップ６６）。次
に、前記第２フォトレジスト１１を現像処理して、前記
上部電極８を形成する箇所の前記第２フォトレジスト１
１を除去する（ステップ６７）。次に、前記ＰＺＴ膜７
と前記第２フォトレジスト１１の内のステップ６７で残
された第２フォトレジスト１１ａ上に、前記上部電極８
を形成する第２プラチナ（Ｐｔ）膜８ａをスパッタリン
グ法で形成する（ステップ６８）。最後に、リフトオフ
法で、前記第２Ｐｔ膜８ａの内の前記第２フォトレジス
ト１１ａ上に位置する部分を前記第２フォトレジスト１
１ａとともに除去し、前記上部電極８を所定の平面形状
に形成する（ステップ６９）。
【００２７】（７）第７工程（Ｓ７）：ダイアフラム形
成 この工程では、前記シリコン基板１の所定箇所を裏面側
より選択的にエッチングして、前記シリコンダイアフラ
ム３を形成する。図４に基づいて、第７工程（Ｓ７）の
詳細について説明する。先ず、前記ＳｉＮ膜５の下面側
表面に第３フォトレジスト１３（ＡＺ−１３７５）を塗
布する（ステップ７１）。次に、前記シリコンダイアフ
ラム３の平面形状に合わせて予め作成された第３フォト
マスク１４のアライメントを行い、前記第３フォトレジ
スト１３の下面側に設置し（ステップ７２）、引き続
き、紫外線露光を行う（ステップ７３）。次に、前記第
３フォトレジスト１３を現像処理して、前記シリコンダ
イアフラム３を形成しない、つまり前記シリコン基板１
をエッチングしない箇所の前記第３フォトレジスト１３
を除去する（ステップ７４）。次に、前記ＳｉＮ膜５を
前記シリコンダイアフラム３の平面形状に合わせてパタ
ーニング（エッチング）する際のマスクとして機能する
第３プラチナ（Ｐｔ）膜１５を、前記ＳｉＮ膜５と前記
第３フォトレジスト１３の内のステップ７４で残された
第３フォトレジスト１３ａの上（下面側）にスパッタリ
ング法で形成する（ステップ７５）。引き続き、リフト
オフ法で、前記第３Ｐｔ膜１５の内の前記第３フォトレ
ジスト１３ａの下面側に位置する部分を前記第３フォト
レジスト１３ａとともに除去して、前記第３Ｐｔ膜１５
のパターニングを行い（ステップ７６）、このパターニ
ング後の前記第３Ｐｔ膜１５をマスクとして前記ＳｉＮ
膜５のエッチングを行う（ステップ７７）。最後に、パ
ターニング後の前記第３Ｐｔ膜１５と前記ＳｉＮ膜５を
マスクに前記シリコン基板１のエッチングを行う（ステ
ップ７８）。このステップ７８におけるエッチングはド
ライエッチ処理も使用可能だが、エッチング後の前記シ
リコンダイアフラム３の下面を平坦に仕上げるには化学
薬品を使用するウェットエッチ処理が好ましい。また、
このウェットエッチ処理のエッチャントとしては、ＫＯ
Ｈ（水酸化カリウム）またはＥＰＷ（エチレンジアミン
・ピロカテコール・ウォータ）を使用する。このステッ
プ７８におけるエッチングが、前記シリコン基板１と前
記不純物拡散層２とのエッチング速度の差によって前記
不純物拡散層２の下面側で終了する結果、前記シリコン
ダイアフラム３が前記不純物拡散層２の内の前記エッチ
ングにより露出した部分に形成され、その厚さは、前記
不純物拡散層２の厚さである１〜３μｍに等しくなる。
成 この工程では、前記シリコン基板１の所定箇所を裏面側
より選択的にエッチングして、前記シリコンダイアフラ
ム３を形成する。図４に基づいて、第７工程（Ｓ７）の
詳細について説明する。先ず、前記ＳｉＮ膜５の下面側
表面に第３フォトレジスト１３（ＡＺ−１３７５）を塗
布する（ステップ７１）。次に、前記シリコンダイアフ
ラム３の平面形状に合わせて予め作成された第３フォト
マスク１４のアライメントを行い、前記第３フォトレジ
スト１３の下面側に設置し（ステップ７２）、引き続
き、紫外線露光を行う（ステップ７３）。次に、前記第
３フォトレジスト１３を現像処理して、前記シリコンダ
イアフラム３を形成しない、つまり前記シリコン基板１
をエッチングしない箇所の前記第３フォトレジスト１３
を除去する（ステップ７４）。次に、前記ＳｉＮ膜５を
前記シリコンダイアフラム３の平面形状に合わせてパタ
ーニング（エッチング）する際のマスクとして機能する
第３プラチナ（Ｐｔ）膜１５を、前記ＳｉＮ膜５と前記
第３フォトレジスト１３の内のステップ７４で残された
第３フォトレジスト１３ａの上（下面側）にスパッタリ
ング法で形成する（ステップ７５）。引き続き、リフト
オフ法で、前記第３Ｐｔ膜１５の内の前記第３フォトレ
ジスト１３ａの下面側に位置する部分を前記第３フォト
レジスト１３ａとともに除去して、前記第３Ｐｔ膜１５
のパターニングを行い（ステップ７６）、このパターニ
ング後の前記第３Ｐｔ膜１５をマスクとして前記ＳｉＮ
膜５のエッチングを行う（ステップ７７）。最後に、パ
ターニング後の前記第３Ｐｔ膜１５と前記ＳｉＮ膜５を
マスクに前記シリコン基板１のエッチングを行う（ステ
ップ７８）。このステップ７８におけるエッチングはド
ライエッチ処理も使用可能だが、エッチング後の前記シ
リコンダイアフラム３の下面を平坦に仕上げるには化学
薬品を使用するウェットエッチ処理が好ましい。また、
このウェットエッチ処理のエッチャントとしては、ＫＯ
Ｈ（水酸化カリウム）またはＥＰＷ（エチレンジアミン
・ピロカテコール・ウォータ）を使用する。このステッ
プ７８におけるエッチングが、前記シリコン基板１と前
記不純物拡散層２とのエッチング速度の差によって前記
不純物拡散層２の下面側で終了する結果、前記シリコン
ダイアフラム３が前記不純物拡散層２の内の前記エッチ
ングにより露出した部分に形成され、その厚さは、前記
不純物拡散層２の厚さである１〜３μｍに等しくなる。
【００２８】以上の処理手順で形成された前記シリコン
ダイアフラム３の上部に形成された前記ＰＺＴ膜７と前
記下部及び上部電極６、８の３層構造部分に圧電変換素
子が形成される。前記シリコンダイアフラム３の下面側
と前記上部電極８の上面側との間の圧力差で前記ＰＺＴ
膜７が変形し、それに応じて発生する弾性エネルギが電
気エネルギに変換され、前記圧力差が電気信号として前
記下部及び上部電極６、８間で検出される構造となって
いる。
ダイアフラム３の上部に形成された前記ＰＺＴ膜７と前
記下部及び上部電極６、８の３層構造部分に圧電変換素
子が形成される。前記シリコンダイアフラム３の下面側
と前記上部電極８の上面側との間の圧力差で前記ＰＺＴ
膜７が変形し、それに応じて発生する弾性エネルギが電
気エネルギに変換され、前記圧力差が電気信号として前
記下部及び上部電極６、８間で検出される構造となって
いる。
【００２９】（別実施形態）以下に他の実施形態を説明
する。 〈１〉前記第１工程（Ｓ１）において形成した前記不純
物拡散層２はイオン注入によらずに１１００℃程度の熱
拡散法によって形成しても構わない。この場合、前記ア
ニール処理は不要である。
する。 〈１〉前記第１工程（Ｓ１）において形成した前記不純
物拡散層２はイオン注入によらずに１１００℃程度の熱
拡散法によって形成しても構わない。この場合、前記ア
ニール処理は不要である。
【００３０】〈２〉前記第２〜第７工程（Ｓ２〜Ｓ７）
において形成した前記ＳｉＯ2膜４、前記ＳｉＮ膜５、
前記ＰＺＴ膜７、前記第１Ｐｔ膜６ａ、前記第２Ｐｔ膜
８ａ、前記第３Ｐｔ膜１５の各形成方法（成膜、パター
ニング）は、必ずしも上記実施形態の形成方法に限定さ
れるものではない。
において形成した前記ＳｉＯ2膜４、前記ＳｉＮ膜５、
前記ＰＺＴ膜７、前記第１Ｐｔ膜６ａ、前記第２Ｐｔ膜
８ａ、前記第３Ｐｔ膜１５の各形成方法（成膜、パター
ニング）は、必ずしも上記実施形態の形成方法に限定さ
れるものではない。
【００３１】〈３〉上記実施形態では、前記圧電薄膜
７、前記下部及び上部電極６、８の材料として、ＰＺＴ
膜及びプラチナを採用したが、その他の材料で形成して
も構わない。
７、前記下部及び上部電極６、８の材料として、ＰＺＴ
膜及びプラチナを採用したが、その他の材料で形成して
も構わない。
【００３２】〈４〉上記実施形態では、本発明方法をシ
リコンマイクロデバイス微差圧センサの作製に適用した
が、アクチュエータ、フルイディック流量センサ、イン
クジェットプリンタヘッド用アクチュエータ等のその他
の圧電変換素子の作製に適用するのも好ましい。
リコンマイクロデバイス微差圧センサの作製に適用した
が、アクチュエータ、フルイディック流量センサ、イン
クジェットプリンタヘッド用アクチュエータ等のその他
の圧電変換素子の作製に適用するのも好ましい。
【００３３】
【発明の効果】以上説明したように、本発明によれば、
圧電薄膜の成膜が容易で、目的の圧電材料とシリコンマ
イクロデバイス加工を組み合わせた構造体を安定して作
製できるシリコンマイクロデバイス加工方法が実現で
き、この結果、シリコンマイクロデバイス微差圧センサ
等の高い応答性能が要求される圧電変換素子を容易に作
成できるようになった。また同時に電圧を印加した場合
には、ダイアフラム部が変位するマイクロアクチュエー
タとしても良好に作動することが確認された。
圧電薄膜の成膜が容易で、目的の圧電材料とシリコンマ
イクロデバイス加工を組み合わせた構造体を安定して作
製できるシリコンマイクロデバイス加工方法が実現で
き、この結果、シリコンマイクロデバイス微差圧センサ
等の高い応答性能が要求される圧電変換素子を容易に作
成できるようになった。また同時に電圧を印加した場合
には、ダイアフラム部が変位するマイクロアクチュエー
タとしても良好に作動することが確認された。
【図１】本発明によるシリコンマイクロデバイス加工方
法のデバイス形成プロセスフローを示すフローチャート
法のデバイス形成プロセスフローを示すフローチャート
【図２】図１に示すデバイス形成プロセスフローの第４
工程の詳細フローチャート
工程の詳細フローチャート
【図３】図１に示すデバイス形成プロセスフローの第６
工程の詳細フローチャート
工程の詳細フローチャート
【図４】図１に示すデバイス形成プロセスフローの第７
工程の詳細フローチャート
工程の詳細フローチャート
１ シリコン基板 ２ エッチングストッパ層（不純物拡散層） ３ シリコンダイアフラム ４ ＳｉＯ2膜 ５ ＳｉＮ膜 ６ 下部電極 ６ａ 第１プラチナ（Ｐｔ）膜 ７ 圧電薄膜（ＰＺＴ膜） ８ 上部電極 ８ａ 第２プラチナ（Ｐｔ）膜 ９、９ａ 第１フォトレジスト９ １０ 第１フォトマスク １１、１１ａ 第２フォトレジスト １２ 第２フォトマスク １３、１３ａ 第３フォトレジスト １４ 第３フォトマスク １５ 第３プラチナ（Ｐｔ）膜
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考） Ｈ０１Ｌ 41/09 Ｈ０１Ｌ 41/08 Ｄ 41/08 (72)発明者 藤井 隆満 京都府京都市下京区中堂寺南町17 株式会 社関西新技術研究所内 Ｆターム(参考） 2C057 AF37 AF93 AG44 AP02 AP14 AP33 AP53 AQ02 BA14 2F055 AA40 BB06 CC02 DD05 EE14 EE23 FF43 GG01
Claims (7)
- 【請求項１】 シリコン基板上に圧電薄膜を堆積させて
圧電変換素子を作製するためのシリコンマイクロデバイ
ス加工方法において、 前記圧電薄膜の堆積工程以降に、前記シリコン基板の所
定箇所をエッチングすることを特徴とするシリコンマイ
クロデバイス加工方法。 - 【請求項２】 前記圧電薄膜の堆積工程より前に、シリ
コン基板上にエッチングストッパ層を形成することを特
徴とする請求項１記載のシリコンマイクロデバイス加工
方法。 - 【請求項３】 前記エッチングストッパ層が引っ張り応
力層である請求項２記載のシリコンマイクロデバイス加
工方法。 - 【請求項４】 前記エッチングストッパ層が前記シリコ
ン基板表面に形成された不純物拡散層である請求項３記
載のシリコンマイクロデバイス加工方法。 - 【請求項５】 前記エッチングストッパ層の不純物がＰ
型のボロンイオンであって、その濃度が５×１０19／ｃ
ｍ3以上である請求項４記載のシリコンマイクロデバイ
ス加工方法。 - 【請求項６】 前記エッチングストッパ層の形成工程に
おいて前記エッチングストッパ層に対する加熱操作を含
むことを特徴とする請求項５記載のシリコンマイクロデ
バイス加工方法。 - 【請求項７】 前記エッチングストッパ層の厚みが１〜
３μｍである請求項５または６記載のシリコンマイクロ
デバイス加工方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP26282498A JP2000091663A (ja) | 1998-09-17 | 1998-09-17 | シリコンマイクロデバイス加工方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP26282498A JP2000091663A (ja) | 1998-09-17 | 1998-09-17 | シリコンマイクロデバイス加工方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2000091663A true JP2000091663A (ja) | 2000-03-31 |
Family
ID=17381131
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP26282498A Pending JP2000091663A (ja) | 1998-09-17 | 1998-09-17 | シリコンマイクロデバイス加工方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2000091663A (ja) |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6860154B2 (en) * | 2001-01-16 | 2005-03-01 | Fujikura Ltd. | Pressure sensor and manufacturing method thereof |
| KR100698287B1 (ko) * | 2005-01-31 | 2007-03-22 | 삼성전자주식회사 | 박막벌크음향공진기 및 그 제조 방법 |
| WO2008041607A1 (fr) * | 2006-10-02 | 2008-04-10 | Panasonic Electric Works Co., Ltd. | Capteur de pression |
| JP2008120100A (ja) * | 2008-02-12 | 2008-05-29 | Seiko Epson Corp | ヘッドの製造方法及びプリンタの製造方法 |
| CN102616732A (zh) * | 2012-04-09 | 2012-08-01 | 上海先进半导体制造股份有限公司 | 悬空半导体薄膜结构及传感器单元的制造方法 |
| EP2624451A1 (en) * | 2010-09-28 | 2013-08-07 | Murata Manufacturing Co., Ltd. | Piezoelectric device and method for manufacturing piezoelectric device |
-
1998
- 1998-09-17 JP JP26282498A patent/JP2000091663A/ja active Pending
Cited By (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6860154B2 (en) * | 2001-01-16 | 2005-03-01 | Fujikura Ltd. | Pressure sensor and manufacturing method thereof |
| KR100698287B1 (ko) * | 2005-01-31 | 2007-03-22 | 삼성전자주식회사 | 박막벌크음향공진기 및 그 제조 방법 |
| US7619492B2 (en) | 2005-01-31 | 2009-11-17 | Samsung Electronics Co., Ltd. | Film bulk acoustic resonator and a method for manufacturing the same |
| WO2008041607A1 (fr) * | 2006-10-02 | 2008-04-10 | Panasonic Electric Works Co., Ltd. | Capteur de pression |
| US7992445B2 (en) | 2006-10-02 | 2011-08-09 | Panasonic Electric Works Co., Ltd. | Pressure sensor |
| JP2008120100A (ja) * | 2008-02-12 | 2008-05-29 | Seiko Epson Corp | ヘッドの製造方法及びプリンタの製造方法 |
| JP4678410B2 (ja) * | 2008-02-12 | 2011-04-27 | セイコーエプソン株式会社 | ヘッドの製造方法及びプリンタの製造方法 |
| EP2624451A1 (en) * | 2010-09-28 | 2013-08-07 | Murata Manufacturing Co., Ltd. | Piezoelectric device and method for manufacturing piezoelectric device |
| EP2624451A4 (en) * | 2010-09-28 | 2015-03-11 | Murata Manufacturing Co | PIEZOELECTRIC DEVICE AND METHOD FOR MANUFACTURING PIEZOELECTRIC DEVICE |
| CN102616732A (zh) * | 2012-04-09 | 2012-08-01 | 上海先进半导体制造股份有限公司 | 悬空半导体薄膜结构及传感器单元的制造方法 |
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