JP2000091448A - 半導体装置の製造方法 - Google Patents

半導体装置の製造方法

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JP2000091448A
JP2000091448A JP10276469A JP27646998A JP2000091448A JP 2000091448 A JP2000091448 A JP 2000091448A JP 10276469 A JP10276469 A JP 10276469A JP 27646998 A JP27646998 A JP 27646998A JP 2000091448 A JP2000091448 A JP 2000091448A
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pattern
gate
gate electrode
region
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Shinsuke Goto
伸介 後藤
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Toshiba Corp
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Abstract

(57)【要約】 【課題】 従来製造工程よりリソグラフィー及びエッチ
ングの回数を多くしてゲートパターンマスクに忠実なゲ
ート電極パターンを形成する半導体装置の製造方法を提
供する。 【解決手段】 Ｐ型シリコン半導体基板１０の上にゲー
ト電極パターン５を形成する。このパターンは、ショー
トニングし易い部分を第１回目のリソグラフィー工程に
よりパターンを形成する際には繋げておき、第２回目の
リソグラフィー工程では、その部分１４を分断する。即
ち先のリソグラフィー工程では繋いでおいた部分は後の
リソグラフィー工程で最終的には分離除去する。この様
なゲート電極５はＳＲＡＭセル１５が繰り返し形成され
た半導体基板１０に形成されている。半導体基板１０の
主面にはＳＴＩ構造の素子分離領域１及び素子分離領域
１に囲まれた素子領域２が形成されており素子領域２に
はゲート酸化膜となるシリコン酸化膜３が形成されてい
る。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は微細なゲートパター
ンを備えた半導体装置の製造方法に関するものである。
【０００２】
【従来の技術】従来ＭＩＳトランジスタをセルとして備
えた半導体装置を形成する場合、複数のセルが繰り返し
形成される微細なゲートパターンマスクを使用する。図
２２は、従来のＭＩＳトランジスタを備えた半導体装置
の断面図である。Ｐ型シリコン半導体基板１００には、
ＳＴＩ(Shallow Trench Isolation)構造の素子分離領域
１０１が形成されている。素子分離領域１０１に囲まれ
た素子領域にはＰ型ＭＯＳトランジスタが形成されてい
る。素子領域１１０は、Ｎウエルに囲まれており、ソー
ス／ドレイン領域として用いられるＰ型不純物拡散領域
１０３が形成されている。ソース／ドレイン領域１０３
間の上にはゲート酸化膜１０４を介してポリシリコンな
どからなるゲート電極１０５が形成されている。ゲート
側壁にはシリコン窒化膜やシリコン酸化膜などの側壁絶
縁膜１０６が形成されている。半導体基板１００上には
ゲート電極１０５を被覆するようにＣＶＤＳｉＯ2 など
の層間絶縁膜１０７が形成されている。
【０００３】
【発明が解決しようとする課題】図２２に示す半導体基
板にゲート電極を形成する従来の方法は、次のように行
われる。まず、半導体基板１００主面にＳＴＩ構造の素
子分離領域１０１と素子分離領域１０１に囲まれた素子
領域１１０を形成する。素子領域１１０のパターンは、
半導体基板１００に縦方向及び横方向にそれぞれ繰り返
し形成される。図２４は、半導体基板の平面図であり、
図２２は、図２４のＡ、Ａ′線に沿う部分の断面図であ
る。図２３は、半導体基板に転写するゲート電極パター
ンの平面図であり、このパターンが半導体基板主面の縦
方向及び横方向に繰り返し形成される。次に、半導体基
板１００を酸素を含む雰囲気中で熱酸化させて素子領域
１１０にゲート酸化膜となるシリコン酸化膜１０４を形
成する。その後、化学気相堆積法（ＣＶＤ;Chemical Va
pour Deposition ）を用いてゲート電極に用いられるポ
リシリコン膜を堆積させる。この上にフォトレジストを
形成し、ゲートパターンマスクを介してこれを露光し、
露光後現像されたフォトレジストをマスクにしてポリシ
リコン膜をエッチングすると図２３に示すようなパター
ンを有するゲート電極が形成される。このようにリソグ
ラフィー法により図２３のゲート電極を半導体基板に配
置形成した構成が図２４に示されている。
【０００４】ところで、リソグラフィー法により図２３
に示すようなゲート電極パターン１０５を図２４に示す
素子領域１１０、素子分離領域１０１が形成されたシリ
コン半導体基板１００上に直接転写しようとすると、露
光時の影響などにより、図２４に示すようなゲート電極
パターンのフリンジがショートニングを起こし、また丸
まる効果が起き、素子分離領域１０１上から脱落するこ
とがあった。そのためゲート電極１０５が素子領域１１
０上に十分に形成されず、ゲート幅が実際より短くなっ
たり、さらにはトランジスタ特性を示さないこともあっ
た。そこで従来は、こうした脱落を防ぐためにリソグラ
フィー法におけるゲートパターンマスク上でフリンジの
丸まる効果に対応してフリンジを伸ばすようにしてい
た。しかし、近年ではパターンが微細化されているので
マスク上で補正することも難しくなってきている。さら
にゲート電極間の接触を避けるためにパターンが直線で
あるべきところをわざわざ曲げて距離を稼ぐことをして
いたが、微細化が進む中でこのようなことは困難になっ
て来ている。本発明は、このような事情によりなされた
ものであり、従来よりリソグラフィー及びエッチングの
回数を多くして、ゲートパターンマスクに忠実なゲート
電極のパターンを形成する半導体装置の製造方法を提供
する。
【０００５】
【課題を解決するための手段】本発明は、例えば、ＳＲ
ＡＭセル等のゲートパターンのようなショートニングし
易いパターンを形成する際にリソグラフィー工程を２回
行い、最終的には分離すべき部分を最初のリソグラフィ
ー工程では繋げた状態にしておき、第２のリソグラフィ
ー工程で上記最終的には分離すべき部分を分離除去する
ことを特徴としている。このようにゲート電極を形成す
る際にリソグラフィー工程を２回行うことにより、ショ
ートニングをなくすとともにフリンジの丸まる効果を無
くすことができる。
【０００６】すなわち、本発明の半導体装置の製造方法
は、半導体基板主面に素子分離領域とこの素子分離領域
に囲まれた素子領域を形成する工程と、前記半導体基板
の上に第１の絶縁膜を介して導電膜を堆積させる工程
と、前記導電膜をパターニングして複数のＭＩＳトラン
ジスタのゲート電極が連続されている第１のゲートパタ
ーンに加工する工程と、前記半導体基板上に前記第１の
ゲートパターンを被覆するように第２の絶縁膜を堆積さ
せる工程と、前記第２の絶縁膜の表面を平坦した後、前
記第１のゲートパターンの所定の領域をエッチング除去
し前記第１のゲートパターンから所定の部分が分断され
た第２のゲートパターンに加工する工程と、前記第１の
ゲートパターンのエッチング除去された領域を埋めるよ
うに前記半導体基板上に第３の絶縁膜を堆積させる工程
とを備えることを特徴としている。前記第１のゲートパ
ターンは、前記素子分離領域上の領域がエッチング除去
されてその所定の部分が分断されるようにしても良い。
前記第２のゲートパターンは、ＳＲＡＭセルを構成する
トランジスタのゲート電極に用いても良い。
【０００７】
【発明の実施の形態】以下、図面を参照して発明の実施
の形態を説明する。まず、図１乃至図１８を参照して第
１の実施例を説明する。図１は、半導体基板の平面図、
図２は、図１のＡ−Ａ′線、Ｂ−Ｂ′線及びＣ−Ｃ′線
に沿う部分の断面図、図３は、半導体基板の平面図、図
４は、半導体基板の平面図、図５は、図４のＡ−Ａ′
線、Ｂ−Ｂ′線及びＣ−Ｃ′線に沿う部分の断面図、図
６は、第１のゲートパターンの平面図、図７は、半導体
基板の平面図、図８は、図７のＡ−Ａ′線、Ｂ−Ｂ′線
及びＣ−Ｃ′線に沿う部分の断面図、図９は、図７のＣ
−Ｃ′線に沿う部分のゲート電極に側壁絶縁膜を形成し
た断面図、図１０は、半導体基板の平面図、図１１は、
図１０のＡ−Ａ′線、Ｂ−Ｂ′線及びＣ−Ｃ′線に沿う
部分の断面図、図１２は、半導体基板の平面図、図１３
は、図１２のＡ−Ａ′線、Ｂ−Ｂ′線及びＣ−Ｃ′線に
沿う部分の断面図、図１４は、半導体基板の平面図、図
１５は、図１４のＡ−Ａ′線及びＢ−Ｂ′線に沿う部分
の断面図、図１６は、図１４のＡ−Ａ′線及びＢ−Ｂ′
線に沿う部分に絶縁膜を形成した断面図、図１７は、Ｓ
ＲＡＭメモリセルの回路図、図１８は、第２のゲートパ
ターンが転写された半導体基板の平面図である。
【０００８】Ｐ型シリコン半導体基板１０主面にリソグ
ラフィー法を用い従来の図２４と同じパターンを転写
し、ＳＴＩ構造の素子分離領域１及び素子分離領域１に
囲まれた素子領域２を形成する。すなわち、半導体基板
１０主面の上にフォトレジストを形成し、パターンマス
クを介してこれを露光し、露光後現像されたフォトレジ
ストをマスクにして半導体基板１０主面を異方性エッチ
ングしてトレンチを形成する。このトレンチにＣＶＤＳ
ｉＯ2 などの絶縁膜を埋め込んで素子分離領域１を形成
する。素子領域２のパターンは、半導体基板１０の縦方
向及び横方向にそれぞれ繰り返し形成される。また半導
体基板１０にはＰウエル、Ｎウエル、Ｐウエルが形成さ
れる（図１、図２）。この後半導体基板１０を酸素を含
む雰囲気中で熱酸化させ素子領域２にゲート酸化膜とな
るシリコン酸化膜３を形成する（図３）。
【０００９】次にＣＶＤ法を用いてポリシリコン膜４を
半導体基板１０主面の全面に堆積させる（図４、図
５）。次に、ポリシリコン膜４の上にフォトレジストを
形成し、ゲートパターンマスクを介してこれを露光し、
露光後現像されたフォトレジストをマスクにして、例え
ば、イオンエッチング法などの異方性エッチングをポリ
シリコン膜に行うと図６に示すようなパターン（第１の
ゲートパターン）を有するゲート電極５が形成される。
図６は、このリソグラフィー法（第１回目のリソグラフ
ィー）によって半導体基板１０上にゲート電極パターン
５が転写された状態を示し、このパターンが半導体基板
１０主面の縦方向及び横方向に繰り返し形成される。
【００１０】次に、リソグラフィー法により半導体基板
１０の上に形成したフォトレジスト（図示しない）をパ
ターニングし、パターニングしたフォトレジストをマス
クにして半導体基板１０にＰ型、Ｎ型の各不純物をイオ
ン注入し浅い不純物拡散領域６を形成する。その後、Ｃ
ＶＤ法によりシリコン酸化膜（ＣＶＤＳｉＯ2 ）を１０
０ｎｍ程度堆積させる。このシリコン酸化膜は、反応性
イオンエッチング（ＲＩＥ;Reactive Ion Etching ）法
により異方性エッチングを実施して側壁絶縁膜（ＣＶＤ
ＳｉＯ2 ）７を形成する。その後、リソグラフィー法に
より半導体基板１０上に形成したフォトレジスト（図示
しない）をパターニングし、これをマスクにしてＰ型及
びＮ型の各ＭＯＳトランジスタのソース／ドレイン領域
となる不純物拡散領域８を形成する（図９）。図９は、
図８と同じく図７のＣ−Ｃ′線に沿う部分の断面を示し
ているので、不純物拡散領域はＮウエルに形成され、Ｐ
型ＭＯＳトランジスタのＰ型ソース／ドレイン領域８を
構成する。この後ＣＶＤ法によりシリコン窒化膜（ＣＶ
ＤＳｉＮ）９を４５ｎｍ程度、シリコン酸化膜（ＣＶＤ
ＳｉＯ2 ）１１を５００ｎｍ程度順次堆積させる（図１
０、図１１）。
【００１１】次に、化学的機械的研磨法（ＣＭＰ;Chemi
cal Mechanical Polishing) を用いてゲート電極５のパ
ターン上部のシリコン窒化膜９が露出するまで研磨しそ
の表面を平坦化する（図１２、図１３）。次に、リソグ
ラフィー法（第２回目のリソグラフィー）により半導体
基板１０上に形成したフォトレジスト（図示しない）を
パターニングして、ゲート電極５のパターンを分断する
ように配置された開口部１２を形成する。パターニング
したフォトレジストをマスクにしてこの開口部１２に露
出したシリコン窒化膜９及びその下に形成されたゲート
電極５を、例えば、条件を変えたＲＩＥ法などにより異
方性エッチングして除去し、これにより側壁絶縁膜７及
びゲート電極５で囲まれる開口を形成する。このリソグ
ラフィー法による処理によりゲート電極５は、図６に示
したようなパターンから所定の部分が分断されたパター
ン（第２のゲートパターン）となる（図１４、図１
５）。次に、上記開口を埋めるように半導体基板１０上
にＣＶＤ法によりシリコン酸化膜（ＣＶＤＳｉＯ2 ）１
３を３００ｎｍ程度堆積させ、（図１６）ＣＭＰ法によ
り表面をポリッシングして平坦化する。その後シリコン
酸化膜１３の上に配線形成などの後処理工程を施して半
導体装置を形成する。
【００１２】図１８は、素子分離領域１が形成された半
導体基板１０にゲート電極を転写した平面図であり、ト
ランジスタの位置関係を明らかにするために層間絶縁膜
及び配線等は記載を省略している。この実施例は、図１
７に示すＳＲＡＭセル１５を含む半導体装置である。図
１８に示すように、第２回目のリソグラフィーにより形
成されたゲート電極５の分断された部分１４をみると、
角部は直線的に整形されており、第１回目のリソグラフ
ィーによって生じる端部の丸み形状は発生しない。図１
８の半導体基板１０には、複数のＳＲＡＭセル１５が繰
り返し形成されており、各ＳＲＡＭセル１５は、ＰＭＯ
ＳトランジスタＱ３、Ｑ４、ＮＭＯＳトランジスタＱ
１、Ｑ２、Ｑ５、Ｑ６から構成されている。
【００１３】ＳＲＡＭは、フリップフロップ回路を基本
に構成したメモリ方式である。図１７及び図１８に示す
ＳＲＡＭセルは、６トランジスタから構成されており、
ＣＭＯＳトランジスタＱ３、Ｑ４、Ｑ５、Ｑ６から構成
された１対のインバータ回路をフリップフロップ構成に
接続し、各記憶ノードにワード線をゲート入力とする１
対のアクセストランジスタＱ１、Ｑ２を接続したもので
ある。このＳＲＡＭは、アクセストランジスタＱ１、Ｑ
２を通して、そのソース又はドレインに接続されたビッ
ト線との間で読み出し、書き込みのデータ転送を行う。
ワ−ド線は、ロウ（行）デコーダ回路の出力であり、Ｓ
ＲＡＭセルが選択された時のみ１レベルとなり、アクセ
ストランジスタＱ１、Ｑ２をオンさせる。１対のビット
線は、ＳＲＡＭセルが選択される前に予め同一の電圧レ
ベルに設定され、前に選択されていたＳＲＡＭセルのデ
ータが次に新しく選択されるＳＲＡＭセルに誤って書き
込まれないように保護される。書き込みサイクルの場合
は、アクセスされたＳＲＡＭセルのデータに対応して１
対のビット線上に転送されたデータがＳＲＡＭセルのア
クセストランジスタＱ１、Ｑ２を通してＳＲＡＭセルに
書き込まれる。以上第１の実施例では、２回のリソグラ
フィーを実施することによりゲート電極パターンのショ
ートニングを改善でき、ゲートパターンマスクに忠実な
パターンをウェーハ上に再現できる。またこの方法を用
いることにより素子分離領域近辺でゲートが丸まること
が無くなるのでトランジスタ特性を向上させることがで
きる。
【００１４】次に、図１９乃至図２１を参照して第２の
実施例を説明する。図１９は、第１回目のリソグラフィ
ーで半導体基板上に転写すべきゲート電極パターン（第
１のゲートパターン）の平面図、図２０は、第２回目の
リソグラフィーを説明する半導体基板の平面図、図２１
は、第２回目のリソグラフィー後に形成されたゲート電
極パターン（第２のゲートパターン）を有する半導体基
板の平面図である。図２０に示すように、Ｐ型シリコン
半導体基板２０主面にＳＴＩ構造の素子分離領域２１及
び素子分離領域２１に囲まれた素子領域２２を形成す
る。半導体基板２０には素子領域パターンの中央にＮウ
エルが形成され、両端（図の上下）にＰウエルが形成さ
れている。この素子領域パターンは、半導体基板２０主
面の上下、左右の方向に繰り返し形成されている。次
に、半導体基板２０を酸素を含む雰囲気中で熱酸化させ
素子領域２２にゲート酸化膜となるシリコン酸化膜２３
を形成する。
【００１５】次に、ＣＶＤ法を用いてポリシリコン膜を
半導体基板２０主面の全面に堆積させる。次に、ポリシ
リコン膜の上にフォトレジストを形成し、ゲートパター
ンマスクを介してこれを露光し、露光後現像されたフォ
トレジストをマスクにして、例えば、イオンエッチング
法などの異方性エッチングをポリシリコン膜に行って図
１９に示すようなパターンを有するゲート電極２５を形
成する。図２０は、この第１回目のリソグラフィー法に
よって半導体基板２０上にゲート電極パターン２５が転
写された状態を示し、このパターンが半導体基板２０主
面の縦方向及び横方向に繰り返し形成される。
【００１６】次に、リソグラフィー法により半導体基板
２０上に形成したフォトレジストをパターニングし、パ
ターニングしたフォトレジストをマスクにして半導体基
板２０にＰ型、Ｎ型の各不純物をイオン注入して浅いＰ
型又はＮ型不純物拡散領域を形成する。その後ＣＶＤ法
によりシリコン酸化膜（ＣＶＤＳｉＯ2 ）を１００ｎｍ
程度堆積させる。このシリコン酸化膜は、反応性イオン
エッチング（ＲＩＥ）法により異方性エッチングを行っ
て側壁絶縁膜（ＣＶＤＳｉＯ2 ）を形成する。その後、
リソグラフィー法により半導体基板２０上に形成したフ
ォトレジストをパターニングし、これをマスクにしてＰ
型及びＮ型の各ＭＯＳトランジスタのソース／ドレイン
領域となるＰ型又はＮ型不純物拡散領域を形成する。こ
の後ＣＶＤ法によりシリコン窒化膜（ＣＶＤＳｉＮ）２
９を４５ｎｍ程度、シリコン酸化膜（ＣＶＤＳｉＯ2 ）
３０を５００ｎｍ程度順次堆積させる。次に、ＣＭＰ法
を用いてゲート電極２５のパターン上部のシリコン窒化
膜２９が露出するまで研磨しその表面を平坦化する。
【００１７】次に、第２回目のリソグラフィーにより半
導体基板２０の上に形成したフォトレジストをパターニ
ングして、ゲート電極２５のパターンを分断するように
配置された開口部２６、２７、２８を形成する。パター
ニングしたフォトレジストをマスクにしてこの開口部２
６、２７、２８に露出したシリコン窒化膜２９及びその
下に形成されたゲート電極２５を、例えば、ＲＩＥ法な
どにより異方性エッチングを行って除去し、これにより
側壁絶縁膜及びゲート電極２５で囲まれる開口を形成す
る。このリソグラフィー法による処理により、ゲート電
極２５は図１９に示したようなパターンから所定の部分
が分断されたパターンとなる。次に、これら開口を埋め
るように半導体基板２０上にＣＶＤ法によりシリコン酸
化膜（ＣＶＤＳｉＯ2 ）を３００ｎｍ程度堆積させ、Ｃ
ＭＰ法により表面をポリッシングして平坦化する。その
後シリコン酸化膜の上に配線形成などの後処理工程を施
して半導体装置を形成する。
【００１８】図２１は、素子分離領域２１が形成された
半導体基板２０にゲート電極２５を転写した平面図であ
り、トランジスタの位置関係を明らかにするために層間
絶縁膜及び配線等は記載を省略している。この実施例
は、図１７に示すＳＲＡＭセル３１を含む半導体装置で
ある。前述の第２回目のリソグラフィーにより形成され
たゲート電極２５の分断された部分３２をみると、角部
は直線的に整形されており、第１回目のリソグラフィー
によって生じる端部の丸み形状は発生しない。半導体基
板２０には、複数のＳＲＡＭセル３１が繰り返し形成さ
れている。この実施例は、第１の実施例のゲート電極と
同じ様に図の水平方向のパターンと垂直方向のパターン
とから構成されている。そして第１の実施例では垂直方
向の中央部分に分断部分を設けているにすぎないが、こ
の実施例では、水平方向のパターンに近接した部分の垂
直方向のパターンにも分断部分を設けている。
【００１９】このように最終的に別れている部分をつな
げ、２回のリソグラフィーによりその部分を分離する
と、丸みのない端部が形成されるので、ゲート電極パタ
ーンのショートニングを防ぐことができる。分断部分は
ゲート電極パターンの所要の任意の位置に形成すること
ができる。第２の実施例で追加した部分は、第１の実施
例では水平方向のパターンと垂直方向のパターンとが短
絡しないように水平方向のパターンを曲げて形成してい
た。しかし、この第２の実施例によりこの部分は直線形
状にすることができるようになり、その分半導体装置の
微細化を進めることができる。本発明は、図１７に示し
たＳＲＡＭのセル以外でも近接するゲートパターンがあ
るセル等に対して適用することができる。また、素子分
離法は、ＳＴＩ構造だけでなくＬＯＣＯＳ法などを用い
ることができる。また、ゲート電極としてポリシリコン
とタングステンシリサイド等のシリサイド膜との積層構
造、アモルファスシリコン、ポリシリコンとタングステ
ン等の金属膜との積層構造を用いた場合にも同様の効果
が得られる。また、絶縁膜を平坦化する場合においてフ
ォトレジストを用いた異方性エッチングによっても同様
の効果が得られる。
【００２０】
【発明の効果】以上のように本発明によれば、ゲート電
極を形成する際に２回のリソグラフィー及びエッチング
を行うことにより、丸みのないゲートパターンマスクに
忠実なパターンを形成することができる。
【図面の簡単な説明】
【図１】第１の実施例の半導体基板の平面図。
【図２】図１のＡ−Ａ′線、Ｂ−Ｂ′線及びＣ−Ｃ′線
に沿う部分の断面図。
【図３】第１の実施例の半導体基板の平面図。
【図４】第１の実施例の半導体基板の平面図。
【図５】図４のＡ−Ａ′線、Ｂ−Ｂ′線及びＣ−Ｃ′線
に沿う部分の断面図。
【図６】第１の実施例の第１のゲートパターンの平面
図。
【図７】第１の実施例の半導体基板の平面図。
【図８】図７のＡ−Ａ′線、Ｂ−Ｂ′線及びＣ−Ｃ′線
に沿う部分の断面図。
【図９】図７のＣ−Ｃ′線に沿う部分にＰ型ＭＯＳトラ
ンジスタを形成した断面図。
【図１０】第１の実施例の半導体基板の平面図。
【図１１】図１０のＡ−Ａ′線、Ｂ−Ｂ′線及びＣ−
Ｃ′線に沿う部分の断面図。
【図１２】第１の実施例の半導体基板の平面図。
【図１３】図１２のＡ−Ａ′線、Ｂ−Ｂ′線及びＣ−
Ｃ′線に沿う部分の断面図。
【図１４】第１の実施例の半導体基板の平面図。
【図１５】図１４のＡ−Ａ′線、Ｂ−Ｂ′線に沿う部分
の断面図。
【図１６】図１４のＡ−Ａ′線、Ｂ−Ｂ′線に沿う部分
に絶縁膜を形成した半導体基板の断面図。
【図１７】半導体基板に形成されたＳＲＡＭセルの回路
図。
【図１８】第２のゲートパターンが転写された半導体基
板の平面図。
【図１９】第２の実施例の第１のゲートパターンの平面
図。
【図２０】第２の実施例の半導体基板の板平面図。
【図２１】第２のゲートパターンが転写された半導体基
板の平面図。
【図２２】半導体装置の断面図。
【図２３】基板に転写する従来のゲート電極パターン平
面図。
【図２４】ゲート電極パターンを転写した従来の半導体
基板の平面図。
【符号の説明】
１、２１、１０１・・・素子分離領域、 ２、２２、１
１０・・・素子領域、３、２３、１０４・・・ゲート酸
化膜、 ４・・・ポリシリコン膜、５、２５、１０５・
・・ゲート電極、 ６・・・浅い不純物拡散領域、７、
１０６・・・側壁絶縁膜、８・・・ソース／ドレイン領
域（不純物拡散領域）、９、２９・・・シリコン窒化
膜、 １０、２０、１００・・・半導体基板、１１、１
３、３０・・・シリコン酸化膜、１２、２６、２７、２
８・・・開口部、１４、３２・・・ゲート電極の分断さ
れた部分、１５、３１・・・ＳＲＡＭセル、 １０３
・・・ソース／ドレイン領域、１０７・・・層間絶縁
膜。

Claims (3)

    【特許請求の範囲】
  1. 【請求項１】 半導体基板主面に素子分離領域とこの素
    子分離領域に囲まれた素子領域を形成する工程と、 前記半導体基板の上に第１の絶縁膜を介して導電膜を堆
    積させる工程と、 前記導電膜をパターニングして複数のＭＩＳトランジス
    タのゲート電極が連続されている第１のゲートパターン
    に加工する工程と、 前記半導体基板上に前記第１のゲートパターンを被覆す
    るように第２の絶縁膜を堆積させる工程と、 前記第２の絶縁膜の表面を平坦した後、前記第１のゲー
    トパターンの所定の領域をエッチング除去し前記第１の
    ゲートパターンから所定の部分が分断された第２のゲー
    トパターンに加工する工程と、 前記第１のゲートパターンのエッチング除去された領域
    を埋めるように前記半導体基板上に第３の絶縁膜を堆積
    させる工程とを備えることを特徴とする半導体装置の製
    造方法。
  2. 【請求項２】 前記第１のゲートパターンは、前記素子
    分離領域上の領域がエッチング除去されてその所定の部
    分が分断されることを特徴とする請求項１に記載の半導
    体装置の製造方法。
  3. 【請求項３】 前記第２のゲートパターンは、ＳＲＡＭ
    セルを構成するトランジスタのゲート電極に用いられる
    ことを特徴とする請求項１及び請求項２のいずれかに記
    載の半導体装置の製造方法。
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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6635936B1 (en) * 1999-02-18 2003-10-21 Taiwan Semiconductor Manufacturing Company SRAM layout for relaxing mechanical stress in shallow trench isolation technology
US20120043613A1 (en) * 2007-03-16 2012-02-23 Fujitsu Semiconductor Limited Semiconductor device and manufacturing method of the same

Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6635936B1 (en) * 1999-02-18 2003-10-21 Taiwan Semiconductor Manufacturing Company SRAM layout for relaxing mechanical stress in shallow trench isolation technology
US20120043613A1 (en) * 2007-03-16 2012-02-23 Fujitsu Semiconductor Limited Semiconductor device and manufacturing method of the same
JP5110079B2 (ja) * 2007-03-16 2012-12-26 富士通セミコンダクター株式会社 半導体装置の製造方法
US8507990B2 (en) 2007-03-16 2013-08-13 Fujitsu Semiconductor Limited Semiconductor device and manufacturing method of the same
US8692331B2 (en) 2007-03-16 2014-04-08 Fujitsu Semiconductor Limited Semiconductor device and manufacturing method of the same

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