JP2000079725A

JP2000079725A - プリントデータ出力回路

Info

Publication number: JP2000079725A
Application number: JP10251622A
Authority: JP
Inventors: Tatsuya Yoshida; 達也吉田
Original assignee: Asahi Kogaku Kogyo Co Ltd
Current assignee: Pentax Corp
Priority date: 1998-09-04
Filing date: 1998-09-04
Publication date: 2000-03-21
Also published as: US6426797B1

Abstract

(57)【要約】（修正有）【課題】ページメモリを用いることなくページプリン
トを実現可能とし、プリンタの小型化、低価格化を実現
し、かつプリント時間の短縮を可能としたプリントデー
タ出力回路。【解決手段】プリントするキャラクタのコードを記憶
するデータメモリＭＥＭ１と、キャラクタを構成するビ
ットデータを記憶するビットメモリＭＥＭ２と、クロッ
ク信号ＣＬＫに基づいてカウント動作を行い、そのカウ
ント出力をデータメモリＭＥＭ１及びビットメモリＭＥ
Ｍ２に対するアドレス信号の少なくとも一部とするカウ
ンタ回路部２２と、ビットメモリＭＥＭ２から読み出さ
れたビットデータをパラレル／シリアル変換してプリン
タに出力するＰ／Ｓ変換器２１とを備える。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明はプリンタにおいてプ
リントを行うプリントデータを出力するための回路に関
し、特にページメモリを用いることなくキャラクタパタ
ーンのビットデータをプリンタに対して出力することが
可能なプリントデータ出力回路に関する。

【０００２】

【従来の技術】従来、ラインプリンタやページプリンタ
では、コンピュータから出力される文字や記号等のキャ
ラクタパターンのデータを、当該プリンタでの走査を行
うドット配列、すなわちビットデータに整列して出力す
るためのデータ出力回路が必要とされる。この種のデー
タ出力回路として、従来では、コンピュータ等のデータ
源から出力されるプリント対象データ、例えばキャラク
タコードに基づいてメモリから当該キャラクタコードに
対応するビットデータを読み出し、このビットデータを
ページメモリのプリント対応位置に配列する。１ページ
分に相当するビットデータの配列、すなわち展開が完了
されると、ページメモリの１行目から順次次の行に向け
て、１行単位でビットデータを読み出し、これをシリア
ルデータとしてプリンタに出力する。プリンタはこのシ
リアルデータを受けて例えばレーザビームプリンタのレ
ーザビームにより感光ドラムに走査を行い、プリントが
実現される。

【０００３】

【発明が解決しようとする課題】このような従来のプリ
ントデータ出力回路では、展開した１ページ分のビット
データを記憶するためのページメモリが必要であるた
め、１ページにプリントする文字数が多い場合、また１
文字当たりのビット数が多くなると、ページメモリＣＰ
Ｕの記憶容量が増大して大容量のページメモリが必要に
なり、結果としてプリントデータ出力回路が大型化、か
つ高価なものになり、小型でかつ廉価なプリンタを実現
する上での障害になっている。また、このようなプリン
トデータ出力回路では、１ページ分のビットデータの整
列が完了するまではプリントの実行を開始しないため、
プリントスタートが遅くなる。このような問題は、プリ
ンタのテストを行う場合のように、定型化された文字や
記号を繰り返しプリントするような場合でも、１ページ
相当分のビットデータを展開するためのページメモリを
備える必要があるためにテスト装置が大型化され、かつ
プリントに要する時間が長くなるためにテスト時間が長
くなるという問題を引き起こすことになる。

【０００４】本発明の目的は、ページメモリＣＰＵを用
いることなくページプリントを実現することを可能に
し、これによりプリンタの小型化、低価格化を実現し、
かつプリント時間の短縮を可能にしたプリントデータ出
力回路を提供する。

【０００５】本発明は、プリントするキャラクタのコー
ドを記憶し、読み出されたときに当該キャラクタのキャ
ラクタコードを出力するデータメモリと、前記キャラク
タを構成するビットデータを記憶し、前記読み出された
キャラクタコードに基づいて当該ビットデータを出力す
るビットメモリと、クロック信号を発生するクロック発
生器と、前記クロック信号に基づいてカウント動作を行
い、そのカウント出力を前記データメモリ及びビットメ
モリに対するアドレス信号の少なくとも一部とするカウ
ンタ回路部と、前記ビットメモリから読み出されたビッ
トデータをパラレル／シリアル変換してプリンタに出力
するＰ／Ｓ変換器とを備える。

【０００６】ここで、本発明の好ましい形態として、前
記キャラクタは、複数ビット行×複数ビットラインのビ
ットデータとして構成され、かつ前記複数ドット行はそ
れよりも小さい数のＲＯＭ番号のブロックとして区画さ
れ、前記ＲＯＭ番号を１つのブロックとして前記ビット
メモリに記憶される構成とし、また、前記カウンタ回路
部は、前記ＲＯＭ番号の数をカウントするＤカウンタ
と、１行に含まれるキャラクタのＲＯＭ番号の総数をカ
ウントするＮカウンタと、前記キャラクタのビットライ
ン数をカウントするＬカウンタと、前記キャラクタの全
行数をカウントするＭカウンタで構成され、前記Ｎカウ
ンタとＭカウンタのバイナリカウント出力で前記データ
メモリのアドレス信号を生成し、前記Ｎカウンタ及びＬ
カウンタの各バイナリカウント出力と前記データメモリ
から読み出されたキャラクタコードとで前記ビットメモ
リのアドレス信号を生成する構成とする。

【０００７】本発明によれば、クロック信号をカウント
するカウンタ回路から出力されるカウント値に基づい
て、データメモリからプリントするキャラクタのキャラ
クタコードを読み出し、かつこの読み出したキャラクタ
コードと前記カウント値とを用いてビットメモリから当
該キャラクタのビットデータを読み出し、かつこのビッ
トデータを前記カウント値に従ってシリアル信号に変換
することにより、ページ配列された複数のキャラクタの
ビットデータをビットライン化したシリアルデータとし
て出力することができ、ページメモリを用いることな
く、ラインプリンタ又はページプリンタと同様なプリン
トが実現可能となる。

【０００８】

【発明の実施の形態】次に、本発明の実施形態を図面を
参照して説明する。図１は本発明の全体構成を示すブロ
ック構成図であり、プリンタＰＴはレーザビームプリン
タとして構成されており、入力されるビットデータに基
づいてレーザ駆動回路１０によりレーザ発光素子ＬＤか
ら発光されるレーザビームＬＢの強度を変調し、かつこ
の変調されたレーザビームＬＢを回転駆動されるポリゴ
ンミラー１１、及びｆθレンズ１２によって感光ドラム
１３の感光面に対して回転軸１４の軸方向に等速で水平
走査する。また、感光ドラム１３は前記レーザビームＬ
Ｂの水平走査周期に同期して前記回転軸１４の回りに回
転し、これにより、感光ドラム面に前記レーザビームＬ
Ｂを水平・垂直走査し、入力されるビットデータに対応
する描画を実行する。また、前記プリンタＰＴには、プ
リントデータ出力回路２０が接続されており、予め設定
されているプリントデータ、ここではキャラクタデータ
を前記プリンタＰＴの水平・垂直走査に対応したシリア
ルのビットデータとして出力する。これにより、前記プ
リンタＰＴは、前記プリントデータ出力回路から出力さ
れるシリアルのビットデータに基づいて前記したプリン
ト動作を実行することにより、１ページないし複数ペー
ジにわたって連続したプリントが実行可能とされる。

【０００９】図２は前記プリントデータ出力回路２０の
ブロック回路図であり、プリントするキャラクタパター
ンのコードを記憶しておくデータメモリＭＥＭ１と、当
該キャラクタパターンのドット配列であるビットデータ
を記憶しておくビットメモリＭＥＭ２と、前記ビットメ
モリから読み出したビットデータをパラレル／シリアル
変換して前記プリンタに出力するＰ／Ｓ変換器２１と、
前記データメモリＭＥＭ１及びビットメモリＭＥＭ２か
らのデータの読み出しと、前記Ｐ／Ｓ変換器２１での動
作タイミングを取るための信号を出力するカウンタ回路
部２２と、所定周期のクロック信号を発生するクロック
発生器２３とを備えている。このクロック発生器は、水
晶発振子を用いた従来から一般的に使用されているクロ
ック発生回路をそのまま利用することができる。また、
前記カウンタ回路部２２は、Ｄ，Ｎ，Ｌ，Ｍの４つの８
ビットのバイナリカウンタ２４，２５，２６，２７で構
成される。

【００１０】前記データメモリＭＥＭ１には、プリント
しようとするキャラクタパターンのキャラクタコードが
記憶されており、前記プリンタにおいてプリントする１
ページのＭ行×Ｎ列のキャラクタパターン配置に対応す
るアドレス番地に、プリントするキャラクタのキャラク
タコードを記憶する。例えば、図３にデータメモリＭＥ
Ｍ１のアドレスを模式的に示すが、プリントするキャラ
クタとして、＠，Ａ，Ｂ，Ｃ等のテキストを２行×２列
にプリントする場合には、それぞれの８ビットのキャラ
クタコード（テキストコード：以下キャラクタコードと
統一して称する）“４０Ｈ”，“４１Ｈ”，“４２
Ｈ”，“４２Ｈ”を２行×２列に対応するアドレス番地
に記憶する。また、このデータメモリＭＥＭ１では前記
したＭ行×Ｎ列のアドレス番地を示すアドレス信号とし
て１６ビット信号を用いており、このアドレス信号の下
位７ビットで行番号Ｍを、上位８ビットで列番号Ｎをそ
れぞれ設定し、データメモリＭＥＭ１に記憶されている
前記したキャラクタコードを読み出すように構成され
る。

【００１１】前記ビットメモリＭＥＭ２には、前記デー
タメモリＭＥＭ１に記憶されているキャラクタコードに
対応して、当該キャラクタのドットパターンを構成する
ビットデータが記憶されている。ここでは、図４に、キ
ャラクタ＠のビットデータ例を示すように、複数ビット
行×複数ビットライン、ここでは３０×５０（行×ライ
ン）ビットのビットデータで構成されている。さらに、
このビットデータは１行の３０ビットをそれぞれ８，
８，８，６のビット列群に区分けし、各ビット列群をそ
れぞれ“ＲＯＭ００”，“ＲＯＭ０１”，“ＲＯＭ０
２”，“ＲＯＭ０３”のＲＯＭ番号を付し、さらに各Ｒ
ＯＭ番号の区分内には各ビットに０〜７又は０〜５のＤ
ＯＴ番号を付している。そして、各ＲＯＭ番号に含まれ
るビットデータを１つのブロックとして、ビットメモリ
ＭＥＭ２内の所要のアドレスブロック毎に記憶されてい
る。図５及び図６はその一例であり、ビットメモリ内に
キャラクタ＠の４つのＲＯＭ番号のそれぞれに含まれる
ビットデータが、各ＲＯＭ番号のブロック単位で記憶さ
れている。なお、４つのＲＯＭ番号の各ブロックは所定
のアドレス番地の間隔で離間されて記憶されているが、
この点については後述する。

【００１２】前記Ｐ／Ｓ変換部２１は、前記ビットメモ
リＭＥＭ２から読み出された８ビットのパラレルのビッ
トデータを、前記ＲＯＭ番号内のＤＯＴ番号順にシリア
ルビットデータに変換し、この変換してシリアルビット
データを前記プリンタＰＴに出力し、プリントを実行す
る。

【００１３】一方、前記カウンタ回路部２２には、前記
クロック発生器２３からのクロック信号ＣＬＫが入力さ
れており、前記Ｄカウンタ２４は、このクロック信号Ｃ
ＬＫを入力し、このクロック信号をバイナリカウントし
てカウントビットを出力するとともに、入力されたクロ
ック信号を８パルス，８パルス，８パルス，６パルスの
順序で周期的にカウントしたカウント出力としてＰ１パ
ルス信号を出力する。これにより、Ｐ１パルス信号は、
図４に示したビットデータのＲＯＭ番号００〜０３に対
応するカウント信号となる。また、前記Ｄカウンタ２４
から出力される８ビットのカウントビットのうち、下位
３ビットのみをＤビット信号として前記Ｐ／Ｓ変換器に
向けて出力する。

【００１４】前記Ｎカウンタ２５は前記Ｄカウンタ２４
のＰ１パルス信号を入力し、このＰ１パルス信号をバイ
ナリカウントして８ビットのカウントビットを出力する
とともに、前記Ｐ１パルス信号を４×Ｎだけカウントす
る毎にＰ２パルス信号を出力する。これにより、Ｐ２パ
ルス信号は、図４に示したビットデータの４つのＲＯＭ
番号に１行のキャラクタ列数（Ｎ）を乗じた周期で出力
されることになり、結局、行方向におけるキャラクタ
数、すなわち１行にプリントされるＮ個のキャラクタの
ＲＯＭ番号の総計数に相当する数だけＰ１パルス信号を
カウントした周期でＰ２パルス信号を出力する。また、
Ｎカウンタ２５から出力される９ビットのカウントビッ
トのうち、上位７ビットをＮビット信号として前記デー
タメモリＭＥＭ１に向けて出力し、下位２ビットをＲビ
ット信号として前記ビットメモリＭＥＭ２に向けて出力
する。

【００１５】前記Ｌカウンタ２６は前記Ｐ２パルス信号
を入力し、このＰ２パルス信号をバイナリカウントする
とともに、各キャラクタのビットデータのライン数、こ
こでは図４に示したように各キャラクタは５０ラインの
ビットデータとして構成されているため、５０をカウン
トする毎にＰ３パルス信号を出力する。また、Ｌカウン
タ２６から出力される６ビットのカウントビットをＬビ
ット信号として前記ビットメモリＭＥＭ２に向けて出力
する。

【００１６】前記Ｍカウンタ２７は、前記Ｐ３パルス信
号を入力し、このＰ３パルス信号をバイナリカウントす
るとともに、プリントするキャラクタの行数分（Ｍ行）
だけＰ３パルス信号をＭ個周期でカウントする。そし
て、その８ビットのカウント出力トをＭビット信号とし
て前記データメモリＭＥＭ１に向けて出力する。

【００１７】しかる上で、図７（ａ）のように、前記Ｎ
カウンタ２５のカウントビットの上位７ビットを下位ビ
ットとし、前記Ｍカウンタ２７のカウントビットの８ビ
ットを上位ビットとするデータメモリアドレス信号を作
成し、このデータメモリアドレス信号を前記データメモ
リＭＥＭ１に入力し、該当するキャラクタをアクセスし
て対応するキャラクタコードを８ビットデータとして読
み出して出力する。また、図７（ｂ）のように、この読
み出したキャラクタコードの８ビットデータと、その下
位側に結合される前記Ｌカウンタ２６のＬビット信号の
６ビットと、上位側に結合される前記Ｎカウンタ２５の
Ｒビット信号の２ビットとで、１６ビットのビットメモ
リアドレス信号を作成し、これをビットメモリＭＥＭ２
に入力し、対応するキャラクタのビットデータを８ビッ
トのデータとして読み出す。そして、図２に示したよう
に、この読み出したビットデータを上位８ビットとし、
前記Ｄカウンタ２４の下位３ビットのＤビットを下位３
ビットとしてＰ／Ｓ変換器２１に向けて出力し、このＰ
／Ｓ変換器２１において前記８ビットのビットデータを
シリアルデータに変換し、前記プリンタＰＴに出力す
る。

【００１８】次に、以上の構成のプリンタデータ出力回
路の動作を説明する。なお、説明を分かり易くするため
に、ここでは、図３に示したように、＠，Ａ，Ｂ，Ｃを
２行×２列にプリントする例を用いている。また、図８
は以降の説明において参照する前記各カウンタ、メモリ
での動作の状態を示すタイミング図である。先ず、デー
タメモリＭＥＭ１には、Ｍ＝１の行に＠，Ａのキャラク
タコード“４０Ｈ”，“４１Ｈ”がＮ＝１，２の列に記
憶され、同様にＭ＝２の行にＢ，Ｃのキャラクタコード
“４２Ｈ”，“４３Ｈ”がＮ＝１，２の列に記憶され
る。また、ビットメモリＭＥＭ２には、図４に示したよ
うに、前記各キャラクタコードのビットデータがそれぞ
れＲＯＭ００〜０３のグループ単位で記憶される。ここ
では、前記各キャラクタのビットデータを１６ビットの
アドレス信号で示されるアドレス番地に記憶した状態を
示している。そして、図６に示すように、ビットメモリ
ＭＥＭ２には、例えば、１０００Ｈ〜１０３１Ｈ番地に
＠のＲＯＭ００番のデータが記憶され、同様に５０００
Ｈ〜５０３１Ｈ番地にＲＯＭ０１番のデータが、９００
０Ｈ〜９０３１Ｈ番地にＲＯＭ０２番のデータが、Ｄ０
０Ｈ〜Ｄ０３１Ｈ番地にＲＯＭ０３番のデータがそれぞ
れ記憶されている。なお、前記キャラクタ＠の各アドレ
ス番地におけるそれぞれのビットデータ、すなわち８ビ
ット又は６ビットのビットデータは、図５に示したよう
にそれぞれ１６進データとして記憶されている。同様に
キャラクタＡ，Ｂ，Ｃの各ビットデータのＲＯＭ００〜
０３番もそれぞれブロックとして記憶されている。な
お、このように、同一キャラクタのビットデータのアド
レス番地が離れているのは、前記したように、ビットメ
モリのアドレス信号の上位２桁に２ビットのＲビットが
加えられており、このＲビットが０〜３を周期的にカウ
ントすることを利用してＲＯＭ番号を００〜０３に切り
替える構成を採用しているためである。

【００１９】このようにデータメモリＭＥＭ１及びビッ
トメモリＭＥＭ２が構成されていることを前提とし、ク
ロック発生器２３からのクロック信号ＣＬＫが前記Ｄカ
ウンタ２４に入力されると、Ｄカウンタ２４では、クロ
ック信号ＣＬＫを８，８，８，６個ずつの周期でカウン
トしてＰ１パルス信号を出力すると同時に、カウントビ
ットの下位３ビットをＰ／Ｓ変換器２１に入力する。こ
の下位３ビットについては後述する。次いで、前記Ｐ１
パルス信号がＮカウンタ２５に入力されると、Ｎカウン
タ２５はこのＰ１パルス信号により１行に存在するＮ列
のキャラクタのＲＯＭ番号の総計数、ここではＮ１，Ｎ
２の２列のキャラクタ＠，Ａの総計４つのＲＯＭ番号数
をカウントし、Ｐ２パルス信号を出力する。さらに、Ｌ
カウンタ２６は前記Ｐ２パルス信号により１行に存在す
るキャラクタ＠，Ａを構成するビットデータのライン数
（ここではＬ＝５０）をカウントし、Ｐ３パルス信号を
出力する。しかる上で、Ｍカウンタ２７は前記Ｐ３パル
ス信号により、プリントするキャラクタのＭ行に相当す
る行数、ここてはＭ１，Ｍ２の２行をカウントする。

【００２０】この結果、Ｎカウンタ２５から出力される
カウントビットの上位７ビットからは、Ｐ１パルス信号
の×４個のビット信号が出力され、これはデータメモリ
ＭＥＭ１に記憶されたキャラクタの列番号に対応するビ
ット信号となる。また、Ｍカウンタ２７から出力される
カウントビットの８ビットは、データメモリＭＥＭ１に
記憶されたキャラクタの行番号に対応するビット信号と
なる。したがって、Ｎカウンタ２５の上位７ビットを下
位ビットとし、Ｍカウンタ２７の８ビットを上位ビット
として作成された図７（ａ）に示したデータメモリアド
レス信号に基づいてデータメモリＭＥＭ１のアドレス番
地を読み出すことにより、前記Ｎカウンタ２５とＭカウ
ンタ２７でのカウント動作の進行に伴って順次列番号、
行番号が積算されることになり、その結果として、図３
に示したように第１行第１列のキャラクタ＠、第１行第
２列のキャラクタＡ、第２行第１列のキャラクタＢ、第
２行第２列のキャラクタＣのアドレス番地に順次アクセ
スし、それぞれのキャラクタコード“４０Ｈ”，“４１
Ｈ”“４２Ｈ”，“４３Ｈ”を読み出すことができる。

【００２１】次いで、前記データメモリＭＥＭ１から読
み出した８ビットのキャラクタコードと、その下位にＬ
カウンタ２６のカウントビット出力の６ビットのＬビッ
トを、また上位に前記Ｎカウンタ２５のカウントビット
出力の下位２ビットのＲビットをそれぞれ加えて作成さ
れた図７（ｂ）に示したビットメモリアドレス信号をビ
ットメモリＭＥＭ２に入力する。このアドレス信号は、
図４に示したキャラクタ＠のビットデータの配列図を参
照すると、上位２ビットのＲビットにより、１つのキャ
ラクタの４倍の周期、すなわち１つのキャラクタに存在
するＲＯＭ００〜０３番号を、また次に続く８ビットの
キャラクタコードで当該キャラクタ“４０Ｈ”を、さら
に下位６ビットのＬビットでビットデータのライン番号
０１〜５０をそれぞれ示すアドレス信号として機能す
る。この結果、キャラクタ＠のキャラクタ番号“４０
Ｈ”と、ＲＯＭ番号ＲＯＭ００〜０３と、ライン番号０
１〜５０の番地が指定でき、当該番地の８ビットのビッ
トデータを読み出す。なお、ＲＯＭ０３番では６ビット
のビットデータとして読み出す。

【００２２】そして、この読み出した８ビットのビット
データに、Ｄカウンタ２４のカウントビット出力の下位
３ビットを加えたビットデータをＰ／Ｓ変換器２１に入
力し、Ｐ／Ｓ変換器２１では、下位３ビットにより周期
的に示される値の順序で、上位８ビットのビットデータ
を上位桁から取り込み、その順序のシリアルデータとす
る。この結果、Ｐ／Ｓ変換器２１からは、例えば図４の
例では、（キャラクタ番号４０・ＲＯＭ番号００・ライ
ン番号０１）においてドット番号０から７の順序でビッ
トデータが出力され、これに続いて、（キャラクタ番号
４０・ＲＯＭ番号０１・ライン番号０１）のドット番号
０から７の順序で、以下（キャラクタ番号４０・ＲＯＭ
番号０２・ライン番号０１）のドット番号０から７のよ
うに、ビットデータが出力される。このため、、キャラ
クタ＠のＲＯＭ００〜０３の各ライン番号０１のビット
データが出力されると、今度はキャラクタＡのＲＯＭ０
０〜０３の各ライン番号０１のビットデータが順次出力
される。ライン番号０１が終了すると、今度はライン番
号０２のビットデータが同様に出力され、これがライン
番号５０まで繰り返される。これにより、１行に存在す
るＮ列、ここでは２列のキャラクタ＠，Ａのビットデー
タが行方向にスライスしたデータとして出力され、プリ
ンタにおいて感光ドラムの光軸方向に沿って走査するこ
とにより、当該ビットデータの１ラインから５０ライン
が感光ドラムの回転方向に描画されることになり、前記
キャラクタ＠，Ａのプリントが実現される。これに続い
て第２行のキャラクタについても同様にビットデータが
出力され、第２行のキャラクタＢ，Ｃがプリントされ
る。これを繰り返すことによりＭ行のキャラクタのプリ
ントが実現される。

【００２３】なお、前記実施形態では、説明を簡易化す
るために２行×２列のキャラクタ（テキスト）パターン
をプリントとする例を示しているが、１行以上×１列以
上に配列されているキャラクタをプリントとする場合に
ついても全く同様である。また、前記実施形態では、デ
ータメモリとビットメモリの各アドレス信号の構成とし
て、図７（ａ），（ｂ）に示したビット構成としている
が、必ずしもこのビット配列ではなくともよく、各メモ
リのアドレスデコーダの構成如何によっては、ビット配
列を変更することも可能である。さらに、各キャラクタ
を構成するビットデータの配列は図４のような３０行×
５０ラインの構成に限られるものではなく、他のビット
データ配列にも本発明を同様に適用することが可能であ
る。

【００２４】

【発明の効果】以上説明したように本発明は、プリント
するキャラクタのコードを記憶し、読み出されたときに
当該キャラクタのキャラクタコードを出力するデータメ
モリと、前記キャラクタを構成するビットデータを記憶
し、前記読み出されたキャラクタコードに基づいて当該
ビットデータを出力するビットメモリと、クロック信号
を発生するクロック発生器と、前記クロック信号に基づ
いてカウント動作を行い、そのカウント出力を前記デー
タメモリ及びビットメモリに対するアドレス信号の少な
くとも一部とするカウンタ回路部と、前記ビットメモリ
から読み出されたビットデータをパラレル／シリアル変
換してプリンタに出力するＰ／Ｓ変換器とを備えた構成
とすることにより、カウンタ回路から出力されるカウン
ト値に基づいて、データメモリからキャラクタコードを
読み出し、かつそのキャラクタコードと前記カウント値
とを用いてビットメモリから当該キャラクタのビットデ
ータを読み出し、かつこのビットデータを前記カウント
値に従ってシリアル信号に変換することにより、ページ
配列された複数のキャラクタのビットデータをビットラ
イン化したシリアルデータとして出力することができ、
ラインプリンタ又はページプリンタと同様なプリントが
実現可能となる。これにより、ページメモリが不要とな
り、小型でかつ低価格なプリンタを実現することができ
る。

【図面の簡単な説明】

【図１】本発明を適用したプリンタの概略構成を示す図
である。

【図２】本発明のプリントデータ出力回路のブロック図
である。

【図３】データメモリの記録形態を概念的に示す図であ
る。

【図４】キャラクタ＠のビットデータの配列図である。

【図５】キャラクタ＠のビットデータのアドレス図であ
る。

【図６】ビットメモリのアドレスマップ図である。

【図７】データメモリとビットメモリの各アドレス信号
のビット構成図である。

【図８】本発明のプリントデータ出力回路の各カウンタ
とメモリの動作タイミングを示す図である。

【符号の説明】

１０ＬＤ駆動回路１１ポリゴンミラー１３感光ドラム２０プリントデータ出力回路２１Ｐ／Ｓ変換器２２カウンタ回路部２３クロック発生器２４Ｄカウンタ２５Ｎカウンタ２６Ｌカウンタ２７ＭカウンタＭＥＭ１データメモリＭＥＭ２ビットメモリＬＤレーザ発光素子

Claims

【特許請求の範囲】

【請求項１】プリントするキャラクタのコードを記憶
し、読み出されたときに当該キャラクタのキャラクタコ
ードを出力するデータメモリと、前記キャラクタを構成
するビットデータを記憶し、前記読み出されたキャラク
タコードに基づいて当該ビットデータを出力するビット
メモリと、クロック信号を発生するクロック発生器と、
前記クロック信号に基づいてカウント動作を行い、その
カウント出力を前記データメモリ及びビットメモリに対
するアドレス信号の少なくとも一部とするカウンタ回路
部と、前記ビットメモリから読み出されたビットデータ
をパラレル／シリアル変換してプリンタに出力するＰ／
Ｓ変換器とを備えることを特徴とするプリントデータ出
力回路。
【請求項２】前記キャラクタは、複数ビット行×複数
ビットラインのビットデータとして構成され、かつ前記
複数ドット行はそれよりも小さい数のＲＯＭ番号のブロ
ックとして区画され、前記ＲＯＭ番号を１つのブロック
として前記ビットメモリに記憶される請求項１に記載の
プリントデータ出力回路。
【請求項３】前記カウンタ回路部は、前記ＲＯＭ番号
の数をカウントするＤカウンタと、１行に含まれるキャ
ラクタのＲＯＭ番号の総数をカウントするＮカウンタ
と、前記キャラクタのビットライン数をカウントするＬ
カウンタと、前記キャラクタの全行数をカウントするＭ
カウンタで構成され、前記ＮカウンタとＭカウンタのバ
イナリカウント出力で前記データメモリのアドレス信号
を生成し、前記Ｎカウンタ及びＬカウンタの各バイナリ
カウント出力と前記データメモリから読み出されたキャ
ラクタコードとで前記ビットメモリのアドレス信号を生
成する請求項２に記載のプリントデータ出力回路。
【請求項４】前記Ｄカウンタは前記ＲＯＭ番号の数毎
にＰ１パルス信号を出力し、前記Ｎカウンタは前記Ｐ１
パルス信号を１つのキャラクタにおけるＲＯＭ数倍と１
行のキャラクタ数倍の積算を行って１行に含まれるキャ
ラクタのＲＯＭ番号の総数をＰ２パルス信号として出力
し、前記Ｌカウンタは前記Ｐ２パルス信号を１つのキャ
ラクタのライン数倍の積算を行って１行のキャラクタの
ビットライン数をＰ３パルス信号として出力する請求項
３に記載のプリントデータ出力回路。
【請求項５】前記データメモリのアドレス信号は、前
記Ｎカウンタのカウントビットの一部を下位７ビットと
し、前記Ｍカウンタのカウントビットを上位８ビットと
して作成し、前記ビットメモリのアドレス信号は、前記
Ｌカウンタのカウントビットの一部を下位６ビットと
し、前記データメモリから読み出したキャラクタコード
をその中位８ビットとし、前記Ｎカウンタのカウントビ
ットの一部を上位２ビットとする請求項３又は４に記載
のプリントデータ出力回路。
【請求項６】前記ビットメモリから読み出されたビッ
トデータと、前記Ｄカウンタのバイナリカウント出力と
を前記Ｐ／Ｓ変換器に入力し、前記Ｄカウンタのバイナ
リカウント出力に従って前記ビットメモリをシリアルデ
ータに変換する請求項３ないし５のいずれかに記載のプ
リントデータ出力回路。