JP2000077608A - Semiconductor device - Google Patents
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Abstract
Description
【０００１】[0001]
【発明の属する技術分野】本発明は、半導体装置技術に
関し、特にＥＭＩ（Electro-Magnetic Interference ：
電磁波妨害）低減対策に好適な内部降圧回路を内蔵した
半導体装置に適用して有効な技術に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to semiconductor device technology, and more particularly to EMI (Electro-Magnetic Interference).
The present invention relates to a technique which is effective when applied to a semiconductor device having a built-in internal step-down circuit suitable for measures for reducing electromagnetic interference.
【０００２】[0002]
【従来の技術】たとえば、本発明者が検討した技術とし
て、マイクロコンピュータなどの半導体装置において
は、低消費電力化のために外部から供給される電源電圧
を降圧する内部降圧回路を内蔵し、この降圧電圧を用い
て内部回路を駆動する回路技術などが考えられる。この
技術は、内部降圧による小振幅動作により消費電流を低
減するものである。2. Description of the Related Art For example, as a technique studied by the present inventor, a semiconductor device such as a microcomputer incorporates an internal step-down circuit for stepping down a power supply voltage supplied from the outside in order to reduce power consumption. A circuit technique for driving an internal circuit using a step-down voltage is conceivable. This technique is to reduce current consumption by a small-amplitude operation by internal step-down.
【０００３】なお、このようなマイクロコンピュータな
どの半導体装置に関する技術としては、たとえば昭和５
９年１１月３０日、株式会社オーム社発行、社団法人電
子通信学会編の「ＬＳＩハンドブック」Ｐ５３５〜Ｐ５
６５に記載される技術などが挙げられる。Incidentally, as a technique relating to such a semiconductor device such as a microcomputer, for example,
Published by Ohm Co., Ltd. on November 30, 2009, edited by the Institute of Electronics, Communication and Communication Engineers, "LSI Handbook" P535-P5
65, and the like.
【０００４】[0004]
【発明が解決しようとする課題】ところで、前記のよう
な内部降圧回路を内蔵する半導体装置においては、内部
降圧による小振幅動作が消費電流を低減しているだけで
あり、たとえばＥＭＩに関しては小振幅動作分だけのＥ
ＭＩ低減効果しか得られず、近年の低ＥＭＩ性の要求か
ら、さらなる対策が求められている。In a semiconductor device having an internal step-down circuit as described above, small-amplitude operation by internal step-down only reduces current consumption. E for motion only
Only the MI reduction effect can be obtained, and further measures are required from recent demands for low EMI.
【０００５】そこで、本発明の目的は、内部降圧回路を
内蔵した回路構成において、降圧後の電圧を安定化さ
せ、さらに外部へのノイズ伝搬を低減することによって
十分なＥＭＩ低減対策を実現することができる半導体装
置を提供するものである。It is an object of the present invention to realize a sufficient EMI reduction measure by stabilizing a stepped-down voltage and further reducing noise propagation to the outside in a circuit configuration having an internal step-down circuit. A semiconductor device is provided.
【０００６】本発明の前記ならびにその他の目的と新規
な特徴は、本明細書の記述および添付図面から明らかに
なるであろう。The above and other objects and novel features of the present invention will become apparent from the description of the present specification and the accompanying drawings.
【０００７】[0007]
【課題を解決するための手段】本願において開示される
発明のうち、代表的なものの概要を簡単に説明すれば、
次のとおりである。SUMMARY OF THE INVENTION Among the inventions disclosed in the present application, the outline of a representative one will be briefly described.
It is as follows.
【０００８】すなわち、本発明による半導体装置は、外
部から供給される電源電圧より低電圧の降圧電圧で内部
回路を駆動する回路構成において、降圧後の電圧安定化
のために、降圧電圧と接地電圧との間にコンデンサを接
続するものである。このコンデンサは、パッケージの外
部に外付けしたり、またはパッケージの内部に内蔵する
ようにしたものである。That is, in a semiconductor device according to the present invention, in a circuit configuration for driving an internal circuit with a step-down voltage lower than a power supply voltage supplied from the outside, a step-down voltage and a ground voltage for stabilizing a voltage after stepping down. And a capacitor between them. This capacitor is externally attached to the package or built in the package.
【０００９】さらに、降圧後の電圧安定化のためにコン
デンサを接続した上で、外部へのノイズ伝搬を低減する
ために、電源電圧端子（線）にインダクタンス成分を与
えるものである。このインダクタンス成分は、パッケー
ジの外部に外付けされるインダクタンス素子、パッケー
ジの外部の実装基板上の引き回し配線、パッケージの内
部に内蔵されるインダクタンス素子、パッケージの内部
のリードフレームの引き回しリード、または／および内
部基板上の引き回し配線からなるものである。特に、電
源電圧端子のインダクタンス成分は、降圧電圧端子、接
地電圧端子に比べてインダクタンス値が大きくなってい
る。In addition, a capacitor is connected to stabilize the voltage after the step-down, and an inductance component is applied to a power supply voltage terminal (line) in order to reduce noise propagation to the outside. This inductance component is caused by an inductance element externally attached to the package, a lead wiring on a mounting board outside the package, an inductance element built inside the package, a lead lead of a lead frame inside the package, and / or It is composed of lead wiring on the internal substrate. In particular, the inductance component of the power supply voltage terminal has a larger inductance value than the step-down voltage terminal and the ground voltage terminal.
【００１０】よって、前記半導体装置によれば、この半
導体装置を起因とするＥＭＩ低減が可能となる。この結
果、ＥＭＩ低減対策を半導体装置側で行っているので、
半導体装置のユーザ側のＥＭＩ対策が容易になる。Therefore, according to the semiconductor device, EMI can be reduced due to the semiconductor device. As a result, since EMI reduction measures are taken on the semiconductor device side,
EMI measures on the user side of the semiconductor device are facilitated.
【００１１】すなわち、内部降圧回路内蔵の半導体装置
において、降圧電圧安定化のためには降圧電源系のイン
ピーダンスが小さいことが必要である。そこで、本発明
のようにコンデンサを外付け、または内蔵することで、
降圧電源系のインピーダンスを小さくすることができ
る。よって、降圧電圧が安定化することで、内部電源系
の電圧変動が小さくなり、半導体装置からの電磁波輻射
および電源系・信号系へのノイズ伝搬を低減することが
できる。That is, in a semiconductor device having a built-in internal step-down circuit, it is necessary for the step-down power supply system to have a small impedance for stabilizing the step-down voltage. Therefore, by attaching or externally installing a capacitor as in the present invention,
The impedance of the step-down power supply system can be reduced. Therefore, since the step-down voltage is stabilized, voltage fluctuations in the internal power supply system are reduced, and electromagnetic wave radiation from the semiconductor device and noise propagation to the power supply / signal system can be reduced.
【００１２】[0012]
【発明の実施の形態】以下、本発明の実施の形態を図面
に基づいて詳細に説明する。なお、実施の形態を説明す
るための全図において同一の部材には同一の符号を付
し、その繰り返しの説明は省略する。Embodiments of the present invention will be described below in detail with reference to the drawings. In all the drawings for describing the embodiments, the same members are denoted by the same reference numerals, and the description thereof will not be repeated.
【００１３】（実施の形態１）図１は本発明の実施の形
態１である半導体装置の一例を示す概略ブロック図、図
２は本実施の形態の半導体装置において、内部降圧回路
の一例を示す回路図、図３(a),(b) はコンデンサを外付
けする一例を示す概略回路図、図４(a),(b) はチップ内
蔵コンデンサの一例を示す平面と断面の概略図、図５，
図６，図７，図９はインダクタンス成分を接続する一例
を示す概略回路図、図８はパッケージ寄生インダクタン
スに対する電源電圧のノイズ依存性の一例を示す特性
図、図１０は電源電圧線（端子）のインダクタンス成分
を異なる値にする一例を示す概略回路図である。(Embodiment 1) FIG. 1 is a schematic block diagram showing an example of a semiconductor device according to Embodiment 1 of the present invention. FIG. 2 shows an example of an internal step-down circuit in the semiconductor device of this embodiment. 3 (a) and 3 (b) are schematic circuit diagrams showing an example of externally attaching a capacitor, and FIGS. 4 (a) and 4 (b) are schematic views of a plane and a cross section showing an example of a capacitor with a built-in chip. 5,
6, 7, and 9 are schematic circuit diagrams illustrating an example of connecting inductance components, FIG. 8 is a characteristic diagram illustrating an example of noise dependency of a power supply voltage on a package parasitic inductance, and FIG. 10 is a power supply voltage line (terminal). FIG. 5 is a schematic circuit diagram showing an example in which the inductance components of the above are set to different values.
【００１４】まず、図１により、本実施の形態の半導体
装置の構成の一例を説明する。First, an example of the configuration of the semiconductor device of the present embodiment will be described with reference to FIG.
【００１５】本実施の形態の半導体装置は、たとえば外
部から供給される電源電圧より低電圧の降圧電圧でその
内部回路の一部を駆動するマイクロコンピュータとさ
れ、外部から供給される電源電圧を降圧する内部降圧回
路ＶＣＬＧ、制御プログラムを格納する書き換え可能な
フラッシュメモリＦＬＡＳＨＲＯＭ、一時的にデータを
格納するメモリＲＡＭ、命令実行・演算・割り込みを行
う中央処理装置／割り込み制御回路ＣＰＵ／ＩＮＴ、シ
リアル通信を行うインタフェース回路ＳＣＩ、時間の測
定および時間波形の出力を行うタイマー回路ＴＩＭＥ
Ｒ、アナログ信号からデジタル信号、デジタル信号から
アナログ信号への変換回路Ａ／Ｄ，Ｄ／Ａ、データ入出
力のための入出力回路ＰＯＲＴなどから構成され、公知
の半導体製造技術により１個の半導体基板上に形成され
ている。The semiconductor device of the present embodiment is a microcomputer which drives a part of its internal circuit with a step-down voltage lower than a power supply voltage supplied from the outside, for example, and reduces the power supply voltage supplied from the outside. Internal voltage step-down circuit VCLG, a rewritable flash memory FLASHROM for storing a control program, a memory RAM for temporarily storing data, a central processing unit / interrupt control circuit CPU / INT for executing, calculating and interrupting instructions, and serial communication. Interface circuit SCI to perform, timer circuit TIME to measure time and output time waveform
R, a conversion circuit A / D, D / A for converting an analog signal to a digital signal, a digital signal to an analog signal, an input / output circuit PORT for data input / output, and the like. It is formed on a substrate.
【００１６】このマイクロコンピュータにおいては、外
部から入出力回路ＰＯＲＴの外部端子またはパッド（Ｔ
１〜Ｔ６）を通じて電源電圧ＶＣＣおよび接地電圧ＶＳ
Ｓと、アナログ回路用の電源電圧ＡＶＣＣおよび接地電
圧ＡＶＳＳとが供給され、電源電圧ＶＣＣを内部降圧回
路ＶＣＬＧにより降圧した降圧電圧ＶＣＬと、これに対
応する接地電圧ＶＳＳの外部端子（Ｔ３，Ｔ４）も入出
力回路ＰＯＲＴに設けられている。電源電圧ＶＣＣおよ
び接地電圧ＶＳＳは、入出力回路ＰＯＲＴ、内部降圧回
路ＶＣＬＧ、フラッシュメモリＦＬＡＳＨＲＯＭなどに
供給され、またアナログ回路用の電源電圧ＡＶＣＣおよ
び接地電圧ＡＶＳＳは変換回路Ａ／Ｄ，Ｄ／Ａに供給さ
れる。In this microcomputer, external terminals or pads (T
1 to T6), the power supply voltage VCC and the ground voltage VS
S, a power supply voltage AVCC and a ground voltage AVSS for an analog circuit are supplied, a step-down voltage VCL obtained by stepping down the power supply voltage VCC by an internal step-down circuit VCLG, and a corresponding external terminal (T3, T4) of the ground voltage VSS Are also provided in the input / output circuit PORT. The power supply voltage VCC and the ground voltage VSS are supplied to an input / output circuit PORT, an internal step-down circuit VCLG, a flash memory FLASHROM, etc. The power supply voltage AVCC and the ground voltage AVSS for the analog circuit are supplied to the conversion circuits A / D and D / A. Supplied.
【００１７】特に、本実施の形態のマイクロコンピュー
タは、低消費電力化、ＥＭＩ低減対策のために、第１の
特徴として、外部から供給される電源電圧ＶＣＣを降圧
して電源電圧ＶＣＣより低い降圧電圧ＶＣＬを発生する
内部降圧回路ＶＣＬＧが内蔵され、この降圧電圧ＶＣＬ
を用いてメモリＲＡＭ、中央処理装置／割り込み制御回
路ＣＰＵ／ＩＮＴ、インタフェース回路ＳＣＩ、タイマ
ー回路ＴＩＭＥＲなどの内部回路が駆動される。なお、
特に制限されないが、フラッシュメモリＦＬＡＳＨＲＯ
ＭがマスクメモリＭＡＳＫＲＯＭの場合は降圧電圧ＶＣ
Ｌを用いて駆動される。In particular, the microcomputer according to the present embodiment is characterized in that the power supply voltage VCC supplied from the outside is stepped down to a voltage lower than the power supply voltage VCC in order to reduce power consumption and reduce EMI. An internal step-down circuit VCLG for generating voltage VCL is provided.
Are used to drive internal circuits such as a memory RAM, a central processing unit / interrupt control circuit CPU / INT, an interface circuit SCI, and a timer circuit TIMER. In addition,
Although not particularly limited, the flash memory FLASHRO
If M is a mask memory MASKROM, the step-down voltage VC
Driven using L.
【００１８】この内部降圧回路ＶＣＬＧは、たとえば図
２に一例を示すように、基準電圧発生回路ＶＲＥＦＧ、
オペアンプＡＭＰ、Ｐ形ＭＯＳトランジスタＰＭＯＳ、
電圧分圧用抵抗Ｒ１，Ｒ２などから構成され、オペアン
プＡＭＰにより、基準電圧発生回路ＶＲＥＦＧからの基
準電圧ＶＲＥＦと電圧分圧用抵抗Ｒ１，Ｒ２による分圧
電圧Ｖとが等しくなるようにＰ形ＭＯＳトランジスタＰ
ＭＯＳのゲート電圧を制御し、降圧電圧ＶＣＬ＝｛（Ｒ
１＋Ｒ２）／Ｒ２｝・ＶＲＥＦを発生する。たとえば、
基準電圧ＶＲＥＦ＝２〔Ｖ〕として、抵抗Ｒ１＝抵抗Ｒ
２とすると、降圧電圧ＶＣＬ＝２×２＝４〔Ｖ〕が出力
される。この内部降圧回路ＶＣＬＧは、デプレッション
形ＭＯＳトランジスタを用いたクランプ方式とするな
ど、種々の回路方式が考えられる。The internal voltage down converter VCLG includes a reference voltage generating circuit VREFG, as shown in FIG.
Operational amplifier AMP, P-type MOS transistor PMOS,
The P-type MOS transistor P is constituted by voltage dividing resistors R1 and R2, etc., so that the reference voltage VREF from the reference voltage generating circuit VREFG and the divided voltage V by the voltage dividing resistors R1 and R2 become equal by the operational amplifier AMP.
The gate voltage of the MOS is controlled, and the step-down voltage VCL = ｛(R
1 + R2) / R2｝ · VREF is generated. For example,
Assuming that the reference voltage VREF = 2 [V], the resistance R1 = the resistance R
Assuming that 2, the step-down voltage VCL = 2 × 2 = 4 [V] is output. Various circuit schemes are conceivable for the internal step-down circuit VCLG, such as a clamp scheme using a depletion type MOS transistor.
【００１９】この内部降圧回路ＶＣＬＧを内蔵する目的
は、 (1).駆動電圧を下げることにより、電流が変化（電荷の
変化）したときのエネルギーを低減できること、 (2).駆動電圧を下げることにより、トランジスタのゲー
ト電圧が下がり、このトランジスタのインピーダンスが
大きくなる。このため、トランジスタに流れる電流が小
さくなり、電流変化量を低減できること、 (3).電圧を下げた降圧電圧で内部回路を駆動することに
より、消費電流を小さくして消費電力を低減できるこ
と、である。The purpose of incorporating the internal step-down circuit VCLG is as follows: (1) By reducing the drive voltage, it is possible to reduce the energy when the current changes (change of electric charge); (2) To reduce the drive voltage As a result, the gate voltage of the transistor decreases, and the impedance of the transistor increases. As a result, the current flowing through the transistor is reduced, and the amount of change in current can be reduced. (3) By driving the internal circuit with a reduced step-down voltage, the power consumption can be reduced by reducing the current consumption. is there.
【００２０】さらに、本実施の形態の第２の特徴とし
て、降圧後の降圧電圧ＶＣＬの安定化のために、降圧電
圧ＶＣＬと接地電圧ＶＳＳとの間にコンデンサＣ１０が
接続されている。たとえば、図３(a) に一例を示すよう
に、コンデンサＣ１０は、マイクロコンピュータのＬＳ
Ｉチップを含むＬＳＩパッケージの外部において、降圧
電圧ＶＣＬの外部端子と接地電圧ＶＳＳの外部端子との
間に外付けされている。たとえば、マイクロコンピュー
タのＬＳＩパッケージとともに他の部品などが実装され
る実装基板（図示せず）上において、マイクロコンピュ
ータのＬＳＩパッケージの降圧電圧ＶＣＬの外部端子が
接続される実装基板上の配線パッドと、接地電圧ＶＳＳ
の外部端子が接続される実装基板上の配線パッドとの間
に、たとえば単体部品による0.１〔μＦ〕程度のコンデ
ンサＣ１０が実装される。また、図３(b) に示すよう
に、コンデンサＣ１０は、マイクロコンピュータのＬＳ
Ｉチップを含むＬＳＩパッケージの外部において、降圧
電圧ＶＣＬの外部端子と、接地電圧ＶＳＳ（１）とは別
端子として設けた接地電圧ＶＳＳ（２）の外部端子との
間に外付けすることもできる。Further, as a second feature of the present embodiment, a capacitor C10 is connected between the step-down voltage VCL and the ground voltage VSS in order to stabilize the step-down voltage VCL after stepping down. For example, as shown in FIG. 3A, the capacitor C10 is connected to a microcomputer LS.
Outside the LSI package including the I chip, it is externally connected between an external terminal of the step-down voltage VCL and an external terminal of the ground voltage VSS. For example, on a mounting board (not shown) on which other components are mounted together with the LSI package of the microcomputer, wiring pads on the mounting board to which external terminals of the step-down voltage VCL of the LSI package of the microcomputer are connected; Ground voltage VSS
For example, a capacitor C10 of about 0.1 [μF] is mounted as a single component between the external terminal and the wiring pad on the mounting board. As shown in FIG. 3B, the capacitor C10 is connected to the microcomputer LS
Outside the LSI package including the I chip, it can be externally connected between an external terminal of the step-down voltage VCL and an external terminal of the ground voltage VSS (2) provided as a terminal separate from the ground voltage VSS (1). .
【００２１】図３(a),(b) においては、マイクロコンピ
ュータのＬＳＩチップを含むＬＳＩパッケージの外部に
コンデンサＣ１０が外付けされる例を示しているが、た
とえばパッケージ構造でないＬＳＩチップ単体の場合に
は、このＬＳＩチップの降圧電圧ＶＣＬのパッドが接続
される実装基板上の配線パッドと、接地電圧ＶＳＳのパ
ッドが接続される実装基板上の配線パッドとの間にコン
デンサＣ１０を実装して、ＬＳＩチップの外部に外付け
することも可能である。なお、後述する図５および図６
のインダクタンス成分についても同様に、ＬＳＩチップ
の外部に外付けすることもできる。FIGS. 3A and 3B show an example in which a capacitor C10 is externally provided outside an LSI package including an LSI chip of a microcomputer. For example, in the case of a single LSI chip having no package structure, FIG. A capacitor C10 is mounted between a wiring pad on the mounting substrate to which the step-down voltage VCL pad of this LSI chip is connected and a wiring pad on the mounting substrate to which the ground voltage VSS pad is connected, It is also possible to attach it externally to the LSI chip. 5 and 6 described later.
Similarly, the inductance component can be externally provided outside the LSI chip.
【００２２】このコンデンサＣ１０は、たとえばマイク
ロコンピュータのＬＳＩチップに内蔵される電流波形成
形用のコンデンサＣ１（図２に図示）とは働きが異なる
ものであり、機能的に区別される。この電流波形成形用
のコンデンサＣ１は、たとえば図４（(a):平面の概略
図、(b):(a) のb-b'切断断面の概略図）に一例を示すよ
うに、半導体基板ＳＵＢの酸化膜ＳｉＯ2 上に積層され
る下層のポリシリコン層Ｐｏｌｙ−Ｓｉ（１）と上層の
ポリシリコン層Ｐｏｌｙ−Ｓｉ（２）との間の層間膜Ｏ
ＮＯで形成され、たとえば数千〔ｐＦ〕程度である。こ
の層間膜ＯＮＯは、たとえばＳｉＯ2 、Ｓｉ3 Ｎ4 、Ｓ
ｉＯ2 からなる３層構造で形成される。下層のポリシリ
コン層Ｐｏｌｙ−Ｓｉ（１）は、酸化膜ＳｉＯ2 の開口
部を介し配線層Ｍｅｔａｌを通じて電源電圧／降圧電圧
ＶＣＣ／ＶＣＬに接続され、上層のポリシリコン層Ｐｏ
ｌｙ−Ｓｉ（２）は配線層Ｍｅｔａｌを通じて接地電圧
ＶＳＳに接続されている。The function of the capacitor C10 is different from that of a capacitor C1 (shown in FIG. 2) for shaping a current waveform which is built in an LSI chip of a microcomputer, for example, and is functionally distinguished. As shown in FIG. 4 ((a): a schematic plan view, (b): a schematic cross-sectional view taken along the line bb ′ of (a)), for example, the capacitor C1 for forming a current waveform is formed on a semiconductor substrate. interlayer film O between the underlying polysilicon layer that is laminated on the oxide film of SiO 2 SUB poly-Si (1) and the upper polysilicon layer poly-Si (2)
It is formed of NO, for example, about several thousand [pF]. This interlayer film ONO is made of, for example, SiO 2 , Si 3 N 4 , S
It is formed in a three-layer structure made of iO 2 . Underlying polysilicon layer Poly-Si (1) is connected to the power supply voltage / reduced voltage VCC / VCL through the wiring layer Metal through an opening of the oxide film SiO 2, the upper layer of the polysilicon layer Po
ly-Si (2) is connected to the ground voltage VSS through the wiring layer Metal.
【００２３】さらに、本実施の形態の第３の特徴とし
て、半導体装置の外部へのノイズ伝搬を低減するため
に、電源電圧端子ＶＣＣにインダクタンス成分Ｌ１０が
与えられている。たとえば、図５に一例を示すように、
インダクタンス成分Ｌ１０としての高インダクタンス素
子Ｌ１１は、ＬＳＩパッケージの外部において、電源電
圧ＶＣＣの外部端子に外付けされている。たとえば、マ
イクロコンピュータのＬＳＩパッケージ、コンデンサＣ
１０とともに他の部品などが実装される実装基板（図示
せず）上において、マイクロコンピュータのＬＳＩパッ
ケージの電源電圧ＶＣＣの外部端子が接続される実装基
板上の配線パッドと、この配線パッドの配線とは分離さ
れ、外部につながる電源電圧ＶＣＣの実装基板上の配線
パッドとの間に、たとえば単体部品によるフェライトビ
ーズなどの高インダクタンス素子Ｌ１１が実装される。Further, as a third feature of this embodiment, an inductance component L10 is provided to the power supply voltage terminal VCC in order to reduce noise propagation to the outside of the semiconductor device. For example, as shown in FIG.
The high inductance element L11 as the inductance component L10 is externally connected to an external terminal of the power supply voltage VCC outside the LSI package. For example, an LSI package of a microcomputer, a capacitor C
On a mounting board (not shown) on which other components and the like are mounted together with 10, wiring pads on the mounting board to which external terminals of the power supply voltage VCC of the LSI package of the microcomputer are connected, and wiring of the wiring pads And a high inductance element L11 such as a ferrite bead made of a single component is mounted between the power supply voltage VCC and a wiring pad on the mounting board connected to the outside.
【００２４】また、図６〜図９は、本実施の形態の第３
の特徴であるインダクタンス成分Ｌ１０の変形例であ
り、図６はＬＳＩパッケージの外部の実装基板上の引き
回し配線Ｌ１２からなる場合、図７（図８：シミュレー
ション結果）はＬＳＩパッケージの内部のリードフレー
ムの引き回しリードＬ１３（または／および内部基板上
の引き回し配線Ｌ１３’）からなる場合、図９はＬＳＩ
パッケージの内部に内蔵される高インダクタンス素子Ｌ
１４からなる場合をそれぞれ示す。FIGS. 6 to 9 show a third embodiment of the present invention.
FIG. 6 shows a modified example of the inductance component L10, which is a feature of the first embodiment. FIG. 6 shows a case where the wiring component L12 is provided on a mounting board outside the LSI package. FIG. FIG. 9 shows an example in which the lead L13 (or / and the lead L13 ′ on the internal substrate) is provided.
High inductance element L built in the package
14 respectively.
【００２５】図６に示す一例においては、たとえばマイ
クロコンピュータのＬＳＩパッケージ、コンデンサＣ１
０とともに他の部品などが実装される実装基板（図示せ
ず）上において、マイクロコンピュータのＬＳＩパッケ
ージの電源電圧ＶＣＣの外部端子が接続される実装基板
上の配線パッドと、外部につながる電源電圧ＶＣＣの実
装基板上の配線パッドとの間を、たとえば２０〔ｎＨ〕
程度の高インダクタンスが得られるような長さに配線経
路を引き回し、この実装基板上の引き回し配線Ｌ１２に
よりインダクタンス成分Ｌ１０を形成するものである。In an example shown in FIG. 6, for example, an LSI package of a microcomputer, a capacitor C1
On a mounting board (not shown) on which other components are mounted together with 0, a wiring pad on the mounting board to which the external terminal of the power supply voltage VCC of the LSI package of the microcomputer is connected, and a power supply voltage VCC connected to the outside. Between 20 [nH] and the wiring pads on the mounting board
The wiring path is routed to a length such that a high inductance is obtained, and an inductance component L10 is formed by the wiring L12 on the mounting board.
【００２６】図７に示す一例においては、たとえばマイ
クロコンピュータのＬＳＩパッケージの内部において、
マイクロコンピュータのＬＳＩチップの電源電圧ＶＣＣ
のパッドに接続される、ＱＦＰ（Quad Flat Package ）
構造などのリードフレーム（図示せず）のインナーリー
ドと、ＬＳＩパッケージの電源電圧ＶＣＣの外部端子と
なるリードフレームのアウターリードとの間を、たとえ
ば２０〔ｎＨ〕程度の高インダクタンスが得られるよう
な長さにリード経路を引き回し、このリードフレームの
引き回しリードＬ１３によるパッケージ寄生インダクタ
ンスによりインダクタンス成分Ｌ１０を形成するもので
ある。In an example shown in FIG. 7, for example, inside an LSI package of a microcomputer,
Power supply voltage VCC of microcomputer LSI chip
QFP (Quad Flat Package) connected to the pad
A high inductance of, for example, about 20 [nH] can be obtained between an inner lead of a lead frame (not shown) having a structure or the like and an outer lead of a lead frame serving as an external terminal of a power supply voltage VCC of an LSI package. The lead path is routed to the length, and the inductance component L10 is formed by the package parasitic inductance due to the lead L13 of the lead frame.
【００２７】または、ＢＧＡ（Ball Grid Array ）構造
などにおいては、ＬＳＩチップの電源電圧ＶＣＣのパッ
ドに接続される内部基板（図示せず）上の配線パッド
と、ＬＳＩパッケージの電源電圧ＶＣＣの外部端子につ
ながる内部基板上の配線パッドとの間を、高インダクタ
ンスが得られるような長さに配線経路を引き回し、この
内部基板上の引き回し配線Ｌ１３’によるパッケージ寄
生インダクタンスによりインダクタンス成分Ｌ１０を形
成することもできる。Alternatively, in a BGA (Ball Grid Array) structure or the like, a wiring pad on an internal substrate (not shown) connected to a pad of a power supply voltage VCC of an LSI chip, and an external terminal of a power supply voltage VCC of an LSI package. The wiring path may be routed to a length such that a high inductance can be obtained between the wiring path and the wiring pad on the internal board connected to the internal board, and the inductance component L10 may be formed by the package parasitic inductance caused by the wiring L13 ′ on the internal board. it can.
【００２８】この図７に示すＬＳＩパッケージ構造にお
いて、電源電圧ＶＣＣにおけるパッケージ寄生インダク
タンスによるインダクタンス成分Ｌ１０に対し、電源電
圧ＶＣＣの外部端子におけるノイズΔＶの依存性をシミ
ュレーションした結果が図８である。ここで、降圧電圧
ＶＣＬ、接地電圧ＶＳＳにおけるパッケージ寄生インダ
クタンスは２〔ｎＨ〕程度とした。図８のとおり、電源
電圧ＶＣＣの外部端子におけるノイズΔＶは、インダク
タンス成分Ｌ１０を２〔ｎＨ〕から１０〔ｎＨ〕へ増や
すことにより低減し、１０〔ｎＨ〕程度のインダクタン
ス成分Ｌ１０では電源電圧ＶＣＣの外部端子におけるノ
イズΔＶを0.１〔Ｖ〕程度まで低減させることができ
る。FIG. 8 shows a simulation result of the dependence of the noise ΔV at the external terminal of the power supply voltage VCC on the inductance component L10 due to the package parasitic inductance at the power supply voltage VCC in the LSI package structure shown in FIG. Here, the package parasitic inductance at the step-down voltage VCL and the ground voltage VSS was about 2 [nH]. As shown in FIG. 8, the noise ΔV at the external terminal of the power supply voltage VCC is reduced by increasing the inductance component L10 from 2 [nH] to 10 [nH], and the inductance component L10 of about 10 [nH] reduces the noise of the power supply voltage VCC. The noise ΔV at the external terminal can be reduced to about 0.1 [V].
【００２９】図９に示す一例においては、たとえばマイ
クロコンピュータのＬＳＩパッケージの内部において、
マイクロコンピュータのＬＳＩチップの電源電圧ＶＣＣ
のパッドに接続される、ＱＦＰ構造などのリードフレー
ム（図示せず）のインナーリードと、このインナーリー
ドとは分離され、ＬＳＩパッケージの電源電圧ＶＣＣの
外部端子となるアウターリードとの間に、たとえば単体
部品によるフェライトビーズなどの高インダクタンス素
子Ｌ１４を実装し、このＬＳＩパッケージの内部の高イ
ンダクタンス素子Ｌ１４によりインダクタンス成分Ｌ１
０を形成するものである。In an example shown in FIG. 9, for example, inside an LSI package of a microcomputer,
Power supply voltage VCC of microcomputer LSI chip
For example, between an inner lead of a lead frame (not shown) such as a QFP structure connected to the pad and an outer lead which is separated from the inner lead and serves as an external terminal of a power supply voltage VCC of an LSI package. A high inductance element L14 such as a ferrite bead by a single component is mounted, and an inductance component L1 is formed by the high inductance element L14 inside the LSI package.
0 is formed.
【００３０】または、ＢＧＡ構造などにおいては、ＬＳ
Ｉチップの電源電圧ＶＣＣのパッドに接続される内部基
板（図示せす）上の配線パッドと、この配線パッドの配
線とは分離され、ＬＳＩパッケージの電源電圧ＶＣＣの
外部端子につながる内部基板上の配線パッドとの間に、
フェライトビーズなどの高インダクタンス素子Ｌ１４を
実装し、このＬＳＩパッケージの内部の高インダクタン
ス素子Ｌ１４によりインダクタンス成分Ｌ１０を形成す
ることもできる。Alternatively, in a BGA structure or the like, LS
The wiring pad on the internal substrate (not shown) connected to the pad of the power supply voltage VCC of the I chip is separated from the wiring of this wiring pad, and the wiring on the internal substrate is connected to the external terminal of the power supply voltage VCC of the LSI package. Between the wiring pads
It is also possible to mount the high inductance element L14 such as a ferrite bead, and form the inductance component L10 by the high inductance element L14 inside the LSI package.
【００３１】この図９に示すＬＳＩパッケージ構造にお
いて、たとえばコモンモードチョーク形（４端子）のフ
ェライトビーズを用いた場合には、電源電圧ＶＣＣの他
に、ＬＳＩチップの接地電圧ＶＳＳのパッドに接続され
るリードフレームのインナーリードと、このインナーリ
ードとは分離され、ＬＳＩパッケージの接地電圧ＶＳＳ
の外部端子となるアウターリードとの間、またはＬＳＩ
チップの接地電圧ＶＳＳのパッドに接続される内部基板
上の配線パッドと、この配線パッドの配線とは分離さ
れ、ＬＳＩパッケージの接地電圧ＶＳＳの外部端子につ
ながる内部基板上の配線パッドとの間にも接続すること
ができる。この例においては、接地電圧ＶＳＳの外部端
子からのノイズ伝搬も低減することができる。In the LSI package structure shown in FIG. 9, for example, when a common mode choke type (four terminal) ferrite bead is used, the ferrite bead is connected to the ground voltage VSS pad of the LSI chip in addition to the power supply voltage VCC. The inner lead of the lead frame is separated from the inner lead, and the ground voltage VSS of the LSI package is separated.
Between the external lead that is the external terminal of the
A wiring pad on the internal substrate connected to the pad of the ground voltage VSS of the chip is separated from the wiring of the wiring pad, and between the wiring pad on the internal substrate connected to the external terminal of the ground voltage VSS of the LSI package. Can also be connected. In this example, noise propagation from the external terminal of the ground voltage VSS can be reduced.
【００３２】さらに、本実施の形態の第４の特徴とし
て、電源電圧ＶＣＣが供給される外部端子に接続される
インダクタンス成分は、降圧電圧ＶＣＬが供給される外
部端子に接続されるインダクタンス成分、接地電圧ＶＳ
Ｓが供給される外部端子に接続されるインダクタンス成
分に比べてインダクタンス値が大きくなっている。これ
らの各インダクタンス成分には、各電圧線の配線、基板
上の配線、リードフレームのリードなどによるインダク
タンス成分が含まれる。たとえば、図１０に一例を示す
ように、電源電圧ＶＣＣ、降圧電圧ＶＣＬ、接地電圧Ｖ
ＳＳが供給される端子（配線）のインダクタンス成分の
値をそれぞれＬ１５，Ｌ１６，Ｌ１７とすると、Ｌ１５
＞Ｌ１６，Ｌ１７の関係が成立する条件において、半導
体装置が発生する電磁波輻射の主要因である電源電圧Ｖ
ＣＣ−接地電圧ＶＳＳ間の電圧変動を抑えることができ
る。すなわち、前記図８においてシミュレーション結果
を用いて説明したように、降圧電圧ＶＣＬ、接地電圧Ｖ
ＳＳのインダクタンス成分を一定にして電源電圧ＶＣＣ
のインダクタンス成分を増やすことにより、電源電圧Ｖ
ＣＣの外部端子におけるノイズを低減することができ
る。Further, as a fourth feature of the present embodiment, the inductance component connected to the external terminal supplied with the power supply voltage VCC includes an inductance component connected to the external terminal supplied with the step-down voltage VCL, and a ground. Voltage VS
The inductance value is larger than the inductance component connected to the external terminal to which S is supplied. Each of these inductance components includes an inductance component due to wiring of each voltage line, wiring on a substrate, lead of a lead frame, and the like. For example, as shown in FIG. 10, the power supply voltage VCC, the step-down voltage VCL, the ground voltage V
Assuming that the values of the inductance components of the terminals (wirings) to which SS is supplied are L15, L16, and L17, respectively, L15
The power supply voltage V, which is the main factor of the electromagnetic wave radiation generated by the semiconductor device, under the condition that the relationship of L16 and L17 is established.
Voltage fluctuation between CC and the ground voltage VSS can be suppressed. That is, as described using the simulation results in FIG. 8, the step-down voltage VCL and the ground voltage V
Power supply voltage VCC with the inductance component of SS constant
Power supply voltage V by increasing the inductance component of
Noise at the external terminal of the CC can be reduced.
【００３３】従って、本実施の形態の半導体装置によれ
ば、ＬＳＩパッケージの外部の降圧電圧ＶＣＬの外部端
子と接地電圧ＶＳＳの外部端子との間にコンデンサＣ１
０を外付けすることによって降圧電源系のインピーダン
スを小さくし、降圧電圧が安定化することで、内部電源
系の電圧変動が小さくなり、外部への電磁波輻射および
電源系・信号系へのノイズ伝搬を低減することができ
る。Therefore, according to the semiconductor device of the present embodiment, the capacitor C1 is connected between the external terminal of the step-down voltage VCL and the external terminal of the ground voltage VSS outside the LSI package.
By externally setting 0, the impedance of the step-down power supply system is reduced and the step-down voltage is stabilized, so that the voltage fluctuation of the internal power supply system is reduced, and electromagnetic wave radiation to the outside and noise propagation to the power supply / signal system Can be reduced.
【００３４】さらに、電源電圧ＶＣＣに、ＬＳＩパッケ
ージの外部の高インダクタンス素子Ｌ１１、実装基板上
の引き回し配線Ｌ１２や、ＬＳＩパッケージの内部のリ
ードフレームの引き回しリードＬ１３（または内部基板
上の引き回し配線Ｌ１３’）、高インダクタンス素子Ｌ
１４からなるインダクタンス成分Ｌ１０を接続して外部
へのノイズ伝搬を低減することができる。特に、電源電
圧ＶＣＣ、降圧電圧ＶＣＬ、接地電圧ＶＳＳの各インダ
クタンス成分の値をＬ１５＞Ｌ１６，Ｌ１７の関係にす
ることで、電源電圧ＶＣＣ−接地電圧ＶＳＳ間の電圧変
動を抑えて、半導体装置が発生する電磁波輻射を低減す
ることができる。Further, the high inductance element L11 outside the LSI package, the leading wiring L12 on the mounting board, the leading lead L13 of the lead frame inside the LSI package (or the leading wiring L13 'on the internal board) are applied to the power supply voltage VCC. ), High inductance element L
By connecting the inductance component L10 consisting of fourteen, noise propagation to the outside can be reduced. In particular, by setting the values of the inductance components of the power supply voltage VCC, the step-down voltage VCL, and the ground voltage VSS to have a relationship of L15> L16, L17, voltage fluctuation between the power supply voltage VCC and the ground voltage VSS is suppressed, and the semiconductor device is improved. The generated electromagnetic wave radiation can be reduced.
【００３５】（実施の形態２）図１１は本発明の実施の
形態２である半導体装置において、コンデンサを内蔵す
る一例を示す概略回路図、図１２〜図１５は前記図１１
において、さらにインダクタンス成分を接続する一例を
示す概略回路図である。(Embodiment 2) FIG. 11 is a schematic circuit diagram showing an example in which a capacitor is built in a semiconductor device according to Embodiment 2 of the present invention, and FIGS.
FIG. 3 is a schematic circuit diagram showing an example of connecting an inductance component further.
【００３６】本実施の形態の半導体装置は、前記実施の
形態１と同様に外部から供給される電源電圧より低電圧
の降圧電圧で内部回路を駆動するマイクロコンピュータ
とされ、外部から供給される電源電圧ＶＣＣを降圧して
降圧電圧ＶＣＬを発生する内部降圧回路ＶＣＬＧが内蔵
され、この降圧電圧ＶＣＬを用いて内部回路が駆動さ
れ、前記実施の形態１との相違点は、降圧後の電圧安定
化のためのコンデンサがＬＳＩパッケージの内部に内蔵
されている点である。The semiconductor device of the present embodiment is a microcomputer which drives an internal circuit with a step-down voltage lower than a power supply voltage supplied from the outside similarly to the first embodiment. An internal step-down circuit VCLG for stepping down the voltage VCC to generate a step-down voltage VCL is built in, and the internal circuit is driven using the step-down voltage VCL. The difference from the first embodiment is that the voltage stabilization after step-down is performed. This is the point that a capacitor for this purpose is built in the LSI package.
【００３７】すなわち、本実施の形態においては、前記
実施の形態１と同様に第２の特徴として、降圧後の降圧
電圧ＶＣＬの安定化のために、たとえば図１１に一例を
示すように、コンデンサＣ２０が、ＬＳＩパッケージの
内部において、降圧電圧ＶＣＬと接地電圧ＶＳＳとの間
に接続されて内蔵されている。たとえば、マイクロコン
ピュータのＬＳＩチップを内蔵するＬＳＩパッケージの
内部において、マイクロコンピュータのＬＳＩチップの
降圧電圧ＶＣＬのパッドに接続されるリードフレーム
（図示せず）のリードと、接地電圧ＶＳＳのパッドに接
続されるリードフレームのリードとの間、またはＬＳＩ
チップの降圧電圧ＶＣＬのパッドに接続される内部基板
（図示せず）上の配線パッドと、接地電圧ＶＳＳのパッ
ドに接続される内部基板上の配線パッドとの間に、たと
えば単体部品による0.１〔μＦ〕程度のコンデンサＣ２
０が実装される。That is, in the present embodiment, as in the first embodiment, as a second feature, in order to stabilize the step-down voltage VCL after stepping down, for example, as shown in FIG. C20 is connected and built in between the step-down voltage VCL and the ground voltage VSS inside the LSI package. For example, inside an LSI package incorporating a microcomputer LSI chip, a lead of a lead frame (not shown) connected to a step-down voltage VCL pad of the microcomputer LSI chip and a ground voltage VSS pad are connected. Between the lead of the lead frame or LSI
Between a wiring pad on the internal substrate (not shown) connected to the pad of the step-down voltage VCL of the chip and a wiring pad on the internal substrate connected to the pad of the ground voltage VSS, for example. Capacitor C2 of about 1 [μF]
0 is implemented.
【００３８】さらに、前記実施の形態１と同様に第３の
特徴として、たとえば図１２〜図１５に一例を示すよう
に、外部へのノイズ伝搬を低減するために、電源電圧Ｖ
ＣＣが供給される外部端子または電源電圧線にインダク
タンス成分Ｌ２０が与えられている。図１２はＬＳＩパ
ッケージの外部に外付けされる高インダクタンス素子Ｌ
２１からなる場合、図１３はＬＳＩパッケージの外部の
実装基板上の引き回し配線Ｌ２２からなる場合、図１４
はＬＳＩパッケージの内部のリードフレームの引き回し
リードＬ２３（または内部基板上の引き回し配線Ｌ２
３’）からなる場合、図１５はＬＳＩパッケージの内部
に内蔵される高インダクタンス素子Ｌ２４からなる場合
をそれぞれ示す。これらの図１２〜図１５に示すインダ
クタンス成分Ｌ２０の形成は前記実施の形態１と同様で
ある。Further, as in the first embodiment, as a third feature, for example, as shown in FIGS. 12 to 15, the power supply voltage V
An inductance component L20 is given to an external terminal to which CC is supplied or a power supply voltage line. FIG. 12 shows a high inductance element L externally attached to the outside of the LSI package.
FIG. 13 shows the case where the wiring pattern L21 is formed from the routing wiring L22 on the mounting substrate outside the LSI package.
Is the lead L23 of the lead frame inside the LSI package (or the lead L2 on the internal substrate).
3 '), and FIG. 15 shows the case of a high inductance element L24 built in the LSI package. The formation of the inductance component L20 shown in FIGS. 12 to 15 is similar to that of the first embodiment.
【００３９】従って、本実施の形態の半導体装置によれ
ば、ＬＳＩパッケージの内部の降圧電圧ＶＣＬと接地電
圧ＶＳＳとの間にコンデンサＣ２０を内蔵することによ
り、前記実施の形態１と同様に、降圧電源系のインピー
ダンスを小さくし、降圧電圧が安定化することで、内部
電源系の電圧変動が小さくなり、外部への電磁波輻射お
よび電源系・信号系へのノイズ伝搬を低減することがで
きる。Therefore, according to the semiconductor device of the present embodiment, the capacitor C20 is built in between the step-down voltage VCL inside the LSI package and the ground voltage VSS, thereby reducing the step-down voltage as in the first embodiment. By reducing the impedance of the power supply system and stabilizing the step-down voltage, voltage fluctuations in the internal power supply system are reduced, and electromagnetic radiation to the outside and noise propagation to the power supply / signal system can be reduced.
【００４０】さらに、電源電圧ＶＣＣにインダクタンス
成分Ｌ２０を接続することにより、前記実施の形態１と
同様に外部へのノイズ伝搬を低減することができる。特
に、電源電圧ＶＣＣ、降圧電圧ＶＣＬ、接地電圧ＶＳＳ
の各インダクタンス成分の値の関係を考慮することで、
電源電圧ＶＣＣ−接地電圧ＶＳＳ間の電圧変動を抑え
て、半導体装置が発生する電磁波輻射を低減することが
できる。Further, by connecting the inductance component L20 to the power supply voltage VCC, noise propagation to the outside can be reduced as in the first embodiment. In particular, the power supply voltage VCC, the step-down voltage VCL, the ground voltage VSS
By considering the relationship between the values of the inductance components of
Voltage fluctuation between the power supply voltage VCC and the ground voltage VSS can be suppressed, and electromagnetic radiation generated by the semiconductor device can be reduced.
【００４１】以上、本発明者によってなされた発明をそ
の実施の形態に基づき具体的に説明したが、本発明は前
記実施の形態に限定されるものではなく、その要旨を逸
脱しない範囲で種々変更可能であることはいうまでもな
い。Although the invention made by the inventor has been specifically described based on the embodiment, the invention is not limited to the embodiment, and various modifications may be made without departing from the gist of the invention. It goes without saying that it is possible.
【００４２】たとえば、前記実施の形態においては、マ
イクロコンピュータに適用した場合について説明した
が、パッケージ種別によらず、内部降圧回路を内蔵する
マイクロコンピュータ全般、ならびにＡＳＩＣ（Applic
ation Specific IC ）、メモリなどの全製品に広く適用
可能であり、半導体装置の製品を使用する顧客へのサポ
ート技術として有効である。For example, in the above-described embodiment, the description has been given of the case where the present invention is applied to a microcomputer. However, regardless of the package type, a general microcomputer including an internal step-down circuit and an ASIC (Applic
It can be widely applied to all products such as ation specific ICs) and memories, and is effective as a support technology for customers who use semiconductor device products.
【００４３】[0043]
【発明の効果】本願において開示される発明のうち、代
表的なものによって得られる効果を簡単に説明すれば、
以下のとおりである。Advantageous effects obtained by typical ones of the inventions disclosed in the present application will be briefly described.
It is as follows.
【００４４】(1).降圧電圧と接地電圧との間にコンデン
サを接続することで、降圧電源系のインピーダンスを小
さくして降圧電圧を安定化させ、内部電源系の電圧変動
を小さくすることができるので、半導体装置からの電磁
波輻射および電源系・信号系へのノイズ伝搬を低減する
ことが可能となる。(1) By connecting a capacitor between the step-down voltage and the ground voltage, it is possible to reduce the impedance of the step-down power supply system, stabilize the step-down voltage, and reduce the voltage fluctuation of the internal power supply system. Therefore, it is possible to reduce electromagnetic wave radiation from the semiconductor device and noise propagation to the power supply system and the signal system.
【００４５】(2).電源電圧にインダクタンス成分を与え
ることで、外部へのノイズ伝搬を低減することができ
る。特に、電源電圧のインダクタンス成分の値を大きく
することで、電源電圧−接地電圧間の電圧変動を抑え
て、半導体装置が発生する電磁波輻射を低減することが
可能となる。(2) Providing an inductance component to the power supply voltage can reduce noise propagation to the outside. In particular, by increasing the value of the inductance component of the power supply voltage, voltage fluctuation between the power supply voltage and the ground voltage can be suppressed, and electromagnetic radiation generated by the semiconductor device can be reduced.
【００４６】(3).前記(1) および(2) により、内部降圧
回路を内蔵する半導体装置において、降圧後の電圧を安
定化させ、外部へのノイズ伝搬を低減することによって
十分なＥＭＩ低減対策を実現することができるので、半
導体装置のユーザ側のＥＭＩ対策を容易にすることが可
能となる。(3) According to the above (1) and (2), in the semiconductor device having the internal step-down circuit, the voltage after the step-down is stabilized and the noise propagation to the outside is reduced to thereby sufficiently reduce the EMI. Since the countermeasure can be realized, the EMI countermeasure on the user side of the semiconductor device can be facilitated.
【図１】本発明の実施の形態１である半導体装置の一例
を示す概略ブロック図である。FIG. 1 is a schematic block diagram illustrating an example of a semiconductor device according to a first embodiment of the present invention;
【図２】本発明の実施の形態１の半導体装置において、
内部降圧回路の一例を示す回路図である。FIG. 2 shows a semiconductor device according to the first embodiment of the present invention;
FIG. 3 is a circuit diagram illustrating an example of an internal voltage down converter.
【図３】(a),(b) は本発明の実施の形態１の半導体装置
において、コンデンサを外付けする一例を示す概略回路
図である。FIGS. 3A and 3B are schematic circuit diagrams illustrating an example of externally attaching a capacitor in the semiconductor device according to the first embodiment of the present invention;
【図４】(a),(b) は本発明の実施の形態１の半導体装置
において、チップ内蔵コンデンサの一例を示す平面と断
面の概略図である。FIGS. 4A and 4B are schematic plan and cross-sectional views showing an example of a capacitor with a built-in chip in the semiconductor device according to the first embodiment of the present invention;
【図５】本発明の実施の形態１の半導体装置において、
インダクタンス成分を接続する一例を示す概略回路図で
ある。FIG. 5 shows a semiconductor device according to the first embodiment of the present invention.
It is a schematic circuit diagram showing an example of connecting an inductance component.
【図６】本発明の実施の形態１の半導体装置において、
他のインダクタンス成分を接続する一例を示す概略回路
図である。FIG. 6 shows a semiconductor device according to the first embodiment of the present invention;
FIG. 7 is a schematic circuit diagram illustrating an example of connecting another inductance component.
【図７】本発明の実施の形態１の半導体装置において、
さらに他のインダクタンス成分を接続する一例を示す概
略回路図である。FIG. 7 shows a semiconductor device according to the first embodiment of the present invention;
FIG. 9 is a schematic circuit diagram illustrating an example of connecting another inductance component.
【図８】本発明の実施の形態１の半導体装置において、
パッケージ寄生インダクタンスに対する電源電圧のノイ
ズ依存性の一例を示す特性図である。FIG. 8 shows a semiconductor device according to the first embodiment of the present invention.
FIG. 6 is a characteristic diagram illustrating an example of noise dependency of a power supply voltage with respect to a package parasitic inductance.
【図９】本発明の実施の形態１の半導体装置において、
さらに他のインダクタンス成分を接続する一例を示す概
略回路図である。FIG. 9 shows a semiconductor device according to the first embodiment of the present invention;
FIG. 9 is a schematic circuit diagram illustrating an example of connecting another inductance component.
【図１０】本発明の実施の形態１の半導体装置におい
て、電源電圧線のインダクタンス成分を異なる値にする
一例を示す概略回路図である。FIG. 10 is a schematic circuit diagram showing an example in which the inductance components of the power supply voltage lines are set to different values in the semiconductor device according to the first embodiment of the present invention;
【図１１】本発明の実施の形態２である半導体装置にお
いて、コンデンサを内蔵する一例を示す概略回路図であ
る。FIG. 11 is a schematic circuit diagram showing an example in which a capacitor is incorporated in the semiconductor device according to the second embodiment of the present invention;
【図１２】本発明の実施の形態２の半導体装置におい
て、インダクタンス成分を接続する一例を示す概略回路
図である。FIG. 12 is a schematic circuit diagram illustrating an example of connecting an inductance component in the semiconductor device according to the second embodiment of the present invention;
【図１３】本発明の実施の形態２の半導体装置におい
て、他のインダクタンス成分を接続する一例を示す概略
回路図である。FIG. 13 is a schematic circuit diagram showing an example of connecting another inductance component in the semiconductor device according to the second embodiment of the present invention;
【図１４】本発明の実施の形態２の半導体装置におい
て、さらに他のインダクタンス成分を接続する一例を示
す概略回路図である。FIG. 14 is a schematic circuit diagram showing an example of connecting another inductance component in the semiconductor device according to the second embodiment of the present invention;
【図１５】本発明の実施の形態２の半導体装置におい
て、さらに他のインダクタンス成分を接続する一例を示
す概略回路図である。FIG. 15 is a schematic circuit diagram showing an example of connecting another inductance component in the semiconductor device according to the second embodiment of the present invention;
ＶＣＬＧ 内部降圧回路 ＦＬＡＳＨＲＯＭ フラッシュメモリ ＲＡＭ メモリ ＣＰＵ／ＩＮＴ 中央処理装置／割り込み制御回路 ＳＣＩ インタフェース回路 ＴＩＭＥＲ タイマー回路 Ａ／Ｄ，Ｄ／Ａ 変換回路 ＰＯＲＴ 入出力回路 ＶＣＣ 電源電圧 ＶＳＳ 接地電圧 ＡＶＣＣ アナログ回路用の電源電圧 ＡＶＳＳ アナログ用の接地電圧 ＶＣＬ 降圧電圧 ＶＲＥＦＧ 基準電圧発生回路 ＡＭＰ オペアンプ ＰＭＯＳ Ｐ形ＭＯＳトランジスタ Ｒ１，Ｒ２ 電圧分圧用抵抗 Ｃ１ コンデンサ ＳＵＢ 半導体基板 ＳｉＯ2 酸化膜 Ｐｏｌｙ−Ｓｉ ポリシリコン層 ＯＮＯ 層間膜 Ｍｅｔａｌ 配線層 Ｃ１０，Ｃ２０ コンデンサ Ｌ１０，Ｌ２０ インダクタンス成分 Ｌ１１，Ｌ２１ 高インダクタンス素子 Ｌ１２，Ｌ２２ 引き回し配線 Ｌ１３，Ｌ２３ 引き回しリード Ｌ１３’，Ｌ２３’ 引き回し配線 Ｌ１４，Ｌ２４ 高インダクタンス素子VCLG Internal step-down circuit FLASHROM Flash memory RAM memory CPU / INT Central processing unit / interrupt control circuit SCI interface circuit TIMER timer circuit A / D, D / A conversion circuit PORT Input / output circuit VCC Power supply voltage VSS Ground voltage AVCC Power supply for analog circuit ground voltage VCL down voltage VREFG reference voltage generating circuit AMP op PMOS P-type MOS transistor R1, R2 voltage voltage-dividing resistors C1 capacitor SUB semiconductor substrate SiO 2 oxide film poly-Si polysilicon layer ONO interlayer film Metal wiring layers for voltage AVSS analog C10, C20 Capacitor L10, L20 Inductance component L11, L21 High inductance element L12, L22 Leading wiring L13, L23 Leading Over de L13 ', L23' lead wiring L14, L24 high inductance element
───────────────────────────────────────────────────── フロントページの続き (72)発明者 片桐 光昭 東京都小平市上水本町五丁目20番１号 株 式会社日立製作所半導体事業部内 (72)発明者 横溝 剛一 東京都小平市上水本町五丁目20番１号 株 式会社日立製作所半導体事業部内 (72)発明者 仲内 篤彦 東京都小平市上水本町５丁目22番１号 株 式会社日立超エル・エス・アイ・システム ズ内 (72)発明者 戸谷 達郎 東京都小平市上水本町５丁目22番１号 株 式会社日立超エル・エス・アイ・システム ズ内 (72)発明者 清水 浩也 茨城県土浦市神立町502番地 株式会社日 立製作所機械研究所内 (72)発明者 白川 真司 茨城県日立市大みか町七丁目１番１号 株 式会社日立製作所日立研究所内 (72)発明者 岩渕 勝 東京都小平市上水本町五丁目20番１号 株 式会社日立製作所半導体事業部内 Ｆターム(参考） 5F033 DA02 DA32 DA34 EA25 EA28 EA33 5F038 AC05 AC15 AC16 AZ04 BB02 BB05 BB06 BB08 BH03 BH19 CA10 DF04 DF05 DF12 DF14 EZ20 ──────────────────────────────────────────────────続 き Continuing on the front page (72) Inventor Mitsuaki Katagiri 5-2-1, Kamimizuhonmachi, Kodaira-shi, Tokyo Inside Semiconductor Division, Hitachi, Ltd. (72) Inventor Goichi Yokomizo Gojokami-cho, Kodaira-shi, Tokyo 20-1 chome, Semiconductor Division, Hitachi, Ltd. (72) Inventor Atsuhiko Nakauchi 5-22-1, Kamisumihonmachi, Kodaira-shi, Tokyo Inside Hitachi Cho-LSI Systems Co., Ltd. (72 ) Inventor Tatsuro Toya 5-22-1, Josuihoncho, Kodaira-shi, Tokyo Inside Hitachi Super-LSI Systems Co., Ltd. (72) Inventor Hiroya Shimizu 502, Kandamachi, Tsuchiura-shi, Ibaraki Japan (72) Inventor Shinji Shirakawa 7-1-1, Omika-cho, Hitachi City, Ibaraki Pref. Hitachi, Ltd. Hitachi Research Laboratory (72) Inventor Masaru Fuchi 5-2-1, Kamizuhoncho, Kodaira-shi, Tokyo F-term in the Semiconductor Division, Hitachi, Ltd. 5F033 DA02 DA32 DA34 EA25 EA28 EA33 5F038 AC05 AC15 AC16 AZ04 BB02 BB05 BB06 BB08 BH03 BH19 CA10 DF04 DF05 DF14 EZ20
Claims (10)
内部降圧回路を含み、この内部降圧回路から発生される
降圧電圧を用いて内部回路を駆動する半導体装置であっ
て、前記降圧電圧と接地電圧との間に、降圧後の電圧を
安定化するためのコンデンサが接続されていることを特
徴とする半導体装置。1. A semiconductor device including an internal step-down circuit for stepping down a power supply voltage supplied from the outside, and driving an internal circuit using a step-down voltage generated from the internal step-down circuit, wherein the step-down voltage and a ground A semiconductor device, wherein a capacitor for stabilizing the stepped-down voltage is connected between the voltage and the voltage.
記コンデンサは、前記降圧電圧の外部端子と前記接地電
圧の外部端子との間に接続されて、前記半導体装置のパ
ッケージの外部に外付けされていることを特徴とする半
導体装置。2. The semiconductor device according to claim 1, wherein the capacitor is connected between an external terminal of the step-down voltage and an external terminal of the ground voltage, and is connected outside the package of the semiconductor device. A semiconductor device characterized by being attached.
記コンデンサは、前記降圧電圧と前記接地電圧との間に
接続されて、前記半導体装置のパッケージの内部に内蔵
されていることを特徴とする半導体装置。3. The semiconductor device according to claim 1, wherein the capacitor is connected between the step-down voltage and the ground voltage, and is built in a package of the semiconductor device. Semiconductor device.
って、前記コンデンサが付加され、かつ前記電源電圧に
は、前記半導体装置からのノイズ伝搬を低減するための
インダクタンス成分が接続されていることを特徴とする
半導体装置。4. The semiconductor device according to claim 2, wherein the capacitor is added, and an inductance component for reducing noise propagation from the semiconductor device is connected to the power supply voltage. A semiconductor device characterized by the above-mentioned.
記インダクタンス成分は、前記電源電圧の外部端子に接
続されて、前記半導体装置のパッケージの外部に外付け
されるインダクタンス素子からなることを特徴とする半
導体装置。5. The semiconductor device according to claim 4, wherein the inductance component comprises an inductance element connected to an external terminal of the power supply voltage and externally attached to a package of the semiconductor device. Characteristic semiconductor device.
記インダクタンス成分は、前記電源電圧の外部端子に接
続されて、前記半導体装置のパッケージの外部の実装基
板上の引き回し配線からなることを特徴とする半導体装
置。6. The semiconductor device according to claim 4, wherein the inductance component is connected to an external terminal of the power supply voltage, and is formed of a lead wiring on a mounting board outside a package of the semiconductor device. Characteristic semiconductor device.
記インダクタンス成分は、前記電源電圧に接続されて、
前記半導体装置のパッケージの内部に内蔵されるインダ
クタンス素子からなることを特徴とする半導体装置。7. The semiconductor device according to claim 4, wherein the inductance component is connected to the power supply voltage,
A semiconductor device comprising an inductance element built in a package of the semiconductor device.
記インダクタンス成分は、前記電源電圧に接続されて、
前記半導体装置のパッケージの内部のリードフレームの
引き回しリード、または／および内部基板上の引き回し
配線からなることを特徴とする半導体装置。8. The semiconductor device according to claim 4, wherein said inductance component is connected to said power supply voltage,
A semiconductor device comprising lead wires of a lead frame inside a package of the semiconductor device and / or lead wires on an internal substrate.
装置であって、前記電源電圧に接続されるインダクタン
ス成分は、前記降圧電圧に接続されるインダクタンス成
分、前記接地電圧に接続されるインダクタンス成分に比
べてインダクタンス値が大きくなっていることを特徴と
する半導体装置。9. The semiconductor device according to claim 5, wherein the inductance component connected to the power supply voltage is connected to the inductance component connected to the step-down voltage and to the ground voltage. A semiconductor device having an inductance value larger than an inductance component.
前記各インダクタンス成分には、各電圧線の配線、また
は／および基板上の配線、または／およびリードフレー
ムのリードによるインダクタンス成分が含まれることを
特徴とする半導体装置。10. The semiconductor device according to claim 9, wherein:
A semiconductor device, wherein each of the inductance components includes an inductance component due to a wiring of each voltage line, and / or a wiring on a substrate, and / or a lead of a lead frame.
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10243007A JP2000077608A (en) | 1998-08-28 | 1998-08-28 | Semiconductor device |
| TW088113378A TW423142B (en) | 1998-08-28 | 1999-08-05 | Semiconductor device |
| KR1019990035025A KR20000017465A (en) | 1998-08-28 | 1999-08-23 | Semiconductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10243007A JP2000077608A (en) | 1998-08-28 | 1998-08-28 | Semiconductor device |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2000077608A true JP2000077608A (en) | 2000-03-14 |
Family
ID=17097512
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10243007A Pending JP2000077608A (en) | 1998-08-28 | 1998-08-28 | Semiconductor device |
Country Status (3)
| Country | Link |
|---|---|
| JP (1) | JP2000077608A (en) |
| KR (1) | KR20000017465A (en) |
| TW (1) | TW423142B (en) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2003012870A1 (en) * | 2001-07-30 | 2003-02-13 | Niigata Seimitsu Co., Ltd. | Semiconductor device |
| JP2007081364A (en) * | 2005-08-15 | 2007-03-29 | Canon Inc | Printed board and semiconductor integrated circuit |
| US8063480B2 (en) | 2006-02-28 | 2011-11-22 | Canon Kabushiki Kaisha | Printed board and semiconductor integrated circuit |
| JP2017175371A (en) * | 2016-03-23 | 2017-09-28 | 富士通株式会社 | Electronic apparatus, power circuit and integrated circuit |
| JP2018018561A (en) * | 2017-11-06 | 2018-02-01 | ルネサスエレクトロニクス株式会社 | Semiconductor device and electronic system |
-
1998
- 1998-08-28 JP JP10243007A patent/JP2000077608A/en active Pending
-
1999
- 1999-08-05 TW TW088113378A patent/TW423142B/en not_active IP Right Cessation
- 1999-08-23 KR KR1019990035025A patent/KR20000017465A/en not_active Application Discontinuation
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| US8063480B2 (en) | 2006-02-28 | 2011-11-22 | Canon Kabushiki Kaisha | Printed board and semiconductor integrated circuit |
| US8575743B2 (en) | 2006-02-28 | 2013-11-05 | Canon Kabushiki Kaisha | Printed board and semiconductor integrated circuit |
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| JP2018018561A (en) * | 2017-11-06 | 2018-02-01 | ルネサスエレクトロニクス株式会社 | Semiconductor device and electronic system |
Also Published As
| Publication number | Publication date |
|---|---|
| TW423142B (en) | 2001-02-21 |
| KR20000017465A (en) | 2000-03-25 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A711 | Notification of change in applicant |
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