KR20000017465A - Semiconductor device - Google Patents

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KR20000017465A
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나카무라아쯔시
카다기리미쯔아키
요코미조고이치
나카우치아쯔히코
토야타쯔로
시미즈히로야
시라카와신지
이와부치마사루
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가나이 쓰토무
가부시키가이샤 히타치세이사쿠쇼
스즈키 진이치로
가부시키가이샤 히타치초에루. 에스. 아이. 시스테무즈
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Abstract

PURPOSE: A semiconductor device having an internal clamping is provided to sufficiently reduce electro-magnetic interference by stabilizing a voltage after clamping a voltage and decreasing noise propagation to the exterior. CONSTITUTION: A semiconductor device comprises an internal clamping circuit for clamping the power voltage supplied from the exterior in which a predetermined internal circuit is driven by the clamping voltage supplied from the internal clamping circuit. The semiconductor device is characterized in that a condenser is connected between a first wire for receiving the clamping voltage and a second wire for receiving a ground voltage.

Description

반도체장치{SEMICONDUCTOR DEVICE}Semiconductor device {SEMICONDUCTOR DEVICE}

본 발명은 반도체장치기술에 관한 것으로서, 특히 EMI(Electro-Magnetic Interference : 전자파방해) 저감대책에 적합한 내부강압회로를 내장한 반도체장치에 적용하여 유효한 기술에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to semiconductor device technology, and more particularly, to an effective technology applied to semiconductor devices having internal step-down circuits suitable for EMI (Electro-Magnetic Interference) reduction measures.

예컨대, 본 발명자들이 검토한 기술로서, 마이크로 컴퓨터 등의 반도체장치에 있어서는 저소비전력화를 위해 외부에서 공급되는 전원전압을 강압하는 내부강압회로를 내장하고, 이 강압전압을 사용하여 내부회로(강압전압으로 동작 가능한 회로 : 예컨대, 메모리회로, 연산회로, 인터페이스회로 등)를 구동하는 회로기술 등이 고려된다. 이 기술은 내부강압에 의한 소진폭동작에 의해 소비전류를 저감하는 것이다.For example, as a technology examined by the present inventors, a semiconductor device such as a microcomputer has a built-in internal step-down circuit for stepping down a power supply voltage supplied from the outside for low power consumption, and uses this step-down voltage to use an internal circuit (a step-down voltage). Operable circuits: For example, circuit technology for driving a memory circuit, a calculation circuit, an interface circuit, etc. is considered. This technique reduces the current consumption by the small amplitude operation caused by internal step-down.

또한, 이와 같은 마이크로 컴퓨터 등의 반도체장치에 관한 기술로서는, 예컨대 소화 59년 11월 30일, 주식회사 오므사발행, 사단법인전자통신학회편의 「LSI핸드북」P535∼P565에 기재되는 기술 등을 들 수 있다.Examples of such technologies related to semiconductor devices such as microcomputers include OMS, issued November 30, 59, and the technologies described in the "LSI Handbook" P535 to P565 of the Electronic Communication Society of Japan. have.

하지만, 상기와 같은 내부강압회로를 내장하는 반도체장치에 있어서는 내부강압에 의한 소진폭동작이 소비전류를 저감하고 있을 뿐이고, 예컨대 EMI에 관해서는 소진폭동작분 만큼의 EMI저감효과밖에 얻어지지 않아, 근래의 저 EMI성의 요구로부터 더욱 더 대책이 요구되고 있다.However, in the semiconductor device incorporating the internal step-down circuit as described above, only the small amplitude operation by the internal step-down reduces the current consumption, and for EMI, for example, only the EMI reduction effect is obtained as much as the small amplitude operation. In recent years, the countermeasure is calculated | required further by the low EMI requirement.

따라서, 본 발명의 목적은 내부강압회로를 내장한 회로구성에 있어서, 강압후의 전압을 안정화시키고, 또 외부로의 노이즈 전파(propagation)를 저감함으로써 충분한 EMI저감대책을 실현할 수 있는 반도체장치를 제공하는 것이다.Accordingly, an object of the present invention is to provide a semiconductor device capable of realizing sufficient EMI reduction measures by stabilizing a voltage after voltage drop and reducing noise propagation to the outside in a circuit configuration incorporating an internal voltage drop circuit. will be.

본 발명의 상기 및 그 외의 목적과 신규한 특징은 본 명세서의 기술 및 첨부도면에서 밝혀질 것이다.The above and other objects and novel features of the present invention will be apparent from the description and the accompanying drawings.

도 1은 본 발명의 실시형태 1인 반도체장치의 일례를 나타내는 개략 블록도,1 is a schematic block diagram showing an example of a semiconductor device according to Embodiment 1 of the present invention;

도 2는 본 발명의 실시형태 1인 반도체장치에 있어서, 내부강압회로의 일례를 나타내는 회로도,2 is a circuit diagram showing an example of an internal step-down circuit in the semiconductor device according to the first embodiment of the present invention;

도 3의 (a)는 본 발명의 실시형태 1인 반도체장치에 있어서, 콘덴서를 외부에 부착하는 제1 예를 나타내는 개략 회로도,3A is a schematic circuit diagram showing a first example in which a capacitor is attached to the outside in the semiconductor device according to the first embodiment of the present invention;

도 3의 (b)는 본 발명의 실시형태 1인 반도체장치에 있어서, 콘덴서를 외부에 부착하는 제2 예를 나타내는 개략 회로도,3B is a schematic circuit diagram showing a second example in which a capacitor is attached to the outside in the semiconductor device according to the first embodiment of the present invention;

도 4의 (a)는 본 발명의 실시형태 1인 반도체장치에 있어서, 칩내장 콘덴서의 일례를 나타내는 평면의 개략도,4A is a schematic view of a plane showing an example of a chip-containing capacitor in the semiconductor device according to the first embodiment of the present invention;

도 4의 (b)는 본 발명의 실시형태 1인 반도체장치에 있어서, 칩내장 콘덴서의 일례를 나타내는 단면의 개략도,4B is a schematic diagram of a cross section showing an example of a chip-containing capacitor in the semiconductor device according to the first embodiment of the present invention;

도 5는 본 발명의 실시형태 1인 반도체장치에 있어서, 인덕턴스성분을 접속하는 일례를 나타내는 개략 회로도,5 is a schematic circuit diagram showing an example of connecting an inductance component in the semiconductor device according to the first embodiment of the present invention;

도 6은 본 발명의 실시형태 1인 반도체장치에 있어서, 다른 인덕턴스성분을 접속하는 일례를 나타내는 개략 회로도,6 is a schematic circuit diagram showing an example in which another inductance component is connected in the semiconductor device according to the first embodiment of the present invention;

도 7은 본 발명의 실시형태 1인 반도체장치에 있어서, 또 다른 인덕턴스성분을 접속하는 일례를 나타내는 개략 회로도,7 is a schematic circuit diagram showing an example of connecting another inductance component in the semiconductor device according to Embodiment 1 of the present invention;

도 8은 본 발명의 실시형태 1인 반도체장치에 있어서, 패키지 기생인덕턴스에 대한 전원전압의 노이즈 의존성의 일례를 나타내는 특성도,8 is a characteristic diagram showing an example of noise dependency of a power supply voltage with respect to package parasitic inductance in the semiconductor device according to the first embodiment of the present invention;

도 9는 본 발명의 실시형태 1인 반도체장치에 있어서, 또 다른 인덕턴스성분을 접속하는 일례를 나타내는 개략 회로도,9 is a schematic circuit diagram showing an example of connecting another inductance component in the semiconductor device according to Embodiment 1 of the present invention;

도 10은 본 발명의 실시형태 1인 반도체장치에 있어서, 전원전압선의 인덕턴스성분을 다른 값으로 하는 일례를 나타내는 개략 회로도,10 is a schematic circuit diagram showing an example in which the inductance component of a power supply voltage line is set to another value in the semiconductor device according to the first embodiment of the present invention;

도 11은 본 발명의 실시형태 2인 반도체장치에 있어서, 콘덴서를 내장하는 일례를 나타내는 개략 회로도,11 is a schematic circuit diagram illustrating an example in which a capacitor is incorporated in a semiconductor device according to Embodiment 2 of the present invention.

도 12는 본 발명의 실시형태 2인 반도체장치에 있어서, 인덕턴스성분을 접속하는 일례를 나타내는 개략 회로도,12 is a schematic circuit diagram showing an example of connecting inductance components in a semiconductor device according to Embodiment 2 of the present invention;

도 13은 본 발명의 실시형태 2인 반도체장치에 있어서, 다른 인덕턴스성분을 접속하는 일례를 나타내는 개략 회로도,13 is a schematic circuit diagram showing an example in which another inductance component is connected in the semiconductor device according to the second embodiment of the present invention;

도 14는 본 발명의 실시형태 2인 반도체장치에 있어서, 또 다른 인덕턴스성분을 접속하는 일례를 나타내는 개략 회로도,14 is a schematic circuit diagram showing an example of connecting another inductance component in the semiconductor device according to the second embodiment of the present invention;

도 15는 본 발명의 실시형태 2인 반도체장치에 있어서, 또 다른 인덕턴스성분을 접속하는 일례를 나타내는 개략 회로도,15 is a schematic circuit diagram showing an example of connecting another inductance component in the semiconductor device according to the second embodiment of the present invention;

도 16은 도 14에 나타내는 반도체장치에 있어서, 리드프레임 상에 실장되는 콘덴서(칩콘덴서)의 실장상태의 일례를 나타내는 도면이다.FIG. 16 is a diagram illustrating an example of a mounting state of a capacitor (chip capacitor) mounted on a lead frame in the semiconductor device shown in FIG. 14.

본원에 있어서 개시되는 발명 중, 대표적인 것의 개요를 간단하게 설명하면 다음과 같다.Among the inventions disclosed in the present application, an outline of typical ones will be briefly described as follows.

즉, 본 발명에 의한 반도체장치는 외부에서 공급되는 전원전압(제1 전원전압)보다 낮은 전압의 강압전압(제2 전원전압)으로 내부회로를 구동하는 회로구성에 있어서, 강압후의 전압안정화를 위해, 강압전압이나 접지전압(제3 전원전압)이 각각 공급되는 전원(전압)선(리드선이나 프린트기판배선 등) 또는 전원(전압)단자(전원핀이나 전원패드) 사이에 콘덴서(용량소자)를 접속하는 것이다. 이 콘덴서는 패키지의 외부에 외부부착하거나, 또는 패키지의 내부에 내장하도록 한 것이다.In other words, the semiconductor device according to the present invention has a circuit configuration for driving an internal circuit with a step-down voltage (second power supply voltage) of a voltage lower than an externally supplied power supply voltage (first power supply voltage). A capacitor (capacitive element) between a power supply (voltage) line (lead wire or printed circuit board wiring, etc.) or a power supply (voltage) terminal (power pin or power pad) to which the step-down voltage or ground voltage (third power supply voltage) is supplied. To connect. The capacitor is externally attached to the outside of the package or built into the inside of the package.

또한, 강압후의 전압안정화를 위해 콘덴서를 접속한 다음에, 외부로의 노이즈전파를 저감하기 위해, 전원전압단자(선)에 인덕턴스(inductance)성분을 부여하는 것이다. 이 인덕턴스성분은 패키지의 외부에 외부부착되는 인덕턴스소자, 패키지의 외부의 실장기판 상의 인회(引回)배선(leading-about wiring line)(프린트기판배선 등), 패키지의 내부에 내장되는 인덕턴스소자, 패키지의 내부의 리드프레임의 인회 리드(leading-about lead)(선), 또는/및 내부기판 상의 인회배선으로 이루어지는 것이다.In addition, after the capacitor is connected to stabilize the voltage after the step-down, an inductance component is applied to the power supply voltage terminal (line) in order to reduce noise propagation to the outside. This inductance component includes an inductance element externally attached to the outside of the package, a leading-about wiring line (such as a printed circuit board wiring) on the external mounting board of the package, an inductance element embedded in the package, The lead-about lead (wire) of the leadframe inside the package, and / or the in-line wiring on the inner substrate.

특히, 전원전압단자의 인덕턴스성분은 강압전압단자, 접지전압단자에 비해 인덕턴스값이 크게 되어 있다.In particular, the inductance component of the power supply voltage terminal has a larger inductance value than the step-down voltage terminal and the ground voltage terminal.

따라서, 상기 반도체장치에 의하면, 이 반도체장치로 말미암은 EMI저감이 가능하게 된다. 이 결과, EMI저감대책을 반도체장치(제작자)측에서 행하고 있기 때문에, 반도체장치의 사용자측의 EMI대책이 용이하게 된다.Therefore, according to the semiconductor device, the EMI of the semiconductor device can be reduced. As a result, EMI reduction measures are taken on the semiconductor device (manufacturer) side, so that EMI measures on the user side of the semiconductor devices are facilitated.

즉, 내부강압회로내장의 반도체장치에 있어서, 강압전압안정화를 위해서는 강압전원계의 임피던스가 작은 것이 필요하다. 그래서, 본 발명과 같이 콘덴서를 외부부착, 또는 내장하는 것으로 강압전원계의 임피던스를 작게 할 수 있다. 따라서, 강압전압이 안정화하는 것으로 내부전원계의 전압변동이 작게 되고, 반도체장치로부터의 전자파 복사(輻射) 및 전원계·신호계로의 노이즈전파를 저감할 수 있다.In other words, in a semiconductor device with an internal step-down circuit, for the stabilization of step-down voltage, it is necessary that the impedance of the step-down power system is small. Therefore, the impedance of the step-down power system can be reduced by attaching or embedding a capacitor externally as in the present invention. As a result, the voltage fluctuation of the internal power supply system is reduced by stabilizing the step-down voltage, and the electromagnetic wave radiation from the semiconductor device and the noise propagation from the power supply system and the signal system can be reduced.

이하, 본 발명의 실시형태를 도면에 의거하여 상세하게 설명한다. 또한, 실시형태를 설명하기 위한 전체 도면에 있어서 동일한 부재에는 동일한 부호를 붙이고, 그 반복설명은 생략한다.EMBODIMENT OF THE INVENTION Hereinafter, embodiment of this invention is described in detail based on drawing. In addition, in the whole figure for demonstrating embodiment, the same code | symbol is attached | subjected to the same member, and the repeated description is abbreviate | omitted.

(실시형태 1)(Embodiment 1)

도 1은 본 발명의 실시형태 1인 반도체장치의 일례를 나타내는 개략 블록도, 도 2는 본 실시형태의 반도체장치에 있어서, 내부강압회로의 일례를 나타내는 회로도, 도 3의 (a), (b)는 콘덴서를 외부부착하는 일례를 나타내는 개략 회로도, 도 4의 (a), (b)는 칩내장콘덴서의 일례를 나타내는 평면과 단면의 개략도, 도 5, 도 6, 도 7, 도 9는 인덕턴스성분을 접속하는 일례를 나타내는 개략 회로도, 도 8은 패키지 기생인덕턴스에 대한 전원전압의 노이즈 의존성의 일례를 나타내는 특성도, 도 10은 전원전압선(단자)의 인덕턴스성분을 다른 값으로 하는 일례를 나타내는 개략 회로도이다.1 is a schematic block diagram showing an example of a semiconductor device according to Embodiment 1 of the present invention, and FIG. 2 is a circuit diagram showing an example of an internal step-down circuit in the semiconductor device according to the present embodiment, FIGS. 3A and 3B. ) Is a schematic circuit diagram showing an example of external attachment of a capacitor, (a) and (b) are schematic views of a plane and a cross-sectional view showing an example of a chip-embedded capacitor, and FIG. 5, 6, 7, and 9 are inductances. 8 is a characteristic diagram showing an example of noise dependence of the power supply voltage with respect to the package parasitic inductance, and FIG. 10 is a schematic diagram showing an example in which the inductance component of the power supply voltage line (terminal) is set to another value. It is a circuit diagram.

우선, 도 1에 의해 본 실시형태의 반도체장치의 구성의 일례를 설명한다.First, an example of the structure of the semiconductor device of this embodiment is demonstrated by FIG.

본 실시형태의 반도체장치는, 예컨대 외부에서 공급되는 전원전압보다 저전압의 강압전압으로 그 내부회로의 일부를 구동하는 마이크로컴퓨터로 되고, 외부에서 공급되는 전원전압을 강압하는 내부강압회로(VCLG), 제어프로그램을 저장하는 재기록가능한 플래시메모리(FLASHROM), 일시적으로 데이터를 저장하는 메모리(RAM), 명령실행·연산·인터럽트(interrupt)를 행하는 중앙처리장치/인터럽트제어회로(CPU/INT), 시리얼 통신을 행하는 인터페이스회로(SCI), 시간의 측정 및 시간파형의 출력을 행하는 타이머회로(TIMER), 아날로그신호에서 디지털신호, 디지털신호에서 아날로그신호로의 변환회로(A/D, D/A), 데이터입출력을 위한 입출력회로(PORT) 등으로 구성되고, 공지의 반도체 제조기술에 의해 1개의 반도체 기판상에 형성되어 있다.The semiconductor device of the present embodiment is, for example, a microcomputer that drives a part of its internal circuit with a step-down voltage lower than that of an externally supplied power supply voltage, and an internal step-down circuit (VCLG) for stepping down a power supply voltage supplied from the outside, Rewritable flash memory (FLASHROM) to store control programs, memory (RAM) to temporarily store data, central processing unit / interrupt control circuit (CPU / INT) to execute instructions, operate, and interrupt, serial communications Interface circuit (SCI) for performing the operation, timer circuit (TIMER) for measuring the time and outputting the time waveform, analog signal to digital signal, digital signal to analog signal (A / D, D / A), data It consists of an input-output circuit PORT for input / output, etc., and is formed on one semiconductor substrate by a well-known semiconductor manufacturing technique.

이 마이크로 컴퓨터에 있어서는, 외부에서 입출력회로(PORT)의 외부단자 또는 패드(T1∼T6)를 통해 전원전압(VCC) 및 접지전압(VSS)과, 아날로그회로용 전원전압(AVCC) 및 접지전압(AVSS)이 공급되고, 전원전압(VCC)을 내부강압회로(VCLG)에 의해 강압한 강압전압(VCL)과, 이것에 대응하는 접지전압(VSS)의 외부단자(T3, T4)도 입출력회로(PORT)에 설치되어 있다. 전원전압(VCC) 및 접지전압(VSS)은 입출력회로(PORT), 내부강압회로(VCLG), 플래시메모리(FLASHROM) 등에 공급되고, 또 아날로그회로용 전원전압(AVCC) 및 접지전압(AVSS)은 변환회로(A/D, D/A)에 공급된다.In this microcomputer, the power supply voltage VCC and the ground voltage VSS, the power supply voltage AVCC and the ground voltage for the analog circuit are externally connected to the external terminals or pads T1 to T6 of the input / output circuit PORT. AVSS is supplied, the voltage drop voltage VCL in which the power supply voltage VCC is stepped down by the internal voltage drop circuit VCLG, and the external terminals T3 and T4 of the ground voltage VSS corresponding thereto are also input / output circuits. PORT). The power supply voltage VCC and the ground voltage VSS are supplied to the input / output circuit PORT, the internal step-down circuit VCLG, and the flash memory FLASHROM, and the analog circuit power supply voltage AVCC and the ground voltage AVSS are It is supplied to the conversion circuits A / D and D / A.

특히, 본 실시형태의 마이크로 컴퓨터는 저소비전력화, EMI저감대책을 위해, 제1 특징으로서 외부에서 공급되는 전원전압(VCC)을 강압하여 전원전압(VCC)보다 낮은 강압전압(VCL)을 발생하는 내부강압회로(VCLG)가 내장되고, 이 강압전압(VCL)을 사용하여 메모리(RAM), 중앙처리장치/인터럽트제어회로(CPU/INT), 인터페이스회로(SCI), 타이머회로(TIMER) 등의 내부회로가 구동된다. 또한, 특히 제한되지 않지만, 플래시메모리(FLASHROM)가 마스크메모리(MASKROM)의 경우는 강압전압(VCL)을 사용하여 구동된다.In particular, the microcomputer of the present embodiment has an internal step-down voltage supply voltage VCL lowered from the power supply voltage VCC as a first feature to reduce power consumption and reduce EMI. The step-down circuit (VCLG) is built-in, and the step-down voltage (VCL) is used to internally store the memory (RAM), the central processing unit / interrupt control circuit (CPU / INT), the interface circuit (SCI), and the timer circuit (TIMER). The circuit is driven. In addition, although not particularly limited, the flash memory FLASHROM is driven using the step-down voltage VCL in the case of the mask memory MASKROM.

이 내부강압회로(VCLG)는, 예컨대 도 2에 일례를 나타낸 바와 같이, 기준전압발생회로(VREFG), 오퍼레이션 앰프(AMP), P형 MOS트랜지스터(PMOS), 전압분압용 저항(R1, R2) 등으로 구성되고, 오퍼레이션 앰프(AMP)에 의해, 기준전압발생회로 (VREFG)에서의 기준전압(VREF)과 전압분압용 저항(R1, R2)에 의한 분압전압(V)이 같게 되도록 P형 MOS트랜지스터(PMOS)의 게이트전압을 제어하고, 강압전압(VCL) = [(R1 + R2)/R2]·VREF를 발생한다. 예컨대, 기준전압(VREF) = 2[V]로 하고, 저항 R1 = 저항 R2로 하면, 강압전압(VCL) = 2 ×2 = 4[V]가 출력된다. 이 내부강압회로(VCLG)는 디프레션(depressin)형 MOS트랜지스터를 사용한 클램프(clamp)방식으로 하는 등, 여러 가지의 회로방식이 고려된다.For example, as shown in FIG. 2, the internal step-down circuit VCLG includes a reference voltage generation circuit VREFG, an operational amplifier AMP, a P-type MOS transistor PMOS, and voltage divider resistors R1 and R2. P-type MOS such that the reference voltage VREF in the reference voltage generation circuit VREFG and the divided voltage V by the voltage dividing resistors R1 and R2 are equal by the operation amplifier AMP. The gate voltage of the transistor PMOS is controlled to generate a step-down voltage VCL = [(R1 + R2) / R2]. For example, when reference voltage VREF = 2 [V] and resistance R1 = resistance R2, step-down voltage VCL = 2 x 2 = 4 [V]. Various internal circuit methods are considered, such as the clamp method using a depressin type MOS transistor.

이 내부강압회로(VCLG)를 내장하는 목적은,The purpose of embedding this internal step-down circuit (VCLG) is

(1) 구동전압을 내리는 것에 의해, 전류가 변화(전하의 변화)했을 때의 에너지를 저감할 수 있는 것,(1) can reduce the energy when the current changes (change of charge) by lowering the drive voltage,

(2) 구동전압을 내리는 것에 의해, 트랜지스터의 게이트전압이 내려가고 이 트랜지스터의 임피던스가 크게 된다. 이 때문에, 트랜지스터에 흐르는 전류가 작게 되어 전류변화량을 저감할 수 있는 것,(2) By lowering the driving voltage, the gate voltage of the transistor decreases and the impedance of this transistor becomes large. For this reason, the current flowing through the transistor is small, so that the amount of current change can be reduced.

(3) 전압을 내린 강압전압으로 내부회로를 구동함으로써, 소비전류를 작게 하여 소비전력을 저감할 수 있는 것이다.(3) By driving the internal circuit with the voltage drop down voltage, the power consumption can be reduced by reducing the current consumption.

또한, 본 실시형태의 제2 특징으로서, 강압후의 강압전압(VCL)의 안정화를 위해, 강압전압(VCL)과 접지전압(VSS)과의 사이에 콘덴서(C10)가 접속되어 있다. 예컨대, 도 3의 (a)에 일례를 나타낸 바와 같이, 콘덴서(C10)는 마이크로 컴퓨터의 LSI칩을 포함하는 LSI패키지의 외부에서, 강압전압(VCL)의 외부단자(외부핀)(P2)와 접지전압(VSS)의 외부단자(외부핀)(P3)의 사이에 외부부착되어 있다.In addition, as a second feature of the present embodiment, the capacitor C10 is connected between the step-down voltage VCL and the ground voltage VSS to stabilize the step-down voltage VCL after the step-down. For example, as shown in FIG. 3A, the capacitor C10 is connected to an external terminal (external pin) P2 of the step-down voltage VCL outside the LSI package including the LSI chip of the microcomputer. It is externally attached between the external terminals (external pins) P3 of the ground voltage VSS.

예컨대, 마이크로 컴퓨터의 LSI패키지와 함께 다른 부품 등이 실장되는 실장기판(도시생략)상에 있어서, 마이크로 컴퓨터의 LSI패키지의 강압전압(VCL)의 외부단자(P2)가 접속되는 실장기판상의 배선패드와, 접지전압(VSS)의 외부단자(P3)가 접속되는 실장기판상의 배선패드와의 사이에, 예컨대 단체부품에 의한 0.1[㎌]정도의 콘덴서(C10)가 실장된다. 또한, 도 3의 (b)에 나타낸 바와 같이, 콘덴서(C10)는 마이크로 컴퓨터의 LSI칩을 포함하는 LSI패키지의 외부에 있어서, 강압전압(VCL)의 외부단자(외부핀)(P2)와, 접지전압(VSS)(1)이 공급되는 외부단자(P3)와는 별도의 외부단자로서 설치된 접지전압(VSS)(2)의 외부단자(P4)와의 사이에 외부부착되는 것도 가능하다.For example, a wiring pad on a mounting board to which an external terminal P2 of the step-down voltage VCL of a LSI package of a microcomputer is connected in a mounting board (not shown) in which other components and the like are mounted together with the LSI package of the microcomputer. Between the wiring pad on the mounting board to which the external terminal P3 of the ground voltage VSS is connected, for example, a capacitor C10 of about 0.1 [kV] by a single component is mounted. As shown in Fig. 3B, the capacitor C10 includes an external terminal (external pin) P2 of the step-down voltage VCL outside the LSI package including the LSI chip of the microcomputer. It is also possible to attach externally between the external terminal P4 of the ground voltage VSS 2 provided as an external terminal separate from the external terminal P3 to which the ground voltage VSS 1 is supplied.

도 3의 (a), (b)에 있어서는, 마이크로 컴퓨터의 LSI칩을 포함하는 LSI패키지의 외부에 콘덴서(C10)가 외부부착되는 예를 나타내고 있지만, 예컨대 패키지 구조가 아닌 LSI칩 단체(單體)의 경우에는 이 LSI칩의 강압전압(VCL)의 패드가 접속되는 실장기판상의 배선패드와, 접지전압(VSS)의 패드가 접속되는 실장기판상의 배선패드와의 사이에 콘덴서(C10)를 실장하여, LSI칩의 외부에 외부부착되는 것도 가능하다. 또한, 후술하는 도 5 및 도 6의 인덕턴스성분에 대해서도 마찬가지로, LSI칩의 외부에 외부부착되는 것도 가능하다.3A and 3B show an example in which the capacitor C10 is externally attached to the outside of the LSI package including the LSI chip of the microcomputer. However, for example, the LSI chip is not a package structure. ), The capacitor C10 is mounted between the wiring pad on the mounting board to which the pad of the step-down voltage VCL of the LSI chip is connected and the wiring pad on the mounting board to which the pad of the ground voltage VSS is connected. Thus, it can be externally attached to the outside of the LSI chip. Similarly, the inductance components of FIGS. 5 and 6 described later can be externally attached to the outside of the LSI chip.

이 콘덴서(C10)는, 예컨대 마이크로 컴퓨터의 LSI칩에 내장되는 전류파형성형용 콘덴서(C1)(도 2에 도시)와는 작용이 다른 것이며, 기능적으로 구별된다. 이 전류파형성형용 콘덴서(C1)는, 예컨대 도 4((a) : 평면의 개략도, (b) : (a)의 b-b'절단단면의 개략도)에 일례를 나타낸 바와 같이, 반도체기판(SUB)의 산화막(SiO2)상에 적층되는 하층의 폴리실리콘층(Poly-Si(1))과 상층의 폴리실리콘층(Poly-Si(2))과의 사이의 층간막(ONO)으로 형성되고, 예컨대 수천[pF]정도이다. 이 층간막(ONO)은, 예컨대 SiO2, Si3N4, SiO2로 이루어지는 3층 구조로 형성된다. 하층의 폴리실리콘층(Poly-Si(1))은 산화막(SiO2)의 개구부를 통해 배선층(Metal)을 통해 전원전압/강압전압(VCC/VCL)에 접속되고, 상층의 폴리실리콘층(Poly-Si(2))은 배선층(Metal)을 통해 접지전압(VSS)에 접속되어 있다.This capacitor C10 is different from the current waveform forming capacitor C1 (shown in Fig. 2) incorporated in, for example, an LSI chip of a microcomputer, and is functionally distinguished. This current waveform capacitor C1 is, for example, as shown in FIG. 4 ((a): schematic diagram of the plane, (b): schematic diagram of the b-b 'cut section of (a)). Formed of an interlayer film (ONO) between an underlying polysilicon layer (Poly-Si (1)) and an upper polysilicon layer (Poly-Si (2)) stacked on an oxide film (SiO 2 ) of the SUB For example, thousands [pF]. This interlayer film ONO is formed in a three-layer structure composed of, for example, SiO 2 , Si 3 N 4 , and SiO 2 . The lower polysilicon layer (Poly-Si (1)) is connected to the power supply voltage / step-down voltage (VCC / VCL) through the wiring layer (Metal) through the opening of the oxide film (SiO 2 ), and the upper polysilicon layer (Poly) -Si (2) is connected to the ground voltage VSS through the wiring layer Metal.

또한, 본 실시형태의 제3 특징으로서, 반도체장치의 외부로의 노이즈전파를 저감하기 위해, 전원전압(VCC)이 공급되는 외부단자(P1)에는 제어신호나 입출력신호가 공급되는 그 외의 외부단자(도시생략)에 비해 비교적 큰 인덕턴스성분(L10)이 부여되어 있다. 예컨대, 도 5에 일례를 나타낸 바와 같이 인덕턴스성분(L10)으로서의 고 인덕턴스소자(L11)는 LSI패키지의 외부에 있어서, 전원전압(VCC)의 외부단자(P1)에 외부부착되어 있다. 예컨대, 마이크로 컴퓨터의 LSI패키지, 콘덴서(C10)와 함께 다른 부품 등이 실장되는 실장기판(도시생략)상에 있어서, 마이크로 컴퓨터의 LSI패키지의 전원전압(VCC)의 외부단자(P1)가 접속되는 실장기판상의 배선패드와, 이 배선패드의 배선과는 분리되어, 외부로 연결되는 전원전압(VCC)의 실장기판상의 배선패드와의 사이에, 예컨대 단체부품에 의한 페라이트 비드(ferrite bead) 등의 고인덕턴스소자(L11)가 실장된다.In addition, as a third feature of the present embodiment, in order to reduce noise propagation to the outside of the semiconductor device, other external terminals to which a control signal or an input / output signal are supplied to the external terminal P1 supplied with the power supply voltage VCC A relatively large inductance component (L10) is provided as compared with (not shown). For example, as shown in FIG. 5, the high inductance element L11 as the inductance component L10 is externally attached to the external terminal P1 of the power supply voltage VCC outside the LSI package. For example, an external terminal P1 of the power supply voltage VCC of the LSI package of the microcomputer is connected on a mounting substrate (not shown) in which the LSI package of the microcomputer, the capacitor C10, and other components are mounted. Between the wiring pad on the mounting board and the wiring pad on the mounting board, which is separated from the wiring of the wiring pad and connected to the outside, for example, a ferrite bead by a single component, etc. The high inductance element L11 is mounted.

또한, 도 6∼도 9는 본 실시형태의 제3 특징인 인덕턴스성분(L10)의 변형예이고, 도 6은 LSI패키지의 외부의 실장기판상의 배선(프린트기판배선)을 억지로 길게 끌어 돌리는 것에 의해 큰 인덕턴스성분을 가진 인회배선(L12)으로 이루어지는 경우, 도 7(도 8 : 시뮬레이션결과)은 LSI패키지의 내부의 전원전압(VCC)이 공급되는 리드(선)를 강압전압(VCL) 및 접지전압(VSS)이 공급되는 리드(선)(L13CL, L13SS)에 비해 길게 끌어 돌리는 인회리드(선)(L13)(또는/및 내부기판상의 인회배선(L13'))으로 이루어지는 경우, 도 9는 LSI패키지의 내부에 내장되는 고인덕턴스소자(L14)(예컨대, 페라이트비드)로 이루어지는 경우를 각각 나타낸다.6 to 9 are modified examples of the inductance component L10 which is the third characteristic of the present embodiment, and FIG. 6 shows that the wiring (printed board wiring) on the external mounting board of the LSI package is forcibly pulled and turned. In the case of the phosphorescent wiring L12 having a large inductance component, FIG. 7 (Fig. 8: simulation result) shows a lead voltage (VCL) and a ground voltage supplied with the power supply voltage VCC inside the LSI package. In the case where the VSS is formed of an in-lead lead (wire) L13 (or an in-line wiring L13 'on an internal substrate), which is longer than the lead (wire) L13CL and L13SS supplied, FIG. 9 shows the LSI. The case where it consists of the high inductance element L14 (for example, ferrite bead) built in the inside of a package is shown, respectively.

도 6에 나타낸 일례에 있어서는, 예컨대 마이크로 컴퓨터의 LSI패키지, 콘덴서(C10)와 함께 다른 부품 등이 실장되는 실장기판(도시생략) 상에 있어서, 마이크로 컴퓨터의 LSI패키지의 전원전압(VCC)의 외부단자(P1)가 접속되는 실장기판상의 배선패드와, 외부에 연결되는 전원전압(VCC)의 실장기판상의 배선패드와의 사이를, 예컨대 20[nH]정도의 고인덕턴스가 얻어지도록 한 길이로 배선경로를 끌어 돌리고, 이 실장기판상의 인회배선(L12)에 의해 인덕턴스성분(L10)을 형성하는 것이다.In the example shown in FIG. 6, for example, on the mounting substrate (not shown) on which the LSI package of the microcomputer, the capacitor C10, and other components are mounted, the outside of the power supply voltage VCC of the LSI package of the microcomputer is shown. Wiring is carried out between the wiring pad on the mounting board to which the terminal P1 is connected and the wiring pad on the mounting board of the power supply voltage VCC connected to the outside so as to obtain a high inductance of about 20 [nH], for example. The path is turned and the inductance component L10 is formed by the phosphorous wiring L12 on the mounting substrate.

도 7에 나타낸 일례에 있어서는, 예컨대 마이크로 컴퓨터의 LSI패키지의 내부에 있어서, 마이크로 컴퓨터의 LSI칩의 전원전압(VCC)이 공급되는 패드에 접속된다. 도 16에 나타낸 바와 같은 TSOP(Thin Small Outline Package)구조, 또는 QFP(Quad Flat Package)구조(도시생략) 등의 리드프레임의 인너리드(선)와, LSI패키지의 전원전압(VCC)의 외부단자(P1)로 되는 리드프레임의 아우터리드(선)와의 사이를, 예컨대 20[nH]정도의 고인덕턴스가 얻어지도록 한 길이로 리드(리드경로)를 끌어 돌리고, 이 리드프레임의 인회리드(L13)에 의한 패키지 기생 인덕턴스에 의해 인덕턴스성분(L10)을 형성하는 것이다.In the example shown in FIG. 7, for example, inside the LSI package of the microcomputer, it is connected to a pad to which the power supply voltage VCC of the LSI chip of the microcomputer is supplied. Inner lead (line) of a lead frame such as a thin small outline package (TSOP) structure or a quad flat package (QFP) structure (not shown) as shown in FIG. 16, and an external terminal of a power supply voltage VCC of an LSI package. The lead (lead path) is pulled and turned between the lead frame and the outer lead of the lead frame to a length such that a high inductance of about 20 [nH] is obtained, for example. The inductance component L10 is formed by the package parasitic inductance.

또는, BGA(Ball Grid Array)구조 등에 있어서는, LSI칩의 전원전압(VCC)의 패드에 접속되는 내부기판(도시생략)상의 배선패드와, LSI패키지의 전원전압(VCC)의 외부단자(P1)에 연결되는 내부기판상의 배선패드와의 사이를, 고인덕턴스가 얻어지도록 한 길이로 배선(배선경로)을 끌어 돌리고, 이 내부기판상의 인회배선(L13')에 의한 패키지 기생인덕턴스에 의해 인덕턴스성분(L10)을 형성하는 것도 가능하다.Alternatively, in a BGA (Ball Grid Array) structure or the like, a wiring pad on an internal substrate (not shown) connected to a pad of the power supply voltage VCC of the LSI chip and an external terminal P1 of the power supply voltage VCC of the LSI package. The wiring (wiring path) is pulled between the wiring pads on the internal board connected to the circuit board to a length such that high inductance is obtained, and the inductance component (the package parasitic inductance by the inductive wiring L13 'on the internal board) It is also possible to form L10).

이 도 7에 나타내는 LSI패키지구조에 있어서, 전원전압(VCC)에서의 적극적으로 크게 한 패키지 기생인덕턴스에 의한 인덕턴스성분(L10)에 대하여 전원전압(VCC)의 외부단자에서의 노이즈(△V)의 의존성을 시뮬레이션한 결과가 도 8이다. 여기에서, 강압전압(VCL), 접지전압(VSS)에서의 패키지 기생인덕턴스는 2[nH]정도로 했다. 도 8과 같이, 전원전압(VCC)의 외부단자에서의 노이즈(△V)는 인덕턴스성분(L10)을 2[nH]부터 10[nH]로 증가시키는 것에 의해 저감하고, 10[nH]정도의 인덕턴스성분(L10)에서는 전원전압(VCC)의 외부단자에서의 노이즈(△V)를 0.1[V]정도까지 저감시킬 수 있다.In the LSI package structure shown in Fig. 7, the noise? V at the external terminal of the power supply voltage VCC with respect to the inductance component L10 due to the package parasitic inductance which is actively increased at the power supply voltage VCC is shown. The result of simulating dependency is FIG. 8. Here, the package parasitic inductance at the step-down voltage VCL and the ground voltage VSS was about 2 [nH]. As shown in Fig. 8, the noise? V at the external terminal of the power supply voltage VCC is reduced by increasing the inductance component L10 from 2 [nH] to 10 [nH]. In the inductance component L10, the noise DELTA V at the external terminal of the power supply voltage VCC can be reduced to about 0.1 [V].

도 9에 나타낸 일례에 있어서는, 예컨대 마이크로 컴퓨터의 LSI패키지의 내부에 있어서 마이크로 컴퓨터의 LSI칩의 전원전압(VCC)의 패드에 접속되는 TSOP구조 또는 QFP구조 등의 리드프레임의 인너리드(선)와, 이 인너리드와는 분리되고, LSI패키지의 전원전압(VCC)의 외부단자로 되는 아우터리드(선)와의 사이에, 예컨대 단체부품에 의한 페라이트비드 등의 고인덕턴스소자(L14)를 실장하고, 이 LSI패키지의 내부의 고인덕턴스소자(L14)에 의해 인덕턴스성분(L10)을 형성하는 것이다.In the example shown in Fig. 9, for example, an inner lead (line) of a lead frame such as a TSOP structure or a QFP structure connected to a pad of a power supply voltage VCC of an LSI chip of a microcomputer, for example, inside the LSI package of the microcomputer; A high inductance element L14, such as a ferrite bead made of a single component, is mounted between the inner lead and the outer lead which is an external terminal of the power supply voltage VCC of the LSI package. The inductance component L10 is formed by the high inductance element L14 inside the LSI package.

또는, BGA구조 등에 있어서는, LSI칩의 전원전압(VCC)의 패드에 접속되는 내부기판(도시생략)상의 배선패드와, 이 배선패드의 배선과는 분리되고, LSI패키지의 전원전압(VCC)의 외부단자(P1)에 연결되는 내부기판상의 배선패드와의 사이에, 페라이트비드 등의 인덕턴스성분이 큰 인덕턴스소자(L14)를 실장하고, 이 LSI패키지의 내부의 인덕턴스소자(L14)에 의해 인덕턴스성분(L10)을 형성하는 것도 가능하다.Alternatively, in the BGA structure or the like, the wiring pad on the internal substrate (not shown) connected to the pad of the power supply voltage VCC of the LSI chip and the wiring of the wiring pad are separated from each other, and the power supply voltage VCC of the LSI package is separated. An inductance element L14 having a large inductance component such as ferrite bead is mounted between the wiring pad on the internal substrate connected to the external terminal P1, and the inductance component L14 is provided by the inductance element L14 inside the LSI package. It is also possible to form (L10).

이 도 9에 나타낸 LSI패키지구조에 있어서, 예컨대 커먼모드초크(common mode choke)형(4단자)의 페라이트비드를 사용한 경우에는 전원전압(VCC) 외에, LSI칩의 접지전압(VSS)의 패드에 접속되는 리드프레임의 인너리드와, 이 인너리드와는 분리되고, LSI패키지의 접지전압(VSS)의 외부단자로 되는 아우터리드와의 사이, 또는 LSI칩의 접지전압(VSS)의 패드에 접속되는 내부기판상의 배선패드와, 이 배선패드의 배선과는 분리되고, LSI패키지의 접지전압(VSS)의 외부단자에 연결되는 내부기판 상의 배선패드와의 사이에도 접속할 수 있다. 이 예에 있어서는, 접지전압(VSS)의 외부단자로부터의 노이즈전파도 저감할 수 있다.In the LSI package structure shown in FIG. 9, for example, when a common mode choke type (four-terminal) ferrite bead is used, the pads of the ground voltage VSS of the LSI chip, in addition to the power supply voltage VCC, are used. The inner lead of the lead frame to be connected and the inner lead separated from the inner lead and connected to an outer terminal of the ground voltage VSS of the LSI package or connected to a pad of the ground voltage VSS of the LSI chip. The wiring pad on the internal substrate is separated from the wiring of the wiring pad and can also be connected between the wiring pad on the internal substrate connected to the external terminal of the ground voltage VSS of the LSI package. In this example, noise propagation from the external terminal of the ground voltage VSS can also be reduced.

또한, 본 실시형태의 제4 특징으로서, 전원전압(VCC)이 공급되는 외부단자(P1)에 접속되는 인덕턴스성분은, 강압전압(VCL)이 공급되는 외부단자(P2)에 접속되는 인덕턴스성분, 접지전압(VSS)이 공급되는 외부단자(P3)에 접속되는 인덕턴스성분에 비해 인덕턴스값이 크게 되어 있다. 이들의 각 인덕턴스성분에는 각 전압선의 배선, 기판상의 배선, 리드프레임의 리드 등에 의한 인덕턴스성분이 포함된다. 예컨대, 도 10에 일례를 나타낸 바와 같이, 전원전압(VCC), 강압전압(VCL), 접지전압(VSS)이 공급되는 단자(배선)의 인덕턴스성분의 값을 각각 L15, L16, L17로 하면, L15 〉L16, L17의 관계가 성립하는 조건에 있어서, 반도체장치가 발생하는 전자파 복사의 주요인인 전원전압(VCC)-접지전압(VSS) 사이의 전압변동을 억제할 수 있다. 즉, 상기 도 8에 있어서 시뮬레이션결과를 사용하여 설명한 바와 같이, 강압전압(VCL), 접지전압(VSS)의 인덕턴스성분을 일정하게 하여 전원전압(VCC)의 인덕턴스성분을 증가시키는 것에 의해, 전원전압(VCC)의 외부단자에서의 노이즈를 저감할 수 있다.Further, as a fourth feature of the present embodiment, the inductance component connected to the external terminal P1 to which the power supply voltage VCC is supplied includes an inductance component connected to the external terminal P2 to which the step-down voltage VCL is supplied; The inductance value is larger than the inductance component connected to the external terminal P3 to which the ground voltage VSS is supplied. Each of these inductance components includes an inductance component by wiring of each voltage line, wiring on a substrate, lead of a lead frame, or the like. For example, as shown in FIG. 10, when the inductance component of the terminal (wiring) to which the power supply voltage VCC, the step-down voltage VCL, and the ground voltage VSS are supplied is set to L15, L16, and L17, respectively, Under conditions where the relationship of L15 > L16 and L17 holds, the voltage fluctuation between the power supply voltage VCC and the ground voltage VSS, which is a main factor of electromagnetic radiation generated by the semiconductor device, can be suppressed. That is, as described using the simulation result in FIG. 8, the inductance component of the step-down voltage VCL and the ground voltage VSS is made constant to increase the inductance component of the power supply voltage VCC. Noise at the external terminal of the VCC can be reduced.

따라서, 본 실시형태의 반도체장치에 의하면, LSI패키지의 외부의 강압전압(VCL)의 외부단자(P2)와 접지전압(VSS)의 외부단자(P3)의 사이에 콘덴서(C10)를 외부부착하는 것에 의해 강압전원계의 임피던스를 작게 하고, 강압전압이 안정화하는 것으로 내부전원계의 전압변동이 작게 되고, 외부로의 전자파복사 및 전원계·신호계로의 노이즈전파를 저감할 수 있다.Therefore, according to the semiconductor device of the present embodiment, the capacitor C10 is externally attached between the external terminal P2 of the step-down voltage VCL of the LSI package and the external terminal P3 of the ground voltage VSS. As a result, the impedance of the step-down power system is reduced and the step-down voltage is stabilized, whereby the voltage fluctuation of the internal power system is reduced, and electromagnetic wave radiation to the outside and noise propagation to the power system and the signal system can be reduced.

또한, 전원전압(VCC)에 LSI패키지의 외부의 고인덕턴스소자(L11), 실장기판상의 인회배선(L12)이나, LSI패키지의 내부의 리드프레임의 인회리드(L13)(또는 내부기판상의 인회배선(L13')), 고인덕턴스소자(L14)로 이루어지는 인덕턴스성분(L10)을 접속하여 외부로의 노이즈전파를 저감할 수 있다. 특히, 전원전압(VCC), 강압전압(VCL), 접지전압(VSS)의 각 인덕턴스성분의 값을 L15 〉L16, L17의 관계로 하는 것으로 전원전압(VCC)-접지전압(VSS) 사이의 전압변동을 억제하여, 반도체장치가 발생하는 전자파복사를 저감할 수 있다.Further, the high inductance element L11 external to the LSI package, the phosphorous wiring L12 on the mounting substrate, or the phosphorous lead L13 of the lead frame inside the LSI package (or the phosphorous wiring on the internal substrate) to the power supply voltage VCC. (L13 ') and the inductance component L10 made of the high inductance element L14 can be connected to reduce noise propagation to the outside. In particular, the value of each inductance component of the power supply voltage VCC, the step-down voltage VCL, and the ground voltage VSS is a relationship of L15 > L16 and L17, and the voltage between the power supply voltage VCC and the ground voltage VSS. By suppressing the fluctuations, electromagnetic wave radiation generated by the semiconductor device can be reduced.

(실시형태 2)(Embodiment 2)

도 11은 본 발명의 실시형태 2인 반도체장치에 있어서, 콘덴서를 내장하는 일례를 나타내는 개략 회로도, 도 12 ∼ 도 15는 상기 도 11에 있어서, 또 인덕턴스성분을 접속하는 일례를 나타내는 개략 회로도이다.11 is a schematic circuit diagram showing an example in which a capacitor is incorporated in the semiconductor device according to the second embodiment of the present invention, and FIGS. 12 to 15 are schematic circuit diagrams showing an example of connecting inductance components in FIG.

본 실시형태의 반도체장치는, 상기 실시형태 1과 마찬가지로 외부에서 공급되는 전원전압보다 저전압의 강압전압으로 내부회로를 구동하는 마이크로 컴퓨터로 되고, 외부에서 공급되는 전원전압(VCC)을 강압하여 강압전압(VCL)을 발생하는 내부 강압회로(VCLG)가 내장되고, 이 강압전압(VCL)을 사용하여 내부회로가 구동되고, 상기 실시형태 1과의 상위점(相違点)은 강압 후의 전압안정화를 위한 콘덴서가 LSI패키지의 내부에 내장되어 있는 점이다.The semiconductor device of this embodiment is a microcomputer that drives an internal circuit with a step-down voltage lower than that of the power supply voltage supplied from the outside as in the first embodiment, and step-down voltage by stepping down the power supply voltage VCC supplied from the outside. An internal step-down circuit VCLG for generating VCL is built-in, and an internal circuit is driven using this step-down voltage VCL, and a point different from the first embodiment is for stabilizing the voltage after step-down. The capacitor is embedded inside the LSI package.

즉, 본 실시형태에 있어서는 상기 실시형태 1과 마찬가지로 제2 특징으로서, 강압 후의 강압전압(VCL)의 안정화를 위해, 예컨대 도 11에 일례를 나타내는 바와 같이, 콘덴서(C20)가 LSI패키지의 내부에 있어서 강압전압(VCL)과 접지전압(VSS)과의 사이에 접속되어 내장되어 있다. 예컨대, 마이크로 컴퓨터의 LSI칩을 내장하는 LSI패키지의 내부에 있어서, 마이크로 컴퓨터의 LSI칩의 강압전압(VCL)이 공급되는 패드에 접속되는 리드프레임(도시생략)의 리드와, 접지전압(VSS)이 공급되는 패드에 접속되는 리드프레임의 리드와의 사이, 또는 LSI칩의 강압전압(VCL)이 공급되는 패드에 접속되는 내부기판(도시생략) 상의 배선패드와, 접지전압(VSS)의 패드에 접속되는 내부기판 상에 공급되는 배선패드의 사이에, 예컨대 단체부품에 의한 0.1[㎌]정도의 콘덴서(C20)가 실장된다.That is, in the present embodiment, as in the second embodiment as in the first embodiment, for the stabilization of the step-down voltage VCL after the step-down, for example, as shown in FIG. 11, the capacitor C20 is placed inside the LSI package. The internal voltage is connected between the step-down voltage VCL and the ground voltage VSS. For example, inside the LSI package containing the LSI chip of the microcomputer, a lead of a lead frame (not shown) connected to a pad to which the step-down voltage VCL of the LSI chip of the microcomputer is supplied, and the ground voltage VSS Between a wiring pad on an internal substrate (not shown) connected to a lead of a lead frame connected to the supplied pad or to a pad supplied with a voltage drop voltage VCL of an LSI chip, and a pad of a ground voltage VSS. Between the wiring pads supplied on the internal substrate to be connected, for example, a capacitor C20 of about 0.1 [mW] by a single component is mounted.

또한, 상기 실시형태 1과 마찬가지로 제3 특징으로서, 예컨대 도 12 ∼ 도 15에 일례를 나타낸 바와 같이, 외부로의 노이즈전파를 저감하기 위해, 전원전압(VCC)이 공급되는 외부단자(P1) 또는 전원전압선(VL1)(전원용 프린트기판배선)에 인덕턴스성분(L20)이 부여되어 있다. 도 12는 LSI패키지의 외부에 외부부착되는 고인덕턴스소자(L21)로 이루어지는 경우, 도 13은 LSI패키지의 외부의 실장기판상의 배선(프린트기판배선)을 억지로 길게 끌어 돌리는 것에 의해 큰 인덕턴스성분을 가진 인회배선(L22)으로 이루어지는 경우, 도 14는 LSI패키지의 내부의 전원전압(VCC)이 공급되는 리드를 강압전압(VCL) 및 접지전압(VSS)이 공급되는 리드(L23CL, L23SS)에 비해 길게 끌어 돌리는 인회리드(L23)(또는 내부기판상의 인회배선(L23'))로 이루어지는 경우, 도 15는 LSI패키지의 내부에 내장되는 고인덕턴스소자(L24))로 이루어지는 경우를 각각 나타낸다. 이들의 도 12 ∼도 15에 나타내는 인덕턴스성분(L20)의 형성은 상기 실시형태 1과 동일하다. 도 14에 있어서, 점선으로 나타낸 강압전압(VCL)용 외부단자(외부핀)(P2)는 이 도 14에 있는 것처럼, 콘덴서(C20)가 LSI패키지내에 위치되고, 상기 리드(L23CL, L23SS)사이에 접속되는 것이라면, 반드시 아우터리드로서 패키지도 몰드의 외부로 나와 있을 필요는 없다.As the third feature as in the first embodiment, for example, as shown in Figs. 12 to 15, in order to reduce noise propagation to the outside, the external terminal P1 to which the power supply voltage VCC is supplied or An inductance component L20 is provided to the power supply voltage line VL1 (printing board wiring for power supply). FIG. 12 shows a high inductance element L21 externally attached to the outside of the LSI package, and FIG. 13 shows a large inductance component by forcibly pulling and turning the wiring (printed board wiring) on the outside of the LSI package. In the case of the inductive wiring L22, FIG. 14 shows that the lead supplied with the power supply voltage VCC inside the LSI package is longer than the leads L23CL and L23SS supplied with the step-down voltage VCL and the ground voltage VSS. In the case where the lead lead L23 (or the lead wire L23 'on the inner substrate) is turned, the case of the high lead inductance element L24 embedded in the LSI package is shown. Formation of inductance component L20 shown in these FIGS. 12-15 is the same as that of the said 1st Embodiment. In Fig. 14, the external terminal (external pin) P2 for the step-down voltage VCL indicated by a dotted line is located in the LSI package, as shown in Fig. 14, between the leads L23CL and L23SS. If it is connected to, the package does not necessarily have to come out of the mold as an outer.

도 16은 도 14에 나타내는 반도체장치에 있어서, 리드프레임(외부단자포함) 상에 실장되는 콘덴서(칩콘덴서)(C20)의 실장상태의 일례를 나타내고 있다. 칩콘덴서(C20)는 리드(L23CL)와 리드(L23SS)와의 사이에 전기적으로 접속되어 있다. 또한, 여기에서 나타내는 리드(L23)는 리드(L23CL, L23SS)가 가지는 인덕턴스성분보다 큰 인덕턴스성분을 얻기 위해, 리드(L23CL, L23SS)의 길이보다도 억지로 길게 하고 있다.FIG. 16 shows an example of a mounting state of a capacitor (chip capacitor) C20 mounted on a lead frame (including external terminals) in the semiconductor device shown in FIG. The chip capacitor C20 is electrically connected between the lead L23CL and the lead L23SS. In addition, the lead L23 shown here is forcibly longer than the lengths of the leads L23CL and L23SS in order to obtain an inductance component larger than the inductance components of the leads L23CL and L23SS.

따라서, 본 실시형태의 반도체장치에 의하면, LSI패키지의 내부의 강압전압(VCL)과 접지전압(VSS)과의 사이에 콘덴서(C20)를 내장하는 것에 의해, 상기 실시형태 1과 마찬가지로, 강압전원계의 임피던스를 작게 하고, 강압전압이 안정화하는 것으로 내부전원계의 전압변동이 작게 되고, 외부로의 전자파복사 및 전원계·신호계로의 노이즈전파를 저감할 수 있다.Therefore, according to the semiconductor device of the present embodiment, the step-down power supply is implemented similarly to the first embodiment by embedding the capacitor C20 between the step-down voltage VCL and the ground voltage VSS in the LSI package. By reducing the impedance of the system and stabilizing the step-down voltage, the voltage fluctuation of the internal power system is reduced, and the electromagnetic radiation to the outside and noise propagation to the power system and the signal system can be reduced.

또한, 전원전압(VCC)에 인덕턴스성분(L20)을 접속하는 것에 의해, 상기 실시형태 1과 마찬가지로 외부로의 노이즈전파를 저감할 수 있다. 특히, 전원전압(VCC), 강압전압(VCL), 접지전압(VSS)의 각 인덕턴스성분의 값의 관계(L20 〉리드(L23CL), 및 L23SS의 인덕턴스성분)를 고려하는 것으로, 전원전압(VCC)-접지전압(VSS) 사이의 전압변동을 억제하여 반도체장치가 발생하는 전자파복사를 저감할 수 있다.In addition, by connecting the inductance component L20 to the power supply voltage VCC, noise propagation to the outside can be reduced as in the first embodiment. In particular, the relationship between the values of the inductance components of the power supply voltage VCC, the step-down voltage VCL, the ground voltage VSS (L20 > lead L23CL, and the inductance component of L23SS) is taken into consideration. By suppressing the voltage fluctuation between the) -ground voltage (VSS), it is possible to reduce the electromagnetic wave radiation generated by the semiconductor device.

이상, 본 발명자에 의해 이루어진 발명을 그 실시형태에 의거하여 구체적으로 설명했지만, 본 발명은 상기 실시형태에 한정되지 않고, 그 요지를 일탈하지 않는 범위에서 여러 가지 변경 가능한 것은 말할 것도 없다.As mentioned above, although the invention made by this inventor was concretely demonstrated based on the embodiment, it cannot be overemphasized that this invention is not limited to the said embodiment, A various change is possible in the range which does not deviate from the summary.

예컨대, 상기 실시형태에 있어서는, 마이크로 컴퓨터에 적용한 경우에 대해서 설명했지만, 패키지종별에 관계없이, 내부강압회로를 내장하는 마이크로 컴퓨터 전반(全般), 및 ASIC(Application Specific IC), 메모리 등의 전제품에 널리 적용 가능하고, 반도체장치의 제품을 사용하는 고객에의 서포트기술로서 유효하다.For example, in the above embodiment, the case where the present invention is applied to a microcomputer has been described. However, all microproducts including an internal step-down circuit and all products such as an ASIC (Application Specific IC) and a memory, regardless of the package type, are described. It is widely applicable to, and is effective as a support technology for customers using the products of semiconductor devices.

또한, 본 발명을 적용하는데 있어서, 반드시 LSI칩내에 내부강압회로를 필요로 하는 것은 아니고, 강압전압을 LSI칩의 외부에서 공급시키는 것이어도 좋다.In addition, in applying the present invention, the internal step-down circuit is not necessarily required in the LSI chip, and the step-down voltage may be supplied from the outside of the LSI chip.

본원에 있어서 개시되는 발명 중, 대표적인 것에 의해 얻어지는 효과를 간단하게 설명하면, 이하와 같다.Among the inventions disclosed in the present application, the effects obtained by the representative ones are briefly described as follows.

(1) 강압전압과 접지전압과의 사이에 콘덴서를 접속하는 것으로, 강압전원계의 임피던스를 작게 하여 강압전압을 안정화시키고, 내부전원계의 전압변동을 작게할 수 있기 때문에, 반도체장치에서의 전자파복사 및 전원계·신호계로의 노이즈전파를 저감하는 것이 가능하게 된다.(1) By connecting a capacitor between the step-down voltage and the ground voltage, the impedance of the step-down power system can be reduced to stabilize the step-down voltage and the voltage variation of the internal power system can be reduced. It is possible to reduce noise propagation to radiation and power supply systems and signal systems.

(2) 전원전압에 인덕턴스성분을 부여하는 것으로, 외부로의 노이즈전파를 저감할 수 있다. 특히, 전원전압의 인덕턴스성분의 값을 크게 하는 것으로, 전원전압-접지전압 사이의 전압변동을 억제하여 반도체장치가 발생하는 전자파복사를 저감하는 것이 가능하게 된다.(2) By providing an inductance component to the power supply voltage, noise propagation to the outside can be reduced. In particular, by increasing the value of the inductance component of the power supply voltage, it is possible to suppress the voltage fluctuation between the power supply voltage and the ground voltage, thereby reducing the electromagnetic wave radiation generated by the semiconductor device.

(3) 상기 (1) 및 (2)에 의해 내부강압회로를 내장하는 반도체장치에 있어서, 강압 후의 전압을 안정화시키고, 외부로의 노이즈전파를 저감하는 것에 의해, 충분한 EMI저감대책을 실현할 수 있기 때문에, 반도체장치의 사용자측의 EMI대책을 용이하게 하는 것이 가능하게 된다.(3) In the semiconductor device incorporating the internal step-down circuit described in (1) and (2) above, sufficient EMI reduction measures can be realized by stabilizing the voltage after the step-down and reducing noise propagation to the outside. Therefore, it is possible to facilitate the EMI countermeasure on the user side of the semiconductor device.

Claims (10)

외부에서 공급되는 전원전압을 강압하는 내부강압회로를 포함하고, 이 내부강압회로에서 공급되는 강압전압을 사용하여 소정의 내부회로를 구동하는 반도체장치로서, 상기 강압전압이 공급되는 제1 배선과 접지전압이 공급되는 제2 배선과의 사이에, 콘덴서가 접속되어 있는 것을 특징으로 하는 반도체장치.A semiconductor device including an internal step-down circuit for stepping down a power supply voltage supplied from an external source, and using a step-down voltage supplied from the internal step-down circuit to drive a predetermined internal circuit, wherein the first wiring and ground to which the step-down voltage is supplied are grounded. A semiconductor device, characterized in that a capacitor is connected between the second wiring to which a voltage is supplied. 제 1 항에 있어서,The method of claim 1, 상기 콘덴서는 상기 제1 배선에 접속되는 제1 외부단자와, 상기 제2 배선에 접속되는 제2 외부단자와의 사이에 접속되고, 상기 반도체장치의 패키지의 외부에 외부부착되어 있는 것을 특징으로 하는 반도체장치.The capacitor is connected between a first external terminal connected to the first wiring and a second external terminal connected to the second wiring, and is externally attached to the outside of the package of the semiconductor device. Semiconductor device. 제 1 항에 있어서,The method of claim 1, 상기 제1 배선은 상기 반도체장치의 패키지에 내장되는 제1 리드선이고, 상기 제2 배선은 상기 반도체장치의 패키지에 내장되는 제2 리드선인 것을 특징으로 하는 반도체장치.And the first wiring is a first lead wire embedded in a package of the semiconductor device, and the second wiring is a second lead wire embedded in a package of the semiconductor device. 제 2 항 또는 제 3 항에 있어서,The method of claim 2 or 3, 상기 전원전압이 공급되는 제3 배선은 상기 제1 및 제2 배선의 각각의 제1 및 제2 인덕턴스(inductance)성분의 값보다 큰 제3 인덕턴스성분의 값을 가지고 있는 것을 특징으로 하는 반도체장치.And the third wiring to which the power supply voltage is supplied has a value of a third inductance component that is greater than a value of each of the first and second inductance components of the first and second wirings. 제 4 항에 있어서,The method of claim 4, wherein 상기 제3 인덕턴스성분은 상기 제3 배선에 접속되는 제3 외부단자에 접속되는 상기 반도체장치의 패키지의 외부에 외부부착되는 인덕턴스소자로 이루어지는 것을 특징으로 하는 반도체장치.And the third inductance component comprises an inductance element externally attached to an outside of a package of the semiconductor device connected to a third external terminal connected to the third wiring. 제 4 항에 있어서,The method of claim 4, wherein 상기 제3 인덕턴스성분은 상기 제3 배선에 접속되는 제3 외부단자에 접속되는 상기 반도체장치의 패키지의 외부의 실장기판상의 배선을, 상기 제1 및 제2 외부단자에 접속되는 상기 실장기판상의 배선의 길이보다 길게 하는 것을 특징으로 하는 반도체장치.The third inductance component is a wiring on a mounting board external to a package of the semiconductor device connected to a third external terminal connected to the third wiring, and on the mounting board connected to the first and second external terminals. And longer than the length of the semiconductor device. 제 4 항에 있어서,The method of claim 4, wherein 상기 제3 인덕턴스성분은 상기 제3 배선에 접속되는 제3 외부단자에 접속되고, 상기 반도체장치의 패키지에 내장되는 인덕턴스소자로 이루어지는 것을 특징으로 하는 반도체장치.And said third inductance component comprises an inductance element connected to a third external terminal connected to said third wiring and embedded in a package of said semiconductor device. 제 4 항에 있어서,The method of claim 4, wherein 상기 제3 인덕턴스성분을 가지고, 상기 제3 배선에 접속되는 제3 외부단자에 접속되고, 상기 제1 및 제2 리드선보다도 길게 되고, 상기 반도체장치의 패키지에 내장되는 제3 리드선을 더 포함하는 것을 특징으로 하는 반도체장치.And a third lead wire having said third inductance component, connected to a third external terminal connected to said third wiring, longer than said first and second lead wires and embedded in a package of said semiconductor device. A semiconductor device characterized by the above-mentioned. 제 5 항 내지 제 8 항중 어느 한 항에 있어서,The method according to any one of claims 5 to 8, 상기 제1, 제2 및 제3 인덕턴스성분의 각각에는 각 전압선의 배선, 또는/및 기판상의 배선, 또는/및 리드프레임의 리드선에 의한 인덕턴스성분이 포함되는 것을 특징으로 하는 반도체장치.And wherein each of the first, second and third inductance components includes an inductance component by wiring of each voltage line, and / or wiring on a substrate, and / or lead wire of a lead frame. 제1, 제2, 제3 전원전압이 각각 공급되는 제1, 제2, 제3 외부단자를 가지는 반도체장치로서,A semiconductor device having first, second and third external terminals to which first, second and third power supply voltages are supplied, respectively. 상기 제2 전원전압은 상기 제1 전원전압보다도 낮고, 상기 제3 전원전압보다도 높게 되고,The second power supply voltage is lower than the first power supply voltage and higher than the third power supply voltage. 상기 제2 외부단자와 상기 제3 외부단자와의 사이에 용량소자가 접속되어 있는 것을 특징으로 하는 반도체장치.And the capacitor is connected between the second external terminal and the third external terminal.
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