JP2018018561A - Semiconductor device and electronic system - Google Patents
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Abstract
Description
本発明は、電流生成回路、それを備えたバンドギャップリファレンス回路及び半導体装置に関し、例えば精度の高い電流を生成するのに適した電流生成回路、それを備え、温度に依存せずに一定の基準電圧を出力し続けるのに適したバンドギャップリファレンス回路及び半導体装置に関する。 The present invention relates to a current generation circuit, a band gap reference circuit including the current generation circuit, and a semiconductor device. For example, the current generation circuit is suitable for generating a highly accurate current, and includes a constant reference without depending on temperature. The present invention relates to a band gap reference circuit and a semiconductor device suitable for continuously outputting a voltage.
バンドギャップリファレンス回路は、温度に依存せずに一定の基準電圧を出力し続けることが求められている。バンドギャップリファレンス回路に関する技術が非特許文献1に開示されている。
The band gap reference circuit is required to continuously output a constant reference voltage without depending on temperature. A technique related to a bandgap reference circuit is disclosed in
非特許文献1に開示されたバンドギャップリファレンス回路は、2つのバイポーラトランジスタ、オペアンプ及び抵抗素子により形成された電流経路上を流れる電流に正の温度依存性を持たせ、かつ、当該電流に比例する電流を、ベース−エミッタ間電圧が負の温度依存性を有するバイポーラトランジスタに流すことで、温度に依存しない一定の基準電圧を生成している。
The bandgap reference circuit disclosed in
その他、特許文献1及び特許文献2には、オペアンプのオフセット電圧に起因して生じる基準電圧の誤差を低減する技術が開示されている。
In addition,
非特許文献1に開示されたバンドギャップリファレンス回路は、温度に依存しない一定の基準電圧を出力するためには、正の温度依存性を有する電流を精度よく生成する必要がある。しかしながら、正の温度依存性を有する電流が流れる電流経路上にはオペアンプが設けられているため、そのオフセット電圧の影響により当該電流経路を流れる電流には誤差が生じてしまう。
The bandgap reference circuit disclosed in Non-Patent
このように、非特許文献1に開示されたバンドギャップリファレンス回路に設けられた電流生成部分は、オペアンプのオフセット電圧の影響を受けて、正の温度依存性を有する電流を精度よく生成することができないという問題があった。その結果、このバンドギャップリファレンス回路は、温度に依存せずに一定の基準電圧を出力し続けること、ができないという問題があった。その他の課題と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
As described above, the current generation portion provided in the bandgap reference circuit disclosed in
一実施の形態によれば、電流生成回路は、第1及び第2バイポーラトランジスタと、前記第1及び前記第2バイポーラトランジスタのそれぞれのコレクタ及びエミッタ間に、第1制御電圧に応じた第1及び第2電流を流す第1電流分配回路と、前記第1バイポーラトランジスタと前記第1電流分配回路との間に設けられ、ゲートに第2制御電圧が供給される第1NMOSトランジスタと、前記第2バイポーラトランジスタと前記第1電流分配回路との間に設けられ、ゲートに前記第2制御電圧が供給される第2NMOSトランジスタと、前記第2NMOSトランジスタと前記第2バイポーラトランジスタとの間に設けられた第1抵抗素子と、前記第1NMOSトランジスタのドレイン電圧と基準バイアス電圧とに応じた前記第2制御電圧を生成する第1オペアンプと、前記第2NMOSトランジスタのドレイン電圧と前記基準バイアス電圧とに応じた前記第1制御電圧を生成する第2オペアンプと、を備える。 According to one embodiment, the current generation circuit includes first and second bipolar transistors, and first and second transistors according to a first control voltage between respective collectors and emitters of the first and second bipolar transistors. A first current distribution circuit for supplying a second current; a first NMOS transistor provided between the first bipolar transistor and the first current distribution circuit and having a gate supplied with a second control voltage; and the second bipolar transistor. A second NMOS transistor provided between the transistor and the first current distribution circuit and having the gate supplied with the second control voltage; and a first NMOS provided between the second NMOS transistor and the second bipolar transistor. The second control voltage corresponding to the resistance element and the drain voltage and reference bias voltage of the first NMOS transistor is generated. To comprises a first operational amplifier, and a second operational amplifier for generating said first control voltage according to the drain voltage and the reference bias voltage of the first 2NMOS transistor.
一実施の形態によれば、電流生成回路は、第1及び第2バイポーラトランジスタと、制御電圧に基づいて、前記第1及び前記第2バイポーラトランジスタのそれぞれのコレクタ及びエミッタ間に第1及び第2電流を流す電流分配回路と、前記第1バイポーラトランジスタと前記電流分配回路との間に設けられ、ゲート及びドレイン間が接続された第1NMOSトランジスタと、前記第2バイポーラトランジスタと前記電流分配回路との間に設けられ、ゲートが前記第1NMOSトランジスタのゲート及びドレインに接続された第2NMOSトランジスタと、前記第2NMOSトランジスタと前記第2バイポーラトランジスタとの間に設けられた第1抵抗素子と、前記第1及び前記第2NMOSトランジスタのそれぞれのドレイン電圧に応じた前記制御電圧を生成するオペアンプと、を備える。 According to one embodiment, the current generation circuit includes a first and a second bipolar transistor, and a first and a second bipolar transistor between a collector and an emitter of each of the first and the second bipolar transistors based on a control voltage. A current distribution circuit for passing a current; a first NMOS transistor provided between the first bipolar transistor and the current distribution circuit and connected between a gate and a drain; the second bipolar transistor and the current distribution circuit; A second NMOS transistor having a gate connected to a gate and a drain of the first NMOS transistor; a first resistance element provided between the second NMOS transistor and the second bipolar transistor; And according to the drain voltage of each of the second NMOS transistors. It comprises an operational amplifier for generating a serial control voltage.
前記一実施の形態によれば、精度の高い電流を生成することが可能な電流生成回路、それを備え、温度に依存せずに一定の基準電圧を出力し続けることが可能なバンドギャップリファレンス回路及び半導体装置を提供することができる。 According to the embodiment, a current generation circuit capable of generating a highly accurate current, and a bandgap reference circuit including the current generation circuit and capable of continuing to output a constant reference voltage without depending on temperature. In addition, a semiconductor device can be provided.
以下、図面を参照しつつ、実施の形態について説明する。なお、図面は簡略的なものであるから、この図面の記載を根拠として実施の形態の技術的範囲を狭く解釈してはならない。また、同一の要素には、同一の符号を付し、重複する説明は省略する。 Hereinafter, embodiments will be described with reference to the drawings. Since the drawings are simple, the technical scope of the embodiments should not be narrowly interpreted based on the description of the drawings. Moreover, the same code | symbol is attached | subjected to the same element and the overlapping description is abbreviate | omitted.
以下の実施の形態においては便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらはお互いに無関係なものではなく、一方は他方の一部または全部の変形例、応用例、詳細説明、補足説明等の関係にある。また、以下の実施の形態において、要素の数等(個数、数値、量、範囲等を含む)に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その特定の数に限定されるものではなく、特定の数以上でも以下でもよい。 In the following embodiments, when it is necessary for the sake of convenience, the description will be divided into a plurality of sections or embodiments. However, unless otherwise specified, they are not irrelevant to each other. Are partly or entirely modified, application examples, detailed explanations, supplementary explanations, and the like. Further, in the following embodiments, when referring to the number of elements (including the number, numerical value, quantity, range, etc.), especially when clearly indicated and when clearly limited to a specific number in principle, etc. Except, it is not limited to the specific number, and may be more or less than the specific number.
さらに、以下の実施の形態において、その構成要素(動作ステップ等も含む)は、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではない。同様に、以下の実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうでないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数等(個数、数値、量、範囲等を含む)についても同様である。 Further, in the following embodiments, the constituent elements (including operation steps and the like) are not necessarily essential except when clearly indicated and clearly considered essential in principle. Similarly, in the following embodiments, when referring to the shapes, positional relationships, etc. of the components, etc., the shapes are substantially the same unless otherwise specified, or otherwise apparent in principle. And the like are included. The same applies to the above numbers and the like (including the number, numerical value, quantity, range, etc.).
<実施の形態1>
図1は、実施の形態1に係る電流生成回路10を示す回路図である。電流生成回路10は、温度上昇に伴って電流値が大きくなる電流経路(即ち、PTAT(proportional to absolute temperature)電流生成ループ)上に、オペアンプに代えてゲート接地回路を備える。それにより、電流生成回路10は、PTAT電流生成ループ上にオペアンプを設ける必要が無くなるため、正の温度依存性を有する出力電流を精度良く生成することができる。以下、具体的に説明する。
<
FIG. 1 is a circuit diagram showing a
図1に示すように、電流生成回路10は、電流分配回路11と、Nチャネル型のMOSトランジスタ(第1NMOSトランジスタ)M1と、Nチャネル型のMOSトランジスタ(第2NMOSトランジスタ)M2と、PNP型のバイポーラトランジスタ(第1バイポーラトランジスタ)Q1と、PNP型のバイポーラトランジスタ(第2バイポーラトランジスタ)Q2と、抵抗素子(第1抵抗素子)R1と、オペアンプ(第2オペアンプ)A1と、オペアンプ(第1オペアンプ)A2と、基準バイアス源12と、を備える。
As shown in FIG. 1, the
バイポーラトランジスタQ1では、ベース及びコレクタが互いに接続されている。バイポーラトランジスタQ2では、ベース及びコレクタが互いに接続されている。より具体的には、バイポーラトランジスタQ1では、ベース及びコレクタが接地電圧GNDの供給される接地電圧端子(以下、接地電圧端子GNDと称す)に共通接続されている。バイポーラトランジスタQ1では、ベース及びコレクタが接地電圧端子GNDに共通接続されている。本実施の形態では、バイポーラトランジスタQ2のサイズ(エミッタ面積)がバイポーラトランジスタQ1のサイズ(エミッタ面積)のn(1以上の正の数)倍である場合について説明する。 In the bipolar transistor Q1, the base and the collector are connected to each other. In the bipolar transistor Q2, the base and the collector are connected to each other. More specifically, in the bipolar transistor Q1, the base and the collector are commonly connected to a ground voltage terminal to which the ground voltage GND is supplied (hereinafter referred to as a ground voltage terminal GND). In the bipolar transistor Q1, the base and the collector are commonly connected to the ground voltage terminal GND. In the present embodiment, a case will be described in which the size (emitter area) of bipolar transistor Q2 is n (a positive number greater than or equal to 1) times the size (emitter area) of bipolar transistor Q1.
MOSトランジスタM1では、ソースがバイポーラトランジスタQ1のエミッタに接続され、ドレインがノードN1を介して電流分配回路11に接続され、ゲートにオペアンプA1からの制御電圧V1が供給されている。MOSトランジスタM1は、カスコード(ゲート接地回路)の役割を果たす。
In the MOS transistor M1, the source is connected to the emitter of the bipolar transistor Q1, the drain is connected to the
MOSトランジスタM2では、ソースが抵抗素子R1の一端に接続され、ドレインがノードN2を介して電流分配回路11に接続され、ゲートにオペアンプA1からの制御電圧V1が供給されている。抵抗素子R1の他端は、バイポーラトランジスタQ1のエミッタに接続されている。MOSトランジスタM2は、カスコード(ゲート接地回路)の役割を果たす。
In the MOS transistor M2, the source is connected to one end of the resistance element R1, the drain is connected to the
電流分配回路11は、例えば、カレントミラー回路であって、オペアンプA2からの制御電圧V2に応じた電流I1及び当該電流I1に比例する電流I2を、それぞれノードN1,N2に出力する。これら電流I1,I2は、バイポーラトランジスタQ1,Q2のそれぞれのコレクタ−エミッタ間を流れる。
The
(電流分配回路11の詳細)
図2は、電流分配回路11の詳細を示す回路図である。
図2を参照すると、電流分配回路11は、Pチャネル型のMOSトランジスタMP21,MP22,MP23,MP24と、バイアス源14と、を有する。
(Details of current distribution circuit 11)
FIG. 2 is a circuit diagram showing details of the
Referring to FIG. 2, the
MOSトランジスタMP21では、ソースが電源電圧VDDの供給される電源電圧端子(以下、電源電圧端子VDDと称す)に接続され、ゲートにオペアンプA2からの制御電圧V2が供給されている。MOSトランジスタMP23では、ソースがMOSトランジスタMP21のドレインに接続され、ドレインがノードN1に接続され、ゲートにバイアス源14からのバイアス電圧が供給されている。
In the MOS transistor MP21, the source is connected to a power supply voltage terminal to which the power supply voltage VDD is supplied (hereinafter referred to as the power supply voltage terminal VDD), and the control voltage V2 from the operational amplifier A2 is supplied to the gate. In the MOS transistor MP23, the source is connected to the drain of the MOS transistor MP21, the drain is connected to the node N1, and the bias voltage from the
MOSトランジスタMP22では、ソースが電源電圧端子VDDに接続され、ゲートにオペアンプA2からの制御電圧V2が供給されている。MOSトランジスタMP24では、ソースがMOSトランジスタMP22のドレインに接続され、ドレインがノードN2に接続され、ゲートにバイアス源14からのバイアス電圧が供給されている。
In the MOS transistor MP22, the source is connected to the power supply voltage terminal VDD, and the control voltage V2 from the operational amplifier A2 is supplied to the gate. In the MOS transistor MP24, the source is connected to the drain of the MOS transistor MP22, the drain is connected to the node N2, and the bias voltage from the
かかる構成により、ノードN1(即ち、バイポーラトランジスタQ1のコレクタ及びエミッタ間)には、電流I1が流れ、ノードN2(即ち、バイポーラトランジスタQ2のコレクタ及びエミッタ間)には、電流I1に比例する電流I2が流れる。 With this configuration, a current I1 flows through the node N1 (ie, between the collector and emitter of the bipolar transistor Q1), and a current I2 proportional to the current I1 flows through the node N2 (ie, between the collector and emitter of the bipolar transistor Q2). Flows.
例えば、制御電圧V2が大きい場合、MOSトランジスタMP21,MP22のそれぞれのオン抵抗が大きくなるため、ノードN1,N2のそれぞれに流れる電流I1,I2は小さくなる。他方、制御電圧V2が小さい場合、MOSトランジスタMP21,MP22のそれぞれのオン抵抗が小さくなるため、ノードN1,N2のそれぞれに流れる電流I1,I2は大きくなる。 For example, when the control voltage V2 is large, the on-resistances of the MOS transistors MP21 and MP22 are large, so that the currents I1 and I2 flowing through the nodes N1 and N2 are small. On the other hand, when the control voltage V2 is small, the on-resistances of the MOS transistors MP21 and MP22 are small, so that the currents I1 and I2 flowing through the nodes N1 and N2 are large.
(電流分配回路11aの詳細)
図3は、電流分配回路11の変形例を電流分配回路11aとして示す回路図である。
図3を参照すると、電流分配回路11aは、Pチャネル型のMOSトランジスタMP21,MP22と、抵抗素子R21,R22と、を有する。
(Details of
FIG. 3 is a circuit diagram showing a modification of the
Referring to FIG. 3, the
MOSトランジスタMP21では、ソースが電源電圧端子VDDに接続され、ゲートにオペアンプA2からの制御電圧V2が供給されている。抵抗素子R21では、一端がMOSトランジスタMP21のドレインに接続され、他端がノードN1に接続されている。 In the MOS transistor MP21, the source is connected to the power supply voltage terminal VDD, and the control voltage V2 from the operational amplifier A2 is supplied to the gate. In the resistance element R21, one end is connected to the drain of the MOS transistor MP21, and the other end is connected to the node N1.
MOSトランジスタMP22では、ソースが電源電圧端子VDDに接続され、ゲートにオペアンプA2からの制御電圧V2が供給されている。抵抗素子R22では、一端がMOSトランジスタMP22のドレインに接続され、他端がノードN2に接続されている。また、MOSトランジスタMP21,MP22のそれぞれのドレインは互いに接続されている。 In the MOS transistor MP22, the source is connected to the power supply voltage terminal VDD, and the control voltage V2 from the operational amplifier A2 is supplied to the gate. In the resistor element R22, one end is connected to the drain of the MOS transistor MP22, and the other end is connected to the node N2. The drains of the MOS transistors MP21 and MP22 are connected to each other.
かかる構成により、ノードN1(即ち、バイポーラトランジスタQ1のコレクタ及びエミッタ間)には、電流I1が流れ、ノードN2(即ち、バイポーラトランジスタQ2のコレクタ及びエミッタ間)には、電流I1に比例する電流I2が流れる。 With this configuration, a current I1 flows through the node N1 (ie, between the collector and emitter of the bipolar transistor Q1), and a current I2 proportional to the current I1 flows through the node N2 (ie, between the collector and emitter of the bipolar transistor Q2). Flows.
例えば、制御電圧V2が大きい場合、MOSトランジスタMP21,MP22のそれぞれのオン抵抗が大きくなるため、ノードN1,N2のそれぞれに流れる電流I1,I2は小さくなる。他方、制御電圧V2が小さい場合、MOSトランジスタMP21,MP22のそれぞれのオン抵抗が小さくなるため、ノードN1,N2のそれぞれに流れる電流I1,I2は大きくなる。 For example, when the control voltage V2 is large, the on-resistances of the MOS transistors MP21 and MP22 are large, so that the currents I1 and I2 flowing through the nodes N1 and N2 are small. On the other hand, when the control voltage V2 is small, the on-resistances of the MOS transistors MP21 and MP22 are small, so that the currents I1 and I2 flowing through the nodes N1 and N2 are large.
電流分配回路11は、図2や図3に示す構成と同等の機能を有する他の構成に適宜変更可能である。
The
図1に戻る。オペアンプA1は、反転入力端子INNに入力された基準バイアス源12からの基準バイアス電圧Vbと、非反転入力端子INPに入力されたMOSトランジスタM1のドレイン電圧(ノードN1の電圧)と、の電位差に応じた制御電圧V1を出力端子OUTAから出力する。
Returning to FIG. The operational amplifier A1 has a potential difference between the reference bias voltage Vb from the
オペアンプA2は、反転入力端子INNに入力された基準バイアス源12からの基準バイアス電圧Vbと、非反転入力端子INPに入力されたMOSトランジスタM2のドレイン電圧(ノードN2の電圧)と、の電位差に応じた制御電圧V2を出力端子OUTAから出力する。
The operational amplifier A2 has a potential difference between the reference bias voltage Vb from the
オペアンプA1の2つの入力端子が仮想接地しており、かつ、オペアンプA2の2つの入力端子が仮想接地しているため、ノードN1,N2のそれぞれの電位は実質的に同じ値を示す。 Since the two input terminals of the operational amplifier A1 are virtually grounded and the two input terminals of the operational amplifier A2 are virtually grounded, the potentials of the nodes N1 and N2 show substantially the same value.
(オペアンプA1,A2の詳細)
図4は、オペアンプA1の詳細を示す回路図である。オペアンプA2はオペアンプA1と同じ構成であるため、ここでは、オペアンプA1のみについて説明する。
(Details of operational amplifiers A1 and A2)
FIG. 4 is a circuit diagram showing details of the operational amplifier A1. Since the operational amplifier A2 has the same configuration as the operational amplifier A1, only the operational amplifier A1 will be described here.
図4を参照すると、オペアンプA1は、Pチャネル型のMOSトランジスタMP11〜MP13と、Nチャネル型のMOSトランジスタMN11〜MN15と、定電流源13と、を備える。本実施の形態では、入力差動対がNチャネル型のMOSトランジスタである場合を例に説明するが、これに限られない。適切に動作するならば、入力差動対は、Pチャネル型のMOSトランジスタであってもよい。
Referring to FIG. 4, the operational amplifier A1 includes P-channel MOS transistors MP11 to MP13, N-channel MOS transistors MN11 to MN15, and a constant
定電流源13及びMOSトランジスタMN14は、電源電圧端子VDDと接地電圧端子GNDとの間に直列に設けられている。より具体的には、定電流源13では、入力端子が電源電圧端子VDDに接続され、出力端子がMOSトランジスタMN14のドレイン及びゲートに接続されている。MOSトランジスタMN14では、ソースが接地電圧端子GNDに接続されている。
The constant
MOSトランジスタMP11では、ソースが電源電圧端子VDDに接続され、ドレイン及びゲートがMOSトランジスタMN11のドレインに接続されている。MOSトランジスタMN11では、ソースがMOSトランジスタMN13のドレインに接続され、ゲートが反転入力端子INNに接続されている。 In the MOS transistor MP11, the source is connected to the power supply voltage terminal VDD, and the drain and gate are connected to the drain of the MOS transistor MN11. In the MOS transistor MN11, the source is connected to the drain of the MOS transistor MN13, and the gate is connected to the inverting input terminal INN.
MOSトランジスタMP12では、ソースが電源電圧端子VDDに接続され、ドレイン及びゲートがMOSトランジスタMN12のドレインに接続されている。MOSトランジスタMN12では、ソースがMOSトランジスタMN13のドレインに接続され、ゲートが非反転入力端子INPに接続されている。 In the MOS transistor MP12, the source is connected to the power supply voltage terminal VDD, and the drain and gate are connected to the drain of the MOS transistor MN12. In the MOS transistor MN12, the source is connected to the drain of the MOS transistor MN13, and the gate is connected to the non-inverting input terminal INP.
MOSトランジスタMN13では、ソースが接地電圧端子GNDに接続され、ゲートがMOSトランジスタMN14のドレイン及びゲートに接続されている。 In the MOS transistor MN13, the source is connected to the ground voltage terminal GND, and the gate is connected to the drain and gate of the MOS transistor MN14.
MOSトランジスタMP13では、ソースが電源電圧端子VDDに接続され、ドレインが出力端子OUTAに接続され、ゲートがMOSトランジスタMP12のドレイン及びゲートに接続されている。 In the MOS transistor MP13, the source is connected to the power supply voltage terminal VDD, the drain is connected to the output terminal OUTA, and the gate is connected to the drain and gate of the MOS transistor MP12.
MOSトランジスタMN15では、ソースが接地電圧端子GNDに接続され、ドレインが出力端子OUTAに接続され、ゲートがMOSトランジスタMN14のドレイン及びゲートに接続されている。 In the MOS transistor MN15, the source is connected to the ground voltage terminal GND, the drain is connected to the output terminal OUTA, and the gate is connected to the drain and gate of the MOS transistor MN14.
なお、オペアンプA1,A2の構成は、図4に示す構成と同等の機能を有する他の構成に適宜変更可能である。 Note that the configuration of the operational amplifiers A1 and A2 can be appropriately changed to another configuration having the same function as the configuration shown in FIG.
ここで、バイポーラトランジスタQ1,Q2のそれぞれのベース−エミッタ間電圧Vbe1,Vbe2は、温度上昇に伴って低くなる負の温度依存性を有する。そのため、バイポーラトランジスタQ2のエミッタ面積をバイポーラトランジスタQ1のエミッタ面積より大きくすると、Vbe1,Vbe2の差電圧ΔVbe(=Vbe1−Vbe2)は、温度上昇に伴って高くなる正の温度依存性を有することになる。 Here, each of the base-emitter voltages Vbe1 and Vbe2 of the bipolar transistors Q1 and Q2 has a negative temperature dependency which decreases as the temperature rises. Therefore, if the emitter area of the bipolar transistor Q2 is made larger than the emitter area of the bipolar transistor Q1, the difference voltage ΔVbe (= Vbe1−Vbe2) between Vbe1 and Vbe2 has a positive temperature dependence that increases as the temperature rises. Become.
このことから、バイポーラトランジスタQ1、MOSトランジスタM1、MOSトランジスタM2、抵抗素子R1、及び、バイポーラトランジスタQ2によって形成される電流経路においても、抵抗素子R1の抵抗値やバイポーラトランジスタQ2のエミッタ面積などを調整することにより、正の温度依存性を有する電流を流すことが可能になる。以下、正の温度依存性を有する電流が流れるこの電流経路をPTAT電流生成ループと称す。 From this, the resistance value of the resistance element R1 and the emitter area of the bipolar transistor Q2 are adjusted also in the current path formed by the bipolar transistor Q1, the MOS transistor M1, the MOS transistor M2, the resistance element R1, and the bipolar transistor Q2. By doing so, it becomes possible to flow a current having a positive temperature dependency. Hereinafter, this current path through which a current having a positive temperature dependency flows is referred to as a PTAT current generation loop.
このPTAT電流生成ループ上にはオペアンプが設けられていない。そのため、オペアンプのオフセット電圧の影響でPTAT電流生成ループ上を流れる電流に誤差が生じることはない。つまり、電流生成回路10は、正の温度依存性を有する電流(例えば、電流I2)を精度良く生成することができる。
No operational amplifier is provided on the PTAT current generation loop. Therefore, an error does not occur in the current flowing on the PTAT current generation loop due to the offset voltage of the operational amplifier. That is, the
また、電流生成回路10は、PNP型のバイポーラトランジスタQ1,Q2を用いてオペアンプを含まないPTAT電流生成ループを形成している。そのため、電流生成回路10は、NPN型のバイポーラトランジスタを使用できない環境下でも構成されることができる。
The
図5は、トリプルウェルプロセスにて形成されたトランジスタを示す断面図である。図6は、シングルウェルプロセス(本例はNウェルプロセス)にて形成されたトランジスタを示す断面図である。 FIG. 5 is a cross-sectional view showing a transistor formed by a triple well process. FIG. 6 is a cross-sectional view showing a transistor formed by a single well process (in this example, an N well process).
トリプルウェルプロセスでは、P−sub中にDeepNウェルを形成することで、P−subとPウェルとが分離している。それにより、PNP型のバイポーラトランジスタ以外にも、NPN型のバイポーラトランジスタを形成することが可能である。 In the triple well process, the Deep N well is formed in the P-sub, whereby the P-sub and the P well are separated. Thus, an NPN bipolar transistor can be formed in addition to the PNP bipolar transistor.
それに対し、シングルウェルプロセスでは、P−sub中にDeepNウェルが形成されないため、PNP型のバイポーラトランジスタの形成はできるものの、NPN型のバイポーラトランジスタを形成することができない。 On the other hand, in the single well process, since the Deep N well is not formed in the P-sub, a PNP type bipolar transistor can be formed, but an NPN type bipolar transistor cannot be formed.
電流生成回路10は、トリプルウェルプロセスのみならず、NPN型のバイポーラトランジスタを使用できないシングルウェルプロセスにおいても構成されることができる。
The
なお、本実施の形態では、PNP型のバイポーラトランジスタQ1,Q2が設けられた場合を例に説明したが、これに限られず、NPN型のバイポーラトランジスタQ1a,Q2aが設けられてもよい。 In this embodiment, the case where the PNP type bipolar transistors Q1 and Q2 are provided has been described as an example. However, the present invention is not limited to this, and the NPN type bipolar transistors Q1a and Q2a may be provided.
図7は、電流生成回路10の変形例を電流生成回路10aとして示す回路図である。
図7に示すように、電流生成回路10aは、電流生成回路10と比較して、PNP型のバイポーラトランジスタQ1,Q2に代えてNPN型のバイポーラトランジスタQ1a,Q2aを備える。なお、電流生成回路10aは、NPN型のバイポーラトランジスタQ1a,Q2aを備えているため、トリプルウェルプロセスにて構成される必要がある。電流生成回路10aのその他の構成については、電流生成回路10と同様であるため、その説明を省略する。
FIG. 7 is a circuit diagram showing a modification of the
As shown in FIG. 7, the
電流生成回路10aは、電流生成回路10と同等の効果を奏することができる。
The
<実施の形態2>
図8は、実施の形態2に係るバンドギャップリファレンス回路1を示す回路図である。なお、バンドギャップリファレンス回路1には、電流生成回路10が適用されている。
<
FIG. 8 is a circuit diagram showing the
図8に示すように、バンドギャップリファレンス回路1は、電流生成回路10を構成する電流分配回路11、MOSトランジスタM1,M2、バイポーラトランジスタQ1,Q2、オペアンプA1,A2、抵抗素子R1、及び、基準バイアス源12に加えて、固定抵抗である抵抗素子(第2抵抗素子)R2及びバイポーラトランジスタ(第3バイポーラトランジスタ)Q3をさらに備える。電流生成回路10については既に説明しているため、以下では、電流生成回路10以外の構成について説明する。
As shown in FIG. 8, the
バイポーラトランジスタQ3は、バイポーラトランジスタQ1,Q2と同一導電型であるPNP型のバイポーラトランジスタである。また、本例では、バイポーラトランジスタQ3のサイズ(エミッタ面積)は、バイポーラトランジスタQ1のサイズ(エミッタ面積)と同じである。 The bipolar transistor Q3 is a PNP bipolar transistor having the same conductivity type as the bipolar transistors Q1 and Q2. In this example, the size (emitter area) of the bipolar transistor Q3 is the same as the size (emitter area) of the bipolar transistor Q1.
バイポーラトランジスタQ3では、ベース及びコレクタが互いに接続されている。より具体的には、バイポーラトランジスタQ3では、ベース及びコレクタが接地電圧端子GNDに共通接続されている。 In the bipolar transistor Q3, the base and the collector are connected to each other. More specifically, in the bipolar transistor Q3, the base and the collector are commonly connected to the ground voltage terminal GND.
抵抗素子R2は、バイポーラトランジスタQ3のエミッタと、電流分配回路11と、の間に設けられている。
The resistance element R2 is provided between the emitter of the bipolar transistor Q3 and the
電流分配回路11は、電流I1,I2に加えて、当該電流I1,I2に比例する電流I3をさらに出力する。この電流I3は、抵抗素子R2、及び、バイポーラトランジスタQ3のコレクタ−エミッタ間を流れる。
The
そして、バンドギャップリファレンス回路1は、電流分配回路11から抵抗素子R2までの電流経路上のノードの電圧を基準電圧Vbgrとして出力端子OUTから外部に出力する。
Then, the band
ここで、バンドギャップリファレンス回路1は、電流分配回路11から出力された正の温度依存性を有する電流I3を、ベース−エミッタ間電圧Vbe3が負の温度依存性を有するバイポーラトランジスタQ3に流すことで、温度に依存しない一定の基準電圧Vbgrを生成することができる。
Here, the
さらに、バンドギャップリファレンス回路1は、PNP型のバイポーラトランジスタを用いてオペアンプを含まないPTAT電流生成ループを形成している。そのため、バンドギャップリファレンス回路1は、NPN型のバイポーラトランジスタを使用できないシングルウェルプロセス等においても構成されることができる。
Further, the
続いて、PTAT電流生成ループ上にオペアンプを設けないことにより当該オペアンプのオフセット電圧の影響がどれほど低減されるかについて説明する。なお、バイポーラトランジスタQ1〜Q3のそれぞれのエミッタ面積の比は、1:n:1である。 Next, how much the influence of the offset voltage of the operational amplifier is reduced by not providing the operational amplifier on the PTAT current generation loop will be described. Note that the ratio of the emitter areas of the bipolar transistors Q1 to Q3 is 1: n: 1.
まず、バイポーラトランジスタQ1,Q2のそれぞれのベース−エミッタ間電圧Vbe1,Vbe2は、以下の式(1),(2)のように表される。 First, the base-emitter voltages Vbe1 and Vbe2 of the bipolar transistors Q1 and Q2 are expressed by the following equations (1) and (2), respectively.
なお、Jsはバイポーラトランジスタの飽和電流密度を示し、Aは単位面積を示す。また、kをボルツマン定数、Tを絶対温度、qを電荷素量とすると、Vt=kT/qが成り立つ。 Js represents the saturation current density of the bipolar transistor, and A represents the unit area. Further, when k is a Boltzmann constant, T is an absolute temperature, and q is an elementary charge, Vt = kT / q is established.
ここで、接地電圧GNDとオペアンプA1の制御電圧V1との電位差は、接地電圧端子GNDからバイポーラトランジスタQ1を介して当該MOSトランジスタM1のゲートに至るまでの経路と、接地電圧端子GNDからバイポーラトランジスタQ2を介して当該MOSトランジスタM2のゲートに至るまでの経路と、から、以下の式(3)のように表される。 Here, the potential difference between the ground voltage GND and the control voltage V1 of the operational amplifier A1 depends on the path from the ground voltage terminal GND to the gate of the MOS transistor M1 via the bipolar transistor Q1, and the ground voltage terminal GND to the bipolar transistor Q2. From the path to the gate of the MOS transistor M2 via the above, the following equation (3) is expressed.
なお、Vgs1,Vgs2は、MOSトランジスタM1,M2のそれぞれのゲート−ソース間電圧を示し、R1は、抵抗素子R1の抵抗値を示し、I2は、電流I2の電流値を示す。 Vgs1 and Vgs2 indicate the gate-source voltages of the MOS transistors M1 and M2, R1 indicates the resistance value of the resistance element R1, and I2 indicates the current value of the current I2.
図9は、MOSトランジスタM1,M2の詳細を示す図である。
図9を参照すると、短チャネル効果によりMOSトランジスタM1のソース−ドレイン間に形成される電流経路の抵抗成分がro1と表され、同じく、短チャネル効果によりMOSM2のソース−ドレイン間に形成される電流経路の抵抗成分がro2と表されている。
FIG. 9 is a diagram showing details of the MOS transistors M1 and M2.
Referring to FIG. 9, the resistance component of the current path formed between the source and the drain of the MOS transistor M1 due to the short channel effect is expressed as ro1, and similarly, the current formed between the source and the drain of the MOS M2 due to the short channel effect. The resistance component of the path is expressed as ro2.
このとき、MOSトランジスタM1に供給される電流I1のうち、MOSトランジスタM1のソース−ドレイン間には2乗則を仮定したときの電流Iが流れ、抵抗成分ro1には電流I1roが流れる。また、MOSトランジスタM2に供給される電流I2のうち、MOSトランジスタM2のソース−ドレイン間には2乗則を仮定したときの電流Iが流れ、抵抗成分ro2には電流I2roが流れる。つまり、電流I1,I2の電流値I1,I2は、以下の式(4),(5)のように表される。 At this time, of the current I1 supplied to the MOS transistor M1, a current I assuming a square law flows between the source and drain of the MOS transistor M1, and a current I1ro flows through the resistance component ro1. Of the current I2 supplied to the MOS transistor M2, the current I when the square law is assumed flows between the source and drain of the MOS transistor M2, and the current I2ro flows through the resistance component ro2. That is, the current values I1 and I2 of the currents I1 and I2 are expressed by the following equations (4) and (5).
オペアンプA1,A2のそれぞれのオフセット電圧Vos1,Vos2を考慮しない場合、MOSトランジスタM1,M2のそれぞれのソース−ドレイン間電圧Vds1,Vds2は、以下の式(6),(7)のように表される。 When the offset voltages Vos1 and Vos2 of the operational amplifiers A1 and A2 are not taken into consideration, the source-drain voltages Vds1 and Vds2 of the MOS transistors M1 and M2 are expressed by the following equations (6) and (7). The
他方、オペアンプA1,A2のそれぞれのオフセット電圧Vos1,Vos2を考慮した場合、MOSトランジスタM1,M2のそれぞれのソース−ドレイン間電圧Vds1_os,Vds2_osは、以下の式(8),(9)のように表される。 On the other hand, when the offset voltages Vos1 and Vos2 of the operational amplifiers A1 and A2 are taken into consideration, the source-drain voltages Vds1_os and Vds2_os of the MOS transistors M1 and M2 are expressed by the following equations (8) and (9), respectively. expressed.
また、このとき、電流値I1ro,I2roは、以下の式(10),(11)のように表される。なお、roは、抵抗成分ro1,ro2の抵抗値を示す。 At this time, the current values I1ro and I2ro are expressed by the following equations (10) and (11). Note that ro represents the resistance value of the resistance components ro1 and ro2.
ここで、MOSトランジスタM1,M2は同じサイズであるため、Vgs1=Vgs2=Vgs、Vds1=Vds2=Vdsが成り立つ。このとき、式(1),(2),(3),(4),(10),(11)より、以下の式(12)が成り立つ。 Here, since the MOS transistors M1 and M2 have the same size, Vgs1 = Vgs2 = Vgs and Vds1 = Vds2 = Vds. At this time, the following expression (12) is established from the expressions (1), (2), (3), (4), (10), and (11).
ここで、I2=I3であるから、基準電圧Vbgrは、以下の式(13)のように表される。 Here, since I2 = I3, the reference voltage Vbgr is expressed as the following equation (13).
ここで、短チャネル効果によりMOSトランジスタM1,M2のソース−ドレイン間に形成される電流経路の抵抗成分ro1,ro2の抵抗値roは、通常、非常に大きくなるように設計される。式(13)を参照すると、roが非常に大きい場合、オフセット電圧Vos1,Vos2は、基準電圧Vbgrにほとんど影響を与えないことがわかる。つまり、バンドギャップリファレンス回路1は、オフセット電圧Vos1,Vos2の影響をほとんど受けることなく、精度の高い基準電圧Vbgrを生成することができる。
Here, the resistance values ro of the current path resistance components ro1 and ro2 formed between the source and drain of the MOS transistors M1 and M2 due to the short channel effect are usually designed to be very large. Referring to Expression (13), it can be seen that when ro is very large, the offset voltages Vos1 and Vos2 hardly affect the reference voltage Vbgr. That is, the
図10は、比較例に係るバンドギャップリファレンス回路50を示す回路図である。
図10に示すように、バンドギャップリファレンス回路50は、電流分配回路51と、オペアンプA52と、バイポーラトランジスタQ51〜Q53と、抵抗素子R51,R52と、を備える。電流分配回路51、オペアンプA52、バイポーラトランジスタQ51〜Q53、抵抗素子R51,R52、及び、ノードN51,N52は、それぞれ、電流分配回路11、オペアンプA2、バイポーラトランジスタQ1〜Q3、抵抗素子R1,R2、及び、ノードN1,N2に対応する。ここで、オペアンプA52は、ノードN51,N52の電位差に応じた制御電圧V52を生成する。バンドギャップリファレンス回路50のその他の構成については、バンドギャップリファレンス回路1と同様であるため、その説明を省略する。
FIG. 10 is a circuit diagram showing a
As shown in FIG. 10, the band
バンドギャップリファレンス回路50では、バイポーラトランジスタQ51、オペアンプA52、抵抗素子R51、及び、バイポーラトランジスタQ52によってPTAT電流生成ループが形成される。このPTAT電流生成ループ上にはオペアンプA52が設けられている。
In the
まず、バイポーラトランジスタQ51,Q52のそれぞれのベース−エミッタ間電圧Vbe51,Vbe52は、以下の式(14),(15)のように表される。 First, the base-emitter voltages Vbe51 and Vbe52 of the bipolar transistors Q51 and Q52 are expressed by the following equations (14) and (15), respectively.
また、オペアンプA52が正常に帰還動作しているとすると、式(16)が成り立つ。 Further, assuming that the operational amplifier A52 is normally performing a feedback operation, Expression (16) is established.
なお、R51は、抵抗素子R51の抵抗値を示し、I52は、電流I52の電流値を示し、Vos50は、オペアンプA52のオフセット電圧を示す。 R51 represents the resistance value of the resistance element R51, I52 represents the current value of the current I52, and Vos50 represents the offset voltage of the operational amplifier A52.
式(14)〜(16)より、電流I52は、以下の式(17)のように表される。 From the expressions (14) to (16), the current I52 is expressed as the following expression (17).
ここで、I52=I53であるから、基準電圧Vbgr50は、以下の式(18)のように表される。 Here, since I52 = I53, the reference voltage Vbgr50 is expressed by the following equation (18).
式(18)に見ると、基準電圧Vbgr50は、オフセット電圧Vos50の影響を受けて変動する可能性があることがわかる。つまり、バンドギャップリファレンス回路50は、オフセット電圧Vos50の影響を受けて、精度の高い基準電圧Vbgr50を生成することができない。
From the equation (18), it can be seen that the reference voltage Vbgr50 may vary under the influence of the offset voltage Vos50. That is, the
図11は、バンドギャップリファレンス回路1,50のそれぞれの基準電圧Vbgr,Vbgr50のばらつき特性を示す図である。なお、バンドギャップリファレンス回路1に設けられたMOSトランジスタM1,M2と、バンドギャップリファレンス回路50のオペアンプA2の入力作動対に用いられるMOSトランジスタと、は同一構成である。
FIG. 11 is a diagram illustrating variation characteristics of the reference voltages Vbgr and Vbgr50 of the
図11に示すように、PTAT電流生成ループ上にオペアンプの無いバンドギャップリファレンス回路1のほうが、PTAT電流生成ループ上にオペアンプの有るバンドギャップリファレンス回路50よりも、基準電圧Vbgrのばらつきが小さいことがわかる。
As shown in FIG. 11, the band
本実施の形態では、PNP型のバイポーラトランジスタQ1,Q2,Q3が設けられた場合を例に説明したが、これに限られず、NPN型のバイポーラトランジスタQ1a,Q2a,Q3aが設けられてもよい。 In this embodiment, the case where the PNP bipolar transistors Q1, Q2, and Q3 are provided has been described as an example. However, the present invention is not limited to this, and NPN bipolar transistors Q1a, Q2a, and Q3a may be provided.
図12は、バンドギャップリファレンス回路1の変形例をバンドギャップリファレンス回路1aとして示す回路図である。
図12に示すように、バンドギャップリファレンス回路1aは、バンドギャップリファレンス回路1と比較して、PNP型のバイポーラトランジスタQ1〜Q3に代えてNPN型のバイポーラトランジスタQ1a〜Q3aを備える。なお、バンドギャップリファレンス回路1aは、NPN型のバイポーラトランジスタQ1a〜Q3aを備えているため、トリプルウェルプロセスにて構成される必要がある。バンドギャップリファレンス回路1aのその他の構成については、バンドギャップリファレンス回路1と同様であるため、その説明を省略する。
FIG. 12 is a circuit diagram showing a modification of the band
As shown in FIG. 12, the bandgap reference circuit 1a includes NPN bipolar transistors Q1a to Q3a instead of the PNP bipolar transistors Q1 to Q3, as compared with the
バンドギャップリファレンス回路1aは、バンドギャップリファレンス回路1と同等の効果を奏することができる。
The band gap reference circuit 1 a can achieve the same effect as the band
<実施の形態3>
図13は、実施の形態3に係るバンドギャップリファレンス回路1bを示す回路図である。なお、バンドギャップリファレンス回路1bには、電流生成回路10が適用されている。
<
FIG. 13 is a circuit diagram showing a
図13に示すように、バンドギャップリファレンス回路1bは、バンドギャップリファレンス回路1と比較して、抵抗素子R2及びバイポーラトランジスタQ3に並列に接続された抵抗素子(第3抵抗素子)R3をさらに備える。バンドギャップリファレンス回路1bのその他の構成については、バンドギャップリファレンス回路1と同様であるため、その説明を省略する。
As shown in FIG. 13, the band
バンドギャップリファレンス回路1bは、抵抗素子R3を用いることにより、基準電圧Vbgrを例えば1.2Vから0.8Vに分圧して出力することができる。
The
<実施の形態4>
図14は、実施の形態4に係るバンドギャップリファレンス回路1cを示す回路図である。なお、バンドギャップリファレンス回路1cには、電流生成回路10が適用されている。
<Embodiment 4>
FIG. 14 is a circuit diagram showing a
図14に示すように、バンドギャップリファレンス回路1cは、バンドギャップリファレンス回路1と比較して、抵抗素子R2に代えて可変抵抗VR1を備える。バンドギャップリファレンス回路1cのその他の構成については、バンドギャップリファレンス回路1と同様であるため、その説明を省略する。
As shown in FIG. 14, the band
(バンドギャップリファレンス回路1cの第1具体例)
図15は、バンドギャップリファレンス回路1cの第1具体例を示す回路図である。
図15に示すバンドギャップリファレンス回路1cでは、可変抵抗VR1として可変抵抗VR1aが設けられている。
(First Specific Example of
FIG. 15 is a circuit diagram showing a first specific example of the band
In the band
可変抵抗VR1aは、抵抗素子R2と、抵抗素子R2上の複数のノードと抵抗素子R2及び電流分配回路11間のノードとの間にそれぞれ設けられた複数のスイッチSW1と、抵抗素子R2上の複数のノードと出力端子OUTとの間にそれぞれ設けられた複数のスイッチSW2と、を備える。外部からの制御信号により、複数のスイッチSW1のうち何れか一つがオンするとともに、複数のスイッチSW2のうち何れか一つがオンする。
The variable resistor VR1a includes a resistor element R2, a plurality of switches SW1 provided between a plurality of nodes on the resistor element R2 and a node between the resistor element R2 and the
かかる構成により、可変抵抗VR1aは、制御信号に基づいてスイッチSW2を制御することで、出力端子OUTとバイポーラトランジスタQ3との間の抵抗値を可変することができる。それにより、図15に示すバンドギャップリファレンス回路1cは、基準電圧Vbgrの温度依存性を微調整することが可能になる。また、可変抵抗VR1aは、制御信号に基づいてスイッチSW1を制御することで、電流分配回路11とバイポーラトランジスタQ3との間の抵抗値を可変することができる。それにより、抵抗素子R2の上端電圧(電流分配回路11に接続される側の電圧)の上昇を防ぐことができるため、電流分配回路11の動作を正常に保つことができる。
With this configuration, the variable resistor VR1a can change the resistance value between the output terminal OUT and the bipolar transistor Q3 by controlling the switch SW2 based on the control signal. Accordingly, the
(バンドギャップリファレンス回路1cの第2具体例)
図16は、バンドギャップリファレンス回路1cの第2具体例を示す回路図である。
図16に示すバンドギャップリファレンス回路1cでは、可変抵抗VR1として可変抵抗VR1bが設けられている。
(Second specific example of the band
FIG. 16 is a circuit diagram showing a second specific example of the
In the band
可変抵抗VR1bは、抵抗素子R2と、抵抗素子R2上の複数のノードと出力端子OUTとの間にそれぞれ設けられた複数のスイッチSW2と、を備える。外部からの制御信号により、複数のスイッチSW2のうち何れか一つがオンする。 The variable resistor VR1b includes a resistor element R2, and a plurality of switches SW2 provided between a plurality of nodes on the resistor element R2 and the output terminal OUT. Any one of the plurality of switches SW2 is turned on by an external control signal.
かかる構成により、可変抵抗VR1bは、制御信号に基づいてスイッチSW2を制御することで、出力端子OUTとバイポーラトランジスタQ3との間の抵抗値を可変することができる。それにより、図16に示すバンドギャップリファレンス回路1cは、基準電圧Vbgrの温度依存性を微調整することが可能になる。
With this configuration, the variable resistor VR1b can change the resistance value between the output terminal OUT and the bipolar transistor Q3 by controlling the switch SW2 based on the control signal. Accordingly, the band
<実施の形態5>
図17は、実施の形態5に係るバンドギャップリファレンス回路1dを示す回路図である。なお、バンドギャップリファレンス回路1dには、電流生成回路10が適用されている。
<
FIG. 17 is a circuit diagram showing a bandgap reference circuit 1d according to the fifth embodiment. Note that the
図17に示すように、バンドギャップリファレンス回路1dは、バンドギャップリファレンス回路1と比較して、電流分配回路(第2電流分配回路)15と、Nチャネル型のMOSトランジスタ(第3NMOSトランジスタ)M4と、抵抗素子(第4抵抗素子)R4と、をさらに備える。
As shown in FIG. 17, the bandgap reference circuit 1 d includes a current distribution circuit (second current distribution circuit) 15, an N-channel MOS transistor (third NMOS transistor) M <b> 4, and the
MOSトランジスタM4では、ソースが抵抗素子R4の一端に接続され、ドレインが電流分配回路15に接続され、ゲートにオペアンプA1からの制御電圧V1が供給されている。抵抗素子R4の他端は、接地電圧端子GNDに接続されている。
In the MOS transistor M4, the source is connected to one end of the resistance element R4, the drain is connected to the
電流分配回路15は、例えば、カレントミラー回路であって、電流I4及び当該電流I4に比例する電流I5を出力する。電流I4は、MOSトランジスタM4のソース−ドレイン間、及び、抵抗素子R4を流れ、電流I5は、抵抗素子R2を流れる。つまり、抵抗素子R2には、電流分配回路11からの電流I3に加え、電流分配回路15からの電流I5が流れる。
The
そして、バンドギャップリファレンス回路1dは、電流分配回路11,15から抵抗素子R2までの電流経路上のノードの電圧を基準電圧Vbgrとして出力端子OUTから外部に出力する。
Then, the band gap reference circuit 1d outputs the voltage of the node on the current path from the
ここで、接地電圧端子GNDからバイポーラトランジスタQ1、MOSトランジスタM1、MOSトランジスタM4、及び、抵抗素子R4を介して、再び接地電圧端子GNDに至るまでの経路から、以下の式(19)が成り立つ。 Here, the following equation (19) is established from the path from the ground voltage terminal GND to the ground voltage terminal GND again through the bipolar transistor Q1, the MOS transistor M1, the MOS transistor M4, and the resistor element R4.
なお、Vgs4は、MOSトランジスタM4のゲート−ソース間電圧を示し、Vr4は、抵抗素子R4の両端に発生する電圧を示す。 Vgs4 represents the gate-source voltage of the MOS transistor M4, and Vr4 represents the voltage generated at both ends of the resistance element R4.
式(19)を見ると、MOSトランジスタM1,M4のサイズが同じである場合、Vbe1=Vr4が成り立つように思われるが、MOSトランジスタM1,M4のそれぞれのソース−ドレイン間に流れる電流I1,I4が異なるため、実際にはVbe1とVr4とは異なる値を示す。 Looking at the equation (19), when the sizes of the MOS transistors M1 and M4 are the same, Vbe1 = Vr4 seems to hold, but the currents I1 and I4 flowing between the source and drain of the MOS transistors M1 and M4, respectively. Therefore, Vbe1 and Vr4 actually show different values.
ここで、ΔVgs=Vgs1−Vgs4とすると、以下の式(20)が成り立つ。 Here, when ΔVgs = Vgs1−Vgs4, the following equation (20) is established.
1次近似では、Vr4は負の温度依存性を有する。したがって、抵抗素子R4の抵抗値R4及び電圧値Vr4によって決まる電流I4(及びそれに比例する電流I5)は、負の温度依存性を有する。他方、電流I2(及びそれに比例する電流I3)は、既に述べたように、正の温度依存性を有する。 In the first order approximation, Vr4 has a negative temperature dependency. Therefore, the current I4 (and the current I5 proportional thereto) determined by the resistance value R4 and the voltage value Vr4 of the resistance element R4 has a negative temperature dependency. On the other hand, the current I2 (and the current I3 proportional thereto) has a positive temperature dependency as described above.
バンドギャップリファレンス回路1dは、電流分配回路11から出力された正の温度依存性を有する電流I3と、電流分配回路15から出力された負の温度依存性を有する電流I5と、をともに抵抗素子R2に流すことで、温度に依存しない一定の基準電圧Vbgrを生成することができる。
The band gap reference circuit 1d includes both the current I3 having a positive temperature dependency output from the
ここで、一般的にバイポーラトランジスタのベース−エミッタ間電圧は2次の項を含むことが知られている。そのため、例えば、バンドギャップリファレンス回路1のように、正の温度依存性を有する差電圧ΔVbeと、負の温度依存性を有するベース−エミッタ間電圧Vbe3と、で温度依存性を打ち消す構成にしただけでは、ベース−エミッタ間電圧Vbe3の2次の項が残ってしまう。その結果、基準電圧Vbgrは、温度変化に対して不安定になってしまう可能性がある。この不安定さを解消するには、基準電圧Vbgrに3次の特性を持つ信号を含ませると良いことがわかっている。
Here, it is generally known that the base-emitter voltage of a bipolar transistor includes a second-order term. Therefore, for example, as in the band
それに対し、バンドギャップリファレンス回路1dでは、電流I4,I5が、Vbe1のみの関数ではなく、Vbe1及びΔVgsの関数である(式(20)参照)。これら電流I4,I5は、シミュレーション等により、3次の項まで含むことが確認されている。したがって、基準電圧Vbgrは、3次の特性を持つ信号が含まれることになるため、温度が変化しても安定する。 On the other hand, in the bandgap reference circuit 1d, the currents I4 and I5 are not functions of only Vbe1 but functions of Vbe1 and ΔVgs (see Expression (20)). These currents I4 and I5 have been confirmed to include up to the third order term by simulation or the like. Accordingly, since the reference voltage Vbgr includes a signal having a third-order characteristic, the reference voltage Vbgr is stable even if the temperature changes.
図18は、2次特性の補償前後の基準電圧Vbgrの特性を示す図である。図中の破線は2次特性補償前の基準電圧Vbgrを示し、実線は2次特性補償後の基準電圧Vbgrを示す。 FIG. 18 is a diagram illustrating characteristics of the reference voltage Vbgr before and after compensation of the secondary characteristics. The broken line in the figure indicates the reference voltage Vbgr before the secondary characteristic compensation, and the solid line indicates the reference voltage Vbgr after the secondary characteristic compensation.
図18に示すように、2次特性補償前の基準電圧Vbgrが温度変化に対して不安定であるのに対し、2次特性補償後の基準電圧Vbgrは、補償前と比較して、温度が変化しても安定している。 As shown in FIG. 18, the reference voltage Vbgr before the secondary characteristic compensation is unstable with respect to the temperature change, whereas the reference voltage Vbgr after the secondary characteristic compensation has a temperature higher than that before the compensation. Stable even if it changes.
<実施の形態6>
図19は、実施の形態6に係る電流生成回路10bを示す回路図である。電流生成回路10bは、電流生成回路10と比較して、エンハンスメント型のMOSトランジスタM1,M2に代えて、ディプレション型のMOSトランジスタM1a,M2aを備える。電流生成回路10bのその他の構成については、電流生成回路10と同様であるため、その説明を省略する。
<
FIG. 19 is a circuit diagram showing a
電流生成回路10bは、MOSトランジスタM1a,M2aのゲート電位を低くすることができる。それにより、オペアンプA1に対する出力電圧範囲の要求が緩和されるため、電流生成回路10bを低電圧で駆動することが可能となる。
The
このように、電流生成回路10bは、電流生成回路10と同等の効果を奏することができるとともに、低電圧で動作することが可能である。
Thus, the
本実施の形態では、エンハンスメント型のMOSトランジスタM1,M2に代えて、ディプレション型のMOSトランジスタM1a,M2aが設けられた場合を例に説明したが、これに限られず、ネイティブ型のMOSトランジスタM1a,M2aが設けられてもよい。 In the present embodiment, the case where the depletion type MOS transistors M1a and M2a are provided in place of the enhancement type MOS transistors M1 and M2 has been described as an example. M1a and M2a may be provided.
また、電流生成回路10bでは、図7の例のように、PNP型のバイポーラトランジスタQ1,Q2をNPN型のバイポーラトランジスタQ1a,Q2aに置き換えてもよい。
In the
(電流生成回路10bが適用されたバンドギャップリファレンス回路1e)
図20は、電流生成回路10bが適用されたバンドギャップリファレンス回路1eを示す回路図である。
(Bandgap reference circuit 1e to which the
FIG. 20 is a circuit diagram showing a bandgap reference circuit 1e to which the
図20に示すように、バンドギャップリファレンス回路1eは、電流生成回路10bの構成に加えて、抵抗素子R2及びバイポーラトランジスタQ3をさらに備える。つまり、バンドギャップリファレンス回路1eは、バンドギャップリファレンス回路1に設けられた電流生成回路10を電流生成回路10bに置き換えたものである。
As shown in FIG. 20, the band gap reference circuit 1e further includes a resistance element R2 and a bipolar transistor Q3 in addition to the configuration of the
バンドギャップリファレンス回路1eは、バンドギャップリファレンス回路1と同等の効果を奏することができる。さらに、バンドギャップリファレンス回路1eは、ディプレション型又はネイティブ型のMOSトランジスタM1a,M2aを用いることで、低電圧で動作することができる。
The band gap reference circuit 1 e can achieve the same effects as the band
なお、バンドギャップリファレンス回路1eは、図13の例のように、抵抗素子R2及びバイポーラトランジスタQ3に並列に抵抗素子R3をさらに備えたり、図14の例のように、抵抗素子R2を可変抵抗VR1に置き換えたり、図17の例のように、電流分配回路15、MOSトランジスタM4及び抵抗素子R4をさらに備えたりしてもよい。
Note that the bandgap reference circuit 1e further includes a resistance element R3 in parallel with the resistance element R2 and the bipolar transistor Q3 as in the example of FIG. 13, or the resistance element R2 includes the variable resistance VR1 as in the example of FIG. Or may further include a
また、バンドギャップリファレンス回路1eは、図12の例のように、PNP型のバイポーラトランジスタQ1,Q2,Q3をNPN型のバイポーラトランジスタQ1a,Q2a,Q3に置き換えてもよい。 In the band gap reference circuit 1e, the PNP bipolar transistors Q1, Q2, and Q3 may be replaced with NPN bipolar transistors Q1a, Q2a, and Q3 as in the example of FIG.
<実施の形態7>
図21は、実施の形態7に係る電流生成回路10cを示す回路図である。電流生成回路10cは、電流生成回路10と比較して、バイポーラトランジスタQ1,Q2のそれぞれのコレクタ−エミッタ間に抵抗素子(補助抵抗素子)R11,R12をさらに備える。電流生成回路10cのその他の構成については、電流生成回路10と同様であるため、その説明を省略する。
<Embodiment 7>
FIG. 21 is a circuit diagram showing a
電流生成回路10cは、バイポーラトランジスタQ1,Q2のそれぞれのコレクタ−エミッタ間に抵抗素子R11,R12をさらに備えることにより、基準電圧Vbgrのレベルを例えば1.2Vから0.8Vに低く設定することが可能となる。また、抵抗素子R11,R12に負の温度依存性を有する電流が流れ、バイポーラトランジスタQ1,Q2には正の温度依存性を有する電流が流れるため、結果として、温度に依存しない一定の電流I2を生成することができる。
The
このように、電流生成回路10cは、温度に依存しない一定の電流I2を精度良く生成することができる。
Thus, the
電流生成回路10cでは、図7の例のように、PNP型のバイポーラトランジスタQ1,Q2をNPN型のバイポーラトランジスタQ1a,Q2aに置き換えてもよい。
In the
(電流生成回路10cが適用されたバンドギャップリファレンス回路1f)
図22は、電流生成回路10cが適用されたバンドギャップリファレンス回路1fを示す回路図である。
(Bandgap reference circuit 1f to which the
FIG. 22 is a circuit diagram showing a bandgap reference circuit 1f to which the
図22に示すように、バンドギャップリファレンス回路1fは、電流生成回路10cの構成に加えて、抵抗素子R2をさらに備える。つまり、バンドギャップリファレンス回路1fは、バンドギャップリファレンス回路1に設けられた電流生成回路10を電流生成回路10cに置き換え、かつ、バイポーラトランジスタQ3を取り除いたものである。なお、バイポーラトランジスタQ3が取り除かれたのは、電流生成回路10cが温度に依存しない一定の電流I2を生成するため、バイポーラトランジスタQ3を用いて基準電圧Vbgrの温度依存性の調整をする必要がないからである。
As shown in FIG. 22, the band gap reference circuit 1f further includes a resistance element R2 in addition to the configuration of the
バンドギャップリファレンス回路1fは、バンドギャップリファレンス回路1と同等の効果を奏することができる。
The band gap reference circuit 1 f can achieve the same effects as the band
なお、バンドギャップリファレンス回路1fは、抵抗素子R2に並列に抵抗素子R3を備えたり、抵抗素子R2を可変抵抗VR1に置き換えたり、電流分配回路15、MOSトランジスタM4及び抵抗素子R4をさらに備えたりしてもよい。
The band gap reference circuit 1f includes a resistance element R3 in parallel with the resistance element R2, replaces the resistance element R2 with a variable resistance VR1, or further includes a
また、バンドギャップリファレンス回路1fは、PNP型のバイポーラトランジスタQ1,Q2をNPN型のバイポーラトランジスタQ1a,Q2aに置き換えてもよい。 The band gap reference circuit 1f may replace the PNP bipolar transistors Q1 and Q2 with NPN bipolar transistors Q1a and Q2a.
<実施の形態8>
図23は、実施の形態8に係る電流生成回路10dを示す回路図である。
図23に示すように、電流生成回路10dは、電流分配回路11と、Nチャネル型のMOSトランジスタM1,M2と、PNP型のバイポーラトランジスタQ1,Q2と、抵抗素子R1と、オペアンプA3と、を備える。
<Eighth embodiment>
FIG. 23 is a circuit diagram showing a
As shown in FIG. 23, the
バイポーラトランジスタQ1では、ベース及びコレクタが接地電圧端子GNDに共通接続されている。バイポーラトランジスタQ2では、ベース及びコレクタが接地電圧端子GNDに共通接続されている。 In the bipolar transistor Q1, the base and the collector are commonly connected to the ground voltage terminal GND. In the bipolar transistor Q2, the base and the collector are commonly connected to the ground voltage terminal GND.
MOSトランジスタM1では、ソースがバイポーラトランジスタQ1のエミッタに接続され、ドレイン及びゲートがノードN1に接続されている。つまり、MOSトランジスタM1はダイオード接続されている。MOSトランジスタM2では、ソースが抵抗素子R1の一端に接続され、ドレインがノードN2に接続され、ゲートがMOSトランジスタM1のドレイン及びゲートに接続されている。また、抵抗素子R1の他端は、バイポーラトランジスタQ2のエミッタに接続されている。 In the MOS transistor M1, the source is connected to the emitter of the bipolar transistor Q1, and the drain and gate are connected to the node N1. That is, the MOS transistor M1 is diode-connected. In the MOS transistor M2, the source is connected to one end of the resistance element R1, the drain is connected to the node N2, and the gate is connected to the drain and gate of the MOS transistor M1. The other end of the resistance element R1 is connected to the emitter of the bipolar transistor Q2.
オペアンプA3は、例えばオペアンプA1,A2等と同様の機能を有し、ノードN1,N2の電位差に応じた制御電圧V3を出力する。電流分配回路11は、オペアンプA3からの制御電圧V3に応じた電流I1及び当該電流I1に比例する電流I2をそれぞれノードN1,N2に出力する。
The operational amplifier A3 has a function similar to, for example, the operational amplifiers A1 and A2, and outputs a control voltage V3 corresponding to the potential difference between the nodes N1 and N2. The
MOSトランジスタM1,M2のゲート電位(ノードN1の電位)は、Vbe1+Vgs1となる。なお、ディプレション型やネイティブ型のMOSトランジスタではダイオード接続できないため、MOSトランジスタM1,M2は、エンハンスメント型に限られる。 The gate potentials of the MOS transistors M1 and M2 (the potential of the node N1) are Vbe1 + Vgs1. Note that the MOS transistors M1 and M2 are limited to the enhancement type because the depletion type and native type MOS transistors cannot be diode-connected.
かかる構成により、電流生成回路10dは、電流生成回路10と同等の効果を奏することができる。さらに、電流生成回路10dは、電流生成回路10と比較して、オペアンプの数を一つ減らすことができるため、回路規模を縮小することができる。
With this configuration, the
電流生成回路10dでは、図7の例のように、PNP型のバイポーラトランジスタQ1,Q2をNPN型のバイポーラトランジスタQ1a,Q2aに置き換えてもよい。
In the
(電流生成回路10dが適用されたバンドギャップリファレンス回路1g)
図24は、電流生成回路10dが適用されたバンドギャップリファレンス回路1gを示す回路図である。
(Bandgap reference circuit 1g to which the
FIG. 24 is a circuit diagram showing a bandgap reference circuit 1g to which the
図24に示すように、バンドギャップリファレンス回路1gは、電流生成回路10dの構成に加えて、抵抗素子R2及びバイポーラトランジスタQ3をさらに備える。つまり、バンドギャップリファレンス回路1gは、バンドギャップリファレンス回路1に設けられた電流生成回路10を電流生成回路10dに置き換えたものである。
As shown in FIG. 24, the band gap reference circuit 1g further includes a resistance element R2 and a bipolar transistor Q3 in addition to the configuration of the
バンドギャップリファレンス回路1gは、バンドギャップリファレンス回路1と同等の効果を奏することができる。さらに、バンドギャップリファレンス回路1gは、オペアンプの数を一つ減らすことができるため、回路規模を縮小することができる。
The bandgap reference circuit 1g can achieve the same effects as the
なお、バンドギャップリファレンス回路1gは、図13の例のように、抵抗素子R2及びバイポーラトランジスタQ3に並列に抵抗素子R3をさらに備えたり、図14の例のように、抵抗素子R2を可変抵抗VR1に置き換えたり、図17の例のように、電流分配回路15、MOSトランジスタM4及び抵抗素子R4をさらに備えたりしてもよい。
The bandgap reference circuit 1g further includes a resistance element R3 in parallel with the resistance element R2 and the bipolar transistor Q3 as in the example of FIG. 13, or the resistance element R2 includes the variable resistance VR1 as in the example of FIG. Or may further include a
また、バンドギャップリファレンス回路1gは、図12の例のように、PNP型のバイポーラトランジスタQ1,Q2,Q3をNPN型のバイポーラトランジスタQ1a,Q2a,Q3aに置き換えてもよい。 Further, the bandgap reference circuit 1g may replace the PNP bipolar transistors Q1, Q2, and Q3 with NPN bipolar transistors Q1a, Q2a, and Q3a as in the example of FIG.
なお、電流生成回路10b,10c,10dの特徴的な構成は組み合わせて用いられてもよい。ただし、電流生成回路10dに用いられるMOSトランジスタM1,M2は、エンハンスメント型に限られる。
Note that the characteristic configurations of the
<実施の形態9>
図25は、実施の形態9に係る基準電圧&基準電流生成回路2を示す図である。以下では、基準電圧&基準電流生成回路2に、バンドギャップリファレンス回路1cが適用された場合を例に説明するが、当然ながら、上記した他のバンドギャップリファレンス回路が適用されてもよい。
<Embodiment 9>
FIG. 25 is a diagram illustrating the reference voltage & reference
図25に示すように、基準電圧&基準電流生成回路2は、バンドギャップリファレンス回路1cと、内部基準電流生成回路16と、バイアス電圧発生回路17と、スタートアップ回路18と、基準電圧&基準電流生成部(基準電圧電流生成部)19と、起動検知回路20と、を備える。内部基準電流生成回路16及びバイアス電圧発生回路17により基準バイアス源12が構成される。
As shown in FIG. 25, the reference voltage & reference
内部基準電流生成回路16は、基準電流I0を生成してノードN3に向けて出力する。バイアス電圧発生回路17は、ノードN3を介して供給される基準電流I0と、自己の抵抗成分と、に基づいて基準バイアス電圧Vbを生成する。
The internal reference
(内部基準電流生成回路16の詳細)
図26は、内部基準電流生成回路16の詳細を示す回路図である。
(Details of internal reference current generation circuit 16)
FIG. 26 is a circuit diagram showing details of the internal reference
図26を参照すると、内部基準電流生成回路16は、スタートアップ回路21と、Pチャネル型のMOSトランジスタMP31〜MP33と、Nチャネル型のMOSトランジスタMN31,MN32と、抵抗素子R31と、を備える。
Referring to FIG. 26, the internal reference
MOSトランジスタMP31では、ソースが電源電圧端子VDDに接続され、ドレインがノードN31に接続され、ゲートがノードN32に接続されている。MOSトランジスタMP32では、ソースが電源電圧端子VDDに接続され、ドレイン及びゲートがノードN32に接続されている。MOSトランジスタMN31では、ソースが接地電圧端子GNDに接続され、ドレイン及びゲートがノードN31に接続されている。MOSトランジスタMN32では、ソースが抵抗素子R31の一端に接続され、ドレインがノードN32に接続され、ゲートがノードN31に接続されている。抵抗素子R31の他端は、接地電圧端子GNDに接続されている。MOSトランジスタMP33では、ソースが電源電圧端子VDDに接続され、ドレインが内部基準電流生成回路16の出力端子に接続され、ゲートがノードN32に接続されている。また、スタートアップ回路21の出力がノードN31に接続されている。なお、スタートアップ回路21は、電源電圧供給開始時にノードN31に対してスタートアップ電流を供給することで、基準電流I0を安定化させる。
In the MOS transistor MP31, the source is connected to the power supply voltage terminal VDD, the drain is connected to the node N31, and the gate is connected to the node N32. In the MOS transistor MP32, the source is connected to the power supply voltage terminal VDD, and the drain and gate are connected to the node N32. In the MOS transistor MN31, the source is connected to the ground voltage terminal GND, and the drain and gate are connected to the node N31. In the MOS transistor MN32, the source is connected to one end of the resistor element R31, the drain is connected to the node N32, and the gate is connected to the node N31. The other end of the resistance element R31 is connected to the ground voltage terminal GND. In the MOS transistor MP33, the source is connected to the power supply voltage terminal VDD, the drain is connected to the output terminal of the internal reference
かかる構成により、内部基準電流生成回路16は、安定した基準電流I0を生成することができる。なお、MOSトランジスタMP33を複数備えることで、異なる値の複数の基準電流I0を生成することも可能である。
With this configuration, the internal reference
図25に戻る。バイアス電圧発生回路17は、例えば、ノードN3と接地電圧端子GNDとの間に、ダイオード接続されたNチャネル型のMOSトランジスタM3を備える。MOSトランジスタM3に流れる基準電流I0と、MOSトランジスタM3の抵抗成分と、に基づいて、基準バイアス電圧Vbが発生する。
Returning to FIG. The bias
スタートアップ回路18は、電源電圧供給開始時にオペアンプA2の非反転入力端子(ノードN2)に対してスタートアップ電流を供給することで、バンドギャップリファレンス回路1cの動作を開始させる。例えば、スタートアップ回路18は、電源電圧供給開始時にバンドギャップリファレンス回路1cが動作していないことを検知すると、オペアンプA2の非反転入力端子の電圧を制御することで、当該バンドギャップリファレンス回路1cを強制的に動作させる。
The start-up
起動検知回路20は、基準電圧Vbgrが所定レベルに達すると、外部にその情報を伝える。それにより、外部に設けられた回路は、例えば、モードを停止モードから動作モードに移行する。
When the reference voltage Vbgr reaches a predetermined level, the
基準電圧&基準電流生成部19は、基準電圧Vbgrに基づいて、外部回路に要求されている複数の基準電圧Vref1〜Vrefp(pは任意の自然数)及び複数の基準電流Iref1〜Irefq(qは任意の自然数)を生成する。
Based on the reference voltage Vbgr, the reference voltage & reference
(基準電圧&基準電流生成部19の詳細)
図27は、基準電圧&基準電流生成部19の詳細を示す回路図である。
(Details of the reference voltage & reference current generator 19)
FIG. 27 is a circuit diagram showing details of the reference voltage & reference
図27を参照すると、基準電圧&基準電流生成部19は、Pチャネル型のMOSトランジスタMP40と、Pチャネル型のMOSトランジスタMP41〜MP4qと、オペアンプA40と、抵抗素子R40と、複数のスイッチSWと、を備える。
Referring to FIG. 27, the reference voltage & reference
MOSトランジスタMP40では、ソースが電源電圧端子VDDに接続され、ドレインがノードN41に接続され、ゲートにオペアンプA40の出力電圧が供給される。抵抗素子R40の一端は、ノードN41に接続され、抵抗素子R40の他端は、接地電圧端子GNDに接続されている。複数のスイッチSWは、抵抗素子R40上の複数のノードと、ノードN42と、の間にそれぞれ設けられ、外部からの制御信号に基づいて何れか一つがオンする。オペアンプA40は、基準電圧VbgrとノードN42の電位との電位差に応じた電圧を出力する。 In the MOS transistor MP40, the source is connected to the power supply voltage terminal VDD, the drain is connected to the node N41, and the output voltage of the operational amplifier A40 is supplied to the gate. One end of the resistor element R40 is connected to the node N41, and the other end of the resistor element R40 is connected to the ground voltage terminal GND. The plurality of switches SW are respectively provided between the plurality of nodes on the resistor element R40 and the node N42, and any one of them is turned on based on an external control signal. The operational amplifier A40 outputs a voltage corresponding to the potential difference between the reference voltage Vbgr and the potential of the node N42.
q個のMOSトランジスタMP41〜MP4qでは、それぞれ、ソースが電源電圧端子VDDに接続され、ゲートにオペアンプA40の出力電圧が供給され、ドレインから基準電流Iref1〜Irefqが出力される。また、抵抗素子R40上の複数のノードの電圧がそれぞれ基準電圧Vref1〜Vrefpとして出力される。 In the q MOS transistors MP41 to MP4q, the source is connected to the power supply voltage terminal VDD, the output voltage of the operational amplifier A40 is supplied to the gate, and the reference currents Iref1 to Irefq are output from the drain. In addition, voltages at a plurality of nodes on the resistor element R40 are output as reference voltages Vref1 to Vrefp, respectively.
このように、基準電圧&基準電流生成回路2は、バンドギャップリファレンス回路1cを用いることで、温度に依存しない精度の高い基準電圧Vref1〜Vrefp及び基準電流Iref1〜Irefqを生成することができる。
Thus, the reference voltage & reference
(基準電圧&基準電流生成回路2が搭載された半導体装置3、を備えた電子システム)
図28は、基準電圧&基準電流生成回路2が搭載された半導体装置3、を備えた電子システム4を示す図である。
(Electronic system including the
FIG. 28 is a diagram showing an electronic system 4 including the
図28に示すように、電子システム4は、半導体装置3と、外付け部品5と、外部LDO(Low Drop Out)レギュレータ6と、コンデンサC1と、を備える。半導体装置3は、基準電圧&基準電流生成回路2と、センサ部7と、LDOレギュレータ8と、ディジタル部9と、を備える。
As shown in FIG. 28, the electronic system 4 includes a
基準電圧&基準電流生成回路2は、外部LDOレギュレータ6からの電源電圧よって駆動され、基準電圧Vref及び基準電流Irefを出力する。LDOレギュレータ8は、外部LDOレギュレータ6からの電源電圧によって駆動され、基準電圧Vrefや基準電流Irefに応じた内部電源電圧を生成する。内部電源電圧はコンデンサC1によってノイズ除去された後、センサ部7やディジタル部9などの内部回路に供給される。
The reference voltage & reference
センサ部7は、外部LDOレギュレータ6からの電源電圧、及び、LDOレギュレータ8からの内部電源電圧等によって駆動され、例えば、外部入力されたアナログ信号を基準電圧Vrefや基準電流Iref等を用いてディジタル信号に変換して、ディジタル部9に送信する。センサ部7は、外付け部品5との信号の送受信も行う。ディジタル部9は、センサ部7から受け取ったディジタル信号に対して所定の処理を実行し、処理結果を例えば外部回路に出力する。
The sensor unit 7 is driven by the power supply voltage from the
電子システム4は、基準電圧&基準電流生成回路2が搭載されたシステムの一例を示したにすぎず、基準電圧&基準電流生成回路2が搭載される他の回路構成に適宜変更可能である。
The electronic system 4 is merely an example of a system in which the reference voltage & reference
以上のように、上記実施の形態1,6〜8に係る電流生成回路は、PTAT電流生成ループ上に、オペアンプに代えてゲート接地回路(MOSトランジスタM1,M2)を備える。それにより、上記実施の形態1,6〜8に係る電流生成回路は、PTAT電流生成ループ上にオペアンプを設ける必要がなくなるため、正の温度依存性を有する電流を精度よく出力することができる。
As described above, the current generation circuits according to
また、上記実施の形態1,6〜8に係る電流生成回路は、PNP型のバイポーラトランジスタを用いてオペアンプを含まないPTAT電流生成ループを形成している。そのため、NPN型のバイポーラトランジスタを使用できない環境下でも構成されることができる。 In addition, the current generation circuits according to the above-described first and sixth to eighth embodiments form a PTAT current generation loop that does not include an operational amplifier using PNP-type bipolar transistors. Therefore, it can be configured even in an environment where NPN bipolar transistors cannot be used.
さらに、上記実施の形態1,6〜8に係る電流生成回路は、オペアンプA1,A2を用いてMOSトランジスタM1,M2のドレイン電圧を固定している。それにより、MOSトランジスタM1,M2のドレイン電圧を低くバイアスすることができるため、低電圧での動作が可能となる。 Furthermore, the current generation circuits according to the first and sixth to eighth embodiments fix the drain voltages of the MOS transistors M1 and M2 using the operational amplifiers A1 and A2. As a result, the drain voltages of the MOS transistors M1 and M2 can be biased low, so that operation at a low voltage is possible.
また、上記実施の形態2〜8に係るバンドギャップリファレンス回路は、上記した電流生成回路を用いることで、温度に依存しない一定の基準電圧Vbgrを生成することができる。さらに、上記実施の形態9に係る基準電圧&基準電流生成回路、及び、それを用いた半導体装置は、上記したバンドギャップリファレンス回路を用いることで、所望の動作を実現することが可能である。 In addition, the bandgap reference circuits according to the second to eighth embodiments can generate a constant reference voltage Vbgr independent of temperature by using the above-described current generation circuit. Furthermore, the reference voltage & reference current generation circuit according to the ninth embodiment and the semiconductor device using the same can realize a desired operation by using the band gap reference circuit described above.
(関連技術との差異)
特許文献1及び特許文献2に開示された構成は、何れも、オペアンプのオフセット電圧の影響を低減するための追加の回路が必要になる。そのため、回路規模が増大したり、コストが増大したりしてしまう。
(Differences from related technologies)
Each of the configurations disclosed in
さらに、特許文献1の構成では、オフセット量の測定、及び、基準電圧の補正制御が必要になるため、出荷時のテストコストが大きくなる。また、特許文献2の構成では、オペアンプの入力端子及び出力端子の接続先の切り替えを行っているが、この切り替えを後段のローパスフィルタのカットオフ周波数以上で繰り返す必要がある。そのため、基準電圧が供給される外部回路が切り替えタイミングに同期していない場合や連続時間回路の場合、ローパスフィルタで落としきれなかった残留誤差により特性劣化が起きる可能性がある。
Furthermore, the configuration of
それに対し、上記実施の形態に係る電流生成回路及びそれを備えたバンドギャップリファレンス回路は、そもそも正の温度依存性を有する電流が流れる電流経路上にオペアンプを有しないため、このような問題は生じない。 In contrast, the current generation circuit according to the above embodiment and the band gap reference circuit including the current generation circuit do not have an operational amplifier on a current path through which a current having a positive temperature dependency flows in the first place. Absent.
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は既に述べた実施の形態に限定されるものではなく、その要旨を逸脱しない範囲において種々の変更が可能であることはいうまでもない。 As mentioned above, the invention made by the present inventor has been specifically described based on the embodiments. However, the present invention is not limited to the embodiments already described, and various modifications can be made without departing from the scope of the invention. It goes without saying that it is possible.
例えば、上記の実施の形態に係る半導体装置では、半導体基板、半導体層、拡散層(拡散領域)などの導電型(p型もしくはn型)を反転させた構成としてもよい。そのため、n型、及びp型の一方の導電型を第1の導電型とし、他方の導電型を第2の導電型とした場合、第1の導電型をp型、第2の導電型をn型とすることもできるし、反対に第1の導電型をn型、第2の導電型をp型とすることもできる。 For example, the semiconductor device according to the above embodiment may have a configuration in which conductivity types (p-type or n-type) such as a semiconductor substrate, a semiconductor layer, and a diffusion layer (diffusion region) are inverted. Therefore, when one of n-type and p-type conductivity is the first conductivity type and the other conductivity type is the second conductivity type, the first conductivity type is p-type and the second conductivity type is The first conductivity type can be n-type and the second conductivity type can be p-type.
1 バンドギャップリファレンス回路
1a〜1g バンドギャップリファレンス回路
2 基準電圧&基準電流生成回路
3 半導体装置
4 電子システム
5 外付け部品
6 外部LDOレギュレータ
7 センサ部
8 LDOレギュレータ
9 ディジタル部
10 電流生成回路
10a〜10d 電流生成回路
11 電流分配回路
11a 電流分配回路
12 基準バイアス源
13 定電流源
14 バイアス源
15 電流分配回路
16 内部基準電流生成回路
17 バイアス電圧発生回路
18 スタートアップ回路
19 基準電圧&基準電流生成部
20 起動検知回路
21 スタートアップ回路
A1〜A3 オペアンプ
A40 オペアンプ
C1 容量素子
INP 非反転入力端子
INN 反転入力端子
M1〜M4 MOSトランジスタ
M1a,M2a MOSトランジスタ
MN11〜MN15 MOSトランジスタ
MN31,MN32 MOSトランジスタ
MP11〜MP13 MOSトランジスタ
MP21〜MP24 MOSトランジスタ
MP31〜MP33 MOSトランジスタ
MP40 MOSトランジスタ
MP41〜MP4n MOSトランジスタ
N1〜N3 ノード
N31,N32 ノード
N41,N42 ノード
OUT 出力端子
OUTA 出力端子
Q1〜Q3 バイポーラトランジスタ
Q1a〜Q3a バイポーラトランジスタ
R1〜R4 抵抗素子
R11,R12 抵抗素子
R31 抵抗素子
R40 抵抗素子
SW,SW1,SW2 スイッチ
ro1,ro2 抵抗成分
VR1,VR1a,VR1b 可変抵抗
DESCRIPTION OF
Claims (6)
前記基準電圧及び前記基準電流の少なくとも何れかに応じた内部電源電圧を生成する内部LDOレギュレータと、
前記内部電源電圧によって駆動され、外部から入力されたアナログ信号をディジタル信号に変換するセンサ部と、
前記内部電源電圧によって駆動され、前記センサ部から受け取った前記ディジタル信号に対して所定の処理を実行し、処理結果を出力するディジタル部と、
を備え、
前記基準電圧電流生成回路は、
バンドギャップリファレンス回路と、
前記バンドギャップリファレンス回路から出力された電圧に基づいて前記基準電圧及び前記基準電流の少なくとも何れかを生成する基準電圧電流生成部と、
を備え、
前記バンドギャップリファレンス回路は、
第2抵抗素子と、
ベース及びコレクタ間が接続された第1バイポーラトランジスタと、
ベース及びコレクタ間が接続された第2バイポーラトランジスタと、
前記第1及び前記第2バイポーラトランジスタのそれぞれのコレクタ及びエミッタ間に、第1制御電圧に応じた第1電流及び当該第1電流に比例する第2電流を流すとともに、前記第2抵抗素子に対し前記第1及び前記第2電流に比例する第3電流をさらに流す、第1電流分配回路と、
前記第1バイポーラトランジスタと前記第1電流分配回路との間に設けられ、ゲートに第2制御電圧が供給される第1NMOSトランジスタと、
前記第2バイポーラトランジスタと前記第1電流分配回路との間に設けられ、ゲートに前記第2制御電圧が供給される第2NMOSトランジスタと、
前記第2NMOSトランジスタと前記第2バイポーラトランジスタとの間に設けられた第1抵抗素子と、
前記第1NMOSトランジスタのドレイン電圧と基準バイアス電圧とに応じた前記第2制御電圧を生成する第1オペアンプと、
前記第2NMOSトランジスタのドレイン電圧と前記基準バイアス電圧とに応じた前記第1制御電圧を生成する第2オペアンプと、
第3抵抗素子と、
前記第3抵抗素子に対し第4電流を流すとともに、前記第3電流の流れる前記第2抵抗素子に対し前記第4電流に比例する第5電流をさらに流す、第2電流分配回路と、
前記第3抵抗素子と前記第2電流分配回路との間に設けられ、ゲートに前記第2制御電圧が供給される第3NMOSトランジスタと、を備え、
前記第2抵抗素子の抵抗値及び前記第2抵抗素子に流れる電流の値に応じた前記電圧を出力する、半導体装置。 A reference voltage current generation circuit for generating at least one of a reference voltage and a reference current;
An internal LDO regulator that generates an internal power supply voltage according to at least one of the reference voltage and the reference current;
A sensor unit that is driven by the internal power supply voltage and converts an analog signal input from the outside into a digital signal;
A digital unit that is driven by the internal power supply voltage, executes predetermined processing on the digital signal received from the sensor unit, and outputs a processing result;
With
The reference voltage / current generation circuit includes:
A band gap reference circuit;
A reference voltage / current generator that generates at least one of the reference voltage and the reference current based on the voltage output from the bandgap reference circuit;
With
The band gap reference circuit is
A second resistance element;
A first bipolar transistor connected between a base and a collector;
A second bipolar transistor connected between the base and the collector;
A first current corresponding to a first control voltage and a second current proportional to the first current are allowed to flow between the respective collectors and emitters of the first and second bipolar transistors, and to the second resistance element. A first current distribution circuit for flowing a third current proportional to the first and second currents;
A first NMOS transistor provided between the first bipolar transistor and the first current distribution circuit and having a gate supplied with a second control voltage;
A second NMOS transistor provided between the second bipolar transistor and the first current distribution circuit and having the gate supplied with the second control voltage;
A first resistance element provided between the second NMOS transistor and the second bipolar transistor;
A first operational amplifier that generates the second control voltage according to a drain voltage and a reference bias voltage of the first NMOS transistor;
A second operational amplifier for generating the first control voltage according to the drain voltage of the second NMOS transistor and the reference bias voltage;
A third resistance element;
A second current distribution circuit for flowing a fourth current through the third resistance element and further flowing a fifth current proportional to the fourth current through the second resistance element through which the third current flows;
A third NMOS transistor provided between the third resistance element and the second current distribution circuit and having the gate supplied with the second control voltage;
A semiconductor device that outputs the voltage according to a resistance value of the second resistance element and a value of a current flowing through the second resistance element.
前記第1バイポーラトランジスタのコレクタ及びエミッタ間に設けられた第1補助抵抗素子と、
前記第2バイポーラトランジスタのコレクタ及びエミッタ間に設けられた第2補助抵抗素子と、をさらに備えた、請求項1に記載の半導体装置。 The band gap reference circuit is
A first auxiliary resistance element provided between a collector and an emitter of the first bipolar transistor;
The semiconductor device according to claim 1, further comprising: a second auxiliary resistance element provided between a collector and an emitter of the second bipolar transistor.
外部LDOレギュレータと、
外部コンデンサと、
を備え、
前記半導体装置は、
前記外部LDOレギュレータからの電源電圧によって駆動され、基準電圧及び基準電流の少なくとも何れかを生成する基準電圧電流生成回路と、
前記外部LDOレギュレータからの電源電圧によって駆動され、前記基準電圧及び前記基準電流の少なくとも何れかに応じた内部電源電圧を生成する内部LDOレギュレータと、
前記外部LDOレギュレータからの電源電圧、及び、前記外部コンデンサによってノイズが除去された前記内部電源電圧、によって駆動され、外部から入力されたアナログ信号をディジタル信号に変換するセンサ部と、
前記内部電源電圧によって駆動され、前記センサ部から受け取った前記ディジタル信号に対して所定の処理を実行し、処理結果を出力するディジタル部と、
を備え、
前記基準電圧電流生成回路は、
バンドギャップリファレンス回路と、
前記バンドギャップリファレンス回路から出力された電圧に基づいて前記基準電圧及び前記基準電流の少なくとも何れかを生成する基準電圧電流生成部と、
を備え、
前記バンドギャップリファレンス回路は、
第2抵抗素子と、
ベース及びコレクタ間が接続された第1バイポーラトランジスタと、
ベース及びコレクタ間が接続された第2バイポーラトランジスタと、
前記第1及び前記第2バイポーラトランジスタのそれぞれのコレクタ及びエミッタ間に、第1制御電圧に応じた第1電流及び当該第1電流に比例する第2電流を流すとともに、前記第2抵抗素子に対し前記第1及び前記第2電流に比例する第3電流をさらに流す、第1電流分配回路と、
前記第1バイポーラトランジスタと前記第1電流分配回路との間に設けられ、ゲートに第2制御電圧が供給される第1NMOSトランジスタと、
前記第2バイポーラトランジスタと前記第1電流分配回路との間に設けられ、ゲートに前記第2制御電圧が供給される第2NMOSトランジスタと、
前記第2NMOSトランジスタと前記第2バイポーラトランジスタとの間に設けられた第1抵抗素子と、
前記第1NMOSトランジスタのドレイン電圧と基準バイアス電圧とに応じた前記第2制御電圧を生成する第1オペアンプと、
前記第2NMOSトランジスタのドレイン電圧と前記基準バイアス電圧とに応じた前記第1制御電圧を生成する第2オペアンプと、
第3抵抗素子と、
前記第3抵抗素子に対し第4電流を流すとともに、前記第3電流の流れる前記第2抵抗素子に対し前記第4電流に比例する第5電流をさらに流す、第2電流分配回路と、
前記第3抵抗素子と前記第2電流分配回路との間に設けられ、ゲートに前記第2制御電圧が供給される第3NMOSトランジスタと、を備え、
前記第2抵抗素子の抵抗値及び前記第2抵抗素子に流れる電流の値に応じた前記電圧を出力する、電子システム。 A semiconductor device;
An external LDO regulator;
An external capacitor;
With
The semiconductor device includes:
A reference voltage current generation circuit that is driven by a power supply voltage from the external LDO regulator and generates at least one of a reference voltage and a reference current;
An internal LDO regulator that is driven by a power supply voltage from the external LDO regulator and generates an internal power supply voltage corresponding to at least one of the reference voltage and the reference current;
A sensor unit that is driven by a power supply voltage from the external LDO regulator and the internal power supply voltage from which noise has been removed by the external capacitor, and converts an analog signal input from the outside into a digital signal;
A digital unit that is driven by the internal power supply voltage, executes predetermined processing on the digital signal received from the sensor unit, and outputs a processing result;
With
The reference voltage / current generation circuit includes:
A band gap reference circuit;
A reference voltage / current generator that generates at least one of the reference voltage and the reference current based on the voltage output from the bandgap reference circuit;
With
The band gap reference circuit is
A second resistance element;
A first bipolar transistor connected between a base and a collector;
A second bipolar transistor connected between the base and the collector;
A first current corresponding to a first control voltage and a second current proportional to the first current are allowed to flow between the respective collectors and emitters of the first and second bipolar transistors, and to the second resistance element. A first current distribution circuit for flowing a third current proportional to the first and second currents;
A first NMOS transistor provided between the first bipolar transistor and the first current distribution circuit and having a gate supplied with a second control voltage;
A second NMOS transistor provided between the second bipolar transistor and the first current distribution circuit and having the gate supplied with the second control voltage;
A first resistance element provided between the second NMOS transistor and the second bipolar transistor;
A first operational amplifier that generates the second control voltage according to a drain voltage and a reference bias voltage of the first NMOS transistor;
A second operational amplifier for generating the first control voltage according to the drain voltage of the second NMOS transistor and the reference bias voltage;
A third resistance element;
A second current distribution circuit for flowing a fourth current through the third resistance element and further flowing a fifth current proportional to the fourth current through the second resistance element through which the third current flows;
A third NMOS transistor provided between the third resistance element and the second current distribution circuit and having the gate supplied with the second control voltage;
An electronic system that outputs the voltage according to a resistance value of the second resistance element and a value of a current flowing through the second resistance element.
前記基準電圧及び前記基準電流の少なくとも何れかに応じた内部電源電圧を生成する内部LDOレギュレータと、
前記内部電源電圧によって駆動され、外部から入力されたアナログ信号をディジタル信号に変換するセンサ部と、
前記内部電源電圧によって駆動され、前記センサ部から受け取った前記ディジタル信号に対して所定の処理を実行し、処理結果を出力するディジタル部と、
を備え、
前記基準電圧電流生成回路は、
電流生成回路を有するバンドギャップリファレンス回路と、
前記バンドギャップリファレンス回路から出力された電圧に基づいて前記基準電圧及び前記基準電流の少なくとも何れかを生成する基準電圧電流生成部と、
を備え、
前記電流生成回路は、
ベース及びコレクタ間が接続された第1バイポーラトランジスタと、
ベース及びコレクタ間が接続された第2バイポーラトランジスタと、
前記第1及び前記第2バイポーラトランジスタのそれぞれのコレクタ及びエミッタ間に、第1制御電圧に応じた第1電流及び当該第1電流に比例する第2電流を流す第1電流分配回路と、
前記第1バイポーラトランジスタと前記第1電流分配回路との間に設けられ、ゲートに第2制御電圧が供給される第1NMOSトランジスタと、
前記第2バイポーラトランジスタと前記第1電流分配回路との間に設けられ、ゲートに前記第2制御電圧が供給される第2NMOSトランジスタと、
前記第2NMOSトランジスタと前記第2バイポーラトランジスタとの間に設けられた第1抵抗素子と、
前記第1NMOSトランジスタのドレイン電圧と基準バイアス電圧とに応じた前記第2制御電圧を生成する第1オペアンプと、
前記第2NMOSトランジスタのドレイン電圧と前記基準バイアス電圧とに応じた前記第1制御電圧を生成する第2オペアンプと、
を備えた、半導体装置。 A reference voltage current generation circuit for generating at least one of a reference voltage and a reference current;
An internal LDO regulator that generates an internal power supply voltage according to at least one of the reference voltage and the reference current;
A sensor unit that is driven by the internal power supply voltage and converts an analog signal input from the outside into a digital signal;
A digital unit that is driven by the internal power supply voltage, executes predetermined processing on the digital signal received from the sensor unit, and outputs a processing result;
With
The reference voltage / current generation circuit includes:
A bandgap reference circuit having a current generation circuit;
A reference voltage / current generator that generates at least one of the reference voltage and the reference current based on the voltage output from the bandgap reference circuit;
With
The current generation circuit includes:
A first bipolar transistor connected between a base and a collector;
A second bipolar transistor connected between the base and the collector;
A first current distribution circuit for flowing a first current corresponding to a first control voltage and a second current proportional to the first current between collectors and emitters of the first and second bipolar transistors;
A first NMOS transistor provided between the first bipolar transistor and the first current distribution circuit and having a gate supplied with a second control voltage;
A second NMOS transistor provided between the second bipolar transistor and the first current distribution circuit and having the gate supplied with the second control voltage;
A first resistance element provided between the second NMOS transistor and the second bipolar transistor;
A first operational amplifier that generates the second control voltage according to a drain voltage and a reference bias voltage of the first NMOS transistor;
A second operational amplifier for generating the first control voltage according to the drain voltage of the second NMOS transistor and the reference bias voltage;
A semiconductor device comprising:
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