JP2000076128A - 半導体メモリシステム - Google Patents
半導体メモリシステムInfo
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Abstract
(57)【要約】
【課題】 メモリの高速動作を維持しつつメモリの大容
量化を可能にする半導体メモリシステムを提供する。 【解決手段】 半導体メモリシステム１０は、複数のメ
モリチップ１３−１、１４−１と複数のメモリチップ１
３−１、１４−１に対するアクセスを制御するコントロ
ーラ１２とを備えている。メモリチップ１３−１は、バ
ス１５を介してコントローラ１２に接続される。メモリ
チップ１４−１は、バス１６を介してメモリチップ１３
−１に接続される。メモリチップ１３−１は、コントロ
ーラ１２およびメモリチップ１４−１との電気的な接続
関係を変更可能な接続回路２６を含む。
量化を可能にする半導体メモリシステムを提供する。 【解決手段】 半導体メモリシステム１０は、複数のメ
モリチップ１３−１、１４−１と複数のメモリチップ１
３−１、１４−１に対するアクセスを制御するコントロ
ーラ１２とを備えている。メモリチップ１３−１は、バ
ス１５を介してコントローラ１２に接続される。メモリ
チップ１４−１は、バス１６を介してメモリチップ１３
−１に接続される。メモリチップ１３−１は、コントロ
ーラ１２およびメモリチップ１４−１との電気的な接続
関係を変更可能な接続回路２６を含む。
Description
【０００１】
【発明の属する技術分野】本発明は、複数の半導体メモ
リチップとその複数の半導体メモリチップに対するアク
セスを制御するコントローラとを備えた半導体メモリシ
ステムに関する。
リチップとその複数の半導体メモリチップに対するアク
セスを制御するコントローラとを備えた半導体メモリシ
ステムに関する。
【０００２】
【従来の技術】近年、プロセッサを中心として半導体集
積回路の高速化が進んでいる。これに伴って、システム
全体を高速化することが要求されている。特に、半導体
記憶装置（以下、メモリと略記する）を含むシステムに
おいては、メモリの動作速度の改善に対する要求が多
い。これは、システム全体の高速化を図る上でメモリの
動作速度が遅いことが障害になってきているからであ
る。
積回路の高速化が進んでいる。これに伴って、システム
全体を高速化することが要求されている。特に、半導体
記憶装置（以下、メモリと略記する）を含むシステムに
おいては、メモリの動作速度の改善に対する要求が多
い。これは、システム全体の高速化を図る上でメモリの
動作速度が遅いことが障害になってきているからであ
る。
【０００３】メモリを高速動作させる技術としては、例
えば、データを転送するための配線の数を増やすこと
（多ビット化）によってデータ転送レートを増加させる
技術や、ランバスＤＲＡＭ（以下、ＲＤＲＡＭと略記す
る）のような新規の高速メモリに関する技術が提案さ
れ、開発されている。
えば、データを転送するための配線の数を増やすこと
（多ビット化）によってデータ転送レートを増加させる
技術や、ランバスＤＲＡＭ（以下、ＲＤＲＡＭと略記す
る）のような新規の高速メモリに関する技術が提案さ
れ、開発されている。
【０００４】
【発明が解決しようとする課題】メモリの高速動作とい
う要求に加えて、メモリの大容量化という要求を同時に
実現する必要がある。メモリ容量を増大させるために、
より多くのメモリをバスに接続する必要がある。
う要求に加えて、メモリの大容量化という要求を同時に
実現する必要がある。メモリ容量を増大させるために、
より多くのメモリをバスに接続する必要がある。
【０００５】図５は、従来のメモリ装置７０の構成を示
す。メモリ装置７０は、プロセッサ７１からの制御信号
に従って動作する。メモリ装置７０は、メモリ７３−１
〜７３−３と、メモリ７３−１〜７３−３に対するアク
セスを制御するコントローラ７２とを含む。コントロー
ラ７２とメモリ７３−１〜７３−３とはバス７４に接続
されている。
す。メモリ装置７０は、プロセッサ７１からの制御信号
に従って動作する。メモリ装置７０は、メモリ７３−１
〜７３−３と、メモリ７３−１〜７３−３に対するアク
セスを制御するコントローラ７２とを含む。コントロー
ラ７２とメモリ７３−１〜７３−３とはバス７４に接続
されている。
【０００６】コントローラ７２は、一度に、メモリ７３
−１〜７３−３のうちの１つのメモリにしかアクセスす
ることができない。また、メモリ容量を増大させるため
にさらに多くのメモリをバス７４に接続する場合には、
バス７４の長さが増大してしまう。バス７４の長さが増
大すると、バス７４の配線容量の増加や信号の反射を引
き起こす。また、バス７４の長さが増大すると、バス７
４に含まれる各信号線間でスキューが生じる原因にもな
る。このように、従来のメモリ装置７０の構成では、メ
モリの高速動作を維持しつつメモリの大容量化を図るこ
とは困難であった。
−１〜７３−３のうちの１つのメモリにしかアクセスす
ることができない。また、メモリ容量を増大させるため
にさらに多くのメモリをバス７４に接続する場合には、
バス７４の長さが増大してしまう。バス７４の長さが増
大すると、バス７４の配線容量の増加や信号の反射を引
き起こす。また、バス７４の長さが増大すると、バス７
４に含まれる各信号線間でスキューが生じる原因にもな
る。このように、従来のメモリ装置７０の構成では、メ
モリの高速動作を維持しつつメモリの大容量化を図るこ
とは困難であった。
【０００７】図６は、従来のランバスＤＲＡＭ８０の構
成を示す。ランバスＤＲＡＭ８０は、プロセッサ８１か
らの制御信号に従って動作する。ランバスＤＲＡＭ８０
は、メモリ８３−１〜８３−４と、メモリ８３−１〜８
３−４に対するアクセスを制御するコントローラ８２と
を含む。
成を示す。ランバスＤＲＡＭ８０は、プロセッサ８１か
らの制御信号に従って動作する。ランバスＤＲＡＭ８０
は、メモリ８３−１〜８３−４と、メモリ８３−１〜８
３−４に対するアクセスを制御するコントローラ８２と
を含む。
【０００８】コントローラ８２は、２方向に信号を入出
力することができるように構成されている。コントロー
ラ８２の１つの側面に設けられたピンにはバス８４が接
続されており、コントローラ８２の他の側面に設けられ
たピンにはバス８５が接続されている。バス８４は、メ
モリ８３−１に接続され、メモリ８３−１の下を通過し
てメモリ８３−２に接続されている。バス８５は、メモ
リ８３−３に接続され、メモリ８３−３の下を通過して
メモリ８３−４に接続されている。
力することができるように構成されている。コントロー
ラ８２の１つの側面に設けられたピンにはバス８４が接
続されており、コントローラ８２の他の側面に設けられ
たピンにはバス８５が接続されている。バス８４は、メ
モリ８３−１に接続され、メモリ８３−１の下を通過し
てメモリ８３−２に接続されている。バス８５は、メモ
リ８３−３に接続され、メモリ８３−３の下を通過して
メモリ８３−４に接続されている。
【０００９】図６に示される構成においても、メモリ容
量を増大させるためにさらに多くのメモリをバス８４、
８５に接続する場合には、バス８４、８５の長さが増大
してしまう。従って、バス８４、８５の長さが増大する
に伴って、上述した問題と同様の問題が生じ得る。
量を増大させるためにさらに多くのメモリをバス８４、
８５に接続する場合には、バス８４、８５の長さが増大
してしまう。従って、バス８４、８５の長さが増大する
に伴って、上述した問題と同様の問題が生じ得る。
【００１０】さらに、コントローラ８２から２方向にメ
モリが配置されるため、図６に示されるようにボード上
に大きな面積ロス領域（デッドスペース）が生じること
になる。その結果、ボードを設計する自由度が低下し、
面積増加によるコスト高の要因となってしまう。
モリが配置されるため、図６に示されるようにボード上
に大きな面積ロス領域（デッドスペース）が生じること
になる。その結果、ボードを設計する自由度が低下し、
面積増加によるコスト高の要因となってしまう。
【００１１】本発明は、メモリの高速動作を維持しつつ
メモリの大容量化を可能にする半導体メモリシステムを
提供することを目的とする。
メモリの大容量化を可能にする半導体メモリシステムを
提供することを目的とする。
【００１２】また、本発明は、複数のデータ転送経路を
設定することにより、複数のルートでのデータ転送動作
を同時に実行可能な半導体メモリシステムを提供するこ
とを目的とする。
設定することにより、複数のルートでのデータ転送動作
を同時に実行可能な半導体メモリシステムを提供するこ
とを目的とする。
【００１３】
【課題を解決するための手段】本発明の半導体メモリシ
ステムは、複数の半導体メモリチップと前記複数の半導
体メモリチップに対するアクセスを制御するコントロー
ラとを備えた半導体メモリシステムであって、前記複数
の半導体メモリチップは、第１の導電ラインを介して前
記コントローラに接続される第１の半導体メモリチップ
と、第２の導電ラインを介して前記第１の半導体メモリ
チップに接続される第２の半導体メモリチップとを含
み、前記第１の半導体メモリチップは、前記コントロー
ラおよび前記第２の半導体メモリチップとの電気的な接
続関係を変更可能な接続回路を含んでおり、これによ
り、上記目的が達成される。
ステムは、複数の半導体メモリチップと前記複数の半導
体メモリチップに対するアクセスを制御するコントロー
ラとを備えた半導体メモリシステムであって、前記複数
の半導体メモリチップは、第１の導電ラインを介して前
記コントローラに接続される第１の半導体メモリチップ
と、第２の導電ラインを介して前記第１の半導体メモリ
チップに接続される第２の半導体メモリチップとを含
み、前記第１の半導体メモリチップは、前記コントロー
ラおよび前記第２の半導体メモリチップとの電気的な接
続関係を変更可能な接続回路を含んでおり、これによ
り、上記目的が達成される。
【００１４】前記接続回路は、前記コントローラと前記
第１の半導体メモリチップとの間でデータが転送される
場合には、前記第１の半導体メモリチップと前記第２の
半導体メモリチップとを電気的に分離し、前記コントロ
ーラと前記第２の半導体メモリチップとの間でデータが
転送される場合には、前記第１の半導体メモリチップと
前記第２の半導体メモリチップとを電気的に接続しても
よい。
第１の半導体メモリチップとの間でデータが転送される
場合には、前記第１の半導体メモリチップと前記第２の
半導体メモリチップとを電気的に分離し、前記コントロ
ーラと前記第２の半導体メモリチップとの間でデータが
転送される場合には、前記第１の半導体メモリチップと
前記第２の半導体メモリチップとを電気的に接続しても
よい。
【００１５】前記接続回路は、前記コントローラから供
給される選択信号に応じて、前記コントローラおよび前
記第２の半導体メモリチップとの電気的な接続関係を変
更してもよい。
給される選択信号に応じて、前記コントローラおよび前
記第２の半導体メモリチップとの電気的な接続関係を変
更してもよい。
【００１６】前記コントローラは、要求される転送速度
に応じて、前記第１の半導体メモリチップをアクセスす
るか前記第２の半導体メモリチップをアクセスするかを
決定してもよい。
に応じて、前記第１の半導体メモリチップをアクセスす
るか前記第２の半導体メモリチップをアクセスするかを
決定してもよい。
【００１７】前記複数の半導体メモリチップは、複数の
第１の半導体メモリチップと、複数の第２の半導体メモ
リチップとを含み、前記コントローラと前記複数の第１
の半導体メモリチップのうちの１つとの間でデータが転
送されている間、または、前記コントローラと前記複数
の第２の半導体メモリチップのうちの１つとの間でデー
タが転送されている間に、前記複数の第１の半導体メモ
リチップのうちの他の１つと前記複数の第２の半導体メ
モリチップのうちの他の１つとの間でデータが転送され
てもよい。
第１の半導体メモリチップと、複数の第２の半導体メモ
リチップとを含み、前記コントローラと前記複数の第１
の半導体メモリチップのうちの１つとの間でデータが転
送されている間、または、前記コントローラと前記複数
の第２の半導体メモリチップのうちの１つとの間でデー
タが転送されている間に、前記複数の第１の半導体メモ
リチップのうちの他の１つと前記複数の第２の半導体メ
モリチップのうちの他の１つとの間でデータが転送され
てもよい。
【００１８】前記コントローラは、アクセス要求が入力
された場合に、データ転送中のデータ転送経路を考慮し
て前記アクセス要求に対応するデータ転送経路を決定し
てもよい。
された場合に、データ転送中のデータ転送経路を考慮し
て前記アクセス要求に対応するデータ転送経路を決定し
てもよい。
【００１９】前記コントローラは、アクセス要求が入力
された場合に、データ転送中のデータ転送経路を他のデ
ータ転送経路に変更し、前記アクセス要求に対応するデ
ータ転送経路を決定してもよい。
された場合に、データ転送中のデータ転送経路を他のデ
ータ転送経路に変更し、前記アクセス要求に対応するデ
ータ転送経路を決定してもよい。
【００２０】
【発明の実施の形態】以下、図面を参照して本発明の実
施の形態を説明する。
施の形態を説明する。
【００２１】（実施の形態１）図１は、本発明の実施の
形態１の半導体メモリシステム１０の構成を示す。半導
体メモリシステム１０は、プロセッサ１１から供給され
るアドレス信号Ａｄｄと制御信号Ｃｏｎとに従って動作
する。例えば、制御信号Ｃｏｎがリード動作を示す場合
には、半導体メモリシステム１０は、アドレス信号Ａｄ
ｄによって指定される位置からデータ信号Ｄａｔａを読
み出し、そのデータ信号Ｄａｔａをプロセッサ１１に出
力する。制御信号Ｃｏｎがライト動作を示す場合には、
アドレス信号Ａｄｄによって指定される位置にデータ信
号Ｄａｔａを書き込む。データ信号Ｄａｔａは、例え
ば、３２ビットのデータ信号である。
形態１の半導体メモリシステム１０の構成を示す。半導
体メモリシステム１０は、プロセッサ１１から供給され
るアドレス信号Ａｄｄと制御信号Ｃｏｎとに従って動作
する。例えば、制御信号Ｃｏｎがリード動作を示す場合
には、半導体メモリシステム１０は、アドレス信号Ａｄ
ｄによって指定される位置からデータ信号Ｄａｔａを読
み出し、そのデータ信号Ｄａｔａをプロセッサ１１に出
力する。制御信号Ｃｏｎがライト動作を示す場合には、
アドレス信号Ａｄｄによって指定される位置にデータ信
号Ｄａｔａを書き込む。データ信号Ｄａｔａは、例え
ば、３２ビットのデータ信号である。
【００２２】半導体メモリシステム１０は、１次メモリ
群１３と、２次メモリ群１４と、１次メモリ群１３およ
び２次メモリ群１４に対するアクセスを制御するコント
ローラ１２とを含む。
群１３と、２次メモリ群１４と、１次メモリ群１３およ
び２次メモリ群１４に対するアクセスを制御するコント
ローラ１２とを含む。
【００２３】１次メモリ群１３は、バス１５を介してコ
ントローラ１２に接続されている。バス１５は、アドレ
ス信号Ａｄｄと制御信号Ｃｏｎとを転送するためのｍビ
ットの導電ライン１５ａと、選択信号Ｓｅｌ1〜Ｓｅｌn
を転送するための導電ライン１５ｂと、データ信号Ｄａ
ｔａを転送するための導電ライン１５ｃと、クロック信
号ＣＬＫを転送するための導電ライン１５ｄとを含む。
ここで、ｍ、ｎは１以上の整数である。
ントローラ１２に接続されている。バス１５は、アドレ
ス信号Ａｄｄと制御信号Ｃｏｎとを転送するためのｍビ
ットの導電ライン１５ａと、選択信号Ｓｅｌ1〜Ｓｅｌn
を転送するための導電ライン１５ｂと、データ信号Ｄａ
ｔａを転送するための導電ライン１５ｃと、クロック信
号ＣＬＫを転送するための導電ライン１５ｄとを含む。
ここで、ｍ、ｎは１以上の整数である。
【００２４】２次メモリ群１４は、バス１６を介して１
次メモリ群１３に接続されている。バス１６は、アドレ
ス信号Ａｄｄと制御信号Ｃｏｎとを転送するためのｍビ
ットの導電ライン１６ａと、ｉ番目の選択信号Ｓｅｌi
（１≦ｉ≦ｎ）を転送するための導電ライン１６ｂと、
データ信号Ｄａｔａを転送するための導電ライン１６ｃ
と、クロック信号ＣＬＫを転送するための導電ライン１
６ｄとを含む。
次メモリ群１３に接続されている。バス１６は、アドレ
ス信号Ａｄｄと制御信号Ｃｏｎとを転送するためのｍビ
ットの導電ライン１６ａと、ｉ番目の選択信号Ｓｅｌi
（１≦ｉ≦ｎ）を転送するための導電ライン１６ｂと、
データ信号Ｄａｔａを転送するための導電ライン１６ｃ
と、クロック信号ＣＬＫを転送するための導電ライン１
６ｄとを含む。
【００２５】１次メモリ群１３は、ｎ個のメモリチップ
１３−１〜１３−ｎを含む。２次メモリ群１４は、ｎ個
のメモリチップ１４−１〜１４−ｎを含む。
１３−１〜１３−ｎを含む。２次メモリ群１４は、ｎ個
のメモリチップ１４−１〜１４−ｎを含む。
【００２６】図２は、メモリチップ１３−１の内部構成
を示す。なお、メモリチップ１３−２〜１３−ｎのそれ
ぞれは、メモリチップ１３−１の内部構成と同一の内部
構成を有している。
を示す。なお、メモリチップ１３−２〜１３−ｎのそれ
ぞれは、メモリチップ１３−１の内部構成と同一の内部
構成を有している。
【００２７】図２に示されるように、メモリチップ１３
−１は、シリコン基板２０を有している。
−１は、シリコン基板２０を有している。
【００２８】メモリチップ１３−１の一辺に沿って、メ
モリチップ１３−１の外部に突出するように複数のピン
２１が設けられている。複数のピン２１は、アドレス信
号Ａｄｄと制御信号Ｃｏｎとを入出力するためのピン２
１ａと、１番目の選択信号Ｓｅｌ1を入出力するための
ピン２１ｂと、データ信号Ｄａｔａを入出力するための
ピン２１ｃと、クロック信号ＣＬＫを入出力するための
ピン２１ｄとを含む。
モリチップ１３−１の外部に突出するように複数のピン
２１が設けられている。複数のピン２１は、アドレス信
号Ａｄｄと制御信号Ｃｏｎとを入出力するためのピン２
１ａと、１番目の選択信号Ｓｅｌ1を入出力するための
ピン２１ｂと、データ信号Ｄａｔａを入出力するための
ピン２１ｃと、クロック信号ＣＬＫを入出力するための
ピン２１ｄとを含む。
【００２９】メモリチップ１３−１の他の一辺に沿っ
て、メモリチップ１３−１の外部に突出するように複数
のピン２２が設けられている。複数のピン２２は、アド
レス信号Ａｄｄと制御信号Ｃｏｎとを入出力するための
ピン２２ａと、１番目の選択信号Ｓｅｌ1を入出力する
ためのピン２２ｂと、データ信号Ｄａｔａを入出力する
ためのピン２２ｃと、クロック信号ＣＬＫを入出力する
ためのピン２２ｄとを含む。
て、メモリチップ１３−１の外部に突出するように複数
のピン２２が設けられている。複数のピン２２は、アド
レス信号Ａｄｄと制御信号Ｃｏｎとを入出力するための
ピン２２ａと、１番目の選択信号Ｓｅｌ1を入出力する
ためのピン２２ｂと、データ信号Ｄａｔａを入出力する
ためのピン２２ｃと、クロック信号ＣＬＫを入出力する
ためのピン２２ｄとを含む。
【００３０】なお、図２では、簡略化のために、ピン２
１ａ、２１ｃ、２２ａおよび２２ｃは単一のピンのよう
に示されているが、実際にはこれらのピンは複数のピン
から構成されている。
１ａ、２１ｃ、２２ａおよび２２ｃは単一のピンのよう
に示されているが、実際にはこれらのピンは複数のピン
から構成されている。
【００３１】シリコン基板２０上には、複数のピン２１
に対応する複数のパッド２３がメモリチップ１３−１の
一辺に沿って配置され、複数のピン２２に対応する複数
のパッド２４がメモリチップ１３−１の他の一辺に沿っ
て配置されている。複数のピン２１のそれぞれは、ボン
ディングワイヤＷ１を介して対応するパッド２３に接続
されている。複数のピン２２のそれぞれは、ボンディン
グワイヤＷ２を介して対応するパッド２４に接続されて
いる。
に対応する複数のパッド２３がメモリチップ１３−１の
一辺に沿って配置され、複数のピン２２に対応する複数
のパッド２４がメモリチップ１３−１の他の一辺に沿っ
て配置されている。複数のピン２１のそれぞれは、ボン
ディングワイヤＷ１を介して対応するパッド２３に接続
されている。複数のピン２２のそれぞれは、ボンディン
グワイヤＷ２を介して対応するパッド２４に接続されて
いる。
【００３２】シリコン基板２０上には、データ信号Ｄａ
ｔａを記憶するメモリ部２５と、複数のピン２１と複数
のピン２２とメモリ部２５との電気的な接続関係を変更
可能な接続回路２６とがさらに配置されている。
ｔａを記憶するメモリ部２５と、複数のピン２１と複数
のピン２２とメモリ部２５との電気的な接続関係を変更
可能な接続回路２６とがさらに配置されている。
【００３３】以下、コントローラ１２と１次メモリ群１
３と２次メモリ群１４との間でのデータの転送を説明す
る。ここで、本明細書では、「データ」とは任意の信号
を包括的に表現したものである。例えば、「データ」
は、データ信号Ｄａｔａであり得る。あるいは、「デー
タ」はアドレス信号Ａｄｄと制御信号Ｃｏｎとであり得
る。
３と２次メモリ群１４との間でのデータの転送を説明す
る。ここで、本明細書では、「データ」とは任意の信号
を包括的に表現したものである。例えば、「データ」
は、データ信号Ｄａｔａであり得る。あるいは、「デー
タ」はアドレス信号Ａｄｄと制御信号Ｃｏｎとであり得
る。
【００３４】コントローラ１２とメモリチップ１３−１
との間でデータが転送される場合には、接続回路２６
は、複数のピン２１とメモリ部２５とを電気的に接続
し、複数のピン２１およびメモリ部２５と複数のピン２
２とを電気的に分離する。これにより、メモリチップ１
３−１とメモリチップ１４−１とが電気的に分離され
る。この場合、コントローラ１２は、バス１５を駆動す
れば足り、バス１６を駆動する必要がない。これによ
り、配線容量による駆動負荷が増加することを防止する
ことができる。その結果、メモリチップ１３−１に対す
る高速なアクセスを維持することが可能になる。
との間でデータが転送される場合には、接続回路２６
は、複数のピン２１とメモリ部２５とを電気的に接続
し、複数のピン２１およびメモリ部２５と複数のピン２
２とを電気的に分離する。これにより、メモリチップ１
３−１とメモリチップ１４−１とが電気的に分離され
る。この場合、コントローラ１２は、バス１５を駆動す
れば足り、バス１６を駆動する必要がない。これによ
り、配線容量による駆動負荷が増加することを防止する
ことができる。その結果、メモリチップ１３−１に対す
る高速なアクセスを維持することが可能になる。
【００３５】コントローラ１２とメモリチップ１４−１
との間でデータが転送される場合には、接続回路２６
は、複数のピン２１と複数のピン２２とを電気的に接続
し、メモリ部２５と複数のピン２１および複数のピン２
２とを電気的に分離する。これにより、メモリチップ１
３−１とメモリチップ１４−１とが電気的に接続され
る。この場合、コントローラ１２から出力されるデータ
は、メモリチップ１３−１を通過して、メモリチップ１
４−１に到達する。逆に、メモリチップ１４−１から出
力されるデータは、メモリチップ１３−１を通過して、
コントローラ１２に到達する。このように、メモリチッ
プ１３−１を経由してコントローラ１２とメモリチップ
１４−１との間でデータがやりとりされる。これによ
り、メモリチップ１３−１のメモリ容量に加えて、メモ
リチップ１４−１のメモリ容量を提供することが可能に
なる。その結果、半導体メモリシステム１０のメモリ容
量が増大される。
との間でデータが転送される場合には、接続回路２６
は、複数のピン２１と複数のピン２２とを電気的に接続
し、メモリ部２５と複数のピン２１および複数のピン２
２とを電気的に分離する。これにより、メモリチップ１
３−１とメモリチップ１４−１とが電気的に接続され
る。この場合、コントローラ１２から出力されるデータ
は、メモリチップ１３−１を通過して、メモリチップ１
４−１に到達する。逆に、メモリチップ１４−１から出
力されるデータは、メモリチップ１３−１を通過して、
コントローラ１２に到達する。このように、メモリチッ
プ１３−１を経由してコントローラ１２とメモリチップ
１４−１との間でデータがやりとりされる。これによ
り、メモリチップ１３−１のメモリ容量に加えて、メモ
リチップ１４−１のメモリ容量を提供することが可能に
なる。その結果、半導体メモリシステム１０のメモリ容
量が増大される。
【００３６】このように、半導体メモリシステム１０に
よれば、１次メモリ群１３に対する高速なアクセスを維
持しつつ、２次メモリ群１４を用いてメモリ容量を増大
させることができる。なお、２次メモリ群１４に加え
て、３次メモリ群、４次メモリ群をさらに設けることに
より、半導体メモリシステム１０のメモリ容量をさらに
増大させることも可能である。
よれば、１次メモリ群１３に対する高速なアクセスを維
持しつつ、２次メモリ群１４を用いてメモリ容量を増大
させることができる。なお、２次メモリ群１４に加え
て、３次メモリ群、４次メモリ群をさらに設けることに
より、半導体メモリシステム１０のメモリ容量をさらに
増大させることも可能である。
【００３７】接続回路２６は、コントローラ１２から供
給される選択信号Ｓｅｌ1に応じて、コントローラ１２
およびメモリチップ１４−１との電気的な接続関係を変
更する。選択信号Ｓｅｌ1は、メモリチップ１３−１に
対する通常のアクセスが行われる前にメモリチップ１３
−１に供給される。選択信号Ｓｅｌ1の供給は、クロッ
ク信号ＣＬＫに同期して行われる。
給される選択信号Ｓｅｌ1に応じて、コントローラ１２
およびメモリチップ１４−１との電気的な接続関係を変
更する。選択信号Ｓｅｌ1は、メモリチップ１３−１に
対する通常のアクセスが行われる前にメモリチップ１３
−１に供給される。選択信号Ｓｅｌ1の供給は、クロッ
ク信号ＣＬＫに同期して行われる。
【００３８】コントローラ１２と２次メモリ群１４との
間でのデータの転送は、１次メモリ群１３を経由して行
われるため、コントローラ１２と１次メモリ群１３との
間でのデータの転送に比べて速度が低下する。高速動作
が要求されるアプリケーション（例えば、画像処理のア
プリケーション）を高速動作が可能な１次メモリ群１３
に含まれるメモリチップ１３−１〜１３−ｎのいずれか
に割り当て、比較的低速動作で足りるアプリケーション
（例えば、画面表示やワープロ操作のアプリケーショ
ン）を２次メモリ群１４に含まれるメモリチップ１４−
１〜１４−ｎのいずれかに割り当てることにより、半導
体メモリシステム１０の動作速度およびメモリ容量を最
適化することができる。
間でのデータの転送は、１次メモリ群１３を経由して行
われるため、コントローラ１２と１次メモリ群１３との
間でのデータの転送に比べて速度が低下する。高速動作
が要求されるアプリケーション（例えば、画像処理のア
プリケーション）を高速動作が可能な１次メモリ群１３
に含まれるメモリチップ１３−１〜１３−ｎのいずれか
に割り当て、比較的低速動作で足りるアプリケーション
（例えば、画面表示やワープロ操作のアプリケーショ
ン）を２次メモリ群１４に含まれるメモリチップ１４−
１〜１４−ｎのいずれかに割り当てることにより、半導
体メモリシステム１０の動作速度およびメモリ容量を最
適化することができる。
【００３９】コントローラ１２は、要求される転送速度
に応じて、高速動作が可能な１次メモリ群１３に含まれ
るメモリチップ１３−１〜１３−ｎのいずれかにアクセ
スするか、２次メモリ群１４に含まれるメモリチップ１
４−１〜１４−ｎのいずれかにアクセスするかを決定す
る。
に応じて、高速動作が可能な１次メモリ群１３に含まれ
るメモリチップ１３−１〜１３−ｎのいずれかにアクセ
スするか、２次メモリ群１４に含まれるメモリチップ１
４−１〜１４−ｎのいずれかにアクセスするかを決定す
る。
【００４０】図３は、接続回路２６の構成を示す。コン
トローラ１２から供給されるアドレス信号Ａｄｄ、制御
信号Ｃｏｎ、選択信号Ｓｅｌ1は、デコーダ３１によっ
てデコードされ、ロジック回路３２によってスイッチ３
３〜３６を制御するための制御信号に変換される。な
お、選択信号Ｓｅｌ1は、アドレス信号Ａｄｄの上位ビ
ットによって表されてもよい。同様に、選択信号Ｓｅｌ
2〜Ｓｅｌnをアドレス信号Ａｄｄの上位ビットによって
表してもよい。
トローラ１２から供給されるアドレス信号Ａｄｄ、制御
信号Ｃｏｎ、選択信号Ｓｅｌ1は、デコーダ３１によっ
てデコードされ、ロジック回路３２によってスイッチ３
３〜３６を制御するための制御信号に変換される。な
お、選択信号Ｓｅｌ1は、アドレス信号Ａｄｄの上位ビ
ットによって表されてもよい。同様に、選択信号Ｓｅｌ
2〜Ｓｅｌnをアドレス信号Ａｄｄの上位ビットによって
表してもよい。
【００４１】スイッチ３３がオン状態であり、かつ、ス
イッチ３４がオン状態であり、かつ、スイッチ３５がオ
フ状態である場合には、Ｉ／Ｏ1とＩ／Ｏ3とが電気的に
接続され、Ｉ／Ｏ2とＩ／Ｏ3とが電気的に分離され、Ｉ
／Ｏ1とＩ／Ｏ2とが電気的に分離される。コントローラ
１２と１次メモリ群１３との間でデータが転送される場
合には、スイッチ３３〜３５は、上述した状態になるよ
うにそれぞれ制御される。これにより、複数のピン２１
とメモリ部２５とが電気的に接続され、メモリ部２５と
複数のピン２２とが電気的に分離され、複数のピン２１
と複数のピン２２とが電気的に分離される。
イッチ３４がオン状態であり、かつ、スイッチ３５がオ
フ状態である場合には、Ｉ／Ｏ1とＩ／Ｏ3とが電気的に
接続され、Ｉ／Ｏ2とＩ／Ｏ3とが電気的に分離され、Ｉ
／Ｏ1とＩ／Ｏ2とが電気的に分離される。コントローラ
１２と１次メモリ群１３との間でデータが転送される場
合には、スイッチ３３〜３５は、上述した状態になるよ
うにそれぞれ制御される。これにより、複数のピン２１
とメモリ部２５とが電気的に接続され、メモリ部２５と
複数のピン２２とが電気的に分離され、複数のピン２１
と複数のピン２２とが電気的に分離される。
【００４２】スイッチ３３がオン状態であり、かつ、ス
イッチ３４がオフ状態であり、かつ、スイッチ３５がオ
ン状態である場合には、Ｉ／Ｏ1とＩ／Ｏ3とが電気的に
分離され、Ｉ／Ｏ2とＩ／Ｏ3とが電気的に分離され、Ｉ
／Ｏ1とＩ／Ｏ2とが電気的に接続される。コントローラ
１２と２次メモリ群１４との間でデータが転送される場
合には、スイッチ３３〜３５は、上述した状態になるよ
うにそれぞれ制御される。これにより、複数のピン２１
とメモリ部２５とが電気的に分離され、メモリ部２５と
複数のピン２２とが電気的に分離され、複数のピン２１
と複数のピン２２とが電気的に接続される。
イッチ３４がオフ状態であり、かつ、スイッチ３５がオ
ン状態である場合には、Ｉ／Ｏ1とＩ／Ｏ3とが電気的に
分離され、Ｉ／Ｏ2とＩ／Ｏ3とが電気的に分離され、Ｉ
／Ｏ1とＩ／Ｏ2とが電気的に接続される。コントローラ
１２と２次メモリ群１４との間でデータが転送される場
合には、スイッチ３３〜３５は、上述した状態になるよ
うにそれぞれ制御される。これにより、複数のピン２１
とメモリ部２５とが電気的に分離され、メモリ部２５と
複数のピン２２とが電気的に分離され、複数のピン２１
と複数のピン２２とが電気的に接続される。
【００４３】スイッチ３３がオフ状態であり、かつ、ス
イッチ３４がオン状態であり、かつ、スイッチ３５がオ
ン状態である場合には、Ｉ／Ｏ1とＩ／Ｏ3とが電気的に
分離され、Ｉ／Ｏ2とＩ／Ｏ3とが電気的に接続され、Ｉ
／Ｏ1とＩ／Ｏ2とが電気的に分離される。１次メモリ群
１３と２次メモリ群１４との間でデータが転送される場
合には、スイッチ３３〜３５は、上述した状態になるよ
うにそれぞれ制御される。これにより、複数のピン２１
とメモリ部２５とが電気的に分離され、メモリ部２５と
複数のピン２２とが電気的に接続され、複数のピン２１
と複数のピン２２とが電気的に分離される。
イッチ３４がオン状態であり、かつ、スイッチ３５がオ
ン状態である場合には、Ｉ／Ｏ1とＩ／Ｏ3とが電気的に
分離され、Ｉ／Ｏ2とＩ／Ｏ3とが電気的に接続され、Ｉ
／Ｏ1とＩ／Ｏ2とが電気的に分離される。１次メモリ群
１３と２次メモリ群１４との間でデータが転送される場
合には、スイッチ３３〜３５は、上述した状態になるよ
うにそれぞれ制御される。これにより、複数のピン２１
とメモリ部２５とが電気的に分離され、メモリ部２５と
複数のピン２２とが電気的に接続され、複数のピン２１
と複数のピン２２とが電気的に分離される。
【００４４】スイッチ３６は、アドレス信号Ａｄｄ、制
御信号Ｃｏｎ、選択信号Ｓｅｌ1をレジスタ３７に格納
するために使用される。クロック信号ＣＬＫは、スイッ
チ３３〜３６の状態を切り替えるタイミングを提供す
る。
御信号Ｃｏｎ、選択信号Ｓｅｌ1をレジスタ３７に格納
するために使用される。クロック信号ＣＬＫは、スイッ
チ３３〜３６の状態を切り替えるタイミングを提供す
る。
【００４５】このようにして、接続回路２６を用いてコ
ントローラ１２と１次メモリ群１３に含まれる各メモリ
チップ１３−１〜１３−ｎと２次メモリ群１４に含まれ
る各メモリチップ１４−１〜１４−ｎとの電気的な接続
関係を制御することができる。
ントローラ１２と１次メモリ群１３に含まれる各メモリ
チップ１３−１〜１３−ｎと２次メモリ群１４に含まれ
る各メモリチップ１４−１〜１４−ｎとの電気的な接続
関係を制御することができる。
【００４６】例えば、コントローラ１２とメモリチップ
１３−３とメモリチップ１４−３とを電気的に接続する
ことにより、コントローラ１２からメモリチップ１４−
３にデータの転送（主転送）を行うことができる。図１
では、この主転送の経路が矢印１７によって示されてい
る。コントローラ１２とメモリチップ１３−１とを電気
的に分離し、メモリチップ１３−１とメモリチップ１４
−１とを電気的に接続することにより、メモリチップ１
４−１からメモリチップ１３−１にデータの転送（副転
送）を行うことができる。図１では、この副転送の経路
が矢印１８によって示されている。主転送に並行して副
転送を行うことにより、メモリチップ１４−３に対する
アクセスが終了するとすぐに、コントローラ１２はメモ
リチップ１３−１からデータを受け取ることができる。
これにより、切れ目のない高速アクセスを実現すること
が可能となる。
１３−３とメモリチップ１４−３とを電気的に接続する
ことにより、コントローラ１２からメモリチップ１４−
３にデータの転送（主転送）を行うことができる。図１
では、この主転送の経路が矢印１７によって示されてい
る。コントローラ１２とメモリチップ１３−１とを電気
的に分離し、メモリチップ１３−１とメモリチップ１４
−１とを電気的に接続することにより、メモリチップ１
４−１からメモリチップ１３−１にデータの転送（副転
送）を行うことができる。図１では、この副転送の経路
が矢印１８によって示されている。主転送に並行して副
転送を行うことにより、メモリチップ１４−３に対する
アクセスが終了するとすぐに、コントローラ１２はメモ
リチップ１３−１からデータを受け取ることができる。
これにより、切れ目のない高速アクセスを実現すること
が可能となる。
【００４７】（実施の形態２）図４は、本発明の実施の
形態２の半導体メモリシステム４０の構成を示す。半導
体メモリシステム４０は、プロセッサ４１から供給され
る制御信号に従って動作する。半導体メモリシステム４
０は、格子状に配列された複数のメモリチップ４３−１
〜４３−８とを含む。メモリチップ４３−１〜４３−８
に対するアクセスは、コントローラ４２によって制御さ
れる。
形態２の半導体メモリシステム４０の構成を示す。半導
体メモリシステム４０は、プロセッサ４１から供給され
る制御信号に従って動作する。半導体メモリシステム４
０は、格子状に配列された複数のメモリチップ４３−１
〜４３−８とを含む。メモリチップ４３−１〜４３−８
に対するアクセスは、コントローラ４２によって制御さ
れる。
【００４８】コントローラ４２は、２方向にアクセス要
求を出力する。メモリチップ４３−１〜４３−８のそれ
ぞれは、４方向に入出力が可能なチップである。
求を出力する。メモリチップ４３−１〜４３−８のそれ
ぞれは、４方向に入出力が可能なチップである。
【００４９】メモリチップ４３−１〜４３−８のそれぞ
れは、接続回路（図示せず）を含む。接続回路は、コン
トローラ４２から供給される選択信号に応じて、内蔵さ
れるメモリ部と４方向の入出力との接続関係を変更す
る。これにより、複数のデータ転送経路を設定すること
ができる。
れは、接続回路（図示せず）を含む。接続回路は、コン
トローラ４２から供給される選択信号に応じて、内蔵さ
れるメモリ部と４方向の入出力との接続関係を変更す
る。これにより、複数のデータ転送経路を設定すること
ができる。
【００５０】メモリチップ４３−１〜４３−８のそれぞ
れは、各メモリチップを識別するためのチップアドレス
を格納するチップアドレスレジスタ（図示せず）をさら
に含む。チップアドレスは、プロセッサ４１から供給さ
れるアドレス信号Ａｄｄとクロック信号ＣＬＫに基づい
て設定される。
れは、各メモリチップを識別するためのチップアドレス
を格納するチップアドレスレジスタ（図示せず）をさら
に含む。チップアドレスは、プロセッサ４１から供給さ
れるアドレス信号Ａｄｄとクロック信号ＣＬＫに基づい
て設定される。
【００５１】メモリチップ４３−１、４３−２は、コン
トローラ４２に直接接続されているため、１次メモリ群
４４に分類される。メモリチップ４３−１、４３−２の
チップアドレスをそれぞれ「Ｃ１」、「Ｃ２」とする。
トローラ４２に直接接続されているため、１次メモリ群
４４に分類される。メモリチップ４３−１、４３−２の
チップアドレスをそれぞれ「Ｃ１」、「Ｃ２」とする。
【００５２】メモリチップ４３−３、４３−４、４３−
５は、１次メモリ群４４を介してコントローラ４２に接
続されているため、２次メモリ群４５に分類される。メ
モリチップ４３−３、４３−４、４３−５のチップアド
レスをそれぞれ「Ｄ１」、「Ｄ２」、「Ｄ３」とする。
５は、１次メモリ群４４を介してコントローラ４２に接
続されているため、２次メモリ群４５に分類される。メ
モリチップ４３−３、４３−４、４３−５のチップアド
レスをそれぞれ「Ｄ１」、「Ｄ２」、「Ｄ３」とする。
【００５３】メモリチップ４３−６、４３−７は、２次
メモリ群４５と１次メモリ群４４とを介してコントロー
ラ４２に接続されているため、３次メモリ群４６に分類
される。メモリチップ４３−６、４３−７のチップアド
レスをそれぞれ「Ｅ１」、「Ｅ２」とする。
メモリ群４５と１次メモリ群４４とを介してコントロー
ラ４２に接続されているため、３次メモリ群４６に分類
される。メモリチップ４３−６、４３−７のチップアド
レスをそれぞれ「Ｅ１」、「Ｅ２」とする。
【００５４】メモリチップ４３−８は、３次メモリ群４
６と２次メモリ群４５と１次メモリ群４４とを介してコ
ントローラ４２に接続されているため、４次メモリ群４
７に分類される。メモリチップ４３−８のチップアドレ
スを「Ｆ１」とする。
６と２次メモリ群４５と１次メモリ群４４とを介してコ
ントローラ４２に接続されているため、４次メモリ群４
７に分類される。メモリチップ４３−８のチップアドレ
スを「Ｆ１」とする。
【００５５】コントローラ４２は、データ転送経路を決
定するための決定表を有している。この決定表は、例え
ば、コントローラ４２の内部レジスタに格納される。
定するための決定表を有している。この決定表は、例え
ば、コントローラ４２の内部レジスタに格納される。
【００５６】表１は、半導体メモリシステム４０におい
てデータ転送経路を決定するための決定表の例である。
てデータ転送経路を決定するための決定表の例である。
【００５７】
【表１】 コントローラ４２は、データ転送前の待機時に、各メモ
リチップにチップＩＤを与えることにより、接続されて
いるメモリチップの数と接続方法を認識する。メモリチ
ップ４３−８に対するアクセス要求がコントローラ４２
に入力されると、コントローラ４２は、表１を参照し
て、コントローラ４２とメモリチップ４３−８との間の
最短のデータ転送経路を自動的に選択する。コントロー
ラ４２は、選択されたデータ転送経路に対応する選択信
号をメモリチップ４３−１〜４３−８のそれぞれに転送
する。これにより、選択されたデータ転送経路が確立す
るように、各メモリチップにおいて内蔵されるメモリ部
と４方向の入出力との接続関係が変更される。
リチップにチップＩＤを与えることにより、接続されて
いるメモリチップの数と接続方法を認識する。メモリチ
ップ４３−８に対するアクセス要求がコントローラ４２
に入力されると、コントローラ４２は、表１を参照し
て、コントローラ４２とメモリチップ４３−８との間の
最短のデータ転送経路を自動的に選択する。コントロー
ラ４２は、選択されたデータ転送経路に対応する選択信
号をメモリチップ４３−１〜４３−８のそれぞれに転送
する。これにより、選択されたデータ転送経路が確立す
るように、各メモリチップにおいて内蔵されるメモリ部
と４方向の入出力との接続関係が変更される。
【００５８】例えば、表１は、メモリチップ４３−３
（すなわち、メモリチップＤ１）がアクセスされる場合
には、最短のデータ転送経路（Ｃｏｎ−Ｃ１−Ｄ１）が
選択されることを示している。ここで、データ転送経路
は、チップアドレスの連鎖によって表現されている。例
えば、Ｃｏｎ−Ｃ１−Ｄ１という表記は、コントローラ
Ｃｏｎ、メモリチップＣ１、メモリチップＤ１の順にデ
ータが転送されることを示す。データ転送経路（Ｃｏｎ
−Ｃ１−Ｄ１）が選択された結果、そのデータ転送経路
（Ｃｏｎ−Ｃ１−Ｄ１）に沿ってメモリチップ４３−３
に対するアクセスが実行される。
（すなわち、メモリチップＤ１）がアクセスされる場合
には、最短のデータ転送経路（Ｃｏｎ−Ｃ１−Ｄ１）が
選択されることを示している。ここで、データ転送経路
は、チップアドレスの連鎖によって表現されている。例
えば、Ｃｏｎ−Ｃ１−Ｄ１という表記は、コントローラ
Ｃｏｎ、メモリチップＣ１、メモリチップＤ１の順にデ
ータが転送されることを示す。データ転送経路（Ｃｏｎ
−Ｃ１−Ｄ１）が選択された結果、そのデータ転送経路
（Ｃｏｎ−Ｃ１−Ｄ１）に沿ってメモリチップ４３−３
に対するアクセスが実行される。
【００５９】一方、メモリチップ４３−３に対するアク
セス要求がコントローラ４２に入力された時点におい
て、メモリチップ４３−１が使用中である場合には、上
述した最短のデータ転送経路（Ｃｏｎ−Ｃ１−Ｄ１）を
選択することができない。この場合には、表１に示され
るように、代替データ転送経路（Ｃｏｎ−Ｃ２−Ｄ２−
Ｅ１−Ｄ１）が選択される。このように、使用中のメモ
リチップを迂回するように代替データ転送経路が選択さ
れる。
セス要求がコントローラ４２に入力された時点におい
て、メモリチップ４３−１が使用中である場合には、上
述した最短のデータ転送経路（Ｃｏｎ−Ｃ１−Ｄ１）を
選択することができない。この場合には、表１に示され
るように、代替データ転送経路（Ｃｏｎ−Ｃ２−Ｄ２−
Ｅ１−Ｄ１）が選択される。このように、使用中のメモ
リチップを迂回するように代替データ転送経路が選択さ
れる。
【００６０】また、最短のデータ転送経路（Ｃｏｎ−Ｃ
１−Ｄ１）に沿ってメモリチップ４３−３に対するアク
セスが実行されている間に、メモリチップ４３−１に対
するアクセス要求がコントローラ４２に入力された場合
には、メモリチップ４３−３に対するアクセスのための
データ転送経路は、最短のデータ転送経路（Ｃｏｎ−Ｃ
１−Ｄ１）から代替データ転送経路（Ｃｏｎ−Ｃ２−Ｄ
２−Ｅ１−Ｄ１）に変更される。メモリチップ４３−１
に対するアクセスのためのデータ転送経路として、デー
タ転送経路（Ｃｏｎ−Ｃ１）が選択される。このよう
に、複数のメモリチップに対する同時アクセスが実現さ
れるようにデータ転送経路が最適化される。
１−Ｄ１）に沿ってメモリチップ４３−３に対するアク
セスが実行されている間に、メモリチップ４３−１に対
するアクセス要求がコントローラ４２に入力された場合
には、メモリチップ４３−３に対するアクセスのための
データ転送経路は、最短のデータ転送経路（Ｃｏｎ−Ｃ
１−Ｄ１）から代替データ転送経路（Ｃｏｎ−Ｃ２−Ｄ
２−Ｅ１−Ｄ１）に変更される。メモリチップ４３−１
に対するアクセスのためのデータ転送経路として、デー
タ転送経路（Ｃｏｎ−Ｃ１）が選択される。このよう
に、複数のメモリチップに対する同時アクセスが実現さ
れるようにデータ転送経路が最適化される。
【００６１】さらに、実施の形態１と同様にして、コン
トローラ４２とメモリチップ４３−１〜４３−８の１つ
との間での主転送に並行して、メモリチップ４３−１〜
４３−８の１つと他の１との間での副転送を行うことに
より、転送効率を向上させることができる。
トローラ４２とメモリチップ４３−１〜４３−８の１つ
との間での主転送に並行して、メモリチップ４３−１〜
４３−８の１つと他の１との間での副転送を行うことに
より、転送効率を向上させることができる。
【００６２】表２〜表９は、半導体メモリシステム４０
において主転送に並行して副転送を行う場合にデータ転
送経路を決定するための決定表の例である。
において主転送に並行して副転送を行う場合にデータ転
送経路を決定するための決定表の例である。
【００６３】
【表２】
【００６４】
【表３】
【００６５】
【表４】
【００６６】
【表５】
【００６７】
【表６】
【００６８】
【表７】
【００６９】
【表８】
【００７０】
【表９】 コントローラ４２は、表２〜表９に従って副転送のデー
タ転送経路を決定する。
タ転送経路を決定する。
【００７１】表２〜表９において、横軸はデータ送信側
のメモリチップを表し、縦軸はデータ受信側のメモリチ
ップを表す。なお、表２〜表９の左下半分は右上半分と
同一であるので省略されている。
のメモリチップを表し、縦軸はデータ受信側のメモリチ
ップを表す。なお、表２〜表９の左下半分は右上半分と
同一であるので省略されている。
【００７２】例えば、表２は、データ転送経路（Ｃｏｎ
−Ｃ１）に沿って主転送が行われている場合において、
メモリチップＤ２からメモリチップＣ２に副転送を行う
場合には、データ転送経路（Ｄ２−Ｃ２）が選択される
ことを示している。
−Ｃ１）に沿って主転送が行われている場合において、
メモリチップＤ２からメモリチップＣ２に副転送を行う
場合には、データ転送経路（Ｄ２−Ｃ２）が選択される
ことを示している。
【００７３】表５において、記号★は、主転送のデータ
転送経路をデータ転送経路（Ｃｏｎ−Ｃ１−Ｄ２）から
データ転送経路（Ｃｏｎ−Ｃ２−Ｄ２）に変更すること
により、メモリチップＤ１、Ｄ３、Ｅ１、Ｅ２、Ｆ１と
メモリチップＣ１との間の副転送が可能になることを示
す。
転送経路をデータ転送経路（Ｃｏｎ−Ｃ１−Ｄ２）から
データ転送経路（Ｃｏｎ−Ｃ２−Ｄ２）に変更すること
により、メモリチップＤ１、Ｄ３、Ｅ１、Ｅ２、Ｆ１と
メモリチップＣ１との間の副転送が可能になることを示
す。
【００７４】表７において、記号★は、主転送のデータ
転送経路をデータ転送経路（Ｃｏｎ−Ｃ１−Ｄ１−Ｅ
１）からデータ転送経路（Ｃｏｎ−Ｃ２−Ｄ２−Ｅ１）
に変更することにより、メモリチップＤ１とメモリチッ
プＣ１との間の副転送が可能になることを示す。
転送経路をデータ転送経路（Ｃｏｎ−Ｃ１−Ｄ１−Ｅ
１）からデータ転送経路（Ｃｏｎ−Ｃ２−Ｄ２−Ｅ１）
に変更することにより、メモリチップＤ１とメモリチッ
プＣ１との間の副転送が可能になることを示す。
【００７５】表８において、記号★は、主転送のデータ
転送経路をデータ転送経路（Ｃｏｎ−Ｃ２−Ｄ３−Ｅ
２）からデータ転送経路（Ｃｏｎ−Ｃ１−Ｄ１−Ｅ１−
Ｆ１−Ｅ２）に変更することにより、メモリチップＤ
２、Ｄ３とメモリチップＣ２との間の副転送が可能にな
ることを示す。
転送経路をデータ転送経路（Ｃｏｎ−Ｃ２−Ｄ３−Ｅ
２）からデータ転送経路（Ｃｏｎ−Ｃ１−Ｄ１−Ｅ１−
Ｆ１−Ｅ２）に変更することにより、メモリチップＤ
２、Ｄ３とメモリチップＣ２との間の副転送が可能にな
ることを示す。
【００７６】表９において、記号★は、主転送のデータ
転送経路をデータ転送経路（Ｃｏｎ−Ｃ１−Ｄ１−Ｅ１
−Ｆ１）からデータ転送経路（Ｃｏｎ−Ｃ２−Ｄ３−Ｅ
２−Ｆ１）に変更することにより、メモリチップＤ１、
Ｄ２、Ｅ１とメモリチップＣ１との間の副転送が可能に
なり、メモリチップＤ２、Ｅ１とメモリチップＤ１との
間の副転送が可能になることを示す。
転送経路をデータ転送経路（Ｃｏｎ−Ｃ１−Ｄ１−Ｅ１
−Ｆ１）からデータ転送経路（Ｃｏｎ−Ｃ２−Ｄ３−Ｅ
２−Ｆ１）に変更することにより、メモリチップＤ１、
Ｄ２、Ｅ１とメモリチップＣ１との間の副転送が可能に
なり、メモリチップＤ２、Ｅ１とメモリチップＤ１との
間の副転送が可能になることを示す。
【００７７】このように、主転送と副転送とが同時に実
行されるようにデータ転送経路が最適化される。
行されるようにデータ転送経路が最適化される。
【００７８】
【発明の効果】本発明の半導体メモリシステムは、複数
の半導体メモリチップと前記複数の半導体メモリチップ
に対するアクセスを制御するコントローラとを備えてい
る。複数の半導体メモリチップは、第１の導電ラインを
介してコントローラに接続される第１の半導体メモリチ
ップと、第２の導電ラインを介して第１の半導体メモリ
チップに接続される第２の半導体メモリチップとを含ん
でいる。第１の半導体メモリチップは、コントローラお
よび第２の半導体メモリチップとの電気的な接続関係を
変更可能な接続回路を含んでいる。
の半導体メモリチップと前記複数の半導体メモリチップ
に対するアクセスを制御するコントローラとを備えてい
る。複数の半導体メモリチップは、第１の導電ラインを
介してコントローラに接続される第１の半導体メモリチ
ップと、第２の導電ラインを介して第１の半導体メモリ
チップに接続される第２の半導体メモリチップとを含ん
でいる。第１の半導体メモリチップは、コントローラお
よび第２の半導体メモリチップとの電気的な接続関係を
変更可能な接続回路を含んでいる。
【００７９】コントローラと第１の半導体メモリチップ
との間でデータが転送される場合には、第１の半導体メ
モリチップと第２の半導体メモリチップとは電気的に分
離される。この場合、コントローラは、第１の導電ライ
ンを駆動すれば足り、第２の導電ラインを駆動する必要
がない。これにより、配線容量による駆動負荷が増加す
ることを防止することができる。その結果、第１の半導
体メモリチップに対する高速なアクセスを維持すること
が可能になる。
との間でデータが転送される場合には、第１の半導体メ
モリチップと第２の半導体メモリチップとは電気的に分
離される。この場合、コントローラは、第１の導電ライ
ンを駆動すれば足り、第２の導電ラインを駆動する必要
がない。これにより、配線容量による駆動負荷が増加す
ることを防止することができる。その結果、第１の半導
体メモリチップに対する高速なアクセスを維持すること
が可能になる。
【００８０】コントローラと第２の半導体メモリチップ
との間でデータが転送される場合には、第１の半導体メ
モリチップと第２の半導体メモリチップとは電気的に接
続され、第１の半導体メモリチップを経由してコントロ
ーラと第２の半導体メモリチップとの間でデータがやり
とりされる。これにより、第１の半導体メモリチップの
メモリ容量に加えて、第２の半導体メモリチップのメモ
リ容量を提供することが可能になる。その結果、半導体
メモリシステムのメモリ容量が増大される。
との間でデータが転送される場合には、第１の半導体メ
モリチップと第２の半導体メモリチップとは電気的に接
続され、第１の半導体メモリチップを経由してコントロ
ーラと第２の半導体メモリチップとの間でデータがやり
とりされる。これにより、第１の半導体メモリチップの
メモリ容量に加えて、第２の半導体メモリチップのメモ
リ容量を提供することが可能になる。その結果、半導体
メモリシステムのメモリ容量が増大される。
【００８１】このように、本発明の半導体メモリシステ
ムによれば、第１の半導体メモリチップに対する高速な
アクセスを維持しつつ、メモリ容量を増大させることが
できる。
ムによれば、第１の半導体メモリチップに対する高速な
アクセスを維持しつつ、メモリ容量を増大させることが
できる。
【００８２】さらに、高速動作が要求されるアプリケー
ションを第１の半導体メモリチップに割り当て、比較的
低速動作で足りるアプリケーションを第２の半導体メモ
リチップに割り当てることにより、動作速度およびメモ
リ容量が最適化された半導体メモリシステムを得ること
ができる。
ションを第１の半導体メモリチップに割り当て、比較的
低速動作で足りるアプリケーションを第２の半導体メモ
リチップに割り当てることにより、動作速度およびメモ
リ容量が最適化された半導体メモリシステムを得ること
ができる。
【００８３】また、本発明の半導体メモリシステムによ
れば、複数のデータ転送経路を設定することにより、複
数のルートでのデータ転送動作を同時に実行することが
できる。これにより、データの転送レートを向上させる
ことができる。
れば、複数のデータ転送経路を設定することにより、複
数のルートでのデータ転送動作を同時に実行することが
できる。これにより、データの転送レートを向上させる
ことができる。
【図１】本発明の実施の形態１の半導体メモリシステム
１０の構成を示す図である。
１０の構成を示す図である。
【図２】メモリチップ１３−１の内部構成を示す図であ
る。
る。
【図３】接続回路２６の構成を示す図である。
【図４】本発明の実施の形態２の半導体メモリシステム
４０の構成を示す図である。
４０の構成を示す図である。
【図５】従来のメモリ装置７０の構成を示す図である。
【図６】従来のランバスＤＲＡＭ８０の構成を示す図で
ある。
ある。
１０ 半導体メモリシステム １１ プロセッサ １２ コントローラ １３ １次メモリ群 １３−１〜１３−ｎ メモリチップ １４ ２次メモリ群 １４−１〜１４−ｎ メモリチップ １５、１６ バス ２５ メモリ部 ２６ 接続回路
Claims (7)
- 【請求項１】 複数の半導体メモリチップと前記複数の
半導体メモリチップに対するアクセスを制御するコント
ローラとを備えた半導体メモリシステムであって、 前記複数の半導体メモリチップは、第１の導電ラインを
介して前記コントローラに接続される第１の半導体メモ
リチップと、第２の導電ラインを介して前記第１の半導
体メモリチップに接続される第２の半導体メモリチップ
とを含み、 前記第１の半導体メモリチップは、前記コントローラお
よび前記第２の半導体メモリチップとの電気的な接続関
係を変更可能な接続回路を含む、半導体メモリシステ
ム。 - 【請求項２】 前記接続回路は、前記コントローラと前
記第１の半導体メモリチップとの間でデータが転送され
る場合には、前記第１の半導体メモリチップと前記第２
の半導体メモリチップとを電気的に分離し、前記コント
ローラと前記第２の半導体メモリチップとの間でデータ
が転送される場合には、前記第１の半導体メモリチップ
と前記第２の半導体メモリチップとを電気的に接続す
る、請求項１に記載の半導体メモリシステム。 - 【請求項３】 前記接続回路は、前記コントローラから
供給される選択信号に応じて、前記コントローラおよび
前記第２の半導体メモリチップとの電気的な接続関係を
変更する、請求項１に記載の半導体メモリシステム。 - 【請求項４】 前記コントローラは、要求される転送速
度に応じて、前記第１の半導体メモリチップをアクセス
するか前記第２の半導体メモリチップをアクセスするか
を決定する、請求項１に記載の半導体メモリシステム。 - 【請求項５】 前記複数の半導体メモリチップは、複数
の第１の半導体メモリチップと、複数の第２の半導体メ
モリチップとを含み、前記コントローラと前記複数の第
１の半導体メモリチップのうちの１つとの間でデータが
転送されている間、または、前記コントローラと前記複
数の第２の半導体メモリチップのうちの１つとの間でデ
ータが転送されている間に、前記複数の第１の半導体メ
モリチップのうちの他の１つと前記複数の第２の半導体
メモリチップのうちの他の１つとの間でデータが転送さ
れる、請求項１に記載の半導体メモリシステム。 - 【請求項６】 前記コントローラは、アクセス要求が入
力された場合に、データ転送中のデータ転送経路を考慮
して前記アクセス要求に対応するデータ転送経路を決定
する、請求項１に記載の半導体メモリシステム。 - 【請求項７】 前記コントローラは、アクセス要求が入
力された場合に、データ転送中のデータ転送経路を他の
データ転送経路に変更し、前記アクセス要求に対応する
データ転送経路を決定する、請求項６に記載の半導体メ
モリシステム。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10246296A JP2000076128A (ja) | 1998-08-31 | 1998-08-31 | 半導体メモリシステム |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10246296A JP2000076128A (ja) | 1998-08-31 | 1998-08-31 | 半導体メモリシステム |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2000076128A true JP2000076128A (ja) | 2000-03-14 |
Family
ID=17146454
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10246296A Withdrawn JP2000076128A (ja) | 1998-08-31 | 1998-08-31 | 半導体メモリシステム |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2000076128A (ja) |
-
1998
- 1998-08-31 JP JP10246296A patent/JP2000076128A/ja not_active Withdrawn
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20051101 |